JPH06187240A - データ処理システムに用いられるメモリ装置およびその動作方法 - Google Patents
データ処理システムに用いられるメモリ装置およびその動作方法Info
- Publication number
- JPH06187240A JPH06187240A JP35153692A JP35153692A JPH06187240A JP H06187240 A JPH06187240 A JP H06187240A JP 35153692 A JP35153692 A JP 35153692A JP 35153692 A JP35153692 A JP 35153692A JP H06187240 A JPH06187240 A JP H06187240A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- rows
- address
- memory cells
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012545 processing Methods 0.000 title description 37
- 238000011017 operating method Methods 0.000 title 1
- 230000015654 memory Effects 0.000 claims abstract description 314
- 238000000034 method Methods 0.000 claims description 7
- 230000005055 memory storage Effects 0.000 claims 5
- 230000004044 response Effects 0.000 claims 3
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 230000006870 function Effects 0.000 abstract description 7
- 230000002950 deficient Effects 0.000 abstract description 5
- 238000013479 data entry Methods 0.000 description 29
- 238000010586 diagram Methods 0.000 description 16
- 230000007246 mechanism Effects 0.000 description 8
- 230000009977 dual effect Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 238000003491 array Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 特殊な動作モードにおいて、より短いアクセ
ス時間とより高い信頼性とを持つメモリ１０である。 【構成】 １つの形態では、メモリ１０は複数のメモリ
行が同時に選択される特殊な動作モードを有する。その
結果、複数のメモリ・セル４４を用いて各ビット線の対
が駆動される。複数のメモリ・セル４４を用いて各ビッ
ト線対を駆動することにより、ビット線をより短い時間
で適切な論理状態に駆動することができる。これにより
メモリ１０に対するアクセスが高速化される。複数のメ
モリ・セル４４を用いて各ビット線対を駆動することに
より、さらに、メモリ１０の信頼性も改善される。複数
のメモリ・セル４４を用いて同じビット線対を駆動する
ので、１個のメモリ・セル４４が不良であっても、１個
以上の機能できるメモリ・セル４４がビット線対上で正
しい論理状態を駆動することができる。
ス時間とより高い信頼性とを持つメモリ１０である。 【構成】 １つの形態では、メモリ１０は複数のメモリ
行が同時に選択される特殊な動作モードを有する。その
結果、複数のメモリ・セル４４を用いて各ビット線の対
が駆動される。複数のメモリ・セル４４を用いて各ビッ
ト線対を駆動することにより、ビット線をより短い時間
で適切な論理状態に駆動することができる。これにより
メモリ１０に対するアクセスが高速化される。複数のメ
モリ・セル４４を用いて各ビット線対を駆動することに
より、さらに、メモリ１０の信頼性も改善される。複数
のメモリ・セル４４を用いて同じビット線対を駆動する
ので、１個のメモリ・セル４４が不良であっても、１個
以上の機能できるメモリ・セル４４がビット線対上で正
しい論理状態を駆動することができる。
Description
【０００１】
【産業上の利用分野】本発明は、一般的にデータ処理シ
ステムに関する。さらに詳しくは、データ処理システム
内のメモリに関する。
ステムに関する。さらに詳しくは、データ処理システム
内のメモリに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】現
在、マイクロプロセッサを使い、高速の動作に最適化さ
れるデータ処理システムは、「キャッシュ」を必要とす
る。キャッシュとは、マイクロプロセッサにより非常に
迅速にアクセスすることのできるメモリのブロックであ
る。通常、キャッシュには、データ処理システムに用い
られるメイン・メモリまたはシステム・メモリよりも迅
速にアクセスすることができる。マイクロプロセッサ・
システムはメモリに対して頻繁にアクセスを行うので、
システム・メモリではなくキャッシュにアクセスを行う
ことにより、大きな時間の節約となる。
在、マイクロプロセッサを使い、高速の動作に最適化さ
れるデータ処理システムは、「キャッシュ」を必要とす
る。キャッシュとは、マイクロプロセッサにより非常に
迅速にアクセスすることのできるメモリのブロックであ
る。通常、キャッシュには、データ処理システムに用い
られるメイン・メモリまたはシステム・メモリよりも迅
速にアクセスすることができる。マイクロプロセッサ・
システムはメモリに対して頻繁にアクセスを行うので、
システム・メモリではなくキャッシュにアクセスを行う
ことにより、大きな時間の節約となる。
【０００３】キャッシュは、通常はアドレス，データま
たは命令などの、頻繁に用いられるあるいは最後に用い
られた値を格納するために用いられる。システム・メモ
リでなくキャッシュを用いることのできるメモリ・アク
セスをできるだけ多くすることにより、速度の遅いシス
テム・メモリに対するアクセスを用いなければならない
メモリ・アクセスを最小限に抑えることが目標である。
多くのアクセスがキャッシュに対して行われるので、デ
ータ処理システムを高速化するためには、キャッシュに
アクセスするためにかかる時間をできるだけ短縮するこ
とが重要である。一般に、キャッシュに対するアクセス
時間が短ければ短いほど、データ処理システムの実行速
度は速くなる。そのため、キャッシュにアクセスするた
めに必要な時間を短縮することが、多くの高速データ処
理システムの重要な目標となっている。
たは命令などの、頻繁に用いられるあるいは最後に用い
られた値を格納するために用いられる。システム・メモ
リでなくキャッシュを用いることのできるメモリ・アク
セスをできるだけ多くすることにより、速度の遅いシス
テム・メモリに対するアクセスを用いなければならない
メモリ・アクセスを最小限に抑えることが目標である。
多くのアクセスがキャッシュに対して行われるので、デ
ータ処理システムを高速化するためには、キャッシュに
アクセスするためにかかる時間をできるだけ短縮するこ
とが重要である。一般に、キャッシュに対するアクセス
時間が短ければ短いほど、データ処理システムの実行速
度は速くなる。そのため、キャッシュにアクセスするた
めに必要な時間を短縮することが、多くの高速データ処
理システムの重要な目標となっている。
【０００４】多くのマイクロプロセッサは、キャッシュ
だけでなくキャッシュ・コントローラも利用している。
キャッシュ・コントローラは、キャッシュに対する各ア
クセスを調整する装置である。そのため各キャッシュ・
アクセスにかかる時間の一部は、キャッシュ・コントロ
ーラがその機能を果たすために必要な時間となってい
る。キャッシュ・コントローラには、その内部回路にも
メモリがある。キャッシュ・コントローラ内のメモリに
アクセスする時間が速ければ速いほど、キャッシュ・コ
ントローラ自身の動作が高速になり、またデータ処理シ
ステムが命令を実行する速度も速くなる。
だけでなくキャッシュ・コントローラも利用している。
キャッシュ・コントローラは、キャッシュに対する各ア
クセスを調整する装置である。そのため各キャッシュ・
アクセスにかかる時間の一部は、キャッシュ・コントロ
ーラがその機能を果たすために必要な時間となってい
る。キャッシュ・コントローラには、その内部回路にも
メモリがある。キャッシュ・コントローラ内のメモリに
アクセスする時間が速ければ速いほど、キャッシュ・コ
ントローラ自身の動作が高速になり、またデータ処理シ
ステムが命令を実行する速度も速くなる。
【０００５】キャッシュ・コントローラのメモリを含
む、メモリ内の各メモリ・セルは、論理状態「０」また
は論理状態「１」のいずれかを表すデジタル値を格納す
ることができる。その後、メモリ・セルが結合されて、
メモリ・エントリ（memory entry）が形成される。メモ
リ・エントリは、１個以上のメモリ・セルからなり、メ
モリの幅に相当する。「８Ｋｘ８」（8K by 8 ）のメモ
リは、合計８Ｋのメモリ・エントリを持ち、各メモリ・
エントリは、８個のメモリ・セルまたは８ビットからな
る。「８Ｋｘ１」メモリも合計８Ｋのメモリ・エントリ
をもつが、各メモリ・エントリはただ１つのメモリ・セ
ルまたはビットからなる。
む、メモリ内の各メモリ・セルは、論理状態「０」また
は論理状態「１」のいずれかを表すデジタル値を格納す
ることができる。その後、メモリ・セルが結合されて、
メモリ・エントリ（memory entry）が形成される。メモ
リ・エントリは、１個以上のメモリ・セルからなり、メ
モリの幅に相当する。「８Ｋｘ８」（8K by 8 ）のメモ
リは、合計８Ｋのメモリ・エントリを持ち、各メモリ・
エントリは、８個のメモリ・セルまたは８ビットからな
る。「８Ｋｘ１」メモリも合計８Ｋのメモリ・エントリ
をもつが、各メモリ・エントリはただ１つのメモリ・セ
ルまたはビットからなる。
【０００６】キャッシュ・コントローラ・メモリを含む
従来の技術のメモリでは、行と列とからなる格子アレイ
内に配置されたメモリ・セル・アレイを用いている。各
列の幅は、メモリのデータ・エントリの幅と同じであ
り、１ビット以上の幅である。たとえば、「４Ｋｘ４」
メモリは、４ビット幅のメモリ・エントリを持つ。すな
わち、各メモリ・エントリには４個のメモリ・セルがあ
る。そのため「４Ｋｘ４」メモリ内の各列は４ビットの
幅になる。同様に「４Ｋｘ１」メモリは、１ビット幅の
メモリ・エントリを有する。すなわち、各メモリ・エン
トリには、ただ１個のメモリ・セルしか含まれない。こ
のために、「４Ｋｘ１」メモリ内の各列は１ビット幅に
なる。さらに、メモリのデータ経路の幅は、メモリのデ
ータ・エントリの幅と同じであることが多い。
従来の技術のメモリでは、行と列とからなる格子アレイ
内に配置されたメモリ・セル・アレイを用いている。各
列の幅は、メモリのデータ・エントリの幅と同じであ
り、１ビット以上の幅である。たとえば、「４Ｋｘ４」
メモリは、４ビット幅のメモリ・エントリを持つ。すな
わち、各メモリ・エントリには４個のメモリ・セルがあ
る。そのため「４Ｋｘ４」メモリ内の各列は４ビットの
幅になる。同様に「４Ｋｘ１」メモリは、１ビット幅の
メモリ・エントリを有する。すなわち、各メモリ・エン
トリには、ただ１個のメモリ・セルしか含まれない。こ
のために、「４Ｋｘ１」メモリ内の各列は１ビット幅に
なる。さらに、メモリのデータ経路の幅は、メモリのデ
ータ・エントリの幅と同じであることが多い。
【０００７】標準のスタティック・ランダム・アクセス
・メモリ（ＳＲＡＭ）セルは、２本のビット線を有し、
これらはメモリ・セルの内外とのデータの転送に用いら
れる。従来の技術のメモリでは、１回にただ１個のメモ
リ・セルだけがデータ内容をビット線上で送っていた。
このため従来の技術のメモリでは、１度に１個のメモリ
・エントリしかアクセスされず、このアクセスは１つの
行と１つの列とを選択することにより実行されていた。
選択された行と選択された列の両方にある１個のメモリ
・エントリが、メモリ・エントリ内の各メモリ・セルに
関して１対のビット線を駆動するために用いられてい
た。選択されたメモリ・エントリ内の各メモリ・セル
は、異なる対のビット線に結合されていたので、やはり
ビット線は、１度に１個の選択されたメモリ・セルによ
って駆動されていた。選択されたそれぞれのメモリ・セ
ルが必要な電圧までその対のビット線を駆動する速度が
速ければ速いほど、メモリの速度も速くなる。
・メモリ（ＳＲＡＭ）セルは、２本のビット線を有し、
これらはメモリ・セルの内外とのデータの転送に用いら
れる。従来の技術のメモリでは、１回にただ１個のメモ
リ・セルだけがデータ内容をビット線上で送っていた。
このため従来の技術のメモリでは、１度に１個のメモリ
・エントリしかアクセスされず、このアクセスは１つの
行と１つの列とを選択することにより実行されていた。
選択された行と選択された列の両方にある１個のメモリ
・エントリが、メモリ・エントリ内の各メモリ・セルに
関して１対のビット線を駆動するために用いられてい
た。選択されたメモリ・エントリ内の各メモリ・セル
は、異なる対のビット線に結合されていたので、やはり
ビット線は、１度に１個の選択されたメモリ・セルによ
って駆動されていた。選択されたそれぞれのメモリ・セ
ルが必要な電圧までその対のビット線を駆動する速度が
速ければ速いほど、メモリの速度も速くなる。
【０００８】ビット線をより速く駆動することによって
メモリの速度を上げるためには、従来の技術のメモリで
は、ビット線を駆動するために用いられていた各メモリ
・セル内の装置の大きさを大きくすることはできた。し
かし残念ながら、駆動装置の寸法を大きくすると、メモ
リ・セルの寸法も大きくなり、そのために各セルを構築
するために必要とされる半導体領域の量が大きくなっ
た。このように従来の技術のメモリは、各メモリ・セル
の寸法とメモリのアクセス速度との間の直接的なトレー
ドオフ（妥協）という問題に直面していた。
メモリの速度を上げるためには、従来の技術のメモリで
は、ビット線を駆動するために用いられていた各メモリ
・セル内の装置の大きさを大きくすることはできた。し
かし残念ながら、駆動装置の寸法を大きくすると、メモ
リ・セルの寸法も大きくなり、そのために各セルを構築
するために必要とされる半導体領域の量が大きくなっ
た。このように従来の技術のメモリは、各メモリ・セル
の寸法とメモリのアクセス速度との間の直接的なトレー
ドオフ（妥協）という問題に直面していた。
【０００９】
【課題を解決するための手段】本発明により、上述され
た必要性が満たされ、その他の利点も達成される。１つ
の形態において本発明は、所定の数の行と所定の数の列
とに配置された複数のメモリ・セルを有するメモリにア
クセスするための装置と方法とを備える。本メモリはま
た、１行を選択するか、あるいは複数の行を選択するか
を決定する制御信号を設ける制御手段をも有する。さら
に、本メモリは、複数の所定の数の行に結合され、１個
の列が選択されたときに複数の行を選択する読み込み動
作モードを選択する制御信号を受け取る第１論理手段も
有する。
た必要性が満たされ、その他の利点も達成される。１つ
の形態において本発明は、所定の数の行と所定の数の列
とに配置された複数のメモリ・セルを有するメモリにア
クセスするための装置と方法とを備える。本メモリはま
た、１行を選択するか、あるいは複数の行を選択するか
を決定する制御信号を設ける制御手段をも有する。さら
に、本メモリは、複数の所定の数の行に結合され、１個
の列が選択されたときに複数の行を選択する読み込み動
作モードを選択する制御信号を受け取る第１論理手段も
有する。
【００１０】本発明は、以下の詳細な説明と、添付の図
面とにより当業者に理解されるだろう。
面とにより当業者に理解されるだろう。
【００１１】
【実施例】「アサートする」と「ネゲートする」という
用語は、信号または同様の装置を論理的に真の状態にす
ることと、偽の状態にすることをそれぞれ表すために用
いられる。アスタリスク記号は、補信号を表すために用
いられる。たとえば、SIGNAL* は、SIGNALの相補的な論
理状態の信号を示す。
用語は、信号または同様の装置を論理的に真の状態にす
ることと、偽の状態にすることをそれぞれ表すために用
いられる。アスタリスク記号は、補信号を表すために用
いられる。たとえば、SIGNAL* は、SIGNALの相補的な論
理状態の信号を示す。
【００１２】従来の技術のメモリとは異なり、図１のメ
モリ１０では、複数の行をメモリ・セル・アレイ１２内
で同時に選択することができる。この結果、複数の行内
の複数のメモリ・セルを用いて、同じビット線対を駆動
することができる。より多くもメモリ・セルにより同じ
ビット線対が駆動されるので、そのビット線対はより短
時間のうちに適切な論理状態に駆動される。このため
に、メモリ・セル・アレイ１２のアクセス時間が短縮さ
れる。この結果、メモリ・セル・アレイ１２のアクセス
時間が短縮されて、メモリ・セル・アレイ１２を用いて
いるデータ処理システムはより迅速に動作を実行するこ
とができる。
モリ１０では、複数の行をメモリ・セル・アレイ１２内
で同時に選択することができる。この結果、複数の行内
の複数のメモリ・セルを用いて、同じビット線対を駆動
することができる。より多くもメモリ・セルにより同じ
ビット線対が駆動されるので、そのビット線対はより短
時間のうちに適切な論理状態に駆動される。このため
に、メモリ・セル・アレイ１２のアクセス時間が短縮さ
れる。この結果、メモリ・セル・アレイ１２のアクセス
時間が短縮されて、メモリ・セル・アレイ１２を用いて
いるデータ処理システムはより迅速に動作を実行するこ
とができる。
【００１３】さらに、複数のメモリ・セルを用いて同じ
ビット線対を駆動することで、信頼性が増大する。従来
の技術のメモリにおいては、どれか１個のメモリ・セル
が不良であると、そのメモリ・セルが選択されたときに
は、ビット線対は不正確なデータ値により駆動されるこ
とになった。しかし本発明においては、複数のメモリ・
セルを用いて同一のビット線対を駆動することができ
る。そのために、メモリ・セルの１個が不良であって
も、機能するメモリ・セルが１個以上残っており、その
ビット線対上で正確なデータ値を駆動することができ
る。冗長性のない従来のメモリでは、メモリ・セルが１
個でも不良であると役に立たなくなってしまうが、本発
明を利用しているメモリは、１個以上のメモリ・セルが
不良であっても機能を継続することができる。
ビット線対を駆動することで、信頼性が増大する。従来
の技術のメモリにおいては、どれか１個のメモリ・セル
が不良であると、そのメモリ・セルが選択されたときに
は、ビット線対は不正確なデータ値により駆動されるこ
とになった。しかし本発明においては、複数のメモリ・
セルを用いて同一のビット線対を駆動することができ
る。そのために、メモリ・セルの１個が不良であって
も、機能するメモリ・セルが１個以上残っており、その
ビット線対上で正確なデータ値を駆動することができ
る。冗長性のない従来のメモリでは、メモリ・セルが１
個でも不良であると役に立たなくなってしまうが、本発
明を利用しているメモリは、１個以上のメモリ・セルが
不良であっても機能を継続することができる。
【００１４】キャッシュ・コントローラのユーザには、
キャッシュ・コントローラ内の使用可能なメモリのうち
の何分の１しか用いる必要がない人もいる。本発明によ
りこのようなユーザは、必要としないメモリを利用して
キャッシュ・コントローラの速度を上げることができ
る。必要でないメモリ・セルを用いてビット線を駆動す
る補助とすることにより、キャッシュのアクセス時間を
改善することができる。本発明を用いると、製作者はた
だ１つだけのメモリ装置、またはそのメモリ装置を利用
する１つのキャッシュ・コントローラ装置を生産して、
多くの顧客の必要条件を満たすことができる。顧客が使
用可能なメモリ空間のすべてを使う必要がある場合は、
その顧客は、メモリが従来の技術のメモリと同様に機能
する通常の動作モードでメモリを動作させればよい。
キャッシュ・コントローラ内の使用可能なメモリのうち
の何分の１しか用いる必要がない人もいる。本発明によ
りこのようなユーザは、必要としないメモリを利用して
キャッシュ・コントローラの速度を上げることができ
る。必要でないメモリ・セルを用いてビット線を駆動す
る補助とすることにより、キャッシュのアクセス時間を
改善することができる。本発明を用いると、製作者はた
だ１つだけのメモリ装置、またはそのメモリ装置を利用
する１つのキャッシュ・コントローラ装置を生産して、
多くの顧客の必要条件を満たすことができる。顧客が使
用可能なメモリ空間のすべてを使う必要がある場合は、
その顧客は、メモリが従来の技術のメモリと同様に機能
する通常の動作モードでメモリを動作させればよい。
【００１５】しかし顧客が使用可能なメモリ空間のすべ
てを用いる必要のない場合は、必要でないメモリ・セル
がビット線をより迅速に駆動するために用いられる特殊
な動作モードでメモリを動作させて、メモリの速度を上
げることができる。このように、製作者が１個のメモリ
を生産するだけで、さまざまなユーザは使用されるメモ
リ空間とメモリ速度との間のトレードオフを自身で選択
することができるようになる。多くの顧客のニーズを満
たす１つの装置を生産することにより大きな節約とな
る。
てを用いる必要のない場合は、必要でないメモリ・セル
がビット線をより迅速に駆動するために用いられる特殊
な動作モードでメモリを動作させて、メモリの速度を上
げることができる。このように、製作者が１個のメモリ
を生産するだけで、さまざまなユーザは使用されるメモ
リ空間とメモリ速度との間のトレードオフを自身で選択
することができるようになる。多くの顧客のニーズを満
たす１つの装置を生産することにより大きな節約とな
る。
【００１６】図１は、メモリ１０を示す。本発明の図示
された実施例においては、メモリ１０は１６Ｋｘ１７の
構成に編成されている。他の実施例では、異なる構成の
メモリ１０を用いることもできる。図１に示される実施
例においては、メモリ１０は３２個の同じメモリ・セル
・アレイ１２に組織上分割されており、そのうちの１個
のメモリ・セル１２が図２に示されている。本発明の他
の実施例においては、任意の数のメモリ・セル・アレイ
１２を用いることができる。１回に３２個のメモリ・セ
ル・アレイ１２のうちのただ１個だけを選択するには、
追加のアドレス（図示せず）と標準の解読論理（図示せ
ず）とが必要である。また図１には、情報バス１４が含
まれるが、これはメモリ１０の内外にアドレス，データ
および制御情報を送る。
された実施例においては、メモリ１０は１６Ｋｘ１７の
構成に編成されている。他の実施例では、異なる構成の
メモリ１０を用いることもできる。図１に示される実施
例においては、メモリ１０は３２個の同じメモリ・セル
・アレイ１２に組織上分割されており、そのうちの１個
のメモリ・セル１２が図２に示されている。本発明の他
の実施例においては、任意の数のメモリ・セル・アレイ
１２を用いることができる。１回に３２個のメモリ・セ
ル・アレイ１２のうちのただ１個だけを選択するには、
追加のアドレス（図示せず）と標準の解読論理（図示せ
ず）とが必要である。また図１には、情報バス１４が含
まれるが、これはメモリ１０の内外にアドレス，データ
および制御情報を送る。
【００１７】図２は、図１のメモリ・セル・アレイ１２
をさらに詳しく図示する。図２では、情報バス１４は、
アドレス，制御情報および場合によってはデータをメモ
リ１０の内外に転送する。情報バス１４は、列アドレス
を列選択論理および読み／書き論理ブロック１６に送
る。情報バス１４はまた、データＩ／Ｏ信号または信号
を介して、列選択論理および読み／書き論理ブロック１
６とデータのやり取りをする。データＩ／Ｏ経路を含む
メモリのデータ経路の幅は、メモリのデータ・エントリ
の幅と同じであることが多い。列選択論理および読み／
書き論理ブロック１６は、列選択信号を生成し、この信
号が次にメモリ・セル・アレイ１２に入力され、所望の
列を選択する。列選択論理および読み／書き論理ブロッ
ク１６は、メモリ・セル・アレイ１２内外のデータの流
れも処理する。
をさらに詳しく図示する。図２では、情報バス１４は、
アドレス，制御情報および場合によってはデータをメモ
リ１０の内外に転送する。情報バス１４は、列アドレス
を列選択論理および読み／書き論理ブロック１６に送
る。情報バス１４はまた、データＩ／Ｏ信号または信号
を介して、列選択論理および読み／書き論理ブロック１
６とデータのやり取りをする。データＩ／Ｏ経路を含む
メモリのデータ経路の幅は、メモリのデータ・エントリ
の幅と同じであることが多い。列選択論理および読み／
書き論理ブロック１６は、列選択信号を生成し、この信
号が次にメモリ・セル・アレイ１２に入力され、所望の
列を選択する。列選択論理および読み／書き論理ブロッ
ク１６は、メモリ・セル・アレイ１２内外のデータの流
れも処理する。
【００１８】メモリ・セル・アレイ１２の行の数によ
り、数値「Ｎ」が決定される。メモリ・セル・アレイ１
２内の行の数は２N に等しい。たとえば、メモリ・セル
・アレイ１２が１２８の行を持つ場合は２7 行であり、
すなわちＮ＝７となる。数値「Ｊ」は、各行選択論理回
路１８により生成される行選択信号の数により決定され
る。各行選択論理回路１８は、２J 個の行選択信号を生
成する。たとえば、各行選択論理回路１８が４個すなわ
ち２2 個の行選択信号を生成する場合、Ｊ＝２となる。
前置解読器（predecoder）２０は、（Ｎ−Ｊ）：（２
N-J ）解読器である。前置解読器２０は情報バス１４か
らＮ−Ｊ個の行アドレスを受け取り、その行アドレスを
解読して２N-J 個のブロック・イネーブル信号を生成す
る。たとえば、Ｎ＝７でＪ＝２のとき、前置解読器２０
は５：３２解読器である。
り、数値「Ｎ」が決定される。メモリ・セル・アレイ１
２内の行の数は２N に等しい。たとえば、メモリ・セル
・アレイ１２が１２８の行を持つ場合は２7 行であり、
すなわちＮ＝７となる。数値「Ｊ」は、各行選択論理回
路１８により生成される行選択信号の数により決定され
る。各行選択論理回路１８は、２J 個の行選択信号を生
成する。たとえば、各行選択論理回路１８が４個すなわ
ち２2 個の行選択信号を生成する場合、Ｊ＝２となる。
前置解読器（predecoder）２０は、（Ｎ−Ｊ）：（２
N-J ）解読器である。前置解読器２０は情報バス１４か
らＮ−Ｊ個の行アドレスを受け取り、その行アドレスを
解読して２N-J 個のブロック・イネーブル信号を生成す
る。たとえば、Ｎ＝７でＪ＝２のとき、前置解読器２０
は５：３２解読器である。
【００１９】行選択論理回路１８は、標準メモリ内の行
選択論理回路構成とは異なり、複数の行をメモリ・セル
・アレイ１２内で同時に選択することができる。合計２
N-J個の行選択論理回路１８がある。各行選択論理回路
１８は、「Ｊ」個の行アドレスと「Ｊ」個の制御信号と
を情報バス１４から受け取る。しかし、本発明の実施例
では、情報バス１４から「Ｊ」個の制御信号ではなくた
だ１個の制御信号を送ることを選択するものがある点に
注意されたい。各行選択論理回路１８はまた、前置解読
器２０から２N-J 個のブロック・イネーブル信号も受け
取る。各行選択論理回路１８は、これらの３組の入力を
用いて２J 個の行選択信号を生成し、これらはメモリ・
セル・アレイ１２に対する入力となる。
選択論理回路構成とは異なり、複数の行をメモリ・セル
・アレイ１２内で同時に選択することができる。合計２
N-J個の行選択論理回路１８がある。各行選択論理回路
１８は、「Ｊ」個の行アドレスと「Ｊ」個の制御信号と
を情報バス１４から受け取る。しかし、本発明の実施例
では、情報バス１４から「Ｊ」個の制御信号ではなくた
だ１個の制御信号を送ることを選択するものがある点に
注意されたい。各行選択論理回路１８はまた、前置解読
器２０から２N-J 個のブロック・イネーブル信号も受け
取る。各行選択論理回路１８は、これらの３組の入力を
用いて２J 個の行選択信号を生成し、これらはメモリ・
セル・アレイ１２に対する入力となる。
【００２０】図２のメモリ・セル・アレイ１２の内部機
能は、動作中は大半の標準メモリの内部動作と同じであ
るが、多少相違点がある。主な違いは、メモリ１０内の
各行選択論理回路１８が、メモリ・セル・アレイ１２内
で複数の行を選択することができることである。その結
果、メモリ・セル・アレイ１２内の複数のメモリ・セル
が選択されて、同じビット線を同時に駆動することがで
きる。さらに他の相違点は、情報バス１４が１つ以上の
制御信号を行選択論理回路１８に供給することである。
前置解読器２０と列選択論理および読み／書き論理１６
は、多くの標準メモリ内の対応する論理と同じように機
能する。
能は、動作中は大半の標準メモリの内部動作と同じであ
るが、多少相違点がある。主な違いは、メモリ１０内の
各行選択論理回路１８が、メモリ・セル・アレイ１２内
で複数の行を選択することができることである。その結
果、メモリ・セル・アレイ１２内の複数のメモリ・セル
が選択されて、同じビット線を同時に駆動することがで
きる。さらに他の相違点は、情報バス１４が１つ以上の
制御信号を行選択論理回路１８に供給することである。
前置解読器２０と列選択論理および読み／書き論理１６
は、多くの標準メモリ内の対応する論理と同じように機
能する。
【００２１】標準メモリにおいては、列アドレスが解読
され１つの列が選択されて、行アドレスが解読され１つ
の行が選択される。メモリ１０においては、列アドレス
は同様に解読されて１つの列を選択するが、行アドレス
は１度に２つ以上の行が選択できるような方法で解読さ
れる。行選択論理回路１８に入力された１個以上の制御
信号を用いて、メモリ１０のユーザは、１度に１列だけ
を選択する標準メモリとしてメモリ１０を動作させる
か、あるいは１度に複数の列が選択される特殊モードで
メモリ１０を動作させるかを選択することができる。１
度に複数の行を選択することにより、いくつかのメモリ
・セルが同じビット線を駆動することができ、より高速
で信頼性の高いメモリ１０が得られる。
され１つの列が選択されて、行アドレスが解読され１つ
の行が選択される。メモリ１０においては、列アドレス
は同様に解読されて１つの列を選択するが、行アドレス
は１度に２つ以上の行が選択できるような方法で解読さ
れる。行選択論理回路１８に入力された１個以上の制御
信号を用いて、メモリ１０のユーザは、１度に１列だけ
を選択する標準メモリとしてメモリ１０を動作させる
か、あるいは１度に複数の列が選択される特殊モードで
メモリ１０を動作させるかを選択することができる。１
度に複数の行を選択することにより、いくつかのメモリ
・セルが同じビット線を駆動することができ、より高速
で信頼性の高いメモリ１０が得られる。
【００２２】図２には、５個の行アドレス入力と、３２
個のブロック・イネーブル信号出力を持つ５：３２解読
器として実現される前置解読器２０が示される。３２個
の行選択論理回路１８のそれぞれは、３２個のブロック
・イネーブル信号のうちの１つを受け取る。前置解読器
２０は、１回に３２個の可能な行選択論理回路１８の１
つに対するブロック・イネーブル信号をアサートする。
メモリ１０の代替の実施例では、メモリ・セル・アレイ
１２のそれぞれに関して前置解読器２０を重複させな
い。その代わりにメモリ１０の代替の実施例では、複数
のメモリ・セル・アレイ１２間で前置解読器２０を共有
する。
個のブロック・イネーブル信号出力を持つ５：３２解読
器として実現される前置解読器２０が示される。３２個
の行選択論理回路１８のそれぞれは、３２個のブロック
・イネーブル信号のうちの１つを受け取る。前置解読器
２０は、１回に３２個の可能な行選択論理回路１８の１
つに対するブロック・イネーブル信号をアサートする。
メモリ１０の代替の実施例では、メモリ・セル・アレイ
１２のそれぞれに関して前置解読器２０を重複させな
い。その代わりにメモリ１０の代替の実施例では、複数
のメモリ・セル・アレイ１２間で前置解読器２０を共有
する。
【００２３】図３は、同一の３２個のメモリ・セル・ブ
ロック２２が、行と列の格子内にどのように配置されて
いるかを示す。各メモリ・セル・ブロック内には１２８
の行と４つの列があるが、行と列の数は違っていてもよ
い。各データ・エントリ４２は、１つの行選択信号と１
つの列選択信号とをアサートすることにより個々に選択
することができる。これが、多くのメモリのための通常
の動作モードである。さらに、本発明では、複数の行選
択信号と１つの列選択信号とをアサートすることにより
複数のデータ・エントリ４２が選択される特殊な動作モ
ードが与えられる。
ロック２２が、行と列の格子内にどのように配置されて
いるかを示す。各メモリ・セル・ブロック内には１２８
の行と４つの列があるが、行と列の数は違っていてもよ
い。各データ・エントリ４２は、１つの行選択信号と１
つの列選択信号とをアサートすることにより個々に選択
することができる。これが、多くのメモリのための通常
の動作モードである。さらに、本発明では、複数の行選
択信号と１つの列選択信号とをアサートすることにより
複数のデータ・エントリ４２が選択される特殊な動作モ
ードが与えられる。
【００２４】各データ・エントリ４２は１７ビット幅で
ある。言い替えれば、各メモリ・データ・エントリ４２
は、メモリ・セル記憶回路４４と等しい１７個のメモリ
・セルを持っている。ここでも、各メモリ・データ・エ
ントリ４２に任意の数のメモリ・セル４４を用いること
ができる。開示された実施例におけるメモリ・セル４４
は、スタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）セルである。しかし読み込み専用メモリなどの他
の種類のメモリ・セルを本発明に用いることも可能であ
る。
ある。言い替えれば、各メモリ・データ・エントリ４２
は、メモリ・セル記憶回路４４と等しい１７個のメモリ
・セルを持っている。ここでも、各メモリ・データ・エ
ントリ４２に任意の数のメモリ・セル４４を用いること
ができる。開示された実施例におけるメモリ・セル４４
は、スタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）セルである。しかし読み込み専用メモリなどの他
の種類のメモリ・セルを本発明に用いることも可能であ
る。
【００２５】任意のデータ・エントリ４２を選択するた
めには、その行選択信号と列選択信号の両方をアサート
しなければならない。行選択信号だけをアサートして
も、また列選択信号だけをアサートしてもデータ・エン
トリ４２の選択はできない。各行には１個の行選択信号
があり、各列には１個の列選択信号がある。各メモリ・
セル・ブロックは、入力と同じ１２８の行選択信号を受
け取る。行０の選択信号は行０のすべてのデータ・エン
トリ４２に対する入力となり、行１の選択信号は、行１
のすべてのデータ・エントリ４２に対する入力となり、
同様のことが行１２７のデータ・エントリ４２のすべて
に対する入力となる行１２７の選択信号まで当てはま
る。
めには、その行選択信号と列選択信号の両方をアサート
しなければならない。行選択信号だけをアサートして
も、また列選択信号だけをアサートしてもデータ・エン
トリ４２の選択はできない。各行には１個の行選択信号
があり、各列には１個の列選択信号がある。各メモリ・
セル・ブロックは、入力と同じ１２８の行選択信号を受
け取る。行０の選択信号は行０のすべてのデータ・エン
トリ４２に対する入力となり、行１の選択信号は、行１
のすべてのデータ・エントリ４２に対する入力となり、
同様のことが行１２７のデータ・エントリ４２のすべて
に対する入力となる行１２７の選択信号まで当てはま
る。
【００２６】各メモリ・セル・ブロック２２は、入力と
同じ４つの列選択信号を受け取る。列０の選択信号は、
列０のデータ・エントリ４２のすべてに対する入力であ
り、列１の選択信号は、列１のすべてのデータ・エント
リ４２に対する入力であり、列２の選択信号は列２のす
べてのデータ・エントリ４２に対する入力であり、列３
の選択信号は列３のすべてのデータ・エントリ４２に対
する入力である。また、各メモリ・セル・ブロック２２
内のすべてのメモリ・セル４４は、データを受け取りそ
れを送る機能を有する。
同じ４つの列選択信号を受け取る。列０の選択信号は、
列０のデータ・エントリ４２のすべてに対する入力であ
り、列１の選択信号は、列１のすべてのデータ・エント
リ４２に対する入力であり、列２の選択信号は列２のす
べてのデータ・エントリ４２に対する入力であり、列３
の選択信号は列３のすべてのデータ・エントリ４２に対
する入力である。また、各メモリ・セル・ブロック２２
内のすべてのメモリ・セル４４は、データを受け取りそ
れを送る機能を有する。
【００２７】多くの標準メモリにおいては、１度にただ
１つの列と１つの行だけが選択される。その結果、１度
にただ１つのメモリ・データ・エントリ４２だけしか選
択することができない。しかし、本発明は１度に１つの
列と複数の行とを選択することができる。その結果、１
度に２つ以上のメモリ・データ・エントリ４２を選択す
ることができる。このため、複数の被選択メモリ・デー
タ・エントリ４２が、メモリに対する１回のアクセスで
すべて同時に書き込まれる。同様に、複数の被選択メモ
リ・データ・エントリ４２は、メモリに対する次の１回
のアクセスで、すべて同時に読み込まれる。同じデータ
値を記憶する複数のメモリ・データ・エントリ４２から
同時に読み込むことにより、いくつかのメモリ・セルが
同じビット線を駆動することが可能になり、より高速で
信頼性の高いメモリ１０が得られる。
１つの列と１つの行だけが選択される。その結果、１度
にただ１つのメモリ・データ・エントリ４２だけしか選
択することができない。しかし、本発明は１度に１つの
列と複数の行とを選択することができる。その結果、１
度に２つ以上のメモリ・データ・エントリ４２を選択す
ることができる。このため、複数の被選択メモリ・デー
タ・エントリ４２が、メモリに対する１回のアクセスで
すべて同時に書き込まれる。同様に、複数の被選択メモ
リ・データ・エントリ４２は、メモリに対する次の１回
のアクセスで、すべて同時に読み込まれる。同じデータ
値を記憶する複数のメモリ・データ・エントリ４２から
同時に読み込むことにより、いくつかのメモリ・セルが
同じビット線を駆動することが可能になり、より高速で
信頼性の高いメモリ１０が得られる。
【００２８】図４は、図３のメモリ・セル・ブロック２
２の一部を示す。図４は、複数の行と１つの列を選択す
ることにより、どのように複数のメモリ・セル４４が同
一のビット線対を駆動するかを示す。各メモリ・セル４
４は、１対のビット線を介してデータの送受を行う。ビ
ット線対の１つのビット線の論理状態は、常に他のビッ
ト線の論理状態の補数となっている。１つのビット線対
の２本のビット線間の差動電圧を感知することにより、
メモリ・セル４４が読み込まれる。メモリ・セル４４が
論理「０」を記憶しているか、論理「１」を記憶してい
るかは、ビット線対のどちらのビット線が高い電圧にあ
るかによって決まる。同じ論理値をもつ複数のメモリ・
セル４４が同一のビット線対を駆動しているとすると、
差動電圧の高いほうがより迅速に生成される。
２の一部を示す。図４は、複数の行と１つの列を選択す
ることにより、どのように複数のメモリ・セル４４が同
一のビット線対を駆動するかを示す。各メモリ・セル４
４は、１対のビット線を介してデータの送受を行う。ビ
ット線対の１つのビット線の論理状態は、常に他のビッ
ト線の論理状態の補数となっている。１つのビット線対
の２本のビット線間の差動電圧を感知することにより、
メモリ・セル４４が読み込まれる。メモリ・セル４４が
論理「０」を記憶しているか、論理「１」を記憶してい
るかは、ビット線対のどちらのビット線が高い電圧にあ
るかによって決まる。同じ論理値をもつ複数のメモリ・
セル４４が同一のビット線対を駆動しているとすると、
差動電圧の高いほうがより迅速に生成される。
【００２９】メモリ・セル４４ａ，４４ｂ，４４ｃ，４
４ｄはすべて、同じビット線ＢＬ０およびＢＬＯ* を介
してデータ経路とデータ値をやり取りする。メモリ・セ
ル４４ｅ，４４ｆ，４４ｇ，４４ｈは、すべて同じビッ
ト線ＢＬ１およびＢＬ１* を介してデータ経路とデータ
値をやり取りする。また、メモリ・セル４４ｉ，４４
ｊ，４４ｋ，４４ｌは、すべて同じビット線ＢＬ６７お
よびＢＬ６７* を介してデータ・バスとデータ値をやり
取りする。通常の動作モードでは、ただ１つだけのメモ
リ・セル４４が選択されて、各ビット線を駆動するため
に用いられる。しかし特殊な動作モードでは、複数のメ
モリ・セル４４が選択されて各ビット線を駆動するため
に用いられる。複数のメモリ・セル４４を用いて各ビッ
トを駆動すると、ビット線上により速くより大きな差動
電圧が発生し、そのためにメモリ１０はより迅速にアク
セスされる。
４ｄはすべて、同じビット線ＢＬ０およびＢＬＯ* を介
してデータ経路とデータ値をやり取りする。メモリ・セ
ル４４ｅ，４４ｆ，４４ｇ，４４ｈは、すべて同じビッ
ト線ＢＬ１およびＢＬ１* を介してデータ経路とデータ
値をやり取りする。また、メモリ・セル４４ｉ，４４
ｊ，４４ｋ，４４ｌは、すべて同じビット線ＢＬ６７お
よびＢＬ６７* を介してデータ・バスとデータ値をやり
取りする。通常の動作モードでは、ただ１つだけのメモ
リ・セル４４が選択されて、各ビット線を駆動するため
に用いられる。しかし特殊な動作モードでは、複数のメ
モリ・セル４４が選択されて各ビット線を駆動するため
に用いられる。複数のメモリ・セル４４を用いて各ビッ
トを駆動すると、ビット線上により速くより大きな差動
電圧が発生し、そのためにメモリ１０はより迅速にアク
セスされる。
【００３０】図３および図４の両方を参照すると、図４
のメモリ・データ・エントリ４２は１度に１つずつアク
セスされるが、これがたいていの標準メモリがアクセス
される方法である。標準メモリの読み込みの例として、
もし行０の選択と列０の選択が両方ともアサートされた
とすると、メモリ・セル４４ａ，４４ｅを含む１７ビッ
トのメモリ・データ・エントリ４２が、唯一の選択され
たメモリ・データ・エントリということになる。メモリ
・セル４４ａは、ビット線ＢＬ０およびＢＬ０ * を駆動
するために選択された唯一のメモリ・セルであり、メモ
リ・セル４４ｅは、ビット線ＢＬ１およびＢＬ１* を駆
動するために選択された唯一のメモリ・セルである。
のメモリ・データ・エントリ４２は１度に１つずつアク
セスされるが、これがたいていの標準メモリがアクセス
される方法である。標準メモリの読み込みの例として、
もし行０の選択と列０の選択が両方ともアサートされた
とすると、メモリ・セル４４ａ，４４ｅを含む１７ビッ
トのメモリ・データ・エントリ４２が、唯一の選択され
たメモリ・データ・エントリということになる。メモリ
・セル４４ａは、ビット線ＢＬ０およびＢＬ０ * を駆動
するために選択された唯一のメモリ・セルであり、メモ
リ・セル４４ｅは、ビット線ＢＬ１およびＢＬ１* を駆
動するために選択された唯一のメモリ・セルである。
【００３１】標準メモリとは異なり、本発明により複数
のメモリ・データ・エントリ４２を選択して、複数のメ
モリ・セル４４が同一のビット線対を同時に駆動するこ
とができる。たとえば、行０選択，行２選択および列０
選択がすべてアサートされると、メモリ・セル４４ａ，
４４ｃ，４４ｅ，４４ｇを含む１７ビットのメモリ・デ
ータ・エントリ４２が２個とも選択されることになる。
メモリ・セル４４ａ，４４ｃの両方が選択されてビット
線ＢＬ０，ＢＬ０* を駆動し、メモリ・セル４４ｅ，４
４ｇの両方が選択されてビット線ＢＬ１，ＢＬ１* を駆
動する。複数のメモリ・セル４４が各ビット線対を駆動
するので、ビット線上にはより大きな差動電圧がより迅
速に発生され、そのためにメモリ・セル４４に記憶され
る論理値がより迅速に決定され、結果としてメモリ１０
により迅速にアクセスすることができる。
のメモリ・データ・エントリ４２を選択して、複数のメ
モリ・セル４４が同一のビット線対を同時に駆動するこ
とができる。たとえば、行０選択，行２選択および列０
選択がすべてアサートされると、メモリ・セル４４ａ，
４４ｃ，４４ｅ，４４ｇを含む１７ビットのメモリ・デ
ータ・エントリ４２が２個とも選択されることになる。
メモリ・セル４４ａ，４４ｃの両方が選択されてビット
線ＢＬ０，ＢＬ０* を駆動し、メモリ・セル４４ｅ，４
４ｇの両方が選択されてビット線ＢＬ１，ＢＬ１* を駆
動する。複数のメモリ・セル４４が各ビット線対を駆動
するので、ビット線上にはより大きな差動電圧がより迅
速に発生され、そのためにメモリ・セル４４に記憶され
る論理値がより迅速に決定され、結果としてメモリ１０
により迅速にアクセスすることができる。
【００３２】図５は、図２の行選択論理回路１８の１つ
の可能な実行例を示す。制御信号はインバータ５０に入
力される。インバータ５０の出力と行アドレス「Ａ」と
は、ＮＡＮＤ（否定積）ゲート５２に入力される。行ア
ドレス「Ｂ」は、インバータ５４に対する入力となる。
ブロック・イネーブル信号と、行アドレス「Ａ」と、行
アドレス「Ｂ」とは、すべてＮＡＮＤゲート５６に対す
る入力となる。ブロック・イネーブル信号と、行アドレ
ス「Ａ」と、インバータ５４の出力とは、すべてＮＡＮ
Ｄゲート５８に対する入力となる。ブロック・イネーブ
ル信号と、ＮＡＮＤゲート５２の出力と、行アドレス
「Ｂ」とは、すべてＮＡＮＤゲート６０に対する入力と
なる。ブロック・イネーブル信号と、ＮＡＮＤゲート５
２の出力と、インバータ５４の出力とは、すべてＮＡＮ
Ｄゲート６２に対する入力となる。ＮＡＮＤゲート６２
の出力は、インバータ６４の入力となり、インバータ６
４の出力は行０選択信号となる。ＮＡＮＤゲート６０の
出力は、インバータ６６の入力となり、インバータ６６
の出力は行１選択信号となる。ＮＡＮＤゲート５８の出
力は、インバータ６８に対する入力となり、インバータ
６８の出力は行２選択信号となる。ＮＡＮＤゲート５６
の出力はインバータ７０に対する入力となり、インバー
タ７０の出力は行３選択信号となる。
の可能な実行例を示す。制御信号はインバータ５０に入
力される。インバータ５０の出力と行アドレス「Ａ」と
は、ＮＡＮＤ（否定積）ゲート５２に入力される。行ア
ドレス「Ｂ」は、インバータ５４に対する入力となる。
ブロック・イネーブル信号と、行アドレス「Ａ」と、行
アドレス「Ｂ」とは、すべてＮＡＮＤゲート５６に対す
る入力となる。ブロック・イネーブル信号と、行アドレ
ス「Ａ」と、インバータ５４の出力とは、すべてＮＡＮ
Ｄゲート５８に対する入力となる。ブロック・イネーブ
ル信号と、ＮＡＮＤゲート５２の出力と、行アドレス
「Ｂ」とは、すべてＮＡＮＤゲート６０に対する入力と
なる。ブロック・イネーブル信号と、ＮＡＮＤゲート５
２の出力と、インバータ５４の出力とは、すべてＮＡＮ
Ｄゲート６２に対する入力となる。ＮＡＮＤゲート６２
の出力は、インバータ６４の入力となり、インバータ６
４の出力は行０選択信号となる。ＮＡＮＤゲート６０の
出力は、インバータ６６の入力となり、インバータ６６
の出力は行１選択信号となる。ＮＡＮＤゲート５８の出
力は、インバータ６８に対する入力となり、インバータ
６８の出力は行２選択信号となる。ＮＡＮＤゲート５６
の出力はインバータ７０に対する入力となり、インバー
タ７０の出力は行３選択信号となる。
【００３３】図６は、図５の回路の真理値表である。制
御入力が論理「０」のとき、回路は通常の動作モードで
動作し、このときは１度に１つの行選択信号だけが選択
される。しかし、制御入力が論理「１」のときは、回路
は特殊な動作モードで動作して、１度に２つ以上の選択
信号がアサートされる。本実施例においては、行アドレ
ス「Ａ」は特殊な動作モードでは常に論理「１」とな
る。そのために２つの行選択信号は、特殊な動作モード
においては常に同時にアサートされる。
御入力が論理「０」のとき、回路は通常の動作モードで
動作し、このときは１度に１つの行選択信号だけが選択
される。しかし、制御入力が論理「１」のときは、回路
は特殊な動作モードで動作して、１度に２つ以上の選択
信号がアサートされる。本実施例においては、行アドレ
ス「Ａ」は特殊な動作モードでは常に論理「１」とな
る。そのために２つの行選択信号は、特殊な動作モード
においては常に同時にアサートされる。
【００３４】図７は図５の行選択論理回路１８を修正し
た行選択論理回路１８’を示す。行選択論理回路１８’
は、図２の行選択論理回路１８の代わりに用いることが
できる。比較の便宜上、同一の要素には同じ番号が付い
ている。行選択論理回路１８’は、インバータ５４の代
わりにＮＡＮＤゲート７２を用いている。ＮＡＮＤゲー
ト７２は、入力として行アドレス「Ｂ」とインバータ５
０の出力とを有する。また、ＮＡＮＤゲート５８とＮＡ
ＮＤゲート６２とは、インバータ５４の出力を入力とし
ては持たないが、代わりにＮＡＮＤゲート７２の出力を
入力として有する。
た行選択論理回路１８’を示す。行選択論理回路１８’
は、図２の行選択論理回路１８の代わりに用いることが
できる。比較の便宜上、同一の要素には同じ番号が付い
ている。行選択論理回路１８’は、インバータ５４の代
わりにＮＡＮＤゲート７２を用いている。ＮＡＮＤゲー
ト７２は、入力として行アドレス「Ｂ」とインバータ５
０の出力とを有する。また、ＮＡＮＤゲート５８とＮＡ
ＮＤゲート６２とは、インバータ５４の出力を入力とし
ては持たないが、代わりにＮＡＮＤゲート７２の出力を
入力として有する。
【００３５】図８は、図７の回路の真理値表である。制
御入力が論理「０」のとき、回路は通常の動作モードで
動作して、１度に１つの行選択信号しかアサートされな
い。しかし制御入力が論理「１」のときは、回路は特殊
な動作モードで動作して、１度に２つ以上の行選択信号
をアサートすることができる。
御入力が論理「０」のとき、回路は通常の動作モードで
動作して、１度に１つの行選択信号しかアサートされな
い。しかし制御入力が論理「１」のときは、回路は特殊
な動作モードで動作して、１度に２つ以上の行選択信号
をアサートすることができる。
【００３６】行選択論理回路１８’のある実施例におい
ては、行アドレス「Ａ」と行アドレス「Ｂ」の両方を、
ハードウェアまたはソフトウェアによって特殊な動作モ
ードにおいて強制的に論理「１」とすることもできる。
このためこの実施例においては、４つの行選択信号は、
特殊な動作モードにおいて常に同時にアサートされる。
代替の実施例においては、第２制御信号を用いて、特殊
な動作モードで２行を選択するか、４行を選択するかを
選択することもできる。「４行」のオプションが選択さ
れると、行アドレス「Ａ」と行アドレス「Ｂ」の両方
が、強制的にハードウェアまたはソフトウェアにより論
理「１」になる。また「２行」のオプションが選択され
ると、両方でなく一方の行アドレスがハードウェアまた
はソフトウェアにより、強制的に論理「１」となる。
ては、行アドレス「Ａ」と行アドレス「Ｂ」の両方を、
ハードウェアまたはソフトウェアによって特殊な動作モ
ードにおいて強制的に論理「１」とすることもできる。
このためこの実施例においては、４つの行選択信号は、
特殊な動作モードにおいて常に同時にアサートされる。
代替の実施例においては、第２制御信号を用いて、特殊
な動作モードで２行を選択するか、４行を選択するかを
選択することもできる。「４行」のオプションが選択さ
れると、行アドレス「Ａ」と行アドレス「Ｂ」の両方
が、強制的にハードウェアまたはソフトウェアにより論
理「１」になる。また「２行」のオプションが選択され
ると、両方でなく一方の行アドレスがハードウェアまた
はソフトウェアにより、強制的に論理「１」となる。
【００３７】図５の行選択論理回路１８と、図７の行選
択論理回路１８’とは、いずれも入力として２つの行ア
ドレスを持ち、出力として４つの行選択信号を持つ。回
路１８と１８’とはいずれも、２：４解読器として機能
し、通常の動作モードでは１つの出力をアサートするだ
けであるが、特殊な動作モードにおいては複数の出力を
アサートすることができる。本発明の実施例を拡大し
て、５つ以上のメモリ行に同時にアクセスすることもで
きる。
択論理回路１８’とは、いずれも入力として２つの行ア
ドレスを持ち、出力として４つの行選択信号を持つ。回
路１８と１８’とはいずれも、２：４解読器として機能
し、通常の動作モードでは１つの出力をアサートするだ
けであるが、特殊な動作モードにおいては複数の出力を
アサートすることができる。本発明の実施例を拡大し
て、５つ以上のメモリ行に同時にアクセスすることもで
きる。
【００３８】本発明の代替の実施例においては、回路１
８および１８’を拡大してより多くの入力とより多くの
出力とをもたせることもできる。たとえば、回路１８，
１８’を３：８解読器として、またはＸの行アドレス入
力と２X の行選択出力とを有するＸ：２X 解読器として
機能するように拡大することもできる。回路１８がＸ：
２X 解読器として動作し、特殊な動作モードにあるとす
ると、回路１８は、最大２X 個の出力の半分までの２の
累乗の任意の数の行選択出力を同時にアサートすること
ができることになる。同様に回路１８’がＸ：２X 解読
器として動作し、特殊な動作モードにあるとすると、回
路１８’は、最大２X 個の出力までの２の累乗の任意の
数の行選択出力を同時にアサートすることができること
になる。図９は、本発明の１つの形態を示す。データ処
理システム７４は、図１のメモリ１０を具備する。処理
ユニット７６は情報バス１４を介してメモリ１０にアク
セスする。制御機構７８は、制御信号をメモリ１０に送
る。メモリ１０はその制御信号を用いて、メモリ１０が
通常の動作モードにあるか否か、すなわち１度にただ１
つのメモリ行を選択するか否か、あるいはメモリ１０が
特殊な動作モードにあるか否か、すなわち複数のメモリ
行を１度に選択するか否かを決定する。
８および１８’を拡大してより多くの入力とより多くの
出力とをもたせることもできる。たとえば、回路１８，
１８’を３：８解読器として、またはＸの行アドレス入
力と２X の行選択出力とを有するＸ：２X 解読器として
機能するように拡大することもできる。回路１８がＸ：
２X 解読器として動作し、特殊な動作モードにあるとす
ると、回路１８は、最大２X 個の出力の半分までの２の
累乗の任意の数の行選択出力を同時にアサートすること
ができることになる。同様に回路１８’がＸ：２X 解読
器として動作し、特殊な動作モードにあるとすると、回
路１８’は、最大２X 個の出力までの２の累乗の任意の
数の行選択出力を同時にアサートすることができること
になる。図９は、本発明の１つの形態を示す。データ処
理システム７４は、図１のメモリ１０を具備する。処理
ユニット７６は情報バス１４を介してメモリ１０にアク
セスする。制御機構７８は、制御信号をメモリ１０に送
る。メモリ１０はその制御信号を用いて、メモリ１０が
通常の動作モードにあるか否か、すなわち１度にただ１
つのメモリ行を選択するか否か、あるいはメモリ１０が
特殊な動作モードにあるか否か、すなわち複数のメモリ
行を１度に選択するか否かを決定する。
【００３９】制御機構７８は、図示されるようにデータ
処理システム７４に対して外付けにすることも、あるい
はデータ処理システム７４の一部とすることもできる。
たとえば、処理ユニット７６，メモリ１０および制御機
構７８はすべて同じ半導体チップ上に入れることがで
き、制御機構７８は、ユーザがプログラミングすること
のできるレジスタ・ビットとすることもできる。あるい
は、制御機構７８を、データ処理システム７４に制御信
号を送る外部装置としてもよい。
処理システム７４に対して外付けにすることも、あるい
はデータ処理システム７４の一部とすることもできる。
たとえば、処理ユニット７６，メモリ１０および制御機
構７８はすべて同じ半導体チップ上に入れることがで
き、制御機構７８は、ユーザがプログラミングすること
のできるレジスタ・ビットとすることもできる。あるい
は、制御機構７８を、データ処理システム７４に制御信
号を送る外部装置としてもよい。
【００４０】１つの実施例においては、データ処理シス
テム７４は外部ピンにおいて制御信号を受け取り、制御
機構７８はそのピンで高論理または低論理レベルを設定
する電気接続とすることもできる。通常の動作モードだ
けが必要とされる場合は、ピンを論理「０」に（ハード
ウェアにより）配線することもできる。また、特殊な動
作モードだけが必要とされる場合は、ピンを論理「１」
に配線してもよい。
テム７４は外部ピンにおいて制御信号を受け取り、制御
機構７８はそのピンで高論理または低論理レベルを設定
する電気接続とすることもできる。通常の動作モードだ
けが必要とされる場合は、ピンを論理「０」に（ハード
ウェアにより）配線することもできる。また、特殊な動
作モードだけが必要とされる場合は、ピンを論理「１」
に配線してもよい。
【００４１】あるいは、制御信号を供給する制御機構７
８を、処理ユニット７６により書き込み可能な制御レジ
スタ・ビットとすることもできる。これを行うことによ
り、ユーザはソフトウェアを用いて、メモリ１０を通常
の動作モードに置くか、特殊な動作モードに置くかを選
択的に決定することができる。
８を、処理ユニット７６により書き込み可能な制御レジ
スタ・ビットとすることもできる。これを行うことによ
り、ユーザはソフトウェアを用いて、メモリ１０を通常
の動作モードに置くか、特殊な動作モードに置くかを選
択的に決定することができる。
【００４２】図１０は、本発明の別の形態を示す。デー
タ処理システム８０は、キャッシュ・コントローラ８１
と、マイクロプロセッサ８２と、二重バス・キャッシュ
ＲＡＭアレイ８３と、システム・メモリ８４とを備え
る。キャッシュ・コントローラ８１は、プロセッサ・ア
ドレスと制御バス８５緒を介して、マイクロプロセッサ
８２と通信を行う。キャッシュ・コントローラ８１は、
ＲＡＭアドレス・バス８６とＲＡＭおよびバッファ制御
バス８７とを介して二重バス・キャッシュＲＡＭアレイ
８３と通信を行う。キャッシュ・コントローラ８１は、
システム・アドレスと制御バス８８とを介してシステム
・メモリ８４と通信を行う。二重バス・キャッシュＲＡ
Ｍアレイ８３は、システム・データ・バス８９を介して
システム・メモリ８４と通信を行う。また二重バス・キ
ャッシュＲＡＭアレイ８３は、プロセッサ・データ・バ
ス９０を介してマイクロプロセッサ８２と通信を行う。
タ処理システム８０は、キャッシュ・コントローラ８１
と、マイクロプロセッサ８２と、二重バス・キャッシュ
ＲＡＭアレイ８３と、システム・メモリ８４とを備え
る。キャッシュ・コントローラ８１は、プロセッサ・ア
ドレスと制御バス８５緒を介して、マイクロプロセッサ
８２と通信を行う。キャッシュ・コントローラ８１は、
ＲＡＭアドレス・バス８６とＲＡＭおよびバッファ制御
バス８７とを介して二重バス・キャッシュＲＡＭアレイ
８３と通信を行う。キャッシュ・コントローラ８１は、
システム・アドレスと制御バス８８とを介してシステム
・メモリ８４と通信を行う。二重バス・キャッシュＲＡ
Ｍアレイ８３は、システム・データ・バス８９を介して
システム・メモリ８４と通信を行う。また二重バス・キ
ャッシュＲＡＭアレイ８３は、プロセッサ・データ・バ
ス９０を介してマイクロプロセッサ８２と通信を行う。
【００４３】キャッシュ・コントローラ８１内には、キ
ャッシュ・タッグ・ユニット９１と、解読／ディスパッ
チ・ユニット９２と、実行ユニット９３とがある。キャ
ッシュ・タッグ・ユニット９１には、図１のメモリ１０
と、比較論理９４と、標準メモリ９５と、比較論理９６
とが含まれる。解読／ディスパッチ・ユニット９２は、
プロセッサ解読器９７と、タッグ・リクエスト・マネー
ジャ９８と、フラッシュ装置９９と、スヌープ解読器
（snoop decoder ）１００とを備える。実行ユニット９
３には、プロセッサ・バス・インターフェース１０１
と、アドレス・マルチプレクサ（ＭＵＸ）およびシーケ
ンサ１０２と、システム・バス・インターフェース１０
３とが含まれる。キャッシュ・タッグ・ユニット９１
は、情報バス１０４を介して解読／ディスパッチ・ユニ
ット９２と通信する。解読／ディスパッチ・ユニット９
２は、バス１０５を介して実行ユニット９３と通信す
る。
ャッシュ・タッグ・ユニット９１と、解読／ディスパッ
チ・ユニット９２と、実行ユニット９３とがある。キャ
ッシュ・タッグ・ユニット９１には、図１のメモリ１０
と、比較論理９４と、標準メモリ９５と、比較論理９６
とが含まれる。解読／ディスパッチ・ユニット９２は、
プロセッサ解読器９７と、タッグ・リクエスト・マネー
ジャ９８と、フラッシュ装置９９と、スヌープ解読器
（snoop decoder ）１００とを備える。実行ユニット９
３には、プロセッサ・バス・インターフェース１０１
と、アドレス・マルチプレクサ（ＭＵＸ）およびシーケ
ンサ１０２と、システム・バス・インターフェース１０
３とが含まれる。キャッシュ・タッグ・ユニット９１
は、情報バス１０４を介して解読／ディスパッチ・ユニ
ット９２と通信する。解読／ディスパッチ・ユニット９
２は、バス１０５を介して実行ユニット９３と通信す
る。
【００４４】制御ピン１０６は、キャッシュ・コントロ
ーラ８１に対する入力信号を受け取る。この信号は高論
理または低論理レベルである。制御ピン１０６が論理レ
ベル「０」を受け取ると、メモリ１０は通常の動作モー
ドで動作する。また、もし制御ピン１０６が論理レベル
「１」を受け取ると、メモリ１０は特殊な動作モードで
動作する。メモリ１０が動作するモードは、制御ピン１
０６により受け取られる論理レベルを変更することによ
り変更することができる。メモリ１０に関して通常の動
作モードだけが必要とされる場合は、制御ピン１０６を
論理「０」に配線することもできる。また、メモリ１０
に関して特殊な動作モードだけが必要とされる場合は、
制御ピン１０６を論理「１」に配線することができる。
ーラ８１に対する入力信号を受け取る。この信号は高論
理または低論理レベルである。制御ピン１０６が論理レ
ベル「０」を受け取ると、メモリ１０は通常の動作モー
ドで動作する。また、もし制御ピン１０６が論理レベル
「１」を受け取ると、メモリ１０は特殊な動作モードで
動作する。メモリ１０が動作するモードは、制御ピン１
０６により受け取られる論理レベルを変更することによ
り変更することができる。メモリ１０に関して通常の動
作モードだけが必要とされる場合は、制御ピン１０６を
論理「０」に配線することもできる。また、メモリ１０
に関して特殊な動作モードだけが必要とされる場合は、
制御ピン１０６を論理「１」に配線することができる。
【００４５】動作中のキャッシュ・コントローラ８１
は、標準キャッシュ・コントローラとして動作する。キ
ャッシュ・コントローラ８１はアドレスと制御情報とを
受け取り、その情報を用いて二重バスキャッシュＲＡＭ
アレイ８３に対するアクセスを制御する。データ処理シ
ステム８０によっては、キャッシュ・コントローラ８１
内のメモリ１０の一部だけが必要とされるものがある。
たとえば、データ処理システム８０がメモリ１０の全部
を使用することを必要とするものがある。また、メモリ
１０の半分を使用することを必要とするデータ処理シス
テム８０もある。また、メモリ１０の１／４の使用しか
必要としないデータ処理システム８０もある。
は、標準キャッシュ・コントローラとして動作する。キ
ャッシュ・コントローラ８１はアドレスと制御情報とを
受け取り、その情報を用いて二重バスキャッシュＲＡＭ
アレイ８３に対するアクセスを制御する。データ処理シ
ステム８０によっては、キャッシュ・コントローラ８１
内のメモリ１０の一部だけが必要とされるものがある。
たとえば、データ処理システム８０がメモリ１０の全部
を使用することを必要とするものがある。また、メモリ
１０の半分を使用することを必要とするデータ処理シス
テム８０もある。また、メモリ１０の１／４の使用しか
必要としないデータ処理システム８０もある。
【００４６】メモリ１０の全部を使用することを必要と
しないデータ処理システム８０に関して、本発明によ
り、必要でない余分なメモリ・データ・エントリ４２を
用いてビット線を駆動させる補助とすることができる。
複数のメモリ・セル４４により各ビット線を駆動するこ
とにより、メモリ１０により迅速にアクセスすることが
できる。またメモリ１０により迅速にアクセスすること
により、キャッシュ・コントローラ８１はより迅速に動
作を実行することができる。その結果、データ処理シス
テム８０の速度と性能とが改善される。
しないデータ処理システム８０に関して、本発明によ
り、必要でない余分なメモリ・データ・エントリ４２を
用いてビット線を駆動させる補助とすることができる。
複数のメモリ・セル４４により各ビット線を駆動するこ
とにより、メモリ１０により迅速にアクセスすることが
できる。またメモリ１０により迅速にアクセスすること
により、キャッシュ・コントローラ８１はより迅速に動
作を実行することができる。その結果、データ処理シス
テム８０の速度と性能とが改善される。
【００４７】メモリ１０の半分を使用することしか必要
としないデータ処理システム８０に関して、本発明によ
り、メモリ１０の残りの必要でない半分を用いて、ビッ
ト線を駆動させる補助とすることができる。メモリ１０
に対する各読み込みアクセスと各書き込みアクセスを制
御して、メモリ・セル４４の２行を選択することができ
る。その結果、２つの異なるメモリ行の２つのメモリ・
セル４４を用いて、それぞれの対のビット線を駆動する
ことができる。必要でないメモリ・セル４４を無駄にせ
ずに、メモリ１０の動作を高速化するために用いること
ができ、それによってキャッシュ・コントローラ８１の
性能を改善することができる。
としないデータ処理システム８０に関して、本発明によ
り、メモリ１０の残りの必要でない半分を用いて、ビッ
ト線を駆動させる補助とすることができる。メモリ１０
に対する各読み込みアクセスと各書き込みアクセスを制
御して、メモリ・セル４４の２行を選択することができ
る。その結果、２つの異なるメモリ行の２つのメモリ・
セル４４を用いて、それぞれの対のビット線を駆動する
ことができる。必要でないメモリ・セル４４を無駄にせ
ずに、メモリ１０の動作を高速化するために用いること
ができ、それによってキャッシュ・コントローラ８１の
性能を改善することができる。
【００４８】メモリ１０の１／４の使用しか必要としな
いデータ処理システム８０に関して、本発明により、メ
モリ１０の残りの必要でない３／４を用いてビット線を
駆動する補助とすることができる。メモリ１０に対する
各読み込みアクセスと各書き込みアクセスとを制御し
て、メモリ・セル４４の４行を選択することができる。
その結果、４つの異なるメモリ行内の４つのメモリ・セ
ル４４を用いて、それぞれの対のビット線を駆動するこ
とができる。必要でないメモリ・セル４４を無駄にせず
に、メモリ１０の動作の高速化に用いることができ、そ
れによってキャッシュ・コントローラ８１の性能を改善
することができる。
いデータ処理システム８０に関して、本発明により、メ
モリ１０の残りの必要でない３／４を用いてビット線を
駆動する補助とすることができる。メモリ１０に対する
各読み込みアクセスと各書き込みアクセスとを制御し
て、メモリ・セル４４の４行を選択することができる。
その結果、４つの異なるメモリ行内の４つのメモリ・セ
ル４４を用いて、それぞれの対のビット線を駆動するこ
とができる。必要でないメモリ・セル４４を無駄にせず
に、メモリ１０の動作の高速化に用いることができ、そ
れによってキャッシュ・コントローラ８１の性能を改善
することができる。
【００４９】要約すると、上記の解説は、より高速のア
クセス時間とより高い信頼性とを持つメモリ１０を説明
している。複数のメモリ行を選択して、それにより複数
のメモリ・セル４４を用いて、それぞれの対のビット線
を駆動することにより、より高速のアクセス時間とより
高い信頼性とを達成する。上記の解説は、それぞれがよ
り高速のアクセス時間とより高い信頼性とを有するメモ
リ１０を備えることにより、性能が改善されたキャッシ
ュ・コントローラ８１とデータ処理システム７４も説明
している。
クセス時間とより高い信頼性とを持つメモリ１０を説明
している。複数のメモリ行を選択して、それにより複数
のメモリ・セル４４を用いて、それぞれの対のビット線
を駆動することにより、より高速のアクセス時間とより
高い信頼性とを達成する。上記の解説は、それぞれがよ
り高速のアクセス時間とより高い信頼性とを有するメモ
リ１０を備えることにより、性能が改善されたキャッシ
ュ・コントローラ８１とデータ処理システム７４も説明
している。
【００５０】本発明は、特定の実施例に関して図示およ
び説明されているが、当業者には更なる修正や改良が考
えられよう。たとえばメモリ１０をデータ処理システム
７４の一部とすることも、キャッシュ・コントローラ８
１の一部とすることも、あるいは単独機とすることもで
きる。メモリ１０を任意の数のメモリ・セル・ブロック
２２に分割し、各メモリ・セル・ブロック２２を任意の
数の行と列に配置することもできる。任意の数のメモリ
・セル４４を各メモリ・データ・エントリ４２内に入れ
ることもできる。行選択論理回路１８，１８’を、それ
ぞれ拡張してＸ個の入力と２X 個の出力とを有するＸ：
２X 解読器として機能させ、より多くのメモリ・セル４
４に各ビット線対を駆動させるようにすることもでき
る。
び説明されているが、当業者には更なる修正や改良が考
えられよう。たとえばメモリ１０をデータ処理システム
７４の一部とすることも、キャッシュ・コントローラ８
１の一部とすることも、あるいは単独機とすることもで
きる。メモリ１０を任意の数のメモリ・セル・ブロック
２２に分割し、各メモリ・セル・ブロック２２を任意の
数の行と列に配置することもできる。任意の数のメモリ
・セル４４を各メモリ・データ・エントリ４２内に入れ
ることもできる。行選択論理回路１８，１８’を、それ
ぞれ拡張してＸ個の入力と２X 個の出力とを有するＸ：
２X 解読器として機能させ、より多くのメモリ・セル４
４に各ビット線対を駆動させるようにすることもでき
る。
【００５１】処理ユニット７６とメモリ１０は、単独の
半導体チップ上に載せてもよいし、載せなくてもよい。
同様にデータ処理システム７４と制御機構７８とを、単
独の半導体チップ上に載せてもよいし、載せなくてもよ
い。メモリ１０は、同一の半導体チップ上にある情報
源、またはメモリの半導体チップ上にはない外部情報源
から、通常の動作モードと特殊な動作モードとの間の選
択を行う制御情報を受け取る。メモリ１０の特殊な動作
モードは、メモリ１０の専用動作モードとして用いるこ
とも、試験中だけ用いることも、選択された時期だけ用
いて後は通常の動作モードを用いるようにすることもで
きる。
半導体チップ上に載せてもよいし、載せなくてもよい。
同様にデータ処理システム７４と制御機構７８とを、単
独の半導体チップ上に載せてもよいし、載せなくてもよ
い。メモリ１０は、同一の半導体チップ上にある情報
源、またはメモリの半導体チップ上にはない外部情報源
から、通常の動作モードと特殊な動作モードとの間の選
択を行う制御情報を受け取る。メモリ１０の特殊な動作
モードは、メモリ１０の専用動作モードとして用いるこ
とも、試験中だけ用いることも、選択された時期だけ用
いて後は通常の動作モードを用いるようにすることもで
きる。
【００５２】情報バス１４には、シリアルまたはパラレ
ル・アドレス・バスを具備することができる。アドレス
・バスがシリアルの場合は、１個のアドレス信号だけか
ら構成することもできる。同様に情報バス１４には、シ
リアルまたはパラレル・データ・バスを具備することも
できる。データ・バスがシリアルの場合、ただ１個のデ
ータ信号から構成することもできる。また、メモリ１０
が「ｘ１」メモリの場合、データ・バスはただ１個のデ
ータ信号で構成することもできる。
ル・アドレス・バスを具備することができる。アドレス
・バスがシリアルの場合は、１個のアドレス信号だけか
ら構成することもできる。同様に情報バス１４には、シ
リアルまたはパラレル・データ・バスを具備することも
できる。データ・バスがシリアルの場合、ただ１個のデ
ータ信号から構成することもできる。また、メモリ１０
が「ｘ１」メモリの場合、データ・バスはただ１個のデ
ータ信号で構成することもできる。
【００５３】それゆえ、本発明は図示された特定の形態
に制限されることはなく、添付の請求項は本発明の精神
と範囲から逸脱しないすべての修正を包括するものであ
ることを理解されたい。
に制限されることはなく、添付の請求項は本発明の精神
と範囲から逸脱しないすべての修正を包括するものであ
ることを理解されたい。
【図１】本発明の１つの実施例によるメモリのブロック
図である。
図である。
【図２】本発明の１つの実施例による図１のメモリ・セ
ル・アレイのブロック図である。
ル・アレイのブロック図である。
【図３】本発明の１つの実施例による図２のメモリ・セ
ル・ブロックのブロック図である。
ル・ブロックのブロック図である。
【図４】図３のメモリ・セル・ブロックの一部分の部分
的なブロック図である。
的なブロック図である。
【図５】本発明の１つの実施例による、図２のある可能
な行選択論理回路の論理図である。
な行選択論理回路の論理図である。
【図６】
【図６】本発明の１つの実施例による図５の行選択論理
回路の入力と出力とを真理値表に示したものである。
回路の入力と出力とを真理値表に示したものである。
【図７】本発明の１つの実施例による、図２の第２の可
能な行選択論理回路の論理図である。
能な行選択論理回路の論理図である。
【図８】本発明の１つの実施例による図７の行選択論理
回路の入力と出力とを真理値表に示したものである。
回路の入力と出力とを真理値表に示したものである。
【図９】本発明の１つの実施例によるデータ処理システ
ムのブロック図である。
ムのブロック図である。
【図１０】本発明の１つの実施例による、キャッシュ・
コントローラを有するデータ処理システムのブロック図
である。
コントローラを有するデータ処理システムのブロック図
である。
１０ メモリ ８０ データ処理システム ８１ キャッシュ・コントローラ ８２ マイクロプロセッサ ８３ 二重バス・キャッシュＲＡＭアレイ ８４ システム・メモリ ８５ プロセッサ・アドレスおよび制御バス ８６ ＲＡＭアドレス・バス ８７ ＲＡＭおよびバッファ制御バス ８８ システム・アドレスおよび制御バス ８９ システム・データ・バス ９０ プロセッサ・データ・バス ９１ キャッシュ・タッグ・ユニット ９２ 解読／ディスパッチ・ユニット ９３ 実行ユニット ９４，９６ 比較論理 ９５ 標準メモリ ９７ プロセッサ解読器 ９８ タッグ・リクエスト・マネージャ １００ スヌープ解読器 １０１ プロセッサ・バス・インターフェース １０２ アドレス・マルチプレクサおよびシーケンサ １０３ システム・バス・インターフェース １０５ バス １０６ 制御ピン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１２月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の１つの実施例によるメモリのブロック
図である。
図である。
【図２】本発明の１つの実施例による図１のメモリ・セ
ル・アレイのブロック図である。
ル・アレイのブロック図である。
【図３】本発明の１つの実施例による図２のメモリ・セ
ル・ブロックのブロック図である。
ル・ブロックのブロック図である。
【図４】図３のメモリ・セル・ブロックの一部分の部分
的なブロック図である。
的なブロック図である。
【図５】本発明の１つの実施例による、図２のある可能
な行選択論理回路の論理図である。
な行選択論理回路の論理図である。
【図６】本発明の１つの実施例による図５の行選択論理
回路の入力と出力とを真理値表に示したものである。
回路の入力と出力とを真理値表に示したものである。
【図７】本発明の１つの実施例による、図２の第２の可
能な行選択論理回路の論理図である。
能な行選択論理回路の論理図である。
【図８】本発明の１つの実施例による図７の行選択論理
回路の入力と出力とを真理値表に示したものである。
回路の入力と出力とを真理値表に示したものである。
【図９】本発明の１つの実施例によるデータ処理システ
ムのブロック図である。
ムのブロック図である。
【図１０】本発明の１つの実施例による、キャッシュ・
コントローラを有するデータ処理システムのブロック図
である。
コントローラを有するデータ処理システムのブロック図
である。
【符号の説明】 １０ メモリ ８０ データ処理システム ８１ キャッシュ・コントローラ ８２ マイクロプロセッサ ８３ 二重バス・キャッシュＲＡＭアレイ ８４ システム・メモリ ８５ プロセッサ・アドレスおよび制御バス ８６ ＲＡＭアドレス・バス ８７ ＲＡＭおよびバッファ制御バス ８８ システム・アドレスおよび制御バス ８９ システム・データ・バス ９０ プロセッサ・データ・バス ９１ キャッシュ・タッグ・ユニット ９２ 解読／ディスパッチ・ユニット ９３ 実行ユニット ９４，９６ 比較論理 ９５ 標準メモリ ９７ プロセッサ解読器 ９８ タッグ・リクエスト・マネージャ １００ スヌープ解読器 １０１ プロセッサ・バス・インターフェース １０２ アドレス・マルチプレクサおよびシーケンサ １０３ システム・バス・インターフェース １０５ バス １０６ 制御ピン
Claims (4)
- 【請求項１】 メモリ（１０）であって：アドレス・バ
ス（１４）；第１の複数の行と第２の複数の列とに配置
され、各メモリ・セル（４４ａないし４４ｅ）が、ただ
１つの行とただ１つの列内にあるように配置されたメモ
リ・セルのアレイ（２２）；ビット線；およびアドレス
・バス（１４）とメモリ・セルのアレイ（２２）とに結
合され、・アドレス・バス（１４）からアドレスを受け
取って、そのアドレスに応答して、第２の複数の列内の
１つと、第１の複数の行のうち２つ以上にある所定の数
のメモリ・セル（４４ａないし４４ｅ）をビット線に結
合させるアクセス手段（１８）；によって構成されるこ
とを特徴とするメモリ（１０）。 - 【請求項２】 アドレス・バス（１４）とデータ・バス
（１４）とに結合されるメモリ（１０）であって：第１
の複数の行と第２の複数の列とに配置されるメモリ・セ
ルのアレイ（２２）；アドレス・バス（１４）と、デー
タ・バス（１４）と、メモリ・セルのアレイ（２２）と
に結合されており、アドレス・バス（１４）からのアド
レスの受信に応答してメモリ・セルのアレイ（２２）を
データ・バス（１４）に結合させるアクセス手段（１
８）であって、アクセス手段（１８）は前記の第１の複
数の行の１つと、前記の第２の複数の列の１つにある第
１の所定の数のメモリ・セルが、前記アドレスの受信に
応答してデータ・バス（１４）に結合される第１動作モ
ードと、前記第１の複数の行のうちの２つ以上と、前記
の第２の複数の列のうちの１つにある第２の所定の数の
メモリ・セルが、前記アドレスの受信に応答してデータ
・バス（１４）に結合される第２動作モードとを有する
アクセス手段（１８）；およびアクセス手段に結合さ
れ、第１および第２動作モードのいずれかを選択する制
御手段；によって構成されることを特徴とするメモリ
（１０）。 - 【請求項３】 第１の複数の行と第２の複数の列内に配
置されたメモリ・セル（２２）のアレイを備えるメモリ
（１０）を動作させる方法であって：第１動作モードと
第２動作モードのいずれかを選択する段階；アドレスを
受け取る段階；第１動作モードが選択された場合は、ア
ドレスに対応して、前記の第１の複数の行のうちの１つ
と、前記の第２の複数の列のうちの１つとを選択する段
階；第２動作モードが選択された場合は、アドレスに対
応して、前記の第１の複数の行のうちの２つ以上と、前
記の第２の複数の列のうちの１つを選択する段階；およ
び前記の選択された行または行群内と、前記の選択され
た列内とにある前記メモリ・セルを所定の数のビット線
に結合させる段階；によって構成されることを特徴とす
る方法。 - 【請求項４】 第１の複数のメモリ・セル行と第２の複
数のメモリ・セル列とに配置された複数のメモリ記憶回
路（２２）を具備するメモリ（１０）を有するキャッシ
ュ・コントローラ（８１）を動作させる方法であって：
制御信号を提供して、２つ以上のメモリ・セル行とただ
１つのメモリ・セル列とを選択することにより、複数の
メモリ記憶回路（２２）の部分集合が同時にアクセスさ
れる、所定のモードのメモリの書き込み動作を選択する
段階；アクセスされた複数のメモリ記憶回路（２２）の
部分集合内に、第１情報値を同時にプログラミングする
段階；複数のメモリ記憶回路（２２）の１つのメモリ位
置を表す第１メモリ位置値を受け取る段階；第２情報値
を受け取る段階；制御信号を提供して、２つ以上のメモ
リ・セル行とただ１つのメモリ・セル列をと選択するこ
とにより、複数の記憶回路（２２）の部分集合が同時に
アクセスされる、所定のモードのメモリの読み込み動作
を選択する段階；受け取られた第１メモリ位置値を用い
て、複数のメモリ記憶回路（２２）のどの部分集合が同
時にアクセスされるかを決定する段階；アクセスされた
複数のメモリ記憶回路（２２）の部分集合から同時に第
１情報値を回収する段階；および回収された第１情報値
と、受け取られた第２情報値とを比較して、回収された
第１情報値が受け取られた第２情報値と同じであるか否
かを決定する段階；によって構成されることを特徴とす
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US812492 | 1985-12-23 | ||
| US07/812,492 US5367655A (en) | 1991-12-23 | 1991-12-23 | Memory and associated method including an operating mode for simultaneously selecting multiple rows of cells |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06187240A true JPH06187240A (ja) | 1994-07-08 |
| JP3324003B2 JP3324003B2 (ja) | 2002-09-17 |
Family
ID=25209735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35153692A Expired - Fee Related JP3324003B2 (ja) | 1991-12-23 | 1992-12-09 | データ処理システムに用いられるメモリ装置およびその動作方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5367655A (ja) |
| EP (1) | EP0549218B1 (ja) |
| JP (1) | JP3324003B2 (ja) |
| DE (1) | DE69222743T2 (ja) |
| HK (1) | HK1003851A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007213699A (ja) * | 2006-02-09 | 2007-08-23 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5568442A (en) * | 1993-05-17 | 1996-10-22 | Silicon Graphics, Inc. | RISC processor having improved instruction fetching capability and utilizing address bit predecoding for a segmented cache memory |
| US5870574A (en) * | 1993-04-12 | 1999-02-09 | Silicon Graphics, Inc. | System and method for fetching multiple groups of instructions from an instruction cache in a RISC processor system for execution during separate cycles |
| JP3181001B2 (ja) * | 1993-06-01 | 2001-07-03 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | キャッシュ・メモリ・システム並びにキャッシュ・メモリ・アクセス方法及びシステム |
| US5640517A (en) * | 1993-06-22 | 1997-06-17 | Dell Usa, L.P. | Method and apparatus for masters to command a slave whether to transfer data in a sequential or non-sequential burst order |
| JPH07192483A (ja) * | 1993-12-28 | 1995-07-28 | Mitsubishi Denki Semiconductor Software Kk | Ｅｅｐｒｏｍ、ｅｅｐｒｏｍの書き込み制御方法及びｉｃカード |
| US5724286A (en) * | 1994-12-14 | 1998-03-03 | Mosaid Technologies Incorporated | Flexible DRAM array |
| JP3734853B2 (ja) | 1995-06-27 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5896337A (en) | 1998-02-23 | 1999-04-20 | Micron Technology, Inc. | Circuits and methods for multi-level data through a single input/ouput pin |
| EP1317710A1 (en) * | 2000-09-12 | 2003-06-11 | STMicroelectronics Limited | Cache memory |
| US6711664B1 (en) * | 2000-09-13 | 2004-03-23 | Sun Microsystems, Inc. | Method and system for decoding a row address to assert multiple adjacent rows in a memory structure |
| DE10206247A1 (de) * | 2002-02-15 | 2003-09-04 | Infineon Technologies Ag | Integrierte Speicherschaltung mit über Wortleitungen und Bitleitungen beschreibbaren Speicherkondensatoren |
| KR100412142B1 (ko) * | 2002-02-26 | 2003-12-31 | 주식회사 하이닉스반도체 | 패킷 전송 방식의 반도체 메모리 장치에서 스페셜 모드를구현하는 회로 |
| US6801470B2 (en) * | 2002-12-23 | 2004-10-05 | Intel Corporation | Digital regulation circuit |
| US8891305B2 (en) | 2012-08-21 | 2014-11-18 | Micron Technology, Inc. | Apparatuses and methods involving accessing distributed sub-blocks of memory cells |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4079462A (en) * | 1976-05-07 | 1978-03-14 | Intel Corporation | Refreshing apparatus for MOS dynamic RAMs |
| US4099253A (en) * | 1976-09-13 | 1978-07-04 | Dynage, Incorporated | Random access memory with bit or byte addressing capability |
| US4301535A (en) * | 1979-07-02 | 1981-11-17 | Mostek Corporation | Programmable read only memory integrated circuit with bit-check and deprogramming modes and methods for programming and testing said circuit |
| JPS56140390A (en) * | 1980-04-04 | 1981-11-02 | Nippon Electric Co | Picture memory |
| US4408306A (en) * | 1981-09-28 | 1983-10-04 | Motorola, Inc. | Column and row erasable EEPROM |
| JPS5856296A (ja) * | 1981-09-29 | 1983-04-02 | Mitsubishi Electric Corp | 半導体メモリ素子 |
| JPS58222489A (ja) * | 1982-06-18 | 1983-12-24 | Nec Corp | 半導体記憶装置 |
| JPS59107493A (ja) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | テスト回路付きｅｐｒｏｍメモリ装置 |
| US4768169A (en) * | 1983-10-28 | 1988-08-30 | Seeq Technology, Inc. | Fault-tolerant memory array |
| JPS60179983A (ja) * | 1984-02-25 | 1985-09-13 | Nec Corp | 同報書込みランダムアクセスメモリ |
| EP0259967B1 (en) * | 1986-08-01 | 1994-03-23 | Fujitsu Limited | Directory memory |
| JPS6381688A (ja) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | 半導体記憶装置 |
| JP2582587B2 (ja) * | 1987-09-18 | 1997-02-19 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| US4975882A (en) * | 1989-10-30 | 1990-12-04 | Motorola, Inc. | User programmable redundant memory |
-
1991
- 1991-12-23 US US07/812,492 patent/US5367655A/en not_active Expired - Fee Related
-
1992
- 1992-12-09 JP JP35153692A patent/JP3324003B2/ja not_active Expired - Fee Related
- 1992-12-14 DE DE69222743T patent/DE69222743T2/de not_active Expired - Fee Related
- 1992-12-14 EP EP92311364A patent/EP0549218B1/en not_active Expired - Lifetime
-
1998
- 1998-04-07 HK HK98102905A patent/HK1003851A1/xx not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007213699A (ja) * | 2006-02-09 | 2007-08-23 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69222743T2 (de) | 1998-03-26 |
| JP3324003B2 (ja) | 2002-09-17 |
| DE69222743D1 (de) | 1997-11-20 |
| US5367655A (en) | 1994-11-22 |
| HK1003851A1 (en) | 1998-11-06 |
| EP0549218A1 (en) | 1993-06-30 |
| EP0549218B1 (en) | 1997-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2938511B2 (ja) | 半導体記憶装置 | |
| US6396732B1 (en) | Semiconductor memory apparatus, semiconductor apparatus, data processing apparatus and computer system | |
| US6418063B1 (en) | Memory architecture and systems and methods using the same | |
| US6418066B1 (en) | Semiconductor memory device having multibit data bus and redundant circuit configuration with reduced chip area | |
| JP3304413B2 (ja) | 半導体記憶装置 | |
| US5226134A (en) | Data processing system including a memory controller for direct or interleave memory accessing | |
| KR100316713B1 (ko) | 반도체 메모리 장치 및 이에 적합한 구동신호 발생기 | |
| US20010002176A1 (en) | Semiconductor memory device having a large band width and allowing efficient execution of redundant repair | |
| US8341328B2 (en) | Method and system for local memory addressing in single instruction, multiple data computer system | |
| JP3324003B2 (ja) | データ処理システムに用いられるメモリ装置およびその動作方法 | |
| JPH1115773A (ja) | 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法 | |
| US5329489A (en) | DRAM having exclusively enabled column buffer blocks | |
| KR20080080587A (ko) | Ｓｒａｍ 회로 및 이것을 이용한 버퍼 회로 | |
| JPH10208493A (ja) | 冗長アレイを備えるメモリ及び管理方法 | |
| US5982696A (en) | Memories with programmable address decoding and systems and methods using the same | |
| US5983367A (en) | Microprocessor having a CPU and at least two memory cell arrays on the same semiconductor chip, including a shared sense amplifier | |
| JP3279787B2 (ja) | 半導体記憶装置 | |
| US5963468A (en) | Low latency memories and systems using the same | |
| EP0337457A2 (en) | Memory device having a plurality of memory cell arrays with different organization | |
| US6292401B1 (en) | Method and apparatus for global bitline multiplexing for a high-speed memory | |
| EP0420339A2 (en) | Multi-plane random access memory system | |
| US20020024871A1 (en) | Semiconductor memory device and layout method thereof | |
| US6320814B1 (en) | Semiconductor device | |
| JPH1069797A (ja) | 統合メモリ・システム内の高性能冗長構造 | |
| JP2000021200A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070705 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080705 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080705 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090705 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100705 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110705 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |