JPH06187240A - データ処理システムに用いられるメモリ装置およびその動作方法 - Google Patents
データ処理システムに用いられるメモリ装置およびその動作方法Info
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Abstract
ス時間とより高い信頼性とを持つメモリ10である。 【構成】 1つの形態では、メモリ10は複数のメモリ
行が同時に選択される特殊な動作モードを有する。その
結果、複数のメモリ・セル44を用いて各ビット線の対
が駆動される。複数のメモリ・セル44を用いて各ビッ
ト線対を駆動することにより、ビット線をより短い時間
で適切な論理状態に駆動することができる。これにより
メモリ10に対するアクセスが高速化される。複数のメ
モリ・セル44を用いて各ビット線対を駆動することに
より、さらに、メモリ10の信頼性も改善される。複数
のメモリ・セル44を用いて同じビット線対を駆動する
ので、1個のメモリ・セル44が不良であっても、1個
以上の機能できるメモリ・セル44がビット線対上で正
しい論理状態を駆動することができる。
Description
ステムに関する。さらに詳しくは、データ処理システム
内のメモリに関する。
在、マイクロプロセッサを使い、高速の動作に最適化さ
れるデータ処理システムは、「キャッシュ」を必要とす
る。キャッシュとは、マイクロプロセッサにより非常に
迅速にアクセスすることのできるメモリのブロックであ
る。通常、キャッシュには、データ処理システムに用い
られるメイン・メモリまたはシステム・メモリよりも迅
速にアクセスすることができる。マイクロプロセッサ・
システムはメモリに対して頻繁にアクセスを行うので、
システム・メモリではなくキャッシュにアクセスを行う
ことにより、大きな時間の節約となる。
たは命令などの、頻繁に用いられるあるいは最後に用い
られた値を格納するために用いられる。システム・メモ
リでなくキャッシュを用いることのできるメモリ・アク
セスをできるだけ多くすることにより、速度の遅いシス
テム・メモリに対するアクセスを用いなければならない
メモリ・アクセスを最小限に抑えることが目標である。
多くのアクセスがキャッシュに対して行われるので、デ
ータ処理システムを高速化するためには、キャッシュに
アクセスするためにかかる時間をできるだけ短縮するこ
とが重要である。一般に、キャッシュに対するアクセス
時間が短ければ短いほど、データ処理システムの実行速
度は速くなる。そのため、キャッシュにアクセスするた
めに必要な時間を短縮することが、多くの高速データ処
理システムの重要な目標となっている。
だけでなくキャッシュ・コントローラも利用している。
キャッシュ・コントローラは、キャッシュに対する各ア
クセスを調整する装置である。そのため各キャッシュ・
アクセスにかかる時間の一部は、キャッシュ・コントロ
ーラがその機能を果たすために必要な時間となってい
る。キャッシュ・コントローラには、その内部回路にも
メモリがある。キャッシュ・コントローラ内のメモリに
アクセスする時間が速ければ速いほど、キャッシュ・コ
ントローラ自身の動作が高速になり、またデータ処理シ
ステムが命令を実行する速度も速くなる。
む、メモリ内の各メモリ・セルは、論理状態「0」また
は論理状態「1」のいずれかを表すデジタル値を格納す
ることができる。その後、メモリ・セルが結合されて、
メモリ・エントリ(memory entry)が形成される。メモ
リ・エントリは、1個以上のメモリ・セルからなり、メ
モリの幅に相当する。「8Kx8」(8K by 8 )のメモ
リは、合計8Kのメモリ・エントリを持ち、各メモリ・
エントリは、8個のメモリ・セルまたは8ビットからな
る。「8Kx1」メモリも合計8Kのメモリ・エントリ
をもつが、各メモリ・エントリはただ1つのメモリ・セ
ルまたはビットからなる。
従来の技術のメモリでは、行と列とからなる格子アレイ
内に配置されたメモリ・セル・アレイを用いている。各
列の幅は、メモリのデータ・エントリの幅と同じであ
り、1ビット以上の幅である。たとえば、「4Kx4」
メモリは、4ビット幅のメモリ・エントリを持つ。すな
わち、各メモリ・エントリには4個のメモリ・セルがあ
る。そのため「4Kx4」メモリ内の各列は4ビットの
幅になる。同様に「4Kx1」メモリは、1ビット幅の
メモリ・エントリを有する。すなわち、各メモリ・エン
トリには、ただ1個のメモリ・セルしか含まれない。こ
のために、「4Kx1」メモリ内の各列は1ビット幅に
なる。さらに、メモリのデータ経路の幅は、メモリのデ
ータ・エントリの幅と同じであることが多い。
・メモリ(SRAM)セルは、2本のビット線を有し、
これらはメモリ・セルの内外とのデータの転送に用いら
れる。従来の技術のメモリでは、1回にただ1個のメモ
リ・セルだけがデータ内容をビット線上で送っていた。
このため従来の技術のメモリでは、1度に1個のメモリ
・エントリしかアクセスされず、このアクセスは1つの
行と1つの列とを選択することにより実行されていた。
選択された行と選択された列の両方にある1個のメモリ
・エントリが、メモリ・エントリ内の各メモリ・セルに
関して1対のビット線を駆動するために用いられてい
た。選択されたメモリ・エントリ内の各メモリ・セル
は、異なる対のビット線に結合されていたので、やはり
ビット線は、1度に1個の選択されたメモリ・セルによ
って駆動されていた。選択されたそれぞれのメモリ・セ
ルが必要な電圧までその対のビット線を駆動する速度が
速ければ速いほど、メモリの速度も速くなる。
メモリの速度を上げるためには、従来の技術のメモリで
は、ビット線を駆動するために用いられていた各メモリ
・セル内の装置の大きさを大きくすることはできた。し
かし残念ながら、駆動装置の寸法を大きくすると、メモ
リ・セルの寸法も大きくなり、そのために各セルを構築
するために必要とされる半導体領域の量が大きくなっ
た。このように従来の技術のメモリは、各メモリ・セル
の寸法とメモリのアクセス速度との間の直接的なトレー
ドオフ(妥協)という問題に直面していた。
た必要性が満たされ、その他の利点も達成される。1つ
の形態において本発明は、所定の数の行と所定の数の列
とに配置された複数のメモリ・セルを有するメモリにア
クセスするための装置と方法とを備える。本メモリはま
た、1行を選択するか、あるいは複数の行を選択するか
を決定する制御信号を設ける制御手段をも有する。さら
に、本メモリは、複数の所定の数の行に結合され、1個
の列が選択されたときに複数の行を選択する読み込み動
作モードを選択する制御信号を受け取る第1論理手段も
有する。
面とにより当業者に理解されるだろう。
用語は、信号または同様の装置を論理的に真の状態にす
ることと、偽の状態にすることをそれぞれ表すために用
いられる。アスタリスク記号は、補信号を表すために用
いられる。たとえば、SIGNAL* は、SIGNALの相補的な論
理状態の信号を示す。
モリ10では、複数の行をメモリ・セル・アレイ12内
で同時に選択することができる。この結果、複数の行内
の複数のメモリ・セルを用いて、同じビット線対を駆動
することができる。より多くもメモリ・セルにより同じ
ビット線対が駆動されるので、そのビット線対はより短
時間のうちに適切な論理状態に駆動される。このため
に、メモリ・セル・アレイ12のアクセス時間が短縮さ
れる。この結果、メモリ・セル・アレイ12のアクセス
時間が短縮されて、メモリ・セル・アレイ12を用いて
いるデータ処理システムはより迅速に動作を実行するこ
とができる。
ビット線対を駆動することで、信頼性が増大する。従来
の技術のメモリにおいては、どれか1個のメモリ・セル
が不良であると、そのメモリ・セルが選択されたときに
は、ビット線対は不正確なデータ値により駆動されるこ
とになった。しかし本発明においては、複数のメモリ・
セルを用いて同一のビット線対を駆動することができ
る。そのために、メモリ・セルの1個が不良であって
も、機能するメモリ・セルが1個以上残っており、その
ビット線対上で正確なデータ値を駆動することができ
る。冗長性のない従来のメモリでは、メモリ・セルが1
個でも不良であると役に立たなくなってしまうが、本発
明を利用しているメモリは、1個以上のメモリ・セルが
不良であっても機能を継続することができる。
キャッシュ・コントローラ内の使用可能なメモリのうち
の何分の1しか用いる必要がない人もいる。本発明によ
りこのようなユーザは、必要としないメモリを利用して
キャッシュ・コントローラの速度を上げることができ
る。必要でないメモリ・セルを用いてビット線を駆動す
る補助とすることにより、キャッシュのアクセス時間を
改善することができる。本発明を用いると、製作者はた
だ1つだけのメモリ装置、またはそのメモリ装置を利用
する1つのキャッシュ・コントローラ装置を生産して、
多くの顧客の必要条件を満たすことができる。顧客が使
用可能なメモリ空間のすべてを使う必要がある場合は、
その顧客は、メモリが従来の技術のメモリと同様に機能
する通常の動作モードでメモリを動作させればよい。
てを用いる必要のない場合は、必要でないメモリ・セル
がビット線をより迅速に駆動するために用いられる特殊
な動作モードでメモリを動作させて、メモリの速度を上
げることができる。このように、製作者が1個のメモリ
を生産するだけで、さまざまなユーザは使用されるメモ
リ空間とメモリ速度との間のトレードオフを自身で選択
することができるようになる。多くの顧客のニーズを満
たす1つの装置を生産することにより大きな節約とな
る。
された実施例においては、メモリ10は16Kx17の
構成に編成されている。他の実施例では、異なる構成の
メモリ10を用いることもできる。図1に示される実施
例においては、メモリ10は32個の同じメモリ・セル
・アレイ12に組織上分割されており、そのうちの1個
のメモリ・セル12が図2に示されている。本発明の他
の実施例においては、任意の数のメモリ・セル・アレイ
12を用いることができる。1回に32個のメモリ・セ
ル・アレイ12のうちのただ1個だけを選択するには、
追加のアドレス(図示せず)と標準の解読論理(図示せ
ず)とが必要である。また図1には、情報バス14が含
まれるが、これはメモリ10の内外にアドレス,データ
および制御情報を送る。
をさらに詳しく図示する。図2では、情報バス14は、
アドレス,制御情報および場合によってはデータをメモ
リ10の内外に転送する。情報バス14は、列アドレス
を列選択論理および読み/書き論理ブロック16に送
る。情報バス14はまた、データI/O信号または信号
を介して、列選択論理および読み/書き論理ブロック1
6とデータのやり取りをする。データI/O経路を含む
メモリのデータ経路の幅は、メモリのデータ・エントリ
の幅と同じであることが多い。列選択論理および読み/
書き論理ブロック16は、列選択信号を生成し、この信
号が次にメモリ・セル・アレイ12に入力され、所望の
列を選択する。列選択論理および読み/書き論理ブロッ
ク16は、メモリ・セル・アレイ12内外のデータの流
れも処理する。
り、数値「N」が決定される。メモリ・セル・アレイ1
2内の行の数は2N に等しい。たとえば、メモリ・セル
・アレイ12が128の行を持つ場合は27 行であり、
すなわちN=7となる。数値「J」は、各行選択論理回
路18により生成される行選択信号の数により決定され
る。各行選択論理回路18は、2J 個の行選択信号を生
成する。たとえば、各行選択論理回路18が4個すなわ
ち22 個の行選択信号を生成する場合、J=2となる。
前置解読器(predecoder)20は、(N−J):(2
N-J )解読器である。前置解読器20は情報バス14か
らN−J個の行アドレスを受け取り、その行アドレスを
解読して2N-J 個のブロック・イネーブル信号を生成す
る。たとえば、N=7でJ=2のとき、前置解読器20
は5:32解読器である。
選択論理回路構成とは異なり、複数の行をメモリ・セル
・アレイ12内で同時に選択することができる。合計2
N-J個の行選択論理回路18がある。各行選択論理回路
18は、「J」個の行アドレスと「J」個の制御信号と
を情報バス14から受け取る。しかし、本発明の実施例
では、情報バス14から「J」個の制御信号ではなくた
だ1個の制御信号を送ることを選択するものがある点に
注意されたい。各行選択論理回路18はまた、前置解読
器20から2N-J 個のブロック・イネーブル信号も受け
取る。各行選択論理回路18は、これらの3組の入力を
用いて2J 個の行選択信号を生成し、これらはメモリ・
セル・アレイ12に対する入力となる。
能は、動作中は大半の標準メモリの内部動作と同じであ
るが、多少相違点がある。主な違いは、メモリ10内の
各行選択論理回路18が、メモリ・セル・アレイ12内
で複数の行を選択することができることである。その結
果、メモリ・セル・アレイ12内の複数のメモリ・セル
が選択されて、同じビット線を同時に駆動することがで
きる。さらに他の相違点は、情報バス14が1つ以上の
制御信号を行選択論理回路18に供給することである。
前置解読器20と列選択論理および読み/書き論理16
は、多くの標準メモリ内の対応する論理と同じように機
能する。
され1つの列が選択されて、行アドレスが解読され1つ
の行が選択される。メモリ10においては、列アドレス
は同様に解読されて1つの列を選択するが、行アドレス
は1度に2つ以上の行が選択できるような方法で解読さ
れる。行選択論理回路18に入力された1個以上の制御
信号を用いて、メモリ10のユーザは、1度に1列だけ
を選択する標準メモリとしてメモリ10を動作させる
か、あるいは1度に複数の列が選択される特殊モードで
メモリ10を動作させるかを選択することができる。1
度に複数の行を選択することにより、いくつかのメモリ
・セルが同じビット線を駆動することができ、より高速
で信頼性の高いメモリ10が得られる。
個のブロック・イネーブル信号出力を持つ5:32解読
器として実現される前置解読器20が示される。32個
の行選択論理回路18のそれぞれは、32個のブロック
・イネーブル信号のうちの1つを受け取る。前置解読器
20は、1回に32個の可能な行選択論理回路18の1
つに対するブロック・イネーブル信号をアサートする。
メモリ10の代替の実施例では、メモリ・セル・アレイ
12のそれぞれに関して前置解読器20を重複させな
い。その代わりにメモリ10の代替の実施例では、複数
のメモリ・セル・アレイ12間で前置解読器20を共有
する。
ロック22が、行と列の格子内にどのように配置されて
いるかを示す。各メモリ・セル・ブロック内には128
の行と4つの列があるが、行と列の数は違っていてもよ
い。各データ・エントリ42は、1つの行選択信号と1
つの列選択信号とをアサートすることにより個々に選択
することができる。これが、多くのメモリのための通常
の動作モードである。さらに、本発明では、複数の行選
択信号と1つの列選択信号とをアサートすることにより
複数のデータ・エントリ42が選択される特殊な動作モ
ードが与えられる。
ある。言い替えれば、各メモリ・データ・エントリ42
は、メモリ・セル記憶回路44と等しい17個のメモリ
・セルを持っている。ここでも、各メモリ・データ・エ
ントリ42に任意の数のメモリ・セル44を用いること
ができる。開示された実施例におけるメモリ・セル44
は、スタティック・ランダム・アクセス・メモリ(SR
AM)セルである。しかし読み込み専用メモリなどの他
の種類のメモリ・セルを本発明に用いることも可能であ
る。
めには、その行選択信号と列選択信号の両方をアサート
しなければならない。行選択信号だけをアサートして
も、また列選択信号だけをアサートしてもデータ・エン
トリ42の選択はできない。各行には1個の行選択信号
があり、各列には1個の列選択信号がある。各メモリ・
セル・ブロックは、入力と同じ128の行選択信号を受
け取る。行0の選択信号は行0のすべてのデータ・エン
トリ42に対する入力となり、行1の選択信号は、行1
のすべてのデータ・エントリ42に対する入力となり、
同様のことが行127のデータ・エントリ42のすべて
に対する入力となる行127の選択信号まで当てはま
る。
同じ4つの列選択信号を受け取る。列0の選択信号は、
列0のデータ・エントリ42のすべてに対する入力であ
り、列1の選択信号は、列1のすべてのデータ・エント
リ42に対する入力であり、列2の選択信号は列2のす
べてのデータ・エントリ42に対する入力であり、列3
の選択信号は列3のすべてのデータ・エントリ42に対
する入力である。また、各メモリ・セル・ブロック22
内のすべてのメモリ・セル44は、データを受け取りそ
れを送る機能を有する。
1つの列と1つの行だけが選択される。その結果、1度
にただ1つのメモリ・データ・エントリ42だけしか選
択することができない。しかし、本発明は1度に1つの
列と複数の行とを選択することができる。その結果、1
度に2つ以上のメモリ・データ・エントリ42を選択す
ることができる。このため、複数の被選択メモリ・デー
タ・エントリ42が、メモリに対する1回のアクセスで
すべて同時に書き込まれる。同様に、複数の被選択メモ
リ・データ・エントリ42は、メモリに対する次の1回
のアクセスで、すべて同時に読み込まれる。同じデータ
値を記憶する複数のメモリ・データ・エントリ42から
同時に読み込むことにより、いくつかのメモリ・セルが
同じビット線を駆動することが可能になり、より高速で
信頼性の高いメモリ10が得られる。
2の一部を示す。図4は、複数の行と1つの列を選択す
ることにより、どのように複数のメモリ・セル44が同
一のビット線対を駆動するかを示す。各メモリ・セル4
4は、1対のビット線を介してデータの送受を行う。ビ
ット線対の1つのビット線の論理状態は、常に他のビッ
ト線の論理状態の補数となっている。1つのビット線対
の2本のビット線間の差動電圧を感知することにより、
メモリ・セル44が読み込まれる。メモリ・セル44が
論理「0」を記憶しているか、論理「1」を記憶してい
るかは、ビット線対のどちらのビット線が高い電圧にあ
るかによって決まる。同じ論理値をもつ複数のメモリ・
セル44が同一のビット線対を駆動しているとすると、
差動電圧の高いほうがより迅速に生成される。
4dはすべて、同じビット線BL0およびBLO* を介
してデータ経路とデータ値をやり取りする。メモリ・セ
ル44e,44f,44g,44hは、すべて同じビッ
ト線BL1およびBL1* を介してデータ経路とデータ
値をやり取りする。また、メモリ・セル44i,44
j,44k,44lは、すべて同じビット線BL67お
よびBL67* を介してデータ・バスとデータ値をやり
取りする。通常の動作モードでは、ただ1つだけのメモ
リ・セル44が選択されて、各ビット線を駆動するため
に用いられる。しかし特殊な動作モードでは、複数のメ
モリ・セル44が選択されて各ビット線を駆動するため
に用いられる。複数のメモリ・セル44を用いて各ビッ
トを駆動すると、ビット線上により速くより大きな差動
電圧が発生し、そのためにメモリ10はより迅速にアク
セスされる。
のメモリ・データ・エントリ42は1度に1つずつアク
セスされるが、これがたいていの標準メモリがアクセス
される方法である。標準メモリの読み込みの例として、
もし行0の選択と列0の選択が両方ともアサートされた
とすると、メモリ・セル44a,44eを含む17ビッ
トのメモリ・データ・エントリ42が、唯一の選択され
たメモリ・データ・エントリということになる。メモリ
・セル44aは、ビット線BL0およびBL0 * を駆動
するために選択された唯一のメモリ・セルであり、メモ
リ・セル44eは、ビット線BL1およびBL1* を駆
動するために選択された唯一のメモリ・セルである。
のメモリ・データ・エントリ42を選択して、複数のメ
モリ・セル44が同一のビット線対を同時に駆動するこ
とができる。たとえば、行0選択,行2選択および列0
選択がすべてアサートされると、メモリ・セル44a,
44c,44e,44gを含む17ビットのメモリ・デ
ータ・エントリ42が2個とも選択されることになる。
メモリ・セル44a,44cの両方が選択されてビット
線BL0,BL0* を駆動し、メモリ・セル44e,4
4gの両方が選択されてビット線BL1,BL1* を駆
動する。複数のメモリ・セル44が各ビット線対を駆動
するので、ビット線上にはより大きな差動電圧がより迅
速に発生され、そのためにメモリ・セル44に記憶され
る論理値がより迅速に決定され、結果としてメモリ10
により迅速にアクセスすることができる。
の可能な実行例を示す。制御信号はインバータ50に入
力される。インバータ50の出力と行アドレス「A」と
は、NAND(否定積)ゲート52に入力される。行ア
ドレス「B」は、インバータ54に対する入力となる。
ブロック・イネーブル信号と、行アドレス「A」と、行
アドレス「B」とは、すべてNANDゲート56に対す
る入力となる。ブロック・イネーブル信号と、行アドレ
ス「A」と、インバータ54の出力とは、すべてNAN
Dゲート58に対する入力となる。ブロック・イネーブ
ル信号と、NANDゲート52の出力と、行アドレス
「B」とは、すべてNANDゲート60に対する入力と
なる。ブロック・イネーブル信号と、NANDゲート5
2の出力と、インバータ54の出力とは、すべてNAN
Dゲート62に対する入力となる。NANDゲート62
の出力は、インバータ64の入力となり、インバータ6
4の出力は行0選択信号となる。NANDゲート60の
出力は、インバータ66の入力となり、インバータ66
の出力は行1選択信号となる。NANDゲート58の出
力は、インバータ68に対する入力となり、インバータ
68の出力は行2選択信号となる。NANDゲート56
の出力はインバータ70に対する入力となり、インバー
タ70の出力は行3選択信号となる。
御入力が論理「0」のとき、回路は通常の動作モードで
動作し、このときは1度に1つの行選択信号だけが選択
される。しかし、制御入力が論理「1」のときは、回路
は特殊な動作モードで動作して、1度に2つ以上の選択
信号がアサートされる。本実施例においては、行アドレ
ス「A」は特殊な動作モードでは常に論理「1」とな
る。そのために2つの行選択信号は、特殊な動作モード
においては常に同時にアサートされる。
た行選択論理回路18’を示す。行選択論理回路18’
は、図2の行選択論理回路18の代わりに用いることが
できる。比較の便宜上、同一の要素には同じ番号が付い
ている。行選択論理回路18’は、インバータ54の代
わりにNANDゲート72を用いている。NANDゲー
ト72は、入力として行アドレス「B」とインバータ5
0の出力とを有する。また、NANDゲート58とNA
NDゲート62とは、インバータ54の出力を入力とし
ては持たないが、代わりにNANDゲート72の出力を
入力として有する。
御入力が論理「0」のとき、回路は通常の動作モードで
動作して、1度に1つの行選択信号しかアサートされな
い。しかし制御入力が論理「1」のときは、回路は特殊
な動作モードで動作して、1度に2つ以上の行選択信号
をアサートすることができる。
ては、行アドレス「A」と行アドレス「B」の両方を、
ハードウェアまたはソフトウェアによって特殊な動作モ
ードにおいて強制的に論理「1」とすることもできる。
このためこの実施例においては、4つの行選択信号は、
特殊な動作モードにおいて常に同時にアサートされる。
代替の実施例においては、第2制御信号を用いて、特殊
な動作モードで2行を選択するか、4行を選択するかを
選択することもできる。「4行」のオプションが選択さ
れると、行アドレス「A」と行アドレス「B」の両方
が、強制的にハードウェアまたはソフトウェアにより論
理「1」になる。また「2行」のオプションが選択され
ると、両方でなく一方の行アドレスがハードウェアまた
はソフトウェアにより、強制的に論理「1」となる。
択論理回路18’とは、いずれも入力として2つの行ア
ドレスを持ち、出力として4つの行選択信号を持つ。回
路18と18’とはいずれも、2:4解読器として機能
し、通常の動作モードでは1つの出力をアサートするだ
けであるが、特殊な動作モードにおいては複数の出力を
アサートすることができる。本発明の実施例を拡大し
て、5つ以上のメモリ行に同時にアクセスすることもで
きる。
8および18’を拡大してより多くの入力とより多くの
出力とをもたせることもできる。たとえば、回路18,
18’を3:8解読器として、またはXの行アドレス入
力と2X の行選択出力とを有するX:2X 解読器として
機能するように拡大することもできる。回路18がX:
2X 解読器として動作し、特殊な動作モードにあるとす
ると、回路18は、最大2X 個の出力の半分までの2の
累乗の任意の数の行選択出力を同時にアサートすること
ができることになる。同様に回路18’がX:2X 解読
器として動作し、特殊な動作モードにあるとすると、回
路18’は、最大2X 個の出力までの2の累乗の任意の
数の行選択出力を同時にアサートすることができること
になる。図9は、本発明の1つの形態を示す。データ処
理システム74は、図1のメモリ10を具備する。処理
ユニット76は情報バス14を介してメモリ10にアク
セスする。制御機構78は、制御信号をメモリ10に送
る。メモリ10はその制御信号を用いて、メモリ10が
通常の動作モードにあるか否か、すなわち1度にただ1
つのメモリ行を選択するか否か、あるいはメモリ10が
特殊な動作モードにあるか否か、すなわち複数のメモリ
行を1度に選択するか否かを決定する。
処理システム74に対して外付けにすることも、あるい
はデータ処理システム74の一部とすることもできる。
たとえば、処理ユニット76,メモリ10および制御機
構78はすべて同じ半導体チップ上に入れることがで
き、制御機構78は、ユーザがプログラミングすること
のできるレジスタ・ビットとすることもできる。あるい
は、制御機構78を、データ処理システム74に制御信
号を送る外部装置としてもよい。
テム74は外部ピンにおいて制御信号を受け取り、制御
機構78はそのピンで高論理または低論理レベルを設定
する電気接続とすることもできる。通常の動作モードだ
けが必要とされる場合は、ピンを論理「0」に(ハード
ウェアにより)配線することもできる。また、特殊な動
作モードだけが必要とされる場合は、ピンを論理「1」
に配線してもよい。
8を、処理ユニット76により書き込み可能な制御レジ
スタ・ビットとすることもできる。これを行うことによ
り、ユーザはソフトウェアを用いて、メモリ10を通常
の動作モードに置くか、特殊な動作モードに置くかを選
択的に決定することができる。
タ処理システム80は、キャッシュ・コントローラ81
と、マイクロプロセッサ82と、二重バス・キャッシュ
RAMアレイ83と、システム・メモリ84とを備え
る。キャッシュ・コントローラ81は、プロセッサ・ア
ドレスと制御バス85緒を介して、マイクロプロセッサ
82と通信を行う。キャッシュ・コントローラ81は、
RAMアドレス・バス86とRAMおよびバッファ制御
バス87とを介して二重バス・キャッシュRAMアレイ
83と通信を行う。キャッシュ・コントローラ81は、
システム・アドレスと制御バス88とを介してシステム
・メモリ84と通信を行う。二重バス・キャッシュRA
Mアレイ83は、システム・データ・バス89を介して
システム・メモリ84と通信を行う。また二重バス・キ
ャッシュRAMアレイ83は、プロセッサ・データ・バ
ス90を介してマイクロプロセッサ82と通信を行う。
ャッシュ・タッグ・ユニット91と、解読/ディスパッ
チ・ユニット92と、実行ユニット93とがある。キャ
ッシュ・タッグ・ユニット91には、図1のメモリ10
と、比較論理94と、標準メモリ95と、比較論理96
とが含まれる。解読/ディスパッチ・ユニット92は、
プロセッサ解読器97と、タッグ・リクエスト・マネー
ジャ98と、フラッシュ装置99と、スヌープ解読器
(snoop decoder )100とを備える。実行ユニット9
3には、プロセッサ・バス・インターフェース101
と、アドレス・マルチプレクサ(MUX)およびシーケ
ンサ102と、システム・バス・インターフェース10
3とが含まれる。キャッシュ・タッグ・ユニット91
は、情報バス104を介して解読/ディスパッチ・ユニ
ット92と通信する。解読/ディスパッチ・ユニット9
2は、バス105を介して実行ユニット93と通信す
る。
ーラ81に対する入力信号を受け取る。この信号は高論
理または低論理レベルである。制御ピン106が論理レ
ベル「0」を受け取ると、メモリ10は通常の動作モー
ドで動作する。また、もし制御ピン106が論理レベル
「1」を受け取ると、メモリ10は特殊な動作モードで
動作する。メモリ10が動作するモードは、制御ピン1
06により受け取られる論理レベルを変更することによ
り変更することができる。メモリ10に関して通常の動
作モードだけが必要とされる場合は、制御ピン106を
論理「0」に配線することもできる。また、メモリ10
に関して特殊な動作モードだけが必要とされる場合は、
制御ピン106を論理「1」に配線することができる。
は、標準キャッシュ・コントローラとして動作する。キ
ャッシュ・コントローラ81はアドレスと制御情報とを
受け取り、その情報を用いて二重バスキャッシュRAM
アレイ83に対するアクセスを制御する。データ処理シ
ステム80によっては、キャッシュ・コントローラ81
内のメモリ10の一部だけが必要とされるものがある。
たとえば、データ処理システム80がメモリ10の全部
を使用することを必要とするものがある。また、メモリ
10の半分を使用することを必要とするデータ処理シス
テム80もある。また、メモリ10の1/4の使用しか
必要としないデータ処理システム80もある。
しないデータ処理システム80に関して、本発明によ
り、必要でない余分なメモリ・データ・エントリ42を
用いてビット線を駆動させる補助とすることができる。
複数のメモリ・セル44により各ビット線を駆動するこ
とにより、メモリ10により迅速にアクセスすることが
できる。またメモリ10により迅速にアクセスすること
により、キャッシュ・コントローラ81はより迅速に動
作を実行することができる。その結果、データ処理シス
テム80の速度と性能とが改善される。
としないデータ処理システム80に関して、本発明によ
り、メモリ10の残りの必要でない半分を用いて、ビッ
ト線を駆動させる補助とすることができる。メモリ10
に対する各読み込みアクセスと各書き込みアクセスを制
御して、メモリ・セル44の2行を選択することができ
る。その結果、2つの異なるメモリ行の2つのメモリ・
セル44を用いて、それぞれの対のビット線を駆動する
ことができる。必要でないメモリ・セル44を無駄にせ
ずに、メモリ10の動作を高速化するために用いること
ができ、それによってキャッシュ・コントローラ81の
性能を改善することができる。
いデータ処理システム80に関して、本発明により、メ
モリ10の残りの必要でない3/4を用いてビット線を
駆動する補助とすることができる。メモリ10に対する
各読み込みアクセスと各書き込みアクセスとを制御し
て、メモリ・セル44の4行を選択することができる。
その結果、4つの異なるメモリ行内の4つのメモリ・セ
ル44を用いて、それぞれの対のビット線を駆動するこ
とができる。必要でないメモリ・セル44を無駄にせず
に、メモリ10の動作の高速化に用いることができ、そ
れによってキャッシュ・コントローラ81の性能を改善
することができる。
クセス時間とより高い信頼性とを持つメモリ10を説明
している。複数のメモリ行を選択して、それにより複数
のメモリ・セル44を用いて、それぞれの対のビット線
を駆動することにより、より高速のアクセス時間とより
高い信頼性とを達成する。上記の解説は、それぞれがよ
り高速のアクセス時間とより高い信頼性とを有するメモ
リ10を備えることにより、性能が改善されたキャッシ
ュ・コントローラ81とデータ処理システム74も説明
している。
び説明されているが、当業者には更なる修正や改良が考
えられよう。たとえばメモリ10をデータ処理システム
74の一部とすることも、キャッシュ・コントローラ8
1の一部とすることも、あるいは単独機とすることもで
きる。メモリ10を任意の数のメモリ・セル・ブロック
22に分割し、各メモリ・セル・ブロック22を任意の
数の行と列に配置することもできる。任意の数のメモリ
・セル44を各メモリ・データ・エントリ42内に入れ
ることもできる。行選択論理回路18,18’を、それ
ぞれ拡張してX個の入力と2X 個の出力とを有するX:
2X 解読器として機能させ、より多くのメモリ・セル4
4に各ビット線対を駆動させるようにすることもでき
る。
半導体チップ上に載せてもよいし、載せなくてもよい。
同様にデータ処理システム74と制御機構78とを、単
独の半導体チップ上に載せてもよいし、載せなくてもよ
い。メモリ10は、同一の半導体チップ上にある情報
源、またはメモリの半導体チップ上にはない外部情報源
から、通常の動作モードと特殊な動作モードとの間の選
択を行う制御情報を受け取る。メモリ10の特殊な動作
モードは、メモリ10の専用動作モードとして用いるこ
とも、試験中だけ用いることも、選択された時期だけ用
いて後は通常の動作モードを用いるようにすることもで
きる。
ル・アドレス・バスを具備することができる。アドレス
・バスがシリアルの場合は、1個のアドレス信号だけか
ら構成することもできる。同様に情報バス14には、シ
リアルまたはパラレル・データ・バスを具備することも
できる。データ・バスがシリアルの場合、ただ1個のデ
ータ信号から構成することもできる。また、メモリ10
が「x1」メモリの場合、データ・バスはただ1個のデ
ータ信号で構成することもできる。
に制限されることはなく、添付の請求項は本発明の精神
と範囲から逸脱しないすべての修正を包括するものであ
ることを理解されたい。
図である。
ル・アレイのブロック図である。
ル・ブロックのブロック図である。
的なブロック図である。
な行選択論理回路の論理図である。
回路の入力と出力とを真理値表に示したものである。
能な行選択論理回路の論理図である。
回路の入力と出力とを真理値表に示したものである。
ムのブロック図である。
コントローラを有するデータ処理システムのブロック図
である。
図である。
ル・アレイのブロック図である。
ル・ブロックのブロック図である。
的なブロック図である。
な行選択論理回路の論理図である。
回路の入力と出力とを真理値表に示したものである。
能な行選択論理回路の論理図である。
回路の入力と出力とを真理値表に示したものである。
ムのブロック図である。
コントローラを有するデータ処理システムのブロック図
である。
Claims (4)
- 【請求項1】 メモリ(10)であって:アドレス・バ
ス(14);第1の複数の行と第2の複数の列とに配置
され、各メモリ・セル(44aないし44e)が、ただ
1つの行とただ1つの列内にあるように配置されたメモ
リ・セルのアレイ(22);ビット線;およびアドレス
・バス(14)とメモリ・セルのアレイ(22)とに結
合され、・アドレス・バス(14)からアドレスを受け
取って、そのアドレスに応答して、第2の複数の列内の
1つと、第1の複数の行のうち2つ以上にある所定の数
のメモリ・セル(44aないし44e)をビット線に結
合させるアクセス手段(18);によって構成されるこ
とを特徴とするメモリ(10)。 - 【請求項2】 アドレス・バス(14)とデータ・バス
(14)とに結合されるメモリ(10)であって:第1
の複数の行と第2の複数の列とに配置されるメモリ・セ
ルのアレイ(22);アドレス・バス(14)と、デー
タ・バス(14)と、メモリ・セルのアレイ(22)と
に結合されており、アドレス・バス(14)からのアド
レスの受信に応答してメモリ・セルのアレイ(22)を
データ・バス(14)に結合させるアクセス手段(1
8)であって、アクセス手段(18)は前記の第1の複
数の行の1つと、前記の第2の複数の列の1つにある第
1の所定の数のメモリ・セルが、前記アドレスの受信に
応答してデータ・バス(14)に結合される第1動作モ
ードと、前記第1の複数の行のうちの2つ以上と、前記
の第2の複数の列のうちの1つにある第2の所定の数の
メモリ・セルが、前記アドレスの受信に応答してデータ
・バス(14)に結合される第2動作モードとを有する
アクセス手段(18);およびアクセス手段に結合さ
れ、第1および第2動作モードのいずれかを選択する制
御手段;によって構成されることを特徴とするメモリ
(10)。 - 【請求項3】 第1の複数の行と第2の複数の列内に配
置されたメモリ・セル(22)のアレイを備えるメモリ
(10)を動作させる方法であって:第1動作モードと
第2動作モードのいずれかを選択する段階;アドレスを
受け取る段階;第1動作モードが選択された場合は、ア
ドレスに対応して、前記の第1の複数の行のうちの1つ
と、前記の第2の複数の列のうちの1つとを選択する段
階;第2動作モードが選択された場合は、アドレスに対
応して、前記の第1の複数の行のうちの2つ以上と、前
記の第2の複数の列のうちの1つを選択する段階;およ
び前記の選択された行または行群内と、前記の選択され
た列内とにある前記メモリ・セルを所定の数のビット線
に結合させる段階;によって構成されることを特徴とす
る方法。 - 【請求項4】 第1の複数のメモリ・セル行と第2の複
数のメモリ・セル列とに配置された複数のメモリ記憶回
路(22)を具備するメモリ(10)を有するキャッシ
ュ・コントローラ(81)を動作させる方法であって:
制御信号を提供して、2つ以上のメモリ・セル行とただ
1つのメモリ・セル列とを選択することにより、複数の
メモリ記憶回路(22)の部分集合が同時にアクセスさ
れる、所定のモードのメモリの書き込み動作を選択する
段階;アクセスされた複数のメモリ記憶回路(22)の
部分集合内に、第1情報値を同時にプログラミングする
段階;複数のメモリ記憶回路(22)の1つのメモリ位
置を表す第1メモリ位置値を受け取る段階;第2情報値
を受け取る段階;制御信号を提供して、2つ以上のメモ
リ・セル行とただ1つのメモリ・セル列をと選択するこ
とにより、複数の記憶回路(22)の部分集合が同時に
アクセスされる、所定のモードのメモリの読み込み動作
を選択する段階;受け取られた第1メモリ位置値を用い
て、複数のメモリ記憶回路(22)のどの部分集合が同
時にアクセスされるかを決定する段階;アクセスされた
複数のメモリ記憶回路(22)の部分集合から同時に第
1情報値を回収する段階;および回収された第1情報値
と、受け取られた第2情報値とを比較して、回収された
第1情報値が受け取られた第2情報値と同じであるか否
かを決定する段階;によって構成されることを特徴とす
る方法。
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