JPH05346884A - データ記憶更新方法およびその装置 - Google Patents

Abstract

(57)【要約】 【目的】 単に書き込み、読み出しを行うのみではな
く、計算機における単純処理を記憶装置で行い、計算機
の処理負荷を軽減し、処理の柔軟性を増すことのできる
記憶方法および記憶装置を提供する。 【構成】 メモリ２とともに機能実現部１を設ける。メ
モリアクセスの度に、必ず読み出しを行い、機能実現部
１において書き込みデータとともに入力される書き込み
制御信号のビットパターンに従った種々の機能を実現さ
せ、読みだしたデータを処理し、その結果を再びメモリ
２に記憶させる。また、読みだしたデータの一部をＣＰ
Ｕからのデータと置換し、再びメモリ２に記憶させる。
以上のように構成することにより、決まりきった単純処
理をメモリ側に分担させることができ、計算機の処理負
荷を軽減し、処理の柔軟性を増すことのできる記憶方法
および記憶装置を提供することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル計算機における
データ記憶更新方法およびその装置に関するものであ
り、特に半導体メモリに関する。

【０００２】

【従来の技術】従来からデジタル計算機の分野では、半
導体メモリを使用したデータ記憶更新方法およびその装
置が広く知られ、使用されている。特に、画像処理等に
おいては、情報をメモリから読み出し、ＣＰＵを介さず
所定のデータ処理を行い、再びメモリ上の同一アドレス
に記憶する、いわゆるリード・モディファイ・ライトの
手法が用いられている。このようなリード・モディファ
イ・ライトの手法をリスト言語処理の分野でも使用した
いという要求がある。しかし、リード・モディファイ・
ライトではデータを処理するものであり、リスト制御デ
ータ等の一部を更新することはできない。

【０００３】以下、一般的なリスト言語処理における制
御データ更新の手法について説明する。図５はデジタル
計算機においてプログラミング言語ＬＩＳＰのリストデ
ータ処理等を行う際に用いられる情報フォーマットであ
る。図５（Ａ）はリストデータフォーマットを示し、図
５（Ｂ）は図５（Ａ）の機能データ部分の内容を示した
図である。参照カウンタ２１には処理の対象となるデー
タのアドレス（ポインタアドレス）が格納される。機能
データ２０は内部で参照カウント２００とマークビット
２０１に分かれる。ここで、参照カウント２００にはポ
インタアドレスが何カ所から参照されているかを示すカ
ウント情報、マークビット２０１には情報データ２０１
の処理内容を示す情報が記憶される。この処理を行う計
算機において、ＣＰＵは情報データ２１を読み出し、こ
れについて処理を行い、同一のメモリ上のアドレスに書
き込む。情報データ２１についての上記処理が終了した
後、ＣＰＵは機能データを読み出し、参照カウンタ２０
０の内容を増減し、同一のメモリ上のアドレスに書き込
む。上記参照カウンタ２００についての処理が終了した
のち、ＣＰＵは機能データを読み出し、マークビット２
０１について、例えば、情報データ２１のポインタで示
される情報が処理中である場合、ビット６４を１にする
等の処理を行い、同一メモリ上のアドレスに書き込む。

【０００４】

【発明が解決しようとする課題】従来からのデータ記憶
更新方法およびその装置は単にＣＰＵにより、メモリ上
の指示されたアドレスにデータを書き込む、あるいは指
示されたアドレスからデータを読み出すように構成され
ているので、記憶装置に関する処理は上記のようなもの
となり、参照カウンタの増減、およびマークビットに係
る処理等、決まりきった処理もＣＰＵのソフトウェア処
理によらざるをえず、処理速度が遅くなるという問題が
あった。また、メモリ技術の改良はもっぱらメモリの読
み出し、書き込み時の高速化、あるいは高集積化に向け
られ、機能面についてはほとんど改良されていなかっ
た。

【０００５】

【課題を解決するための手段】上記の目的を解決するた
め、本発明に係るデータ記憶更新方法は、データの一語
にデータ部と制御コード部とを含み、外部からの書き込
みが発生した際に、メモリからデータを読み出し、制御
コードに基づいた処理を行い、メモリに書き込みを行う
ことを特徴とする。また、メモリに上記書き込みを行う
際に、上記データ一語の一部分にメモリから読み出した
情報、他の部分に外部からの情報を書き込むことを特徴
とする。また、データの一語をデータ部と制御コード部
とで構成し、メモリからデータを読み出し、制御コード
に基づいた処理を行い、メモリに書き込みを行う手段を
有し、メモリに上記書き込みを行う際に、上記データ一
語の一部分にメモリから読み出した情報、他の部分に外
部からの情報を書き込む手段を有することを特徴とす
る。また、上記メモリ、上記メモリからデータを読み出
し、制御コードに基づいた処理を行い、メモリに書き込
みを行う手段、および、上記メモリに上記書き込みを行
う際に、上記データ一語の一部分にメモリから読み出し
た情報、他の部分に外部からの情報を書き込む手段を半
導体上に一体構成したことを特徴とする。

【０００６】

【作用】データの一語にデータ部と制御コード部とを含
み、制御コードに従った処理を行うことにより、一回の
ＣＰＵサイクルでメモリの読み出しと書き込みを行うこ
とを可能としている。また、外部からの書き込みが発生
した際に、メモリからデータを読み出し、制御コードに
基づいた処理を行い、メモリに書き込みを行うことによ
り、上記従来例に示したような決まりきった処理を行う
際のＣＰＵの負荷を減らすことができ、処理時間を短縮
することを可能としている。また、メモリに上記書き込
みを行う際に、上記データ一語の一部分にメモリから読
み出した情報、他の部分に外部からの情報を書き込むこ
とにより計算機の処理の柔軟性を増すことができる。ま
た、上記の動作を行う各手段を半導体上に一体形成する
ことにより、記憶装置の実現を容易にし、計算機におけ
る実装を容易にしている。

【０００７】

【実施例】図１および図２を参照して本発明の第一実施
例について説明する。図２は、図１（Ａ）に示されたプ
ロセッサエレメント（ＰＥ）の構成を示す図である。本
発明は、図２に示すような記号処理用計算機（図２にお
けるＥＵ）とマンマシンインターフェースおよび記憶等
に使用される計算機（図２におけるＲＭ）からなる並列
計算機ネットワークのＰＥのＥＵのローカルメモリに適
用される。

【０００８】エバリュエーター（ＥＵ）とリソースマネ
ージャー（ＲＭ）はＲＭインタフェース（ＲＭ Ｉ／
Ｆ）で接続され、ＥＵからＲＭに機能データを送出す
る。また、ＥＵからメインメモリインターフェース（Ｍ
Ｍ Ｉ／Ｆ）を介して情報データが送出され、メインメ
モリ（ＭＭ）とＲＭに送出される。ＲＭ Ｉ／Ｆおよび
ＭＭ Ｉ／ＦはＥＵ内の内部バス（ＩＢＵＳ）を介して
ＡＬＵに接続される。また、ＲＭ Ｉ／ＦはＲＭ内のエ
バリュエータインターフェース（ＥＵ Ｉ／Ｆ）を介し
てＷＳに接続される。ＥＵはＡＬＵ、マスカ、シフタ、
ローカルメモリ、レジスタファイル、ユーザスタック、
ディスパッチテーブル、インストラクションキャッシ
ュ、システムコントローラ、コントロールメモリ、ＩＢ
ＵＳ、ダイアグノスティクススタティクス、ＲＭ Ｉ／
ＦおよびＭＭ Ｉ／Ｆから構成され、ＲＭはＷＳＲ３０
００、ダイアグノスティクスインターフェース、通信イ
ンターフェース、二次記憶、ＭＭ、ポインタマニュピレ
ータ、ＥＵ Ｉ／Ｆから構成されている。さらに、各Ｐ
Ｅは図１（Ｂ）のような形態で多数ＬＡＮ接続され、さ
らに大規模な計算機ネットワークを形成する。

【０００９】図３は本発明の記憶装置の構成図を示す図
である。本実施例においては、各部分はメモリ、汎用ロ
ジック素子といった個別半導体素子で構成されているも
のとする。本発明の記憶装置とこの記憶装置を使用する
計算機のＣＰＵとの接続は例えば図４のようになってい
る。図４において、ＣＰＵ１５はこの記憶装置を使用す
る計算機のＣＰＵおよびその周辺回路である。機能実現
部１は本発明に係る機能を実現し、記憶装置の制御を行
う。機能実現部１の構成を図６に示す。メモリ２は複数
のメモリ素子から構成され、機能実現部１の制御に従
い、データの記憶を行う。ＣＰＵインターフェース３は
入出力バッファ、入出力制御回路等から構成され、記憶
装置と計算機のＣＰＵのインターフェースを行う。アド
レス制御線４は２４本（ｋ＝２４）のパラレルバスであ
り、ＣＰＵ１５からのアドレス情報を記憶装置に伝達す
る。機能制御線５は１６本（ｎ＝１６）のパラレルバス
であり、ＣＰＵ１５により生成される本記憶装置を制御
するための信号を伝達する。この信号に含まれる情報を
図５（Ｃ）に示す。書き込みデータ線６は８０本（ｎ＝
８０）のパラレルバスであり、ＣＰＵ１５からの書き込
みデータを伝送する。読み出しデータ線７は８０本（ｎ
＝８０）のパラレルバスであり、ＣＰＵ１５への読み出
しデータを記憶装置から伝達する。メモリ書き込み線８
は８０本（ｎ＝８０）のパラレルバスであり、機能実現
部１の出力データをメモリ２に伝達する。図５は本発明
の情報フォーマットを示す図である。読み出しデータ線
７およびメモリ書き込み線８上の情報フォーマットはい
ずれも図５（Ａ）に示す通りである。機能データ２０の
部分には図５（Ｂ）に示す情報が入る。メモリ制御線９
は複数の信号線から構成され、機能実現部１のメモリ制
御データによりメモリ２を制御する。

【００１０】図６は本発明の機能実現部の構成を示す図
である。図６において、データセレクタ１１ａ〜ｄは、
書き込みデータ線６からの信号と参照カウンタ制御部１
２ａ、マークビット制御部１２ｂおよびレジスタメモリ
１３ｃ、１３ｄの信号の選択を行う。参照カウンタ制御
部１２ａは、図５の参照カウンタ２００の情報の処理を
行う。マークビット制御部１２ｂは、図５のマークビッ
ト２０１の情報の処理を行う。レジスタメモリ１３ａ〜
ｄは読み出しデータ線７の情報を一時記憶する。リード
／ライト制御線１４は２本の信号線から構成され、ＣＰ
Ｕ１５からの記憶装置に対する読み出し、書き込み信号
を伝達する。

【００１１】以下、本実施例の記憶装置の動作を説明す
る。図３の記憶装置および図６の機能実現部１を参照し
て、記憶装置を使用する計算機のＣＰＵ１５が、本記憶
装置に機能処理を伴う書き込みアクセスを行う場合につ
いて述べる。ＣＰＵ１５から書き込みアクセスが発生す
ると、リード／ライト制御線１４の書き込み信号が活性
化し、アドレス制御線４からメモリアクセスに必要なア
ドレス情報はＣＰＵインターフェース３を介して直接メ
モリ２に入力される。さらに、ＣＰＵ１５からの書き込
み制御信号と書き込みデータは、機能制御線５および書
き込みデータ線６からＣＰＵインターフェース３を介し
て機能実現部１に入力される。

【００１２】メモリ制御部１０の制御により、本記憶装
置は図８に示すようにＣＰＵサイクル３１をメモリ読み
出しサイクル３２とメモリ書き込みサイクル３３に二分
割して使用する。例えば、書き込み制御信号は図９
（Ａ）のように構成され、ビット１５が１の場合は参照
カウンタ２００の増加を行い、ビット１５が０なら参照
カウンタ２００の減少をおこなう。ビット７が０ならマ
ークビット２０１のビット６４を０とし、ビット１なら
マークビット２０１のビット６４を１にする処理を行う
ものとする。この場合の書き込み制御信号を図９（Ｂ）
に示す。この制御信号は、機能処理を伴う書き込み、参
照カウンタ２００の増加、マークビット２０１のビット
６４を１に設定する機能を実現させるための信号であ
る。ここで、メモリ制御部１０でのビットチェックの結
果、ビット０が１、ビット１が１であるため、機能処理
を伴う書き込み動作を行う。メモリ読み出しサイクル３
２において、メモリ制御部１０はメモリ２に対して読み
出し制御を行い、ＣＰＵ１５からのアドレス情報に従っ
たメモリ２のアドレスのデータを読み出す。このデータ
はレジスタメモリ１３ａ〜ｄに一時記憶される。この
際、データセレクタ１１ａ〜ｄは、参照カウンタ制御部
１２ａの書き込み制御信号のビット０、１および２につ
いてのチェックの結果により制御され、ビット２が０、
ビット１が１、かつビット０が１の場合は１側を選択す
る。レジスタメモリ１３ａ、ｂに記憶された参照カウン
タ制御部１２ａおよびマークビット制御部１２ｂに入力
される。一方、前記両制御部で入力されたＣＰＵ１５か
らの機能制御情報についてビットパターンチェックが行
われる。書き込み情報のビットパターンに従い、参照カ
ウンタ制御部１２ａおよびマークビット制御部１２ｂに
おいて、レジスタメモリ１３ａ、ｂに記憶されたデータ
について一定の処理が施される。ここでは、参照カウン
タ制御部１２ａでの処理は図５（Ｂ）の参照カウンタ２
００の増加、マークビット制御部１２ｂでの処理は図５
（Ｂ）のマークビット２０１のビット６４を１にする処
理である。

【００１３】図８のメモリ書き込みサイクル３３におい
て、参照カウンタ制御部１２ａおよびマークビット制御
部１２ｂにおいて処理されたデータがメモリ書き込み線
８から出力される。同時にメモリ制御部１０から出力さ
れたメモリ制御線９のメモリ書き込み信号の制御によ
り、メモリ書き込み線８上の前記データがの制御によ
り、メモリ２のＣＰＵ１５により指定された前記アドレ
スに書き込まれる。

【００１４】以下、機能処理を伴わない書き込み、およ
び読み出しについて述べる。機能処理を伴わない書き込
みを行う場合、図９（Ａ）のビット０を０とし、ビット
１を１とし、ビット２を０に指定する。この場合の書き
込み制御信号を図９（Ｃ）に示す。以上の設定とし、本
記憶装置に対して書き込みを行う。参照カウンタ制御部
１２ａおよびマークビット制御部１２ｂにおける書き込
み制御信号のビット０ビットチェックの結果、参照カウ
ンタ制御およびマークビット制御処理を伴わないと判定
される。ここで、書き込み制御信号のビット２は０、ビ
ット１が１、かつビット０が０の場合、参照カウンタ制
御部１２ａはデータセレクタ１１ａ、ｂを１側に、デー
タセレクタ１１ｃ、ｄを０側に設定する。また、ビット
１が１であるため、メモリ制御部１０はメモリ書き込み
サイクル３３において、メモリ２に対して書き込み動作
を行う。これにより、書き込みデータ線６からのデータ
はそのままメモリ２により指定されたアドレスに書き込
まれる。

【００１５】読み出しを行う場合、ＣＰＵ１５はリード
／ライト制御線１４の読み出し信号を活性化し、図９
（Ａ）のビット０を０、ビット１を０にして読み出しを
行う。ビット１が０であるため、メモリ制御部１０はメ
モリ２に対して読み出し動作を行う。これにより、メモ
リ２より読み出しデータ線７上にメモリ２のＣＰＵ１５
により指定された前記アドレスに記憶された情報がＣＰ
Ｕインターフェース３から出力される。図８のＳ７、Ｓ
８は読み出しデータ７上のデータおよびメモリ書き込み
線８上のデータの有効な期間を示したものである。

【００１６】以上に述べた本実施例の動作を図７にまと
めた。図７において、ステップ０１（Ｓ０１）におい
て、メモリ制御部１０は図９（Ａ）のビット１のチェッ
クを行う。ビット１が０の場合ステップ２に、ビット１
が１の場合、ステップ３に進む。ステップ０２（Ｓ０
２）において、メモリ２の読み出し動作を行う。ステッ
プ０３（Ｓ０３）において、メモリ制御部１０と参照カ
ウンタ制御部１２ａおよびマークビット制御部１２ｂは
図９（Ａ）ビット１のチェックを行う。ビット０が１の
場合、機能処理を伴う書き込みと判定され、ステップ０
５に進む。ビット０が０の場合、機能処理を伴わない書
き込みと判定され、ステップ０４に進む。ステップ０４
（Ｓ０４）において、メモリ２に対して機能処理を伴わ
ない書き込みが行われる。ステップ０５、０６（Ｓ０
５、Ｓ０６）において、参照カウンタ制御部１２ａおよ
びマークビット制御部１２ｂでビット１５およびビット
７がチェックされ、それぞれ処理が行われ、結果をメモ
リ２に記憶する。本実施例の記憶装置では以上をハード
ウェア処理で行っている。

【００１７】以下、本発明の第二の実施例について述べ
る。この実施例では図９（Ｄ）に示される書き込み制御
信号が入力されているものとする。第一の実施例と同様
に各部分でビットチェックが行われ、参照カウンタ制御
部１２ａにより、書き込み制御信号のビット２が１、ビ
ット１が１かつビット０が０の場合、データセレクタ１
１ａ、ｂは１側に、データセレクタ１１ｃ、ｄは０側に
選択される。また、参照カウンタ制御部１２ａおよびマ
ークビット制御部１２ｂのデータセレクタ１１ａ、ｂへ
の出力はレジスタメモリ１３ａ、ｂの出力がそのまま出
力される。参照カウンタ制御部１２ａおよびマークビッ
ト制御部１２ｂの他の機能は活性化しない。よって、第
一の実施例と同様にメモリ２から読みだされたデータの
ビット６３〜０がＣＰＵ１５からの書き込みデータに置
換され、ビット７９〜６４は読みだされたデータがその
まま再びメモリ２に書き込まれる。

【００１８】以下、第三の実施例について述べる。第一
の実施例および第二の実施例では、図６の機能実現部１
を汎用ロジック素子で構成し、メモリ２の部分を複数の
ＤＲＡＭ等のメモリ素子で構成した。ここで、例えば、
機能実現部１の回路を一の半導体装置上に構成し、メモ
リ２の部分のメモリ素子を一体化し、他の半導体装置上
に構成する。また、機能実現部１、およびメモリ２の両
方を単一の半導体装置上に構成してもよい。

【００１９】本発明のデータ記憶更新方法およびその装
置は、上記実施例に限定されず、他に種々の構成をとる
ことができる。また、上述した装置構成は例示である。
特に、本発明で実現した機能、および機能データおよび
情報データの構成はここで述べたものに限らない。

【００２０】

【発明の効果】以上述べたように本発明のデータ記憶更
新方法およびその装置によれば、データの一語にデータ
部と制御コード部とを含み、外部からの書き込みが発生
した際に、メモリからデータを読み出し、制御コードに
基づいた処理を行い、メモリに書き込みを行うことによ
り、計算機の動作において頻繁に発生する処理負荷の軽
減を可能としている。また、メモリに上記書き込みを行
う際に、上記データ一語の一部分にメモリから読み出し
た情報、他の部分に外部からの情報を書き込むことによ
り、計算機の処理負荷を軽減しつつ、メモリに対するア
クセスの柔軟性を増すことを可能としている。

【００２１】また、データの一語をデータ部と制御コー
ド部とで構成し、メモリからデータを読み出し、制御コ
ードに基づいた処理を行い、メモリに書き込みを行う手
段を有し、メモリに上記書き込みを行う際に、上記デー
タ一語の一部分にメモリから読み出した情報、他の部分
に外部からの情報を書き込む手段を有することにより計
算機の処理負荷を軽減しつつ、メモリに対するアクセス
の柔軟性を増すことのできる記憶装置を提供することを
可能としている。また、上記メモリ、上記メモリからデ
ータを読み出し、制御コードに基づいた処理を行い、メ
モリに書き込みを行う手段、および、上記メモリに上記
書き込みを行う際に、上記データ一語の一部分にメモリ
から読み出した情報、他の部分に外部からの情報を書き
込む手段を半導体上に一体構成することにより、計算機
への実装が容易な上記記憶装置を提供することを可能と
している。また、本発明の記憶装置を計算機に使用する
ことにより、ＣＰＵのメモリへのアクセス間隔が一定と
なり、メモリにダイナミックＲＡＭを使用した際のリフ
レッシュタイミングとりやすい等、ハードウェアの実現
が容易となる効果が付随する。

【図面の簡単な説明】

【図１】本発明が適用される計算機ネットワークの構成
を示す図である。

【図２】本発明が適用される計算機の構成を示す図であ
る。

【図３】本発明の記憶装置の構成図を示す図である。

【図４】本発明の記憶装置とＣＰＵの接続を示す図であ
る。

【図５】本発明の機能実現部の構成を示す図である。

【図６】本発明の記憶装置の情報フォーマットを示す図
である。

【図７】本発明のデータ記憶更新方法の処理を示すフロ
ーチャートである。

【図８】本発明の記憶装置の動作タイミングを示す図で
ある。

【図９】本発明の書き込み制御信号の信号フォーマット
を示す図である。

【符号の説明】

１・・・機能実現部 ２・・・メモリ ３・・・ＣＰＵインターフェース ４・・・アドレス制御線 ５・・・機能制御線 ６・・・書き込みデータ線 ７・・・読み出しデータ線 ８・・・メモリ書き込み線 ９・・・メモリ制御線 １０・・・メモリ制御部 １１ａ〜ｄ・・・データセレクタ １２ａ・・・参照カウンタ制御部 １２ｂ・・・マークビット制御部 １３ａ〜ｄ・・・レジスタメモリ １４・・・リード／ライト制御線 １５・・・ＣＰＵ １６・・・書き込みデータビット７９〜６４用レジスタ ２０・・・機能データ ２１・・・情報データ ３１・・・ＣＰＵサイクル ３２・・・メモリ読み出しサイクル ３３・・・メモリ書き込みサイクル ２００・・・参照カウンタ ２０１・・・マークビット

Claims (5)

【特許請求の範囲】
1. 【請求項１】データの一語にデータ部と制御コード部と
   を含み、 外部からの書き込みが発生した際に、メモリからデータ
   を読み出し、少なくとも書き込み制御情報に基づいて制
   御コード部にデータ処理を行い、処理結果をメモリに書
   き込みを行うことを特徴とするデータ記憶更新方法。
2. 【請求項２】データの一語にデータ部と制御コード部と
   を含み、 上記データ一語の一部分にメモリから読み出した制御コ
   ード部分を、他の部分に外部からの情報に基づいて更新
   したデータ部分を書き込むことを特徴とするデータ記憶
   更新方法。
3. 【請求項３】請求項１のデータ記憶更新方法において、 メモリに上記書き込みを行う際に、上記データ一語の一
   部分にメモリから読み出した情報、他の部分に外部から
   の情報を書き込むことを特徴とするデータ記憶更新方
   法。
4. 【請求項４】データの一語をデータ部と制御コード部と
   で構成し、 メモリからデータを読み出し、制御コードに基づいた処
   理を行い、メモリに書き込みを行う手段を有し、 メモリに上記書き込みを行う際に、上記データ一語の一
   部分にメモリから読み出した情報、他の部分に外部から
   の情報を書き込むことを特徴とするデータ記憶更新方
   法。
5. 【請求項５】請求項４の記憶装置において、 上記メモリからデータを読み出し、制御コードに基づい
   た処理を行い、メモリに書き込みを行う手段、および、
   上記メモリに上記書き込みを行う際に、上記データ一語
   の一部分にメモリから読み出した情報、他の部分に外部
   からの情報を書き込む手段を半導体上に一体構成したこ
   とを特徴とする記憶装置。