JPH11154752A - Thin film transistor, liquid crystal display device using the same and manufacture of tft array substrate - Google Patents
Thin film transistor, liquid crystal display device using the same and manufacture of tft array substrateInfo
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- JPH11154752A JPH11154752A JP32085897A JP32085897A JPH11154752A JP H11154752 A JPH11154752 A JP H11154752A JP 32085897 A JP32085897 A JP 32085897A JP 32085897 A JP32085897 A JP 32085897A JP H11154752 A JPH11154752 A JP H11154752A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、薄膜トランジスタ
およびこれを用いた液晶表示装置並びにＴＦＴアレイ基
板の製造方法に関し、特にアクティブマトリクス型液晶
表示装置に使用される薄膜トランジスタのオフ電流の低
減に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor, a liquid crystal display device using the same, and a method of manufacturing a TFT array substrate. More particularly, the present invention relates to reduction of off current of a thin film transistor used in an active matrix type liquid crystal display device. .
【０００２】[0002]
【従来の技術】フラットパネルディスプレイ、中でもア
クティブマトリクス型液晶表示装置は、高度情報化社
会、マルチメディアの時代において中核となるデバイス
の一つとして期待されている。アクティブマトリクス型
液晶表示装置は、各画素をスイッチング素子である薄膜
トランジスタ（以後ＴＦＴと称す）により駆動させるた
め、画素のコントラストを十分にとることができるとい
う利点がある。図６(a) は、従来のＴＦＴを用いたアク
ティブマトリクス型液晶表示装置の一画素の構造を示す
平面図、図６(b) は、図６(a) のＡ−Ｂで切断した場合
の逆スタガー型ＴＦＴの構造を示す断面図である。図に
おいて、１は透明絶縁性基板であるガラス基板、２はガ
ラス基板１上に形成されたゲート電極線、３は窒化シリ
コン（ＳｉＮX ）膜等よりなるゲート絶縁膜、４はゲー
ト電極２上にゲート絶縁膜３を介して設けられ、その中
央部がチャネルとなる真性半導体層であるアモルファス
シリコン層（以下ｉ−ａ−Ｓｉ層と記す）、５はｉ−ａ
−Ｓｉ層４上のソース／ドレイン接点領域に設けられ、
ｎ型の不純物であるリンを含むｎ＋アモルファスシリコ
ン層（以下ｎ−ａ−Ｓｉ層と記す）、６、７はｉ−ａ−
Ｓｉ層４およびｎ−ａ−Ｓｉ層５と共に半導体素子を形
成するソース電極線およびドレイン電極、８はＩＴＯ等
の透明導電膜よりなる画素電極、９はゲート電極線２と
接続された保持容量電極をそれぞれ示す。2. Description of the Related Art Flat panel displays, especially active matrix type liquid crystal displays, are expected to be one of the core devices in the age of advanced information society and multimedia. The active matrix type liquid crystal display device has an advantage that a sufficient contrast of the pixel can be obtained because each pixel is driven by a thin film transistor (hereinafter referred to as a TFT) which is a switching element. FIG. 6A is a plan view showing a structure of one pixel of an active matrix type liquid crystal display device using a conventional TFT, and FIG. 6B is a view taken along a line AB in FIG. 6A. It is sectional drawing which shows the structure of an inverted stagger type TFT. In the figure, 1 is a glass substrate which is a transparent insulating substrate, 2 is a gate electrode line formed on the glass substrate 1, 3 is a gate insulating film made of a silicon nitride (SiN x ) film or the like, 4 is a gate electrode 2 , An amorphous silicon layer (hereinafter referred to as an ia-Si layer), which is an intrinsic semiconductor layer having a central portion serving as a channel, and 5 is ia
-Provided in the source / drain contact region on the Si layer 4;
n + amorphous silicon layers containing phosphorus as an n-type impurity (hereinafter referred to as na-Si layers), 6 and 7 are ia-
A source electrode line and a drain electrode forming a semiconductor element together with the Si layer 4 and the na-Si layer 5; 8, a pixel electrode made of a transparent conductive film such as ITO; and 9, a storage capacitor electrode connected to the gate electrode line 2 Are respectively shown.
【０００３】従来の逆スタガー型ＴＦＴの製造方法を図
７を用いて説明する。まず、ガラス基板１上に低抵抗で
高融点材料であるＣｒ等の金属膜をスパッタリング法等
で成膜し、写真製版およびエッチングによるパターン形
成を行いゲート電極２を形成する（図７(a) ）。次に、
ＳｉＮX 膜よりなるゲート絶縁膜３を介して、チャネル
となるｉ−ａ−Ｓｉ層４、ソース／ドレイン接点領域と
なるｎ−ａ−Ｓｉ層５をプラズマＣＶＤ（Chemical Vap
or Deposition ）法により連続成膜し（図７(b) ）、ｉ
−ａ−Ｓｉ層４およびｎ−ａ−Ｓｉ層５をアイランド状
にパターニングする（図７(c) ）。次に、ＣｒおよびＡ
ｌ等を主成分とする金属膜をスパッタリング法等で成膜
し、パターン形成を行い、ソース電極線６、ドレイン電
極７を形成し、これらをマスクとしてチャネル上の不要
なｎ−ａ−Ｓｉ層５をドライエッチング等により除去
し、逆スタガー型ＴＦＴが形成される（図７(d) ）。A method of manufacturing a conventional inverted staggered TFT will be described with reference to FIG. First, a metal film such as Cr, which is a low-resistance and high-melting-point material, is formed on a glass substrate 1 by a sputtering method or the like, and a pattern is formed by photolithography and etching to form a gate electrode 2 (FIG. 7A). ). next,
An ia-Si layer 4 serving as a channel and an na-Si layer 5 serving as a source / drain contact region are formed by plasma CVD (Chemical Vap) through a gate insulating film 3 made of a SiN x film.
or Deposition) method (Fig. 7 (b)) and i
The -a-Si layer 4 and the na-Si layer 5 are patterned into an island shape (FIG. 7C). Next, Cr and A
A metal film containing l or the like as a main component is formed by a sputtering method or the like, a pattern is formed, and a source electrode line 6 and a drain electrode 7 are formed. 5 is removed by dry etching or the like to form an inverted stagger type TFT (FIG. 7D).
【０００４】[0004]
【発明が解決しようとする課題】液晶表示装置では、液
晶を挟む電極間に蓄積される電荷をＴＦＴにより制御
し、電極間の電界により液晶の配向を変化させ、ガラス
基板下のバックライト（背面光）の透過を制御させるこ
とにより画面表示を行う。そのため、必要な電荷を一定
時間保持させなければならない。この保持期間中に電荷
が変動すると、表示特性に影響を与える。保持期間中の
電荷変動を最小限に抑制するためには、ＴＦＴのオフ電
流、すなわちＩｄ- Ｖｇ特性におけるＶｇ時のドレイン
電流を小さくしなければならない。ＴＦＴでは、真性半
導体層であるイントリンシックなアモルファスシリコン
層（ｉ−ａ−Ｓｉ層４）が使用されており、その真性キ
ャリア密度が小さいため、オフ電流は小さいとされてい
る。しかしながら、従来の逆スタガー型ＴＦＴの構造で
は、ｎ−ａ−Ｓｉ層５／ｉ−ａ−Ｓｉ層４接合部界面の
不純物であるリンのプロファイルが急峻であるために、
ドレイン電極７側、特にドレインエッジ部側において発
生する電界が非常に大きくなる。その電界強度は１Ｅ６
Ｖ／cmになり、アバランシェ破壊の領域となる。そのた
め、深い負のゲートバイアスが印加された場合には大き
なオフ電流が流れることになる。この機構によるオフ電
流を減少させるためには、電界の緩和が有効であり、オ
フ電流の低減は安定した良好な表示特性を得るために重
要な課題であった。In a liquid crystal display device, the electric charge accumulated between electrodes sandwiching the liquid crystal is controlled by a TFT, the orientation of the liquid crystal is changed by an electric field between the electrodes, and a backlight (back surface) under a glass substrate is provided. Screen display by controlling the transmission of light. Therefore, necessary charges must be held for a certain period of time. If the charge fluctuates during this holding period, it affects the display characteristics. In order to minimize the charge fluctuation during the holding period, the off current of the TFT, that is, the drain current at Vg in the Id-Vg characteristics must be reduced. In the TFT, an intrinsic amorphous silicon layer (ia-Si layer 4), which is an intrinsic semiconductor layer, is used. Since the intrinsic carrier density is small, the off-state current is considered to be small. However, in the structure of the conventional inverted stagger type TFT, the profile of phosphorus as an impurity at the interface between the na-Si layer 5 / ia-Si layer 4 is steep, so that
The electric field generated on the drain electrode 7 side, particularly on the drain edge side, becomes extremely large. The electric field strength is 1E6
V / cm, which is an avalanche breakdown area. Therefore, when a deep negative gate bias is applied, a large off-state current flows. In order to reduce the off current by this mechanism, the relaxation of the electric field is effective, and the reduction of the off current has been an important issue for obtaining stable and good display characteristics.
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、チャネルエッチ型薄膜トランジ
スタのｎ−ａ−Ｓｉ層／ｉ−ａ−Ｓｉ層接合部における
電界集中を抑制し、オフ電流を低減するとにより、コン
トラスト比および画像安定性の向上を図り、表示品質の
高い液晶表示装置を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and it is intended to suppress the electric field concentration at the na-Si layer / ia-Si layer junction of a channel-etch thin film transistor. It is an object of the present invention to obtain a liquid crystal display device having high display quality by improving the contrast ratio and image stability by reducing the off-state current.
【０００６】[0006]
【課題を解決するための手段】本発明に係わる薄膜トラ
ンジスタは、透明絶縁性基板上に形成されたゲート電極
と、このゲート電極上にゲート絶縁膜を介して設けら
れ、その中央部がチャネルとなる真性半導体層と、この
真性半導体層上のソース／ドレイン接点領域に設けられ
たｎ型の不純物を含む半導体層と、真性半導体層および
不純物を含む半導体層と共に半導体素子を形成するソー
ス電極およびドレイン電極を備え、ソース／ドレイン電
極のチャネル側のエッジ部を内側に伸ばし、チャネル上
に庇を形成したものである。また、透明絶縁性基板上に
形成されたゲート電極と、このゲート電極上にゲート絶
縁膜を介して設けられ、その中央部がチャネルとなる真
性半導体層と、この真性半導体層上のソース／ドレイン
接点領域に設けられたｎ型の不純物を含む半導体層と、
真性半導体層および不純物を含む半導体層と共に半導体
素子を成するソース電極およびドレイン電極を備え、ソ
ース／ドレイン電極および不純物を含む半導体層のチャ
ネル側のエッジ部を内側に伸ばし、チャネル上に庇を形
成したものである。さらに、本発明に係わる液晶表示装
置は、上記いずれかの薄膜トランジスタを含むスイッチ
ング素子およびこのスイッチング素子を経てそれぞれ制
御される表示素子を有するＴＦＴアレイ基板と、ＴＦＴ
アレイ基板との間に液晶を挟持する対向電極基板と、ス
イッチング素子の駆動回路を備えたものである。A thin film transistor according to the present invention is provided with a gate electrode formed on a transparent insulating substrate and a gate insulating film provided on the gate electrode with a central portion serving as a channel. An intrinsic semiconductor layer, a semiconductor layer including an n-type impurity provided in a source / drain contact region on the intrinsic semiconductor layer, and a source electrode and a drain electrode forming a semiconductor element together with the intrinsic semiconductor layer and the impurity-containing semiconductor layer And a channel-side edge of the source / drain electrode is extended inward to form an eave on the channel. A gate electrode formed on the transparent insulating substrate; an intrinsic semiconductor layer provided on the gate electrode via a gate insulating film, the center of which is a channel; and a source / drain on the intrinsic semiconductor layer. A semiconductor layer including an n-type impurity provided in the contact region;
A source electrode and a drain electrode forming a semiconductor element together with the intrinsic semiconductor layer and the impurity-containing semiconductor layer; a channel / side edge of the source / drain electrode and the impurity-containing semiconductor layer is extended inward to form an eave on the channel; It was done. Further, a liquid crystal display device according to the present invention includes a TFT array substrate having a switching element including any one of the above-described thin film transistors, and a display element controlled via the switching element.
It comprises a counter electrode substrate for holding liquid crystal between the array substrate and a driving circuit for the switching elements.
【０００７】また、本発明に係わるＴＦＴアレイ基板の
製造方法は、透明絶縁性基板上に金属薄膜を成膜し、パ
ターン形成によりゲート電極線を形成する工程と、ゲー
ト電極線上にゲート絶縁膜を介してチャネルとなる真性
半導体層およびソース／ドレイン接点領域となるｎ型の
不純物を含む半導体層を連続して成膜し、アイランド状
にパターニングする工程と、透明導電膜をスパッタリン
グ法等で成膜し、パターン形成により画素電極を形成す
る工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法
等で成膜し、異方性エッチングによりソース／ドレイン
電極を形成する工程と、チャネル上の不要な不純物を含
む半導体層を等方性エッチングにより除去する工程を含
み、ソース／ドレイン電極のチャネル側のエッジ部を内
側に伸ばし、チャネル上に庇を形成するものである。Further, a method of manufacturing a TFT array substrate according to the present invention comprises a step of forming a metal thin film on a transparent insulating substrate and forming a gate electrode line by pattern formation, and a step of forming a gate insulating film on the gate electrode line. Steps of continuously forming an intrinsic semiconductor layer serving as a channel and a semiconductor layer containing an n-type impurity serving as a source / drain contact region through an inter-layer patterning, and forming a transparent conductive film by a sputtering method or the like. Forming a pixel electrode by pattern formation, forming a metal thin film of Al, Cr, or the like by sputtering or the like, and forming source / drain electrodes by anisotropic etching; Removing the semiconductor layer containing isotropic etching by isotropic etching, extending the channel-side edges of the source / drain electrodes inward, And it forms a canopy over the Le.
【０００８】また、透明絶縁性基板上に金属薄膜を成膜
し、パターン形成によりゲート電極線を形成する工程
と、ゲート電極線上にゲート絶縁膜を介してチャネルと
なる真性半導体層およびソース／ドレイン接点領域とな
るｎ型の不純物を含む半導体層を連続して成膜し、アイ
ランド状にパターニングする工程と、透明導電膜をスパ
ッタリング法等で成膜し、パターン形成により画素電極
を形成する工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタ
リング法等で成膜し、パターン形成によりソース／ドレ
イン電極を形成する工程と、チャネル上の不要な不純物
を含む半導体層と、その下部の真性半導体層の一部を異
なる速度でエッチングする工程を含み、ソース／ドレイ
ン電極のチャネル側のエッジ部を内側に伸ばし、チャネ
ル上に庇を形成するものである。A step of forming a metal thin film on a transparent insulating substrate and forming a gate electrode line by pattern formation; and forming an intrinsic semiconductor layer and a source / drain serving as a channel on the gate electrode line via a gate insulating film. A step of continuously forming a semiconductor layer containing an n-type impurity serving as a contact region and patterning the semiconductor layer in an island shape; and a step of forming a transparent conductive film by a sputtering method or the like and forming a pixel electrode by pattern formation. Forming a metal thin film of Al, Cr, or the like by sputtering or the like, forming source / drain electrodes by pattern formation, forming a semiconductor layer containing unnecessary impurities on a channel, and forming an intrinsic semiconductor layer thereunder. Etching the portions at different rates, extending the channel-side edges of the source / drain electrodes inward to form eaves on the channels Than it is.
【０００９】また、透明絶縁性基板上に金属薄膜を成膜
し、パターン形成によりゲート電極線を形成する工程
と、ゲート電極線上にゲート絶縁膜を介してチャネルと
なる真性半導体層およびソース／ドレイン接点領域とな
るｎ型の不純物を含む半導体層を連続して成膜し、アイ
ランド状にパターニングする工程と、透明導電膜をスパ
ッタリング法等で成膜し、パターン形成により画素電極
を形成する工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタ
リング法等で成膜し、異方性エッチングによりソース／
ドレイン電極を形成し、さらに、チャネル上の不要な不
純物を含む半導体層を異方性エッチングにより除去する
工程と、チャネル部の真性半導体層の一部を等方性エッ
チングにより除去する工程を含み、ソース／ドレイン電
極および不純物を含む半導体層のチャネル側のエッジ部
を内側に伸ばし、チャネル上に庇を形成するものであ
る。A step of forming a metal thin film on a transparent insulating substrate and forming a gate electrode line by pattern formation; and forming an intrinsic semiconductor layer and a source / drain serving as a channel on the gate electrode line via a gate insulating film. A step of continuously forming a semiconductor layer containing an n-type impurity serving as a contact region and patterning the semiconductor layer in an island shape; and a step of forming a transparent conductive film by a sputtering method or the like and forming a pixel electrode by pattern formation. , Al, Cr and other thin metal films formed by sputtering or the like,
Forming a drain electrode, further comprising a step of removing the semiconductor layer containing unnecessary impurities on the channel by anisotropic etching, and a step of removing a part of the intrinsic semiconductor layer of the channel portion by isotropic etching, The channel / side edge of the semiconductor layer containing the source / drain electrodes and the impurities is extended inward to form an eave on the channel.
【００１０】さらに、透明絶縁性基板上に金属薄膜を成
膜し、パターン形成によりゲート電極線を形成する工程
と、ゲート電極線上にゲート絶縁膜を介してチャネルと
なる真性半導体層およびソース／ドレイン接点領域とな
るｎ型の不純物を含む半導体層を連続して成膜し、アイ
ランド状にパターニングする工程と、透明導電膜をスパ
ッタリング法等で成膜し、パターン形成により画素電極
を形成する工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタ
リング法等で成膜し、ドライエッチングによりソース／
ドレイン電極を形成する工程と、チャネル上の不要な不
純物を含む半導体層をウエットエッチングにより除去す
る工程を含み、ソース／ドレイン電極および不純物を含
む半導体層のチャネル側のエッジ部を内側に伸ばし、チ
ャネル上に庇を形成するものである。Furthermore, a step of forming a metal thin film on a transparent insulating substrate and forming a gate electrode line by pattern formation; and forming an intrinsic semiconductor layer and a source / drain serving as a channel on the gate electrode line via a gate insulating film. A step of continuously forming a semiconductor layer containing an n-type impurity serving as a contact region and patterning the semiconductor layer in an island shape; and a step of forming a transparent conductive film by a sputtering method or the like and forming a pixel electrode by pattern formation. , Al, Cr and other metal thin films are formed by sputtering, etc.
Forming a drain electrode and removing a semiconductor layer containing unnecessary impurities on the channel by wet etching, extending a channel / side edge of the source / drain electrode and the semiconductor layer containing the impurity to the inside, An eave is formed on the top.
【００１１】[0011]
【発明の実施の形態】実施の形態１．以下に、本発明の
実施の形態を図について説明する。図１(a) は、本発明
の実施の形態１であるアクティブマトリクス型液晶表示
装置の一画素の構造を示す平面図、図１(b) は、図１
(a) のＡ−Ｂで切断した場合の逆スタガー型ＴＦＴの構
造を示す断面図である。図において、１は透明絶縁性基
板であるガラス基板、２はガラス基板１上に形成された
ゲート電極線、３は窒化シリコン（ＳｉＮX ）膜等より
なるゲート絶縁膜、４はゲート電極２上にゲート絶縁膜
３を介して設けられ、その中央部がチャネルとなる真性
半導体層であるｉ−ａ−Ｓｉ層、５はｉ−ａ−Ｓｉ層４
上のソース／ドレイン接点領域に設けられたｎ型の不純
物であるリンを含むｎ−ａ−Ｓｉ層、６、７は上記ｉ−
ａ−Ｓｉ層４およびｎ−ａ−Ｓｉ層５と共に半導体素子
を形成するソース電極線およびドレイン電極、８はＩＴ
Ｏ等の透明導電膜よりなる画素電極、９はゲート電極線
２と接続された保持容量電極をそれぞれ示す。本実施の
形態では、ソース電極６およびドレイン電極７のチャネ
ル側のエッジ部を内側に伸ばし、チャネル上に庇を形成
したことを特徴とする。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 An embodiment of the present invention will be described below with reference to the drawings. FIG. 1A is a plan view showing a structure of one pixel of an active matrix liquid crystal display device according to the first embodiment of the present invention, and FIG.
It is sectional drawing which shows the structure of the inverted stagger type TFT when cut | disconnected by AB of (a). In the figure, 1 is a glass substrate which is a transparent insulating substrate, 2 is a gate electrode line formed on the glass substrate 1, 3 is a gate insulating film made of a silicon nitride (SiN x ) film or the like, 4 is a gate electrode 2 An ia-Si layer, which is an intrinsic semiconductor layer having a central portion serving as a channel, and an ia-Si layer 4 which serves as a channel.
The na-Si layers containing phosphorus, which is an n-type impurity, provided in the upper source / drain contact region,
a source electrode line and a drain electrode forming a semiconductor element together with the a-Si layer 4 and the na-Si layer 5;
A pixel electrode 9 made of a transparent conductive film such as O is shown, and 9 is a storage capacitor electrode connected to the gate electrode line 2. This embodiment is characterized in that the channel-side edges of the source electrode 6 and the drain electrode 7 are extended inward, and an eave is formed on the channel.
【００１２】本実施の形態による逆スタガー型ＴＦＴを
採用したＴＦＴアレイ基板の製造方法を図２を用いて説
明する。まず、ガラス基板１上に低抵抗で高融点材料で
あるＣｒ等の金属膜をスパッタリング法等で成膜し、写
真製版およびエッチングによるパターン形成によりゲー
ト電極線２を形成する。次に、ＳｉＮX 膜よりなるゲー
ト絶縁膜３を介して、チャネルとなるｉ−ａ−Ｓｉ層
４、ソース／ドレイン接点領域となるｎ−ａ−Ｓｉ層５
をプラズマＣＶＤ（Chemical Vapor Deposition）法に
より連続成膜する。この時、ゲート絶縁膜３の膜厚は４
００ｎｍ、ｉ−ａ−Ｓｉ層４の膜厚は１５０ｎｍ程度と
する。次に、ｉ−ａ−Ｓｉ層４およびｎ−ａ−Ｓｉ層５
をアイランド状にパターニングし、透明導電膜からなる
画素電極（図示せず）を形成する。続いてＡｌ／Ｃｒか
らなる金属膜をスパッタリング法等により成膜し（図２
(a) ）、異方性エッチングによりソース電極線６、ドレ
イン電極７を形成し（図２(b) ）、これらをマスクとし
てチャネル上の不要なｎ−ａ−Ｓｉ層５を等方性エッチ
ングにより除去（バックチャネルエッチング）した後、
保護膜（図示せず）を形成する。以上の工程により、ソ
ース電極６およびドレイン電極７のチャネル側のエッジ
部が内側に伸びた庇構造を有する逆スタガー型ＴＦＴが
形成される（図２(c) ）。A method of manufacturing a TFT array substrate employing an inverted staggered TFT according to the present embodiment will be described with reference to FIG. First, a metal film such as Cr, which is a low resistance and high melting point material, is formed on a glass substrate 1 by a sputtering method or the like, and a gate electrode line 2 is formed by photolithography and pattern formation by etching. Next, an ia-Si layer 4 serving as a channel and an na-Si layer 5 serving as a source / drain contact region are provided via a gate insulating film 3 made of a SiN x film.
Is continuously formed by a plasma CVD (Chemical Vapor Deposition) method. At this time, the thickness of the gate insulating film 3 is 4
The thickness of the ia-Si layer 4 is about 150 nm. Next, the ia-Si layer 4 and the na-Si layer 5
Is patterned into an island shape to form a pixel electrode (not shown) made of a transparent conductive film. Subsequently, a metal film made of Al / Cr is formed by a sputtering method or the like (FIG. 2).
(a)), a source electrode line 6 and a drain electrode 7 are formed by anisotropic etching (FIG. 2 (b)), and unnecessary na-Si layer 5 on the channel is isotropically etched using these as a mask. After removal (back channel etching) by
A protective film (not shown) is formed. Through the above steps, an inverted staggered TFT having an eaves structure in which the channel-side edges of the source electrode 6 and the drain electrode 7 extend inward is formed (FIG. 2C).
【００１３】本実施の形態によれば、ソース電極６およ
びドレイン電極７のチャネル側のエッジ部を内側に伸ば
し、チャネル上に庇を形成することで、電界集中をドレ
イン側エッジ部から移動させ、ｉ−ａ−Ｓｉ層４／ｎ−
ａ−Ｓｉ層５接合部への電界集中によるトンネル効果を
抑制し、オフ電流を低減することができる。その結果、
保持容量電極が小型化でき、高開口率化が図られる。さ
らに、本実施の形態によるＴＦＴを含むスイッチング素
子およびこのスイッチング素子を経てそれぞれ制御され
る表示素子を有するＴＦＴアレイ基板と対向電極基板の
間に液晶を挟持し、スイッチング素子の駆動回路を備え
た液晶表示装置においては、オフ電流の低減によりオン
電流／オフ電流比が向上し、コントラスト比、画像安定
性の向上が図られる。According to the present embodiment, the channel-side edges of the source electrode 6 and the drain electrode 7 are extended inward, and the eaves are formed on the channels to move the electric field concentration from the drain-side edges. ia-Si layer 4 / n-
The tunnel effect due to the electric field concentration on the junction of the a-Si layer 5 can be suppressed, and the off current can be reduced. as a result,
The size of the storage capacitor electrode can be reduced, and a high aperture ratio can be achieved. Further, a liquid crystal is sandwiched between a TFT array substrate having a switching element including a TFT according to the present embodiment and a display element controlled via the switching element and a counter electrode substrate, and a liquid crystal including a driving circuit for the switching element. In the display device, the on-current / off-current ratio is improved by reducing the off-current, and the contrast ratio and the image stability are improved.
【００１４】実施の形態２．図３は、本発明の実施の形
態２による逆スタガー型ＴＦＴの構造を示す断面図であ
る。上記実施の形態１では、ソース電極６およびドレイ
ン電極７の形成に異方性エッチング、バックチャネルエ
ッチングに等方性エッチングを行うことで、ソース電極
６およびドレイン電極７のチャネル側のエッジ部を内側
に伸ばし、チャネル上に庇を形成した。本実施の形態で
は、ソース電極６およびドレイン電極７形成後、チャネ
ル上の不要なｎ−ａ−Ｓｉ層５と、その下部のｉ−ａ−
Ｓｉ層４の一部を異なる速度でエッチングすることで、
図３に示すような庇構造を形成するものである。このよ
うな庇構造にすることにより、ｉ−ａ−Ｓｉ層４／ｎ−
ａ−Ｓｉ層５接合部への電界の集中を抑制し、オフ電流
を低減することができ、上記実施の形態１と同様の効果
が得られる。Embodiment 2 FIG. FIG. 3 is a sectional view showing the structure of the inverted staggered TFT according to the second embodiment of the present invention. In the first embodiment, anisotropic etching is performed for forming the source electrode 6 and the drain electrode 7 and isotropic etching is performed for the back channel etching, so that the channel-side edges of the source electrode 6 and the drain electrode 7 are inward. To form an eave on the channel. In the present embodiment, after the source electrode 6 and the drain electrode 7 are formed, the unnecessary na-Si layer 5 on the channel and the ia-
By etching a part of the Si layer 4 at different rates,
This forms an eaves structure as shown in FIG. With such an eaves structure, the ia-Si layer 4 / n-
The concentration of the electric field at the junction of the a-Si layer 5 can be suppressed, and the off-state current can be reduced, and the same effect as in the first embodiment can be obtained.
【００１５】実施の形態３．図４は、本発明の実施の形
態３による逆スタガー型ＴＦＴの構造を示す断面図であ
る。上記実施の形態１では、ソース電極６およびドレイ
ン電極７の形成に異方性エッチング、バックチャネルエ
ッチングに等方性エッチングを行うことで、ソース電極
６およびドレイン電極７のチャネル側のエッジ部を内側
に伸ばし、チャネル上に庇を形成した。本実施の形態で
は、Ａｌ／Ｃｒ等の金属薄膜をスパッタリング法等で成
膜し、異方性エッチングによりソース電極線６およびド
レイン電極７を形成し、さらに、チャネル上の不要なｎ
−ａ−Ｓｉ層５を異方性エッチングにより除去した後、
チャネル部のｉ−ａ−Ｓｉ層４の一部を等方性エッチン
グにより除去することで、図４に示すように、ソース電
極６、ドレイン電極７およびｎ−ａ−Ｓｉ層５のチャネ
ル側のエッジ部を内側に伸ばし、チャネル上に庇を形成
するものである。このような庇構造にすることにより、
ｉ−ａ−Ｓｉ層４／ｎ−ａ−Ｓｉ層５接合部への電界の
集中を抑制し、オフ電流を低減することができ、上記実
施の形態１、２と同様の効果が得られる。Embodiment 3 FIG. 4 is a sectional view showing the structure of the inverted staggered TFT according to the third embodiment of the present invention. In the first embodiment, anisotropic etching is performed for forming the source electrode 6 and the drain electrode 7 and isotropic etching is performed for the back channel etching, so that the channel-side edges of the source electrode 6 and the drain electrode 7 are inward. To form an eave on the channel. In the present embodiment, a metal thin film of Al / Cr or the like is formed by a sputtering method or the like, and the source electrode line 6 and the drain electrode 7 are formed by anisotropic etching.
After removing the -a-Si layer 5 by anisotropic etching,
By removing a part of the ia-Si layer 4 in the channel portion by isotropic etching, as shown in FIG. 4, the source electrode 6, the drain electrode 7, and the channel side of the na-Si layer 5 on the channel side. The edge is extended inward to form an eave on the channel. With such an eaves structure,
The concentration of the electric field at the junction of the ia-Si layer 4 / na-Si layer 5 can be suppressed, and the off-state current can be reduced, and the same effects as those of the first and second embodiments can be obtained.
【００１６】実施の形態４．図５は、本発明の実施の形
態４による逆スタガー型ＴＦＴの構造を示す断面図であ
る。上記実施の形態１〜３では、エッチング方法および
速度を変えることにより、チャネル上に庇を形成した。
本実施の形態では、ソース電極６およびドレイン電極７
をドライエッチングにより形成し、チャネル上の不要な
ｎ−ａ−Ｓｉ層５をウエットエッチングにより除去する
ことにより、ｉ−ａ−Ｓｉ層４とｎ−ａ−Ｓｉ層５の界
面にアンダーカットが生じることを利用して、図５に示
すように、ソース電極６、ドレイン電極７およびｎ−ａ
−Ｓｉ層５のチャネル側のエッジ部を内側に伸ばし、チ
ャネル上に庇を形成するものである。本実施の形態によ
れば、ｉ−ａ−Ｓｉ層４／ｎ−ａ−Ｓｉ層５接合部への
電界の集中を抑制し、オフ電流を低減することができ、
上記実施の形態１〜３と同様の効果が得られる。Embodiment 4 FIG. 5 is a sectional view showing the structure of the inverted staggered TFT according to the fourth embodiment of the present invention. In the first to third embodiments, the eaves are formed on the channel by changing the etching method and the speed.
In the present embodiment, the source electrode 6 and the drain electrode 7
Is formed by dry etching, and unnecessary na-Si layer 5 on the channel is removed by wet etching, so that an undercut occurs at the interface between ia-Si layer 4 and na-Si layer 5. Utilizing this, as shown in FIG. 5, the source electrode 6, the drain electrode 7, and the na
-An edge portion on the channel side of the Si layer 5 is extended inward to form an eave on the channel. According to the present embodiment, the concentration of the electric field at the junction of the ia-Si layer 4 / na-Si layer 5 can be suppressed, and the off-state current can be reduced.
The same effects as in the first to third embodiments can be obtained.
【００１７】[0017]
【発明の効果】以上のように、本発明によれば、ソース
／ドレイン電極のチャネル側のエッジ部を内側に伸ば
し、チャネル上に庇を形成したので、真性半導体層とｎ
型の不純物を含む半導体層の接合部への電界集中による
トンネル効果が抑制され、オフ電流を低減することがで
きる。その結果、オン電流／オフ電流比が向上し、コン
トラスト比、画像安定性の向上が図られ、表示品質の高
い液晶表示装置が得られる。As described above, according to the present invention, the edge of the source / drain electrode on the channel side is extended inward, and the eaves are formed on the channel.
The tunnel effect due to electric field concentration at the junction of the semiconductor layer containing the impurity of the type is suppressed, and the off-state current can be reduced. As a result, the ON current / OFF current ratio is improved, the contrast ratio and the image stability are improved, and a liquid crystal display device with high display quality is obtained.
【図１】 本発明の実施の形態１であるアクティブマト
リクス型液晶表示装置の一画素の構造を示す平面図と逆
スタガー型ＴＦＴの構造を示す断面図である。FIG. 1 is a plan view showing a structure of one pixel of an active matrix liquid crystal display device according to a first embodiment of the present invention, and a cross-sectional view showing a structure of an inverted staggered TFT.
【図２】 本発明の実施の形態１である逆スタガー型Ｔ
ＦＴの製造方法を示す図である。FIG. 2 is an inverted stagger type T according to the first embodiment of the present invention.
It is a figure showing the manufacturing method of FT.
【図３】 本発明の実施の形態２である逆スタガー型Ｔ
ＦＴの構造を示す断面図である。FIG. 3 is an inverted stagger type T according to a second embodiment of the present invention.
It is sectional drawing which shows the structure of FT.
【図４】 本発明の実施の形態３である逆スタガー型Ｔ
ＦＴの構造を示す断面図である。FIG. 4 is an inverted stagger type T according to a third embodiment of the present invention.
It is sectional drawing which shows the structure of FT.
【図５】 本発明の実施の形態４である逆スタガー型Ｔ
ＦＴの構造を示す断面図である。FIG. 5 is an inverted stagger type T according to a fourth embodiment of the present invention.
It is sectional drawing which shows the structure of FT.
【図６】 従来のアクティブマトリクス型液晶表示装置
の一画素の構造を示す平面図と逆スタガー型ＴＦＴの構
造を示す断面図である。FIG. 6 is a plan view showing a structure of one pixel of a conventional active matrix type liquid crystal display device and a cross-sectional view showing a structure of an inverted stagger type TFT.
【図７】 従来の逆スタガー型ＴＦＴの製造方法を示す
図である。FIG. 7 is a view showing a method of manufacturing a conventional inverted stagger type TFT.
１ ガラス基板、２ ゲート電極線、３ ゲート絶縁
膜、４ ｉ−ａ−Ｓｉ層、５ ｎ−ａ−Ｓｉ層、６ ソ
ース電極線、７ ドレイン電極、８ 画素電極、９ 保
持容量電極。Reference Signs List 1 glass substrate, 2 gate electrode lines, 3 gate insulating films, 4 ia-Si layers, 5 na-Si layers, 6 source electrode lines, 7 drain electrodes, 8 pixel electrodes, 9 storage capacitance electrodes.
Claims (7)
極、 上記ゲート電極上にゲート絶縁膜を介して設けられ、そ
の中央部がチャネルとなる真性半導体層と、この真性半
導体層上のソース／ドレイン接点領域に設けられたｎ型
の不純物を含む半導体層、 上記真性半導体層および上記不純物を含む半導体層と共
に半導体素子を形成するソース電極およびドレイン電極
を備え、上記ソース／ドレイン電極のチャネル側のエッ
ジ部を内側に伸ばし、チャネル上に庇を形成したことを
特徴とする薄膜トランジスタ。A gate electrode formed on a transparent insulating substrate, an intrinsic semiconductor layer provided on the gate electrode via a gate insulating film, and a central portion serving as a channel; and a source on the intrinsic semiconductor layer. A semiconductor layer including an n-type impurity provided in a source / drain contact region; a source electrode and a drain electrode forming a semiconductor element together with the intrinsic semiconductor layer and the semiconductor layer including the impurity; and a channel side of the source / drain electrode. Characterized in that an edge portion of the thin film is extended inward and an eave is formed on a channel.
極、 上記ゲート電極上にゲート絶縁膜を介して設けられ、そ
の中央部がチャネルとなる真性半導体層と、この真性半
導体層上のソース／ドレイン接点領域に設けられたｎ型
の不純物を含む半導体層、 上記真性半導体層および上記不純物を含む半導体層と共
に半導体素子を形成するソース電極およびドレイン電極
を備え、上記ソース／ドレイン電極および上記不純物を
含む半導体層のチャネル側のエッジ部を内側に伸ばし、
チャネル上に庇を形成したことを特徴とする薄膜トラン
ジスタ。2. A gate electrode formed on a transparent insulating substrate, an intrinsic semiconductor layer provided on the gate electrode via a gate insulating film, and a central portion serving as a channel, and a source on the intrinsic semiconductor layer. And a source / drain electrode forming a semiconductor element together with the intrinsic semiconductor layer and the semiconductor layer containing the impurity, the source / drain electrode and the impurity being provided. Extending the channel-side edge of the semiconductor layer including
A thin film transistor in which an eave is formed on a channel.
ランジスタを含むスイッチング素子およびこのスイッチ
ング素子を経てそれぞれ制御される表示素子を有するＴ
ＦＴアレイ基板と、上記ＴＦＴアレイ基板との間に液晶
を挟持する対向電極基板と、上記スイッチング素子の駆
動回路を備えたことを特徴とする液晶表示装置。3. A switching element comprising the thin-film transistor according to claim 1 and a display element controlled by the switching element.
A liquid crystal display device comprising: an FT array substrate; a counter electrode substrate for sandwiching liquid crystal between the TFT array substrate; and a driving circuit for the switching element.
パターン形成によりゲート電極線を形成する工程、 上記ゲート電極線上にゲート絶縁膜を介してチャネルと
なる真性半導体層およびソース／ドレイン接点領域とな
るｎ型の不純物を含む半導体層を連続して成膜し、アイ
ランド状にパターニングする工程、 透明導電膜をスパッタリング法等で成膜し、パターン形
成により画素電極を形成する工程、 Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜
し、異方性エッチングによりソース／ドレイン電極を形
成する工程、 チャネル上の不要な上記不純物を含む半導体層を等方性
エッチングにより除去する工程を含み、上記ソース／ド
レイン電極のチャネル側のエッジ部を内側に伸ばし、チ
ャネル上に庇を形成することを特徴とするＴＦＴアレイ
基板の製造方法。4. A metal thin film is formed on a transparent insulating substrate,
Forming a gate electrode line by pattern formation; forming an intrinsic semiconductor layer serving as a channel and a semiconductor layer containing an n-type impurity serving as a source / drain contact region on the gate electrode line via a gate insulating film in succession; Then, a step of patterning into an island shape, a step of forming a transparent conductive film by a sputtering method or the like, a step of forming a pixel electrode by pattern formation, and a step of forming a metal thin film of Al, Cr, etc. by a sputtering method or the like, Forming a source / drain electrode by etching; removing a semiconductor layer containing unnecessary impurities on the channel by isotropic etching; extending a channel-side edge portion of the source / drain electrode inward; A method for manufacturing a TFT array substrate, comprising forming an eave on a channel.
パターン形成によりゲート電極線を形成する工程、 上記ゲート電極線上にゲート絶縁膜を介してチャネルと
なる真性半導体層およびソース／ドレイン接点領域とな
るｎ型の不純物を含む半導体層を連続して成膜し、アイ
ランド状にパターニングする工程、 透明導電膜をスパッタリング法等で成膜し、パターン形
成により画素電極を形成する工程、 Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜
し、パターン形成によりソース／ドレイン電極を形成す
る工程、 チャネル上の不要な上記不純物を含む半導体層と、その
下部の真性半導体層の一部を異なる速度でエッチングす
る工程を含み、上記ソース／ドレイン電極のチャネル側
のエッジ部を内側に伸ばし、チャネル上に庇を形成する
ことを特徴とするＴＦＴアレイ基板の製造方法。5. A method for forming a metal thin film on a transparent insulating substrate,
Forming a gate electrode line by pattern formation; forming an intrinsic semiconductor layer serving as a channel and a semiconductor layer containing an n-type impurity serving as a source / drain contact region on the gate electrode line via a gate insulating film in succession; Then, a step of patterning into an island shape, a step of forming a transparent conductive film by a sputtering method or the like, a step of forming a pixel electrode by pattern formation, a step of forming a metal thin film of Al, Cr, etc. by a sputtering method or the like, and forming a pattern by pattern formation Forming a source / drain electrode; and etching a portion of the intrinsic semiconductor layer below the unnecessary semiconductor layer on the channel and a portion of the underlying intrinsic semiconductor layer at different rates. A method for manufacturing a TFT array substrate, comprising: extending an edge portion inward and forming an eave on a channel.
パターン形成によりゲート電極線を形成する工程、 上記ゲート電極線上にゲート絶縁膜を介してチャネルと
なる真性半導体層およびソース／ドレイン接点領域とな
るｎ型の不純物を含む半導体層を連続して成膜し、アイ
ランド状にパターニングする工程、 透明導電膜をスパッタリング法等で成膜し、パターン形
成により画素電極を形成する工程、 Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜
し、異方性エッチングによりソース／ドレイン電極を形
成し、さらに、チャネル上の不要な上記不純物を含む半
導体層を異方性エッチングにより除去する工程、 チャネル部の上記真性半導体層の一部を等方性エッチン
グにより除去する工程を含み、上記ソース／ドレイン電
極および上記不純物を含む半導体層のチャネル側のエッ
ジ部を内側に伸ばし、チャネル上に庇を形成することを
特徴とするＴＦＴアレイ基板の製造方法。6. A metal thin film is formed on a transparent insulating substrate,
Forming a gate electrode line by pattern formation; forming an intrinsic semiconductor layer serving as a channel and a semiconductor layer containing an n-type impurity serving as a source / drain contact region on the gate electrode line via a gate insulating film in succession; Then, a step of patterning into an island shape, a step of forming a transparent conductive film by a sputtering method or the like, a step of forming a pixel electrode by pattern formation, and a step of forming a metal thin film of Al, Cr, etc. by a sputtering method or the like, Forming source / drain electrodes by etching, and further removing an unnecessary semiconductor layer on the channel by the anisotropic etching, and removing a part of the intrinsic semiconductor layer in the channel portion by isotropic etching. The edge of the source / drain electrode and the semiconductor layer containing the impurity on the channel side is placed inside. A method for manufacturing a TFT array substrate, comprising: extending and forming an eave on a channel.
パターン形成によりゲート電極線を形成する工程、 上記ゲート電極線上にゲート絶縁膜を介してチャネルと
なる真性半導体層およびソース／ドレイン接点領域とな
るｎ型の不純物を含む半導体層を連続して成膜し、アイ
ランド状にパターニングする工程、 透明導電膜をスパッタリング法等で成膜し、パターン形
成により画素電極を形成する工程、 Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜
し、ドライエッチングによりソース／ドレイン電極を形
成する工程、 チャネル上の不要な上記不純物を含む半導体層をウエッ
トエッチングにより除去する工程を含み、上記ソース／
ドレイン電極および上記不純物を含む半導体層のチャネ
ル側のエッジ部を内側に伸ばし、チャネル上に庇を形成
することを特徴とするＴＦＴアレイ基板の製造方法。7. A metal thin film is formed on a transparent insulating substrate,
Forming a gate electrode line by pattern formation; forming an intrinsic semiconductor layer serving as a channel and a semiconductor layer containing an n-type impurity serving as a source / drain contact region on the gate electrode line via a gate insulating film in succession; Then, a step of patterning into an island shape, a step of forming a transparent conductive film by a sputtering method or the like, a step of forming a pixel electrode by pattern formation, a step of forming a metal thin film of Al, Cr or the like by a sputtering method, and a dry etching Forming a source / drain electrode; and removing a semiconductor layer containing unnecessary impurities on the channel by wet etching.
A method for manufacturing a TFT array substrate, comprising: extending an edge portion on a channel side of a drain electrode and a semiconductor layer containing the impurity to the inside to form an eave on the channel.
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| JP32085897A JP3798133B2 (en) | 1997-11-21 | 1997-11-21 | Thin film transistor, liquid crystal display device using the same, and manufacturing method of TFT array substrate |
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-
1997
- 1997-11-21 JP JP32085897A patent/JP3798133B2/en not_active Expired - Fee Related
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