JP3798133B2 - Thin film transistor, liquid crystal display device using the same, and manufacturing method of TFT array substrate - Google Patents

Thin film transistor, liquid crystal display device using the same, and manufacturing method of TFT array substrate Download PDF

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【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタおよびこれを用いた液晶表示装置並びにＴＦＴアレイ基板の製造方法に関し、特にアクティブマトリクス型液晶表示装置に使用される薄膜トランジスタのオフ電流の低減に関するものである。
【０００２】
【従来の技術】
フラットパネルディスプレイ、中でもアクティブマトリクス型液晶表示装置は、高度情報化社会、マルチメディアの時代において中核となるデバイスの一つとして期待されている。アクティブマトリクス型液晶表示装置は、各画素をスイッチング素子である薄膜トランジスタ（以後ＴＦＴと称す）により駆動させるため、画素のコントラストを十分にとることができるという利点がある。図６(a)は、従来のＴＦＴを用いたアクティブマトリクス型液晶表示装置の一画素の構造を示す平面図、図６(b)は、図６(a)のＡ−Ｂで切断した場合の逆スタガー型ＴＦＴの構造を示す断面図である。図において、１は透明絶縁性基板であるガラス基板、２はガラス基板１上に形成されたゲート電極線、３は窒化シリコン（ＳｉＮＸ ）膜等よりなるゲート絶縁膜、４はゲート電極２上にゲート絶縁膜３を介して設けられ、その中央部がチャネルとなる真性半導体層であるアモルファスシリコン層（以下ｉ−ａ−Ｓｉ層と記す）、５はｉ−ａ−Ｓｉ層４上のソース／ドレイン接点領域に設けられ、ｎ型の不純物であるリンを含むｎ＋アモルファスシリコン層（以下ｎ−ａ−Ｓｉ層と記す）、６、７はｉ−ａ−Ｓｉ層４およびｎ−ａ−Ｓｉ層５と共に半導体素子を形成するソース電極線およびドレイン電極、８はＩＴＯ等の透明導電膜よりなる画素電極、９はゲート電極線２と接続された保持容量電極をそれぞれ示す。
【０００３】
従来の逆スタガー型ＴＦＴの製造方法を図７を用いて説明する。まず、ガラス基板１上に低抵抗で高融点材料であるＣｒ等の金属膜をスパッタリング法等で成膜し、写真製版およびエッチングによるパターン形成を行いゲート電極２を形成する（図７(a)）。次に、ＳｉＮＸ 膜よりなるゲート絶縁膜３を介して、チャネルとなるｉ−ａ−Ｓｉ層４、ソース／ドレイン接点領域となるｎ−ａ−Ｓｉ層５をプラズマＣＶＤ（Chemical Vapor Deposition）法により連続成膜し（図７(b)）、ｉ−ａ−Ｓｉ層４およびｎ−ａ−Ｓｉ層５をアイランド状にパターニングする（図７(c)）。次に、ＣｒおよびＡｌ等を主成分とする金属膜をスパッタリング法等で成膜し、パターン形成を行い、ソース電極線６、ドレイン電極７を形成し、これらをマスクとしてチャネル上の不要なｎ−ａ−Ｓｉ層５をドライエッチング等により除去し、逆スタガー型ＴＦＴが形成される（図７(d)）。
【０００４】
【発明が解決しようとする課題】
液晶表示装置では、液晶を挟む電極間に蓄積される電荷をＴＦＴにより制御し、電極間の電界により液晶の配向を変化させ、ガラス基板下のバックライト（背面光）の透過を制御させることにより画面表示を行う。そのため、必要な電荷を一定時間保持させなければならない。この保持期間中に電荷が変動すると、表示特性に影響を与える。保持期間中の電荷変動を最小限に抑制するためには、ＴＦＴのオフ電流、すなわちＩｄ-Ｖｇ特性におけるＶｇ時のドレイン電流を小さくしなければならない。ＴＦＴでは、真性半導体層であるイントリンシックなアモルファスシリコン層（ｉ−ａ−Ｓｉ層４）が使用されており、その真性キャリア密度が小さいため、オフ電流は小さいとされている。しかしながら、従来の逆スタガー型ＴＦＴの構造では、ｎ−ａ−Ｓｉ層５／ｉ−ａ−Ｓｉ層４接合部界面の不純物であるリンのプロファイルが急峻であるために、ドレイン電極７側、特にドレインエッジ部側において発生する電界が非常に大きくなる。その電界強度は１Ｅ６Ｖ／cmになり、アバランシェ破壊の領域となる。そのため、深い負のゲートバイアスが印加された場合には大きなオフ電流が流れることになる。この機構によるオフ電流を減少させるためには、電界の緩和が有効であり、オフ電流の低減は安定した良好な表示特性を得るために重要な課題であった。
【０００５】
本発明は、上記のような問題点を解消するためになされたもので、チャネルエッチ型薄膜トランジスタのｎ−ａ−Ｓｉ層／ｉ−ａ−Ｓｉ層接合部における電界集中を抑制し、オフ電流を低減することにより、コントラスト比および画像安定性の向上を図り、表示品質の高い液晶表示装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係わる薄膜トランジスタは、透明絶縁性基板上に形成されたゲート電極と、このゲート電極上にゲート絶縁膜を介して設けられた真性半導体層と、この真性半導体層上のソース／ドレイン接点領域に設けられたｎ型の不純物を含む半導体層と、真性半導体層および不純物を含む半導体層と共に半導体素子を形成するソース電極およびドレイン電極を備え、ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する真性半導体層と不純物を含む半導体層との間のドレイン側接合エッジ部との間の真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタであって、ソース電極およびドレイン電極のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成したものである。
また、透明絶縁性基板上に形成されたゲート電極と、このゲート電極上にゲート絶縁膜を介して設けられた真性半導体層と、この真性半導体層上のソース／ドレイン接点領域に設けられたｎ型の不純物を含む半導体層と、真性半導体層および不純物を含む半導体層と共に半導体素子を形成するソース電極およびドレイン電極を備え、ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する真性半導体層と不純物を含む半導体層との間のドレイン側接合エッジ部との間の真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタであって、ソース電極、ドレイン電極および不純物を含む半導体層のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成したものである。
さらに、本発明に係わる液晶表示装置は、上記いずれかの薄膜トランジスタを含むスイッチング素子およびこのスイッチング素子を経てそれぞれ制御される表示素子を有するＴＦＴアレイ基板と、ＴＦＴアレイ基板との間に液晶を挟持する対向電極基板と、スイッチング素子の駆動回路を備えたものである。
【０００７】
また、本発明に係わるＴＦＴアレイ基板の製造方法は、ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する真性半導体層と不純物を含む半導体層との間のドレイン側接合エッジ部との間の真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタを備えたＴＦＴアレイ基板の製造方法であって、透明絶縁性基板上に金属薄膜を成膜し、パターン形成によりゲート電極線を形成する工程と、ゲート電極線上にゲート絶縁膜を介して真性半導体層およびソース／ドレイン接点領域となるｎ型の不純物を含む半導体層を連続して成膜し、アイランド状にパターニングする工程と、透明導電膜をスパッタリング法等で成膜し、パターン形成により画素電極を形成する工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、異方性エッチングによりソース電極およびドレイン電極を形成する工程と、チャネル上の不要な不純物を含む半導体層を等方性エッチングにより除去する工程を含み、ソース電極およびドレイン電極のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成するものである。
【０００８】
また、ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する真性半導体層と不純物を含む半導体層との間のドレイン側接合エッジ部との間の真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタを備えたＴＦＴアレイ基板の製造方法であって、透明絶縁性基板上に金属薄膜を成膜し、パターン形成によりゲート電極線を形成する工程と、ゲート電極線上にゲート絶縁膜を介して真性半導体層およびソース／ドレイン接点領域となるｎ型の不純物を含む半導体層を連続して成膜し、アイランド状にパターニングする工程と、透明導電膜をスパッタリング法等で成膜し、パターン形成により画素電極を形成する工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、パターン形成によりソース電極およびドレイン電極を形成する工程と、チャネル上の不要な不純物を含む半導体層と、その下部の真性半導体層の一部を異なる速度でエッチングする工程を含み、ソース電極およびドレイン電極のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成するものである。
【０００９】
また、ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する真性半導体層と不純物を含む半導体層との間のドレイン側接合エッジ部との間の真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタを備えたＴＦＴアレイ基板の製造方法であって、透明絶縁性基板上に金属薄膜を成膜し、パターン形成によりゲート電極線を形成する工程と、ゲート電極線上にゲート絶縁膜を介して真性半導体層およびソース／ドレイン接点領域となるｎ型の不純物を含む半導体層を連続して成膜し、アイランド状にパターニングする工程と、透明導電膜をスパッタリング法等で成膜し、パターン形成により画素電極を形成する工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、異方性エッチングによりソース電極およびドレイン電極を形成し、さらに、チャネル上の不要な不純物を含む半導体層を異方性エッチングにより除去する工程と、チャネル部の真性半導体層の一部を等方性エッチングにより除去する工程を含み、ソース電極、ドレイン電極および不純物を含む半導体層のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成するものである。
【００１０】
さらに、ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する真性半導体層と不純物を含む半導体層との間のドレイン側接合エッジ部との間の真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタを備えたＴＦＴアレイ基板の製造方法であって、透明絶縁性基板上に金属薄膜を成膜し、パターン形成によりゲート電極線を形成する工程と、ゲート電極線上にゲート絶縁膜を介して真性半導体層およびソース／ドレイン接点領域となるｎ型の不純物を含む半導体層を連続して成膜し、アイランド状にパターニングする工程と、透明導電膜をスパッタリング法等で成膜し、パターン形成により画素電極を形成する工程と、Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、ドライエッチングによりソース電極およびドレイン電極を形成する工程と、チャネル上の不要な不純物を含む半導体層をウエットエッチングにより除去する工程を含み、ソース電極、ドレイン電極および不純物を含む半導体層のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成するものである。
【００１１】
【発明の実施の形態】
実施の形態１．
以下に、本発明の実施の形態を図について説明する。図１(a)は、本発明の実施の形態１であるアクティブマトリクス型液晶表示装置の一画素の構造を示す平面図、図１(b)は、図１(a)のＡ−Ｂで切断した場合の逆スタガー型ＴＦＴの構造を示す断面図である。図において、１は透明絶縁性基板であるガラス基板、２はガラス基板１上に形成されたゲート電極線、３は窒化シリコン（ＳｉＮＸ ）膜等よりなるゲート絶縁膜、４はゲート電極２上にゲート絶縁膜３を介して設けられ、その中央部がチャネルとなる真性半導体層であるｉ−ａ−Ｓｉ層、５はｉ−ａ−Ｓｉ層４上のソース／ドレイン接点領域に設けられたｎ型の不純物であるリンを含むｎ−ａ−Ｓｉ層、６、７は上記ｉ−ａ−Ｓｉ層４およびｎ−ａ−Ｓｉ層５と共に半導体素子を形成するソース電極線およびドレイン電極、８はＩＴＯ等の透明導電膜よりなる画素電極、９はゲート電極線２と接続された保持容量電極をそれぞれ示す。本実施の形態では、ソース電極６側に位置するｉ−ａ−Ｓｉ層４とｎ−ａ−Ｓｉ層５との間の接合エッジ部（ソース側接合エッジ部）と、ドレイン電極７側に位置するｉ−ａ−Ｓｉ層４とｎ−ａ−Ｓｉ層５との間の接合エッジ部（ドレイン側接合エッジ部）との間のｉ−ａ−Ｓｉ層４にチャネルが存在するチャネルエッチ型の薄膜トランジスタにおいて、ソース電極６およびドレイン電極７のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成したことを特徴とする。
【００１２】
本実施の形態による逆スタガー型ＴＦＴを採用したＴＦＴアレイ基板の製造方法を図２を用いて説明する。まず、ガラス基板１上に低抵抗で高融点材料であるＣｒ等の金属膜をスパッタリング法等で成膜し、写真製版およびエッチングによるパターン形成によりゲート電極線２を形成する。次に、ＳｉＮＸ 膜よりなるゲート絶縁膜３を介して、チャネルとなるｉ−ａ−Ｓｉ層４、ソース／ドレイン接点領域となるｎ−ａ−Ｓｉ層５をプラズマＣＶＤ（Chemical Vapor Deposition）法により連続成膜する。この時、ゲート絶縁膜３の膜厚は４００ｎｍ、ｉ−ａ−Ｓｉ層４の膜厚は１５０ｎｍ程度とする。次に、ｉ−ａ−Ｓｉ層４およびｎ−ａ−Ｓｉ層５をアイランド状にパターニングし、透明導電膜からなる画素電極（図示せず）を形成する。続いてＡｌ／Ｃｒからなる金属膜をスパッタリング法等により成膜し（図２(a)）、異方性エッチングによりソース電極線６、ドレイン電極７を形成し（図２(b)）、これらをマスクとしてチャネル上の不要なｎ−ａ−Ｓｉ層５を等方性エッチングにより除去（バックチャネルエッチング）した後、保護膜（図示せず）を形成する。以上の工程により、ソース電極６およびドレイン電極７のチャネル側のエッジ部が、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出した庇構造を有する逆スタガー型ＴＦＴが形成される（図２(c)）。
【００１３】
本実施の形態によれば、ソース電極６およびドレイン電極７のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成することで、電界集中をドレイン側エッジ部から移動させ、ｉ−ａ−Ｓｉ層４／ｎ−ａ−Ｓｉ層５接合部への電界集中によるトンネル効果を抑制し、オフ電流を低減することができる。その結果、保持容量電極が小型化でき、高開口率化が図られる。さらに、本実施の形態によるＴＦＴを含むスイッチング素子およびこのスイッチング素子を経てそれぞれ制御される表示素子を有するＴＦＴアレイ基板と対向電極基板の間に液晶を挟持し、スイッチング素子の駆動回路を備えた液晶表示装置においては、オフ電流の低減によりオン電流／オフ電流比が向上し、コントラスト比、画像安定性の向上が図られる。
【００１４】
実施の形態２．
図３は、本発明の実施の形態２による逆スタガー型ＴＦＴの構造を示す断面図である。上記実施の形態１では、ソース電極６およびドレイン電極７の形成に異方性エッチング、バックチャネルエッチングに等方性エッチングを行うことで、ソース電極６およびドレイン電極７のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成した。本実施の形態では、ソース電極６およびドレイン電極７形成後、チャネル上の不要なｎ−ａ−Ｓｉ層５と、その下部のｉ−ａ−Ｓｉ層４の一部を異なる速度でエッチングすることで、図３に示すような庇構造を形成するものである。このような庇構造にすることにより、ｉ−ａ−Ｓｉ層４／ｎ−ａ−Ｓｉ層５接合部への電界の集中を抑制し、オフ電流を低減することができ、上記実施の形態１と同様の効果が得られる。
【００１５】
実施の形態３．
図４は、本発明の実施の形態３による逆スタガー型ＴＦＴの構造を示す断面図である。上記実施の形態１では、ソース電極６およびドレイン電極７の形成に異方性エッチング、バックチャネルエッチングに等方性エッチングを行うことで、ソース電極６およびドレイン電極７のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成した。本実施の形態では、Ａｌ／Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、異方性エッチングによりソース電極線６およびドレイン電極７を形成し、さらに、チャネル上の不要なｎ−ａ−Ｓｉ層５を異方性エッチングにより除去した後、チャネル部のｉ−ａ−Ｓｉ層４の一部を等方性エッチングにより除去することで、図４に示すように、ソース電極６、ドレイン電極７およびｎ−ａ−Ｓｉ層５のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成するものである。このような庇構造にすることにより、ｉ−ａ−Ｓｉ層４／ｎ−ａ−Ｓｉ層５接合部への電界の集中を抑制し、オフ電流を低減することができ、上記実施の形態１、２と同様の効果が得られる。
【００１６】
実施の形態４．
図５は、本発明の実施の形態４による逆スタガー型ＴＦＴの構造を示す断面図である。上記実施の形態１〜３では、エッチング方法および速度を変えることにより、チャネル上に庇を形成した。本実施の形態では、ソース電極６およびドレイン電極７をドライエッチングにより形成し、チャネル上の不要なｎ−ａ−Ｓｉ層５をウエットエッチングにより除去することにより、ｉ−ａ−Ｓｉ層４とｎ−ａ−Ｓｉ層５の界面にアンダーカットが生じることを利用して、図５に示すように、ソース電極６、ドレイン電極７およびｎ−ａ−Ｓｉ層５のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成するものである。本実施の形態によれば、ｉ−ａ−Ｓｉ層４／ｎ−ａ−Ｓｉ層５接合部への電界の集中を抑制し、オフ電流を低減することができ、上記実施の形態１〜３と同様の効果が得られる。
【００１７】
【発明の効果】
以上のように、本発明によれば、ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する真性半導体層と不純物を含む半導体層との間のドレイン側接合エッジ部との間の真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタにおいて、ソース電極およびドレイン電極のチャネル側のエッジ部を、ソース側接合エッジ部およびドレイン側接合エッジ部よりもチャネルの内側に向かって突出させ、チャネル上に間隔をおいて突出する庇を形成したので、真性半導体層とｎ型の不純物を含む半導体層の接合部への電界集中によるトンネル効果が抑制され、オフ電流を低減することができる。その結果、オン電流／オフ電流比が向上し、コントラスト比、画像安定性の向上が図られ、表示品質の高い液晶表示装置が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１であるアクティブマトリクス型液晶表示装置の一画素の構造を示す平面図と逆スタガー型ＴＦＴの構造を示す断面図である。
【図２】 本発明の実施の形態１である逆スタガー型ＴＦＴの製造方法を示す図である。
【図３】 本発明の実施の形態２である逆スタガー型ＴＦＴの構造を示す断面図である。
【図４】 本発明の実施の形態３である逆スタガー型ＴＦＴの構造を示す断面図である。
【図５】 本発明の実施の形態４である逆スタガー型ＴＦＴの構造を示す断面図である。
【図６】 従来のアクティブマトリクス型液晶表示装置の一画素の構造を示す平面図と逆スタガー型ＴＦＴの構造を示す断面図である。
【図７】 従来の逆スタガー型ＴＦＴの製造方法を示す図である。
【符号の説明】
１ ガラス基板、２ ゲート電極線、３ ゲート絶縁膜、
４ ｉ−ａ−Ｓｉ層、５ ｎ−ａ−Ｓｉ層、６ ソース電極線、
７ ドレイン電極、８ 画素電極、９ 保持容量電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a thin film transistor, a liquid crystal display device using the thin film transistor, and a method for manufacturing a TFT array substrate, and more particularly to reduction of off current of a thin film transistor used in an active matrix liquid crystal display device.
[0002]
[Prior art]
A flat panel display, particularly an active matrix liquid crystal display device, is expected as one of the core devices in the advanced information society and the era of multimedia. The active matrix liquid crystal display device has an advantage that the contrast of the pixels can be sufficiently obtained because each pixel is driven by a thin film transistor (hereinafter referred to as TFT) which is a switching element. 6A is a plan view showing the structure of one pixel of an active matrix liquid crystal display device using a conventional TFT, and FIG. 6B is a cross-sectional view taken along line AB in FIG. 6A. It is sectional drawing which shows the structure of a reverse stagger type TFT. In the figure, 1 is a glass substrate which is a transparent insulating substrate, 2 is a gate electrode line formed on the glass substrate 1, 3 is a gate insulating film made of a silicon nitride (SiN x ) film, etc., 4 is on the gate electrode 2 An amorphous silicon layer (hereinafter referred to as an ia-Si layer), which is an intrinsic semiconductor layer that is provided via a gate insulating film 3 and has a central portion serving as a channel, 5 is a source on the ia-Si layer 4 / N + amorphous silicon layer (hereinafter referred to as na-Si layer) provided in the drain contact region and containing phosphorus which is an n-type impurity, 6 and 7 are ia-Si layer 4 and na-Si A source electrode line and a drain electrode that form a semiconductor element together with the layer 5, 8 is a pixel electrode made of a transparent conductive film such as ITO, and 9 is a storage capacitor electrode connected to the gate electrode line 2.
[0003]
A conventional method for manufacturing an inverted staggered TFT will be described with reference to FIG. First, a metal film such as Cr having a low resistance and a high melting point is formed on the glass substrate 1 by sputtering or the like, and pattern formation is performed by photolithography and etching to form the gate electrode 2 (FIG. 7A). ). Next, the ia-Si layer 4 serving as a channel and the na-Si layer 5 serving as a source / drain contact region are formed by a plasma CVD (Chemical Vapor Deposition) method through a gate insulating film 3 made of a SiN X film. Then, the ia-Si layer 4 and the na-Si layer 5 are patterned in an island shape (FIG. 7C). Next, a metal film mainly composed of Cr, Al, or the like is formed by sputtering or the like, pattern formation is performed, source electrode line 6 and drain electrode 7 are formed, and these are used as masks to remove unnecessary n on the channel. The -a-Si layer 5 is removed by dry etching or the like to form an inverted staggered TFT (FIG. 7 (d)).
[0004]
[Problems to be solved by the invention]
In a liquid crystal display device, the charge accumulated between the electrodes sandwiching the liquid crystal is controlled by the TFT, the orientation of the liquid crystal is changed by the electric field between the electrodes, and the transmission of the backlight (back light) under the glass substrate is controlled. Display the screen. Therefore, the necessary charge must be held for a certain time. If the charge fluctuates during this holding period, the display characteristics are affected. In order to suppress the charge fluctuation during the holding period to the minimum, the off current of the TFT, that is, the drain current at Vg in the Id-Vg characteristic must be reduced. In an TFT, an intrinsic amorphous silicon layer (ia-Si layer 4) that is an intrinsic semiconductor layer is used, and since the intrinsic carrier density is small, the off-current is small. However, in the structure of the conventional inverted stagger type TFT, since the profile of phosphorus, which is an impurity at the interface between the na-Si layer 5 / ia-Si layer 4 junction, is steep, the drain electrode 7 side, in particular, The electric field generated on the drain edge side becomes very large. The electric field strength is 1E6 V / cm, which becomes an avalanche breakdown region. For this reason, when a deep negative gate bias is applied, a large off current flows. In order to reduce the off-current due to this mechanism, the relaxation of the electric field is effective, and the reduction of the off-current is an important issue for obtaining stable and good display characteristics.
[0005]
The present invention has been made to solve the above-described problems, and suppresses electric field concentration at the na-Si-layer / ia-Si-layer junction of a channel-etched thin film transistor, thereby reducing off current. by the this reducing, aims to improve the contrast ratio and image stability, and to obtain a high display quality liquid crystal display device.
[0006]
[Means for Solving the Problems]
A thin film transistor according to the present invention includes a transparent insulating gate electrode formed on a substrate, and a true semiconductor layer provided via a gate insulating film on the gate electrode, the source / drain contacts on the intrinsic semiconductor layer A semiconductor layer including an n-type impurity provided in a region; a source electrode and a drain electrode that form a semiconductor element together with the intrinsic semiconductor layer and the semiconductor layer including the impurity; and the intrinsic semiconductor layer and the impurity positioned on the source electrode side There is a channel in the intrinsic semiconductor layer between the source-side junction edge between the semiconductor layer including and the drain-side junction edge between the intrinsic semiconductor layer located on the drain electrode side and the semiconductor layer containing impurities. a thin film transistor channel etch type, an edge portion of the channel side of the source electrode and the drain electrode, the source side junction edge portion and Than rain-side joint edge portion projecting towards the inside of the channel, and forming a visor which projects at intervals on the channel.
In addition, a gate electrode formed on the transparent insulating substrate, an intrinsic semiconductor layer provided on the gate electrode via a gate insulating film, and an n provided in a source / drain contact region on the intrinsic semiconductor layer A semiconductor layer including a semiconductor impurity and a source electrode and a drain electrode that form a semiconductor element together with the intrinsic semiconductor layer and the semiconductor layer including the impurity, and between the intrinsic semiconductor layer located on the source electrode side and the semiconductor layer including the impurity A channel etch type thin film transistor in which a channel exists in the intrinsic semiconductor layer between the source-side junction edge of the semiconductor layer and the drain-side junction edge between the intrinsic semiconductor layer located on the drain electrode side and the semiconductor layer containing impurities. there, the source electrode, the edge portions of the channel side of the semiconductor layer including a drain electrode and an impurity, the source side junction edge portion and drain Of the side joint edge portion projecting towards the inside of the channel, and forming a visor which projects at intervals on the channel.
Furthermore, a liquid crystal display device according to the present invention sandwiches a liquid crystal between a TFT array substrate having a switching element including any of the above thin film transistors and a display element controlled via the switching element, and the TFT array substrate. A counter electrode substrate and a switching element drive circuit are provided.
[0007]
The TFT array substrate manufacturing method according to the present invention includes a source-side junction edge between an intrinsic semiconductor layer located on the source electrode side and a semiconductor layer containing impurities, an intrinsic semiconductor layer located on the drain electrode side, and A method of manufacturing a TFT array substrate having a channel etch type thin film transistor in which a channel exists in an intrinsic semiconductor layer between a drain side junction edge between a semiconductor layer containing impurities, and on a transparent insulating substrate a metal thin film is deposited, forming a gate electrode line by patterning, the semiconductor layer including the n-type impurity that is true semiconductor layer and the source / drain contact region via a gate insulating film on the gate electrode lines Continuous film formation and patterning into islands, transparent conductive film is formed by sputtering, etc., and pixel electrodes are formed by pattern formation That step and, Al, and a metal thin film by sputtering or the like such as Cr, forming a source electrode and a drain electrode by anisotropic etching, isotropic semiconductor layer containing unwanted impurities on the channel A step of removing by etching, the channel-side edge portions of the source electrode and the drain electrode are protruded toward the inside of the channel from the source-side junction edge portion and the drain-side junction edge portion, and are spaced on the channel. It forms a protruding ridge.
[0008]
Also, a source side junction edge between the intrinsic semiconductor layer located on the source electrode side and the semiconductor layer containing impurities, and a drain side junction between the intrinsic semiconductor layer located on the drain electrode side and the semiconductor layer containing impurities A method of manufacturing a TFT array substrate having a channel etch type thin film transistor in which a channel exists in an intrinsic semiconductor layer between an edge portion and forming a metal thin film on a transparent insulating substrate, and forming a gate electrode by pattern formation A step of forming a line, and a step of continuously forming an intrinsic semiconductor layer and a semiconductor layer including an n-type impurity serving as a source / drain contact region on the gate electrode line through a gate insulating film, and patterning the semiconductor layer And forming a transparent conductive film by sputtering or the like, forming a pixel electrode by pattern formation, and sputtering a metal thin film such as Al or Cr. Deposited by ring method or the like, and forming a source electrode and a drain electrode by patterning, and the semiconductor layer containing unwanted impurities on the channel, the step of etching a portion of the lower portion of the intrinsic semiconductor layer at different rates The channel-side edge portions of the source and drain electrodes are protruded toward the inside of the channel from the source-side junction edge portion and the drain-side junction edge portion to form a ridge that protrudes on the channel at an interval. To do.
[0009]
Also, a source side junction edge between the intrinsic semiconductor layer located on the source electrode side and the semiconductor layer containing impurities, and a drain side junction between the intrinsic semiconductor layer located on the drain electrode side and the semiconductor layer containing impurities A method of manufacturing a TFT array substrate having a channel etch type thin film transistor in which a channel exists in an intrinsic semiconductor layer between an edge portion and forming a metal thin film on a transparent insulating substrate, and forming a gate electrode by pattern formation A step of forming a line, and a step of continuously forming an intrinsic semiconductor layer and a semiconductor layer including an n-type impurity serving as a source / drain contact region on the gate electrode line through a gate insulating film, and patterning the semiconductor layer And forming a transparent conductive film by sputtering or the like, forming a pixel electrode by pattern formation, and sputtering a metal thin film such as Al or Cr. Deposited by ring method or the like, to form a source electrode and a drain electrode by anisotropic etching, and further, removing by anisotropic etching the semiconductor layer containing the unwanted impurities on the channel, the channel portion intrinsic semiconductor A step of removing a part of the layer by isotropic etching , and the channel-side edge portion of the semiconductor layer including the source electrode, the drain electrode, and the impurity is made to be closer to the channel than the source-side junction edge portion and the drain-side junction edge portion. Projecting inwardly, a ridge projecting at an interval on the channel is formed.
[0010]
Furthermore, the source side junction edge between the intrinsic semiconductor layer located on the source electrode side and the semiconductor layer containing impurities, and the drain side junction between the intrinsic semiconductor layer located on the drain electrode side and the semiconductor layer containing impurities A method of manufacturing a TFT array substrate having a channel etch type thin film transistor in which a channel exists in an intrinsic semiconductor layer between an edge portion and forming a metal thin film on a transparent insulating substrate, and forming a gate electrode by pattern formation A step of forming a line, and a step of continuously forming an intrinsic semiconductor layer and a semiconductor layer including an n-type impurity serving as a source / drain contact region on the gate electrode line through a gate insulating film, and patterning the semiconductor layer And forming a transparent conductive film by sputtering or the like, forming a pixel electrode by pattern formation, and sputtering a metal thin film such as Al or Cr. Deposited by a ring method and the like, and forming a source electrode and a drain electrode by dry etching, comprising the step of removing by wet etching the semiconductor layer containing the unwanted impurities on the channel, the source electrode, the drain electrode and the impurity The edge part on the channel side of the semiconductor layer is protruded toward the inside of the channel from the source side junction edge part and the drain side junction edge part, and a ridge projecting at an interval on the channel is formed.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
Hereinafter, embodiments of the present invention will be described with reference to the drawings. 1A is a plan view showing the structure of one pixel of an active matrix liquid crystal display device according to Embodiment 1 of the present invention, and FIG. 1B is cut along AB in FIG. 1A. It is sectional drawing which shows the structure of the reverse stagger type | mold TFT at the time of doing. In the figure, 1 is a glass substrate which is a transparent insulating substrate, 2 is a gate electrode line formed on the glass substrate 1, 3 is a gate insulating film made of a silicon nitride (SiN x ) film, etc., 4 is on the gate electrode 2 The ia-Si layer 5, which is an intrinsic semiconductor layer having a central portion serving as a channel, is provided in the source / drain contact region on the ia-Si layer 4. n-a-Si layers 6 and 7 containing phosphorus, which is an n-type impurity, are a source electrode line and a drain electrode 8 that form semiconductor elements together with the ia-Si layer 4 and the na-Si layer 5; Denotes a pixel electrode made of a transparent conductive film such as ITO, and 9 denotes a storage capacitor electrode connected to the gate electrode line 2. In the present embodiment, the junction edge portion (source side junction edge portion) between the ia-Si layer 4 and the na-Si layer 5 located on the source electrode 6 side and the drain electrode 7 side are located. A channel etch type in which a channel exists in the ia-Si layer 4 between the junction edge portion (drain side junction edge portion) between the ia-Si layer 4 and the na-Si layer 5 In the thin film transistor, the channel-side edge portions of the source electrode 6 and the drain electrode 7 protrude toward the inner side of the channel from the source-side junction edge portion and the drain-side junction edge portion , and protrude above the channel with a gap. Is formed.
[0012]
A method for manufacturing a TFT array substrate employing an inverted staggered TFT according to this embodiment will be described with reference to FIG. First, a metal film such as Cr having a low resistance and a high melting point is formed on the glass substrate 1 by a sputtering method or the like, and the gate electrode line 2 is formed by photolithography and pattern formation by etching. Next, the ia-Si layer 4 serving as a channel and the na-Si layer 5 serving as a source / drain contact region are formed by a plasma CVD (Chemical Vapor Deposition) method through a gate insulating film 3 made of a SiN X film. To form a continuous film. At this time, the gate insulating film 3 has a thickness of 400 nm, and the ia-Si layer 4 has a thickness of about 150 nm. Next, the ia-Si layer 4 and the na-Si layer 5 are patterned in an island shape to form a pixel electrode (not shown) made of a transparent conductive film. Subsequently, a metal film made of Al / Cr is formed by sputtering or the like (FIG. 2 (a)), and source electrode line 6 and drain electrode 7 are formed by anisotropic etching (FIG. 2 (b)). As a mask, unnecessary na-Si layer 5 on the channel is removed by isotropic etching (back channel etching), and then a protective film (not shown) is formed. Through the above process, the inverted staggered TFT having the ridge structure in which the channel-side edge portions of the source electrode 6 and the drain electrode 7 protrude toward the inside of the channel from the source-side junction edge portion and the drain-side junction edge portion is obtained. It is formed (FIG. 2 (c)).
[0013]
According to the present embodiment, the channel-side edge portions of the source electrode 6 and the drain electrode 7 are protruded toward the inside of the channel from the source-side junction edge portion and the drain-side junction edge portion , and a gap is formed on the channel. By forming a protruding ridge in the above, the electric field concentration is moved from the drain side edge portion, and the tunnel effect due to the electric field concentration to the ia-Si layer 4 / na-Si layer 5 junction is suppressed, The off current can be reduced. As a result, the storage capacitor electrode can be reduced in size and a high aperture ratio can be achieved. Further, the liquid crystal is provided between the TFT array substrate having the switching element including the TFT according to the present embodiment and the display element controlled through the switching element and the counter electrode substrate, and provided with a switching element drive circuit. In the display device, the on-current / off-current ratio is improved by reducing the off-current, and the contrast ratio and the image stability are improved.
[0014]
Embodiment 2. FIG.
FIG. 3 is a cross-sectional view showing the structure of an inverted staggered TFT according to the second embodiment of the present invention. In the first embodiment, anisotropic etching is performed for the formation of the source electrode 6 and the drain electrode 7 and isotropic etching is performed for the back channel etching, whereby the edge portions on the channel side of the source electrode 6 and the drain electrode 7 are obtained . A ridge that protrudes toward the inner side of the channel from the source-side junction edge and the drain-side junction edge is formed on the channel at an interval . In the present embodiment, after the source electrode 6 and the drain electrode 7 are formed, the unnecessary na-Si layer 5 on the channel and a part of the lower ia-Si layer 4 are etched at different rates. Thus, a ridge structure as shown in FIG. 3 is formed. With such a saddle structure, concentration of an electric field at the ia-Si layer 4 / na-Si layer 5 junction can be suppressed, and off-current can be reduced. The same effect can be obtained.
[0015]
Embodiment 3 FIG.
FIG. 4 is a cross-sectional view showing the structure of an inverted staggered TFT according to the third embodiment of the present invention. In the first embodiment, anisotropic etching is performed for the formation of the source electrode 6 and the drain electrode 7 and isotropic etching is performed for the back channel etching, whereby the edge portions on the channel side of the source electrode 6 and the drain electrode 7 are obtained . A ridge that protrudes toward the inner side of the channel from the source-side junction edge and the drain-side junction edge is formed on the channel at an interval . In this embodiment, a metal thin film such as Al / Cr is formed by sputtering or the like, the source electrode line 6 and the drain electrode 7 are formed by anisotropic etching, and unnecessary na-a- on the channel is formed. After removing the Si layer 5 by anisotropic etching, a part of the ia-Si layer 4 in the channel portion is removed by isotropic etching, so that a source electrode 6 and a drain electrode are formed as shown in FIG. 7 and the channel-side edge portion of the na-Si layer 5 are protruded toward the inner side of the channel from the source-side junction edge portion and the drain-side junction edge portion, and a ridge protruding at an interval on the channel is provided. To form. With such a saddle structure, concentration of an electric field at the ia-Si layer 4 / na-Si layer 5 junction can be suppressed, and off-current can be reduced. 2 is obtained.
[0016]
Embodiment 4 FIG.
FIG. 5 is a cross-sectional view showing the structure of an inverted staggered TFT according to the fourth embodiment of the present invention. In the first to third embodiments, ridges were formed on the channel by changing the etching method and speed. In the present embodiment, the source electrode 6 and the drain electrode 7 are formed by dry etching, and the unnecessary na-Si layer 5 on the channel is removed by wet etching, whereby the ia-Si layer 4 and n by utilizing the fact that undercut occurs at the interface of -a-Si layer 5, as shown in FIG. 5, the source electrode 6, the edge portion of the channel side of the drain electrode 7 and n-a-Si layer 5, the source It protrudes toward the inside of the channel from the side junction edge portion and the drain side junction edge portion, and a ridge projecting at an interval on the channel is formed. According to the present embodiment, the concentration of the electric field at the ia-Si layer 4 / na-Si layer 5 junction can be suppressed, and the off-current can be reduced. The same effect can be obtained.
[0017]
【The invention's effect】
As described above, according to the present invention, the source-side junction edge portion between the intrinsic semiconductor layer located on the source electrode side and the semiconductor layer containing impurities, the intrinsic semiconductor layer located on the drain electrode side, and the impurities are contained. In a channel etch type thin film transistor in which a channel exists in an intrinsic semiconductor layer between a semiconductor layer and a drain side junction edge, the channel side edge of the source electrode and the drain electrode is connected to the source side junction edge and drain Since the ridges projecting toward the inner side of the channel from the side junction edge portion and projecting at an interval on the channel are formed, electric field concentration at the junction between the intrinsic semiconductor layer and the semiconductor layer containing n-type impurities is caused The tunnel effect is suppressed and off-current can be reduced. As a result, the on-current / off-current ratio is improved, the contrast ratio and the image stability are improved, and a liquid crystal display device with high display quality can be obtained.
[Brief description of the drawings]
FIGS. 1A and 1B are a plan view showing the structure of one pixel of an active matrix liquid crystal display device according to Embodiment 1 of the present invention and a cross-sectional view showing the structure of an inverted staggered TFT. FIGS.
FIG. 2 is a diagram showing a manufacturing method of an inverted staggered TFT according to the first embodiment of the present invention.
FIG. 3 is a cross-sectional view showing the structure of an inverted staggered TFT according to a second embodiment of the present invention.
FIG. 4 is a cross-sectional view showing the structure of an inverted staggered TFT according to a third embodiment of the present invention.
FIG. 5 is a cross-sectional view showing the structure of an inverted staggered TFT according to a fourth embodiment of the present invention.
FIG. 6 is a plan view showing the structure of one pixel of a conventional active matrix liquid crystal display device and a cross-sectional view showing the structure of an inverted staggered TFT.
FIG. 7 is a diagram showing a conventional method for manufacturing an inverted stagger type TFT.
[Explanation of symbols]
1 glass substrate, 2 gate electrode line, 3 gate insulating film,
4 ia-Si layer, 5 na-Si layer, 6 source electrode line,
7 drain electrode, 8 pixel electrode, 9 storage capacitor electrode.

Claims (7)

透明絶縁性基板上に形成されたゲート電極、
上記ゲート電極上にゲート絶縁膜を介して設けられた真性半導体層と、この真性半導体層上のソース／ドレイン接点領域に設けられたｎ型の不純物を含む半導体層、
上記真性半導体層および上記不純物を含む半導体層と共に半導体素子を形成するソース電極およびドレイン電極を備え、
上記ソース電極側に位置する上記真性半導体層と上記不純物を含む半導体層との間のソース側接合エッジ部と、上記ドレイン電極側に位置する上記真性半導体層と上記不純物を含む半導体層との間のドレイン側接合エッジ部との間の上記真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタであって、
上記ソース電極および上記ドレイン電極の上記チャネル側のエッジ部を、上記ソース側接合エッジ部および上記ドレイン側接合エッジ部よりも上記チャネルの内側に向かって突出させ、上記チャネル上に間隔をおいて突出する庇を形成したことを特徴とする薄膜トランジスタ。A gate electrode formed on a transparent insulating substrate;
Semiconductor layer including a gate insulating film true semiconductor layer provided over the n-type impurity provided on the source / drain contact region on the intrinsic semiconductor layer on the gate electrode,
A source electrode and a drain electrode that form a semiconductor element together with the intrinsic semiconductor layer and the semiconductor layer containing the impurity,
A source-side junction edge between the intrinsic semiconductor layer located on the source electrode side and the semiconductor layer containing impurities, and between the intrinsic semiconductor layer located on the drain electrode side and the semiconductor layer containing impurities A channel etch type thin film transistor in which a channel is present in the intrinsic semiconductor layer between the drain side junction edge of
The edge portions of the channel side of the source electrode and the drain electrode, the source side junction edge portion and than the drain side junction edge portion protrudes toward the inside of the channel, at intervals on said channel projecting A thin film transistor characterized in that a ridge is formed. 透明絶縁性基板上に形成されたゲート電極、
上記ゲート電極上にゲート絶縁膜を介して設けられた真性半導体層と、この真性半導体層上のソース／ドレイン接点領域に設けられたｎ型の不純物を含む半導体層、
上記真性半導体層および上記不純物を含む半導体層と共に半導体素子を形成するソース電極およびドレイン電極を備え、
上記ソース電極側に位置する上記真性半導体層と上記不純物を含む半導体層との間のソース側接合エッジ部と、上記ドレイン電極側に位置する上記真性半導体層と上記不純物を含む半導体層との間のドレイン側接合エッジ部との間の上記真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタであって、
上記ソース電極、上記ドレイン電極および上記不純物を含む半導体層の上記チャネル側のエッジ部を、上記ソース側接合エッジ部および上記ドレイン側接合エッジ部よりも上記チャネルの内側に向かって突出させ、上記チャネル上に間隔をおいて突出する庇を形成したことを特徴とする薄膜トランジスタ。A gate electrode formed on a transparent insulating substrate;
An intrinsic semiconductor layer provided on the gate electrode through a gate insulating film, and a semiconductor layer containing an n-type impurity provided in a source / drain contact region on the intrinsic semiconductor layer;
A source electrode and a drain electrode that form a semiconductor element together with the intrinsic semiconductor layer and the semiconductor layer containing the impurity,
A source-side junction edge between the intrinsic semiconductor layer located on the source electrode side and the semiconductor layer containing impurities, and between the intrinsic semiconductor layer located on the drain electrode side and the semiconductor layer containing impurities A channel etch type thin film transistor in which a channel is present in the intrinsic semiconductor layer between the drain side junction edge of
The source electrode, the edge portions of the channel side of the semiconductor layer including the drain electrode and the impurity, projecting towards the inside of the channel than the source side junction edge portion and the drain side junction edge portion, said channel A thin film transistor characterized in that a ridge protruding on the top is formed. 請求項１または請求項２に記載の薄膜トランジスタを含むスイッチング素子およびこのスイッチング素子を経てそれぞれ制御される表示素子を有するＴＦＴアレイ基板と、上記ＴＦＴアレイ基板との間に液晶を挟持する対向電極基板と、上記スイッチング素子の駆動回路を備えたことを特徴とする液晶表示装置。  A TFT array substrate having a switching element including the thin film transistor according to claim 1 or 2 and a display element controlled via the switching element, and a counter electrode substrate sandwiching liquid crystal between the TFT array substrate, A liquid crystal display device comprising a driving circuit for the switching element. ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する上記真性半導体層と上記不純物を含む半導体層との間のドレイン側接合エッジ部との間の上記真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタを備えたＴＦＴアレイ基板の製造方法であって、
透明絶縁性基板上に金属薄膜を成膜し、パターン形成によりゲート電極線を形成する工程、
上記ゲート電極線上にゲート絶縁膜を介して上記真性半導体層およびソース／ドレイン接点領域となるｎ型の上記不純物を含む半導体層を連続して成膜し、アイランド状にパターニングする工程、
透明導電膜をスパッタリング法等で成膜し、パターン形成により画素電極を形成する工程、
Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、異方性エッチングにより上記ソース電極および上記ドレイン電極を形成する工程、
上記チャネル上の不要な上記不純物を含む半導体層を等方性エッチングにより除去する工程を含み、上記ソース電極および上記ドレイン電極の上記チャネル側のエッジ部を、上 記ソース側接合エッジ部および上記ドレイン側接合エッジ部よりも上記チャネルの内側に向かって突出させ、上記チャネル上に間隔をおいて突出する庇を形成することを特徴とするＴＦＴアレイ基板の製造方法。 A source side junction edge between the intrinsic semiconductor layer located on the source electrode side and the semiconductor layer containing impurities, and a drain side junction between the intrinsic semiconductor layer located on the drain electrode side and the semiconductor layer containing impurities A manufacturing method of a TFT array substrate including a channel etch type thin film transistor in which a channel exists in the intrinsic semiconductor layer between the edge portions ,
Forming a metal thin film on a transparent insulating substrate and forming a gate electrode line by pattern formation;
Step through the gate insulating film on the gate electrode line is formed by continuously semiconductor layers including an n-type of the impurity which becomes the true semiconductor layer and the source / drain contact region is patterned into an island shape,
Forming a transparent conductive film by sputtering or the like and forming a pixel electrode by pattern formation;
Forming a metal thin film such as Al or Cr by sputtering or the like, and forming the source electrode and the drain electrode by anisotropic etching;
Comprising the step of removing by isotropic etching the semiconductor layer containing the unwanted above impurities on the channel, the edges of the channel side of the source electrode and the drain electrode, the upper Symbol source side junction edge portion and the drain A method of manufacturing a TFT array substrate, characterized by projecting inwardly from the side junction edge portion toward the inside of the channel, and forming ridges projecting at an interval on the channel. ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する上記真性半導体層と上記不純物を含む半導体層との間のドレイン側接合エッジ部との間の上記真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタを備えたＴＦＴアレイ基板の製造方法であって、
透明絶縁性基板上に金属薄膜を成膜し、パターン形成によりゲート電極線を形成する工程、
上記ゲート電極線上にゲート絶縁膜を介して上記真性半導体層およびソース／ドレイン接点領域となるｎ型の上記不純物を含む半導体層を連続して成膜し、アイランド状にパターニングする工程、
透明導電膜をスパッタリング法等で成膜し、パターン形成により画素電極を形成する工程、
Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、パターン形成により上記ソース電極および上記ドレイン電極を形成する工程、
上記チャネル上の不要な上記不純物を含む半導体層と、その下部の上記真性半導体層の一部を異なる速度でエッチングする工程を含み、上記ソース電極および上記ドレイン電極の上記チャネル側のエッジ部を、上記ソース側接合エッジ部および上記ドレイン側接合エッジ部よりも上記チャネルの内側に向かって突出させ、上記チャネル上に間隔をおいて突出する庇を形成することを特徴とするＴＦＴアレイ基板の製造方法。 A source side junction edge between the intrinsic semiconductor layer located on the source electrode side and the semiconductor layer containing impurities, and a drain side junction between the intrinsic semiconductor layer located on the drain electrode side and the semiconductor layer containing impurities A manufacturing method of a TFT array substrate including a channel etch type thin film transistor in which a channel exists in the intrinsic semiconductor layer between the edge portions ,
Forming a metal thin film on a transparent insulating substrate and forming a gate electrode line by pattern formation;
Step through the gate insulating film on the gate electrode line is formed by continuously semiconductor layers including an n-type of the impurity serving as the intrinsic semiconductor layer and the source / drain contact region is patterned into an island shape,
Forming a transparent conductive film by sputtering or the like and forming a pixel electrode by pattern formation;
Al, and a metal thin film such as Cr by sputtering or the like, the step of forming the source electrode and the drain electrode by patterning,
A semiconductor layer containing unwanted above impurities on the channel includes the step of etching a part of the intrinsic semiconductor layer thereunder at different speeds, the edge portions of the channel side of the source electrode and the drain electrode, A method of manufacturing a TFT array substrate, characterized by forming ridges projecting toward the inside of the channel from the source side junction edge and the drain side junction edge, and projecting at an interval on the channel . ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する上記真性半導体層と上記不純物を含む半導体層との間のドレイン側接合エッジ部との間の上記真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタを備えたＴＦＴアレイ基板の製造方法であって、
透明絶縁性基板上に金属薄膜を成膜し、パターン形成によりゲート電極線を形成する工程、
上記ゲート電極線上にゲート絶縁膜を介して上記真性半導体層およびソース／ドレイン接点領域となるｎ型の上記不純物を含む半導体層を連続して成膜し、アイランド状にパターニングする工程、
透明導電膜をスパッタリング法等で成膜し、パターン形成により画素電極を形成する工程、
Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、異方性エッチングにより上記ソース電極および上記ドレイン電極を形成し、さらに、上記チャネル上の不要な上記不純物を含む半導体層を異方性エッチングにより除去する工程、
上記チャネル部の上記真性半導体層の一部を等方性エッチングにより除去する工程を含み、上記ソース電極、上記ドレイン電極および上記不純物を含む半導体層の上記チャネル側のエッジ部を、上記ソース側接合エッジ部および上記ドレイン側接合エッジ部よりも上記チャネルの内側に向かって突出させ、上記チャネル上に間隔をおいて突出する庇を形成することを特徴とするＴＦＴアレイ基板の製造方法。 A source side junction edge between the intrinsic semiconductor layer located on the source electrode side and the semiconductor layer containing impurities, and a drain side junction between the intrinsic semiconductor layer located on the drain electrode side and the semiconductor layer containing impurities A manufacturing method of a TFT array substrate including a channel etch type thin film transistor in which a channel exists in the intrinsic semiconductor layer between the edge portions ,
Forming a metal thin film on a transparent insulating substrate and forming a gate electrode line by pattern formation;
Step through the gate insulating film on the gate electrode line is formed by continuously semiconductor layers including an n-type of the impurity serving as the intrinsic semiconductor layer and the source / drain contact region is patterned into an island shape,
Forming a transparent conductive film by sputtering or the like and forming a pixel electrode by pattern formation;
Al, and a metal thin film by sputtering or the like such as Cr, by anisotropic etching to form the source electrode and the drain electrode, and further, anisotropic semiconductor layer containing unwanted above impurities on the channel Removing by etching,
Comprising the step of removing by isotropic etching a part of the intrinsic semiconductor layer of the channel portion, the source electrode, the edge portions of the channel side of the semiconductor layer including the drain electrode and the impurities, the source-side junction A method of manufacturing a TFT array substrate, comprising: projecting toward an inner side of the channel from an edge portion and the drain side junction edge portion, and forming a ridge projecting at an interval on the channel. ソース電極側に位置する真性半導体層と不純物を含む半導体層との間のソース側接合エッジ部と、ドレイン電極側に位置する上記真性半導体層と上記不純物を含む半導体層との間のドレイン側接合エッジ部との間の上記真性半導体層にチャネルが存在するチャネルエッチ型の薄膜トランジスタを備えたＴＦＴアレイ基板の製造方法であって、
透明絶縁性基板上に金属薄膜を成膜し、パターン形成によりゲート電極線を形成する工程、
上記ゲート電極線上にゲート絶縁膜を介して上記真性半導体層およびソース／ドレイン接点領域となるｎ型の上記不純物を含む半導体層を連続して成膜し、アイランド状にパターニングする工程、
透明導電膜をスパッタリング法等で成膜し、パターン形成により画素電極を形成する工程、
Ａｌ、Ｃｒ等の金属薄膜をスパッタリング法等で成膜し、ドライエッチングにより上記ソース電極および上記ドレイン電極を形成する工程、
上記チャネル上の不要な上記不純物を含む半導体層をウエットエッチングにより除去する工程を含み、上記ソース電極、上記ドレイン電極および上記不純物を含む半導体層の上記チャネル側のエッジ部を、上記ソース側接合エッジ部および上記ドレイン側接合エッジ部よりも上記チャネルの内側に向かって突出させ、上記チャネル上に間隔をおいて突出する庇を形成することを特徴とするＴＦＴアレイ基板の製造方法。 A source side junction edge between the intrinsic semiconductor layer located on the source electrode side and the semiconductor layer containing impurities, and a drain side junction between the intrinsic semiconductor layer located on the drain electrode side and the semiconductor layer containing impurities A manufacturing method of a TFT array substrate including a channel etch type thin film transistor in which a channel exists in the intrinsic semiconductor layer between the edge portions ,
Forming a metal thin film on a transparent insulating substrate and forming a gate electrode line by pattern formation;
Step through the gate insulating film on the gate electrode line is formed by continuously semiconductor layers including an n-type of the impurity serving as the intrinsic semiconductor layer and the source / drain contact region is patterned into an island shape,
Forming a transparent conductive film by sputtering or the like and forming a pixel electrode by pattern formation;
Al, and a metal thin film such as Cr by sputtering or the like, the step of forming the source electrode and the drain electrode by dry etching,
Comprising the step of removing by wet etching the semiconductor layer containing the unwanted above impurities on the channel, the source electrode, the edge portions of the channel side of the semiconductor layer including the drain electrode and the impurities, the source-side connecting edge A TFT array substrate manufacturing method comprising: forming a ridge that protrudes toward the inside of the channel from the portion and the drain side junction edge portion , and protrudes at an interval on the channel.
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