JPH06204247A - Manufacture of thin film transistor - Google Patents

Abstract

PURPOSE:To provide a method of manufacturing a TFT, which is capable of making sufficiently small the resistances of the source and drain electrodes, in the manufacture of the TFT for LCD using a self alignment capable of decreasing the stray capacity due to overlap of a gate electrode with the source or drain electrode. CONSTITUTION:A gate electrode 12 is formed on the surface of a substrate 11 and an SiNx layer 21 which is a first insulating layer, an a-Si layer 22 which is a first semiconductor layer, and moreover, an SiNx layer, which is a second insulating layer, are formed in order on the substrate 12. Then, a resist is applied on the surface of the second insulating layer, the resist is sensitized from the rear of the substrate using the electrode 12 as a mask and an unnecessary part of the resist is etched away to form a mask consisting of the resist on the electrode 12. The second insulating film is etched from over this mask and is left on the electrode 12 to form as a mask layer 31 and an n<+> a-Si layer 41, which is a second semiconductor layer having a carrier concentration higher than that of the layer 22, and a W layer 42, which is a metal layer, are selectively grown on the layer 22 excepting the upper part of the layer 31 formed of the second insulating layer and are made to align with the gate electrode.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor.

【０００２】[0002]

【従来の技術】近年、非晶質シリコン（ａ−Ｓｉ）膜を
用いた薄膜トランジスタ（ＴＦＴ）をスイッチング素子
として構成されたアクティブマトリックス型液晶表示装
置（ＬＣＤ）が注目されている。安価なガラス基板を用
いて低温成膜ができるａ−Ｓｉ膜を用いてＴＦＴアレイ
を構成することにより、大面積、高精細、高画質かつ安
価なパネルディスプレイ（フラット型テレビジョン）が
実現できる可能性があるからである。2. Description of the Related Art In recent years, an active matrix type liquid crystal display (LCD) having a thin film transistor (TFT) using an amorphous silicon (a-Si) film as a switching element has been attracting attention. By forming a TFT array using an a-Si film that can be formed at low temperature using an inexpensive glass substrate, it is possible to realize a large-area, high-definition, high-quality and inexpensive panel display (flat type television). Because there is a nature.

【０００３】この種のディスプレイは、ＴＦＴにより駆
動されるため、ＴＦＴのスイッチング能力が表示特性に
大きく影響する。スイッチング能力を向上させるために
は一つにはゲート電極とソースまたはドレイン電極の重
なりによる寄生容量を減らすことが重要である。従来、
この種の問題解決のために、ゲートとソース、ドレイン
電極を自己整合（セルフアライン）させたトランジスタ
が提案されている。図２１〜図２４において従来のＴＦ
Ｔの製造工程を示す。Since this type of display is driven by the TFT, the switching ability of the TFT has a great influence on the display characteristics. In order to improve the switching ability, it is important to reduce the parasitic capacitance due to the overlap of the gate electrode and the source or drain electrode. Conventionally,
To solve this kind of problem, a transistor in which the gate, source and drain electrodes are self-aligned has been proposed. 21 to 24, the conventional TF
The manufacturing process of T is shown.

【０００４】まず図２１において、ガラス基板２１１表
面上にゲート電極２１２を形成する。次に絶縁層である
ＳｉＮ_x 層２１３、ａ−Ｓｉ（アモルファスシリコン）
層２１４、絶縁層であるＳｉＮ_x 層２１５を順次成長
し、その後レジスト層を塗布する。続いて基板裏面より
露光して、ゲートと同じパターンにレジスト層２１６を
形成する。First, in FIG. 21, a gate electrode 212 is formed on the surface of a glass substrate 211. Next, the SiN _x layer 213, which is an insulating layer, and a-Si (amorphous silicon)
A layer 214 and a SiN _x layer 215 which is an insulating layer are sequentially grown, and then a resist layer is applied. Then, the back surface of the substrate is exposed to light to form a resist layer 216 in the same pattern as the gate.

【０００５】次に図２２において、上記レジスト層２１
６をマスクとし上記絶縁層であるＳｉＮ_x 層２１５をエ
ッチングしチャネル絶縁層であるＳｉＮ_x 層２２２を形
成する。さらに、レジスト層２１６を除去した後、上面
（矢印の方向）よりイオン注入またはプラズマドープを
行いｎ⁺ ａ−Ｓｉ層２２１を形成する。Next, referring to FIG. 22, the resist layer 21 is formed.
The SiN _x layer 215 that is the insulating layer is etched using 6 as a mask to form the SiN _x layer 222 that is the channel insulating layer. Further, after removing the resist layer 216, ion implantation or plasma doping is performed from the upper surface (in the direction of the arrow) to n ^+. The a-Si layer 221 is formed.

【０００６】次に図２３において、チャネル絶縁層であ
るＳｉＮ_x 層２２２及びｎ⁺ ａ−Ｓｉ層２２１表面を覆
うようにＣｒ層２３２を成長させ熱拡散によってシリサ
イドであるＣｒＳｉ_x 層２３１を形成する。最後に図２
４において、上記Ｃｒ層２３２を従来のＰＥＰにより加
工して電極２４１を形成する。Next, referring to FIG. 23, a SiN _x layer 222, which is a channel insulating layer, and n ^+. A Cr layer 232 is grown so as to cover the surface of the a-Si layer 221, and a CrSi _x layer 231 that is a silicide is formed by thermal diffusion. Finally Figure 2
4, the Cr layer 232 is processed by the conventional PEP to form the electrode 241.

【０００７】この様なＴＦＴにおいては、ゲート電極２
１２をマスクとし裏面露光によってパターンニングする
ことによりゲート電極２１２及びソースまたはドレイン
電極（ｎ⁺ ａ−Ｓｉ層２２１及びＣｒＳｉ_x 層２３１）
の重なりによる寄生容量を減らすことが可能である。In such a TFT, the gate electrode 2
12 is used as a mask and patterned by backside exposure to form a gate electrode 212 and a source or drain electrode (n ⁺ a-Si layer 221 and CrSi _x layer 231)
It is possible to reduce the parasitic capacitance due to the overlapping of.

【０００８】しかしながら上記した従来のＴＦＴ製造方
法では、ソース／ドレイン部の配線の一部に比較的低温
での熱拡散によって形成したＣｒＳｉ_x ２３１を用いて
いるため低抵抗化に限界がありａｂ間（図２４）のシー
ト抵抗を十分に抑えることができない。図１９に上記の
製造方法によるＴＦＴのＣｒ原子の拡散の様子を示す。
縦軸はＣｒ原子の濃度、横軸は拡散方向の深さである。
ＬＣＤを製造するにおいて、耐熱性の低いガラス基板を
用いることとａ−Ｓｉの耐熱性が低いため、熱による温
度上昇には限界があり、シリサイド反応は表面のみに限
定される。従って図１９のようにＣｒ原子濃度は界面付
近で急激に低くなり、十分にＣｒ原子を拡散することは
できない。このため、このシ−ト抵抗がＴＦＴのオン時
のチャネルのシ−ト抵抗より十分に小さくない場合には
シリ−ズ抵抗となり、ＴＦＴのオン電流を制限してしま
う。従来のＴＦＴではａｂ間（図２４）の配線部のシー
ト抵抗（５×１０⁴ 〜１×１０⁶ Ω／スクエアー程度）
が高くなり移動度（モビリティー）が高くスイッチング
スピードの早いａ−ＳｉＴＦＴ、特にスイッチングスピ
ードの早いポリ−ＳｉＴＦＴではオン時のチャネルのシ
−ト抵抗が十分に低いため配線部のシ−ト抵抗が高いと
オン電流を制限するため十分に動作させることができな
い。However, in the above-mentioned conventional TFT manufacturing method, since CrSi _x 231 formed by thermal diffusion at a relatively low temperature is used for a part of the wiring of the source / drain portion, there is a limit in reducing the resistance, and there is a gap between ab and ab. The sheet resistance of FIG. 24 cannot be suppressed sufficiently. FIG. 19 shows how Cr atoms in a TFT are diffused by the above manufacturing method.
The vertical axis represents the Cr atom concentration, and the horizontal axis represents the depth in the diffusion direction.
In manufacturing an LCD, since a glass substrate having low heat resistance is used and the heat resistance of a-Si is low, there is a limit in temperature rise due to heat, and the silicide reaction is limited only to the surface. Therefore, as shown in FIG. 19, the Cr atom concentration rapidly decreases near the interface, and the Cr atoms cannot be sufficiently diffused. Therefore, when the sheet resistance is not sufficiently smaller than the channel sheet resistance when the TFT is turned on, it becomes a series resistance and limits the on-current of the TFT. In the conventional TFT, the sheet resistance (5 × 10 ⁴ ) of the wiring portion between ab (FIG. 24) is used. ~ 1 x 10 ⁶ Ω / square)
, The mobility of the a-Si TFT having a high switching speed and a high switching speed, particularly the poly-Si TFT having a high switching speed, has a high sheet resistance of the wiring portion because the sheet resistance of the channel at the time of ON is sufficiently low. And because it limits the on-current, it cannot be operated sufficiently.

【０００９】[0009]

【発明が解決しようとする課題】近年ＴＦＴのモビリテ
ィーがますます高くなり性能向上が図られていく中で、
上記したような従来の製造方法で得られるＴＦＴではａ
ｂ間（図２４）の抵抗率つまりソース及びドレイン電極
のシート抵抗率が高いのでソースドレイン間に十分な電
流を流すことができないという問題があった。[Problems to be solved by the invention] In recent years, as TFT mobility has become higher and performance is being improved,
In the TFT obtained by the conventional manufacturing method as described above, a
There is a problem that a sufficient current cannot flow between the source and the drain because the resistivity between b (FIG. 24), that is, the sheet resistivity of the source and drain electrodes is high.

【００１０】そこで、本発明は、ゲート電極とソースま
たはドレイン電極の重なりによる寄生容量を減らすこと
ができるセルフアラインによるＬＣＤ用ＴＦＴの製造方
法において上記欠点を除去しソース電極、ドレイン電極
の抵抗を十分に抑えることのできるＬＣＤ用ＴＦＴの製
造方法を提供することを目的とする。Therefore, the present invention eliminates the above-mentioned drawbacks in the method of manufacturing a TFT for LCD by self-alignment, which can reduce the parasitic capacitance due to the overlap of the gate electrode and the source or drain electrode, and sufficiently reduces the resistance of the source electrode and the drain electrode. It is an object of the present invention to provide a method for manufacturing a TFT for LCD that can be suppressed to a low level.

【００１１】[0011]

【課題を解決するための手段】上記目的を達成するため
に、本発明の薄膜トランジスタの製造方法は、表裏２つ
の主面を有する基板の表面に、ゲート電極を形成する工
程と、前記ゲート電極上に第１の絶縁層を形成する工程
と、この第１の絶縁層上に第１の半導体層を形成する工
程と、この第１の半導体層上に第２の絶縁層を形成する
工程と、前記第２の絶縁層表面にレジストを塗布し、前
記ゲート電極をマスクとして前記基板の裏面から光を照
射して前記レジストを感光させ、不要部分をエッチング
除去することにより前記ゲート電極上にレジストのマス
クを形成する工程と、このレジストのマスク上から前記
第２の絶縁層をエッチングすると共に前記ゲート電極上
に残置してマスク層とする工程と、前記第１の半導体層
上に前記半導体層よりも高いキャリア濃度の第２の半導
体層を介して、或いは介さずに金属層、或いはシリサイ
ド層の内の一つを前記第２の絶縁層から形成したマスク
層上以外に選択的に形成させゲート電極に整合させる工
程とを含むことを特徴とする。In order to achieve the above object, a method of manufacturing a thin film transistor according to the present invention comprises a step of forming a gate electrode on a surface of a substrate having two main surfaces, a top surface and a back surface. A step of forming a first insulating layer on the first insulating layer, a step of forming a first semiconductor layer on the first insulating layer, and a step of forming a second insulating layer on the first semiconductor layer, A resist is applied to the surface of the second insulating layer, the gate electrode is used as a mask to irradiate light from the back surface of the substrate to expose the resist, and unnecessary portions are removed by etching to remove the resist on the gate electrode. A step of forming a mask, a step of etching the second insulating layer from the mask of the resist and leaving the second insulating layer on the gate electrode to form a mask layer, and a step of forming the semiconductor layer on the first semiconductor layer. One of the metal layer and the silicide layer is selectively formed on the mask layer formed of the second insulating layer with or without the second semiconductor layer having a higher carrier concentration. Aligning with the gate electrode.

【００１２】[0012]

【作用】本発明においては、金属、或はシリサイドが絶
縁層上には成長せず、半導体層上に選択成長する性質を
利用し、予めゲート電極にセルフアラインしている半導
体層上に金属、或はシリサイド層を選択成長させること
によりドレイン及びソース電極である金属、或はシリサ
イドをゲート電極にセルフアラインさせる事ができる。
この時、金属のシート抵抗は十分に低い（例えばＷは１
〜１０Ω／スクエアー程度）のでモビリティーの大きい
ＴＦＴにおいても十分に動作させることができ、シリサ
イド層は図２０に示すように深さ方向に一様に分布する
のでシート抵抗率を十分に抑えることができ（５〜１×
１０³ Ω／スクエアー程度）モビリティーの大きいＴＦ
Ｔにおいても十分に動作させることができる。金属とし
て例えばＷの選択成長は、ＷＦ₆ とＨ₂ またはＷＦ₆ と
ＳｉＨ₄ 等を用いれば良い。In the present invention, by utilizing the property that metal or silicide does not grow on the insulating layer but selectively grows on the semiconductor layer, the metal on the semiconductor layer which is self-aligned with the gate electrode in advance, Alternatively, by selectively growing the silicide layer, the metal that is the drain and source electrodes or the silicide can be self-aligned with the gate electrode.
At this time, the sheet resistance of the metal is sufficiently low (for example, W is 1
Since it is about 10 Ω / square), it can be sufficiently operated even in a TFT having large mobility, and the silicide layer is uniformly distributed in the depth direction as shown in FIG. 20, so that the sheet resistivity can be sufficiently suppressed. (5-1 x
10 ³ Ω / square) TF with high mobility
Even at T, it can be sufficiently operated. For selective growth of W as a metal, for example, WF ₆ and H ₂ or WF ₆ and SiH ₄ may be used.

【００１３】また、本発明の変形例として、薄いシリサ
イドが光を通す性質を利用し、ゲート電極をマスクとし
て裏面より露光する事によってシリサイド層上にゲート
電極にセルフアラインしたレジスト層を形成する。その
後エッチングによりドレイン及びソース電極であるシリ
サイド層を形成しゲート電極にセルフアラインさせるこ
とも可能である。Further, as a modification of the present invention, by utilizing the light-transmitting property of thin silicide, a resist layer self-aligned with the gate electrode is formed on the silicide layer by exposing from the back surface using the gate electrode as a mask. After that, it is also possible to form a silicide layer which is the drain and source electrodes by etching and to self-align with the gate electrode.

【００１４】[0014]

【実施例】以下に本発明を実施例によって説明する。図
１〜図８において本発明の第１の実施例を説明する。EXAMPLES The present invention will be described below with reference to examples. A first embodiment of the present invention will be described with reference to FIGS.

【００１５】まず図１において、ガラス基板１１表面上
にＭｏ−Ｔａ合金３０００オングストローム（以下Ａと
記す。）をスパッタしエッチングによって形を整えゲー
ト電極１２を形成する。なおＬＣＤ用のＴＦＴを製造す
る場合にはアドレス線及びＣｓ線（図示せず。）も同時
に形成する事ができる。First, in FIG. 1, a gate electrode 12 is formed on the surface of a glass substrate 11 by sputtering a Mo-Ta alloy 3000 Å (hereinafter referred to as A) to form a gate electrode 12 by etching. When manufacturing a TFT for LCD, an address line and a Cs line (not shown) can be formed at the same time.

【００１６】次に図２において、ガラス基板１１及びゲ
ート電極１２上にプラズマＣＶＤ法により第１の絶縁層
であるＳｉＮ_x 層２１を３０００Ａ、第１の半導体層で
あるａ−Ｓｉ層２２を５００Ａ、第２の絶縁層であるＳ
ｉＮ_x 層２３を２０００Ａ、順次積層する。Next, referring to FIG. 2, the SiN _x layer 21 as the first insulating layer is 3000 A and the a-Si layer 22 as the first semiconductor layer is 500 A on the glass substrate 11 and the gate electrode 12 by the plasma CVD method. , The second insulating layer S
The iN _x layer 23 of 2000 A is sequentially laminated.

【００１７】次に図３において、全面にレジストを塗布
した後、ゲート電極１２をマスクとして裏面から露光す
る事によりゲート電極と自己整合したレジストパターン
（図示せず。）を形成し、さらに前記レジスト層をマス
クとし第２の絶縁層であるＳｉＮ_x ２３をエッチングし
てマスク層３１を形成する。Next, in FIG. 3, after applying a resist on the entire surface, a back surface is exposed using the gate electrode 12 as a mask to form a resist pattern (not shown) self-aligned with the gate electrode. Using the layer as a mask, the second insulating layer SiN _x 23 is etched to form a mask layer 31.

【００１８】次に図４において、第１の半導体層である
ａ−Ｓｉ層２２上に必要に応じて第２の半導体層である
ｎ⁺ ａ−Ｓｉ層４１を５００Ａ、さらに金属層であるＷ
層４２を１０００Ａ順次選択的に成長する。ｎ⁺ ａ−Ｓ
ｉの選択成長は、ＰＨ₃ とＳｉＨ₄ 混合ガスとＨ₂ の間
欠放電を用いる。Ｗの選択成長は、ＷＦ₆ とＨ₂ または
ＷＦ₆ とＳｉＨ₄ 等の熱ＣＶＤを用いれば良い。また、
ｎ⁺ ａ−Ｓｉ層４１はプラズマドープにより形成しても
良い。次に図５において、ａ−Ｓｉ層２２、ｎ⁺ ａ−Ｓ
ｉ層４１、及びＷ層４２を島状に形成する。Next, referring to FIG. 4, if necessary, a second semiconductor layer n ⁺ may be formed on the first semiconductor layer a-Si layer 22. The a-Si layer 41 is 500 A, and a metal layer W
Layer 42 is grown selectively over 1000A. n ⁺ a-S
The selective growth of i uses the intermittent discharge of PH ₃ and SiH ₄ mixed gas and H ₂ . For selective growth of W, thermal CVD of WF ₆ and H ₂ or WF ₆ and SiH ₄ may be used. Also,
n ⁺ The a-Si layer 41 may be formed by plasma doping. Next, referring to FIG. 5, the a-Si layer 22, n ⁺ a-S
The i layer 41 and the W layer 42 are formed in an island shape.

【００１９】なお、ＬＣＤを製造する場合には、図６に
おいて、画素電極であるＩＴＯ６１を１０００Ａ形成し
アドレス線（図示せず。）の一端部に電極コンタクト用
の穴を形成し信号線（図示せず。）をパターニングした
後にＡｌ電極６２によりＴＦＴとＩＴＯ６１を接続し、
Ａｌ電極６３によりＴＦＴと信号線を接続する。この
時、信号線をＡｌ電極により同時に形成しても良い。In the case of manufacturing an LCD, in FIG. 6, 1000 A of ITO 61 which is a pixel electrode is formed, a hole for an electrode contact is formed at one end of an address line (not shown), and a signal line (see FIG. 6) is formed. (Not shown), and then the TFT and the ITO 61 are connected by the Al electrode 62,
The Al electrode 63 connects the TFT to the signal line. At this time, the signal line may be simultaneously formed by the Al electrode.

【００２０】この様に本発明によると、ｎ⁺ ａ−Ｓｉ、
及びＷを選択成長させることによってゲート電極にセル
フアラインすることができる。従ってＴＦＴの寄生容量
を抑えることができ、さらにシート抵抗率の十分低い金
属であるＷをソース及びドレイン電極に用いているので
例えばスイッチングスピードの早いＴＦＴに十分対応で
きる。従って、寄生容量が十分低く、チャネル部のモビ
リティーが大きいようなスイッチングスピードの早いＴ
ＦＴを提供することができる。Thus, according to the present invention, n ⁺ a-Si,
It is possible to self-align with the gate electrode by selectively growing W and W. Therefore, the parasitic capacitance of the TFT can be suppressed, and since W, which is a metal having a sufficiently low sheet resistivity, is used for the source and drain electrodes, it can be sufficiently applied to a TFT having a high switching speed. Therefore, the T having a fast switching speed such that the parasitic capacitance is sufficiently low and the mobility of the channel portion is large.
An FT can be provided.

【００２１】なお、上記実施例ではＷを選択成長させた
がＷの代わりにＭｏ−Ｓｉ等のシリサイドを選択成長さ
せることができる。また、選択成長する金属はＷに限ら
ずＭｏ、Ａｌ、Ｖ、シリサイド等何でも良い。また、Ｗ
等の金属を選択成長を確実に行うために、予めＨ₂ ガス
やＨプラズマ処理によりｎ⁺ ａ−Ｓｉ表面を洗浄化して
も良い。図７〜図１１において本発明の第２の実施例を
説明する。本実施例においてアクティブマトリックス型
ＴＦＴ液晶表示素子用ＴＦＴを作成する。Although W is selectively grown in the above embodiment, a silicide such as Mo--Si can be selectively grown instead of W. Further, the selectively grown metal is not limited to W, but may be Mo, Al, V, silicide, or any other metal. Also, W
In order to ensure selective growth of metals such as H ₂ gas and H plasma treatment, n ⁺ The a-Si surface may be cleaned. A second embodiment of the present invention will be described with reference to FIGS. In this embodiment, a TFT for active matrix type TFT liquid crystal display element is prepared.

【００２２】図７において、第１の実施例の図４、図５
に示すｎ⁺ ａ−Ｓｉ、Ｗを選択成長させ島状にａ−Ｓｉ
層２２、ｎ⁺ ａ−Ｓｉ層４１、及びＷ層４２をパターニ
ングする工程の代わりに、予め信号線、ドレイン電極、
及びソース電極を形成するようにａ−Ｓｉをパターニン
グする。その後、ｎ⁺ ａ−Ｓｉ層４１、及びＷ層１０１
を選択成長することによってＴＦＴと画素電極を別々に
形成し金属電極で接続する方法よりも工程数が少なくな
りコスト面で有利になる。In FIG. 7, FIGS. 4 and 5 of the first embodiment are shown.
N ⁺ Selective growth of a-Si and W to form island-shaped a-Si
Layer 22, n ⁺ Instead of the step of patterning the a-Si layer 41 and the W layer 42, a signal line, a drain electrode, a
And patterning a-Si so as to form a source electrode. Then n ⁺ a-Si layer 41 and W layer 101
By selectively growing the TFT, the number of steps is smaller than the method in which the TFT and the pixel electrode are separately formed and connected by the metal electrode, which is advantageous in terms of cost.

【００２３】図９においてこの様子を説明する。図９は
図７を上面からみた平面図である。９１はアドレス線及
びゲート電極、９３はマスク層、９４の斜線部分はアド
レス線及びゲート電極９１上にある第１の絶縁層（ゲー
ト絶縁層）であるＳｉＮ_x を表す。９２に示す斜線部分
は信号線、ドレイン電極、及びソース電極を表し、上か
らＷ／ｎ⁺ ａ−Ｓｉ／ａ−Ｓｉの積層膜で形成されてい
る。この９２で表される斜線部分のように予めａ−Ｓｉ
をパターニングしこのａ−Ｓｉ上にｎ⁺ ａ−Ｓｉ及びＷ
を順次選択成長させるのである。次に図８において、画
素電極であるＩＴＯ６１を１０００Ａドレイン電極の一
部を覆うように形成する。This situation will be described with reference to FIG. FIG. 9 is a plan view of FIG. 7 viewed from the top. 91 is an address line and a gate electrode, 93 is a mask layer, and the hatched portion of 94 is SiN _x which is the first insulating layer (gate insulating layer) on the address line and gate electrode 91. The hatched portion 92 indicates the signal line, the drain electrode, and the source electrode, and W / n ⁺ from the top It is formed of a laminated film of a-Si / a-Si. As indicated by the shaded portion indicated by 92, the a-Si
Patterning is performed, and n ^{+ is formed} on the a-Si. a-Si and W
Are sequentially grown. Next, in FIG. 8, ITO 61, which is a pixel electrode, is formed so as to cover a part of the 1000A drain electrode.

【００２４】図１０においてこの様子を説明する。図１
０は図８を上面からみた平面図である。図のように画素
電極であるＩＴＯ６１をドレイン電極の一部を覆うよう
に形成する。This situation will be described with reference to FIG. Figure 1
0 is a plan view of FIG. 8 seen from the upper surface. As shown in the drawing, the ITO 61 which is the pixel electrode is formed so as to cover a part of the drain electrode.

【００２５】図１１にこの様子を斜視図を用いて説明す
る。９１はアドレス線及びゲート電極、９２は信号線、
ドレイン電極、及びソース電極を表し、膜の上からＷ／
ｎ⁺ ａ−Ｓｉ／ａ−Ｓｉ（以下同様）の積層膜で形成さ
れている。９３はマスク層、６１は画素電極であるＩＴ
Ｏである。第１の絶縁層であるゲート絶縁層は省いてあ
る。FIG. 11 illustrates this state with a perspective view.
It 91 is an address line and a gate electrode, 92 is a signal line,
The drain electrode and the source electrode are shown, and W /
n⁺ Formed with a laminated film of a-Si / a-Si (same below)
Has been. 93 is a mask layer and 61 is an IT which is a pixel electrode.
It is O. The gate insulating layer, which is the first insulating layer, is omitted.
It

【００２６】この様に、ａ−Ｓｉ層上に上からＷ／ｎ⁺
ａ−Ｓｉの選択成長を用いて信号線を形成することによ
り、従来ａ−Ｓｉの島の形成と信号線の形成の２回必要
であったマスク工程を１回に減らすことが可能になりコ
ストダウンを図れる。また、従来法では信号線金属とａ
−Ｓｉの島とのマスク合わせのマ−ジンが必要であるた
め不透明である信号線が実質的に太くなり開口率が下が
る欠点があったが本発明では合わせマ−ジンが必要でな
いため実質的に細い信号線が実現できるから高い開口率
が実現できる。As described above, W / n ⁺ is formed on the a-Si layer from above.
By forming the signal line by using the selective growth of a-Si, it is possible to reduce the number of mask steps, which conventionally required two times to form the island of a-Si and the formation of the signal line, to one time. You can go down. In the conventional method, the signal line metal and a
Since the mask alignment with the -Si islands is required, the opaque signal line is substantially thick and the aperture ratio is lowered. However, in the present invention, the alignment margin is not necessary. Since a thin signal line can be realized, a high aperture ratio can be realized.

【００２７】なお、本実施例ではａ−Ｓｉを予め島と信
号線のパターンに形成した後に、ｎ⁺ ａ−Ｓｉ、Ｗを選
択デポジッションする方法を用いたが、代わりにマスク
層上を除く基板上全面にｎ⁺ ａ−Ｓｉ、Ｗの選択デポジ
ッションさせ、その後に上からＷ／ｎ⁺ ａ−Ｓｉ／ａ−
Ｓｉの信号線パターンを形成しても良い。In this embodiment, a-Si is formed in advance in a pattern of islands and signal lines, and then n ⁺ A method of selectively depositing a-Si and W was used, but instead, n ⁺ was formed on the entire surface of the substrate except on the mask layer. Selective deposition of a-Si and W, then W / n ⁺ from above a-Si / a-
A signal line pattern of Si may be formed.

【００２８】本発明はチャネル部のモビリティーが高く
スイッチングスピードの早いＴＦＴに対して特に有効で
あり、移動度の高い高品質のａ−Ｓｉ、ｎ⁺ ａ−Ｓｉ、
特に移動度の高いポリ−Ｓｉ、ｎ⁺ ポリ−Ｓｉを形成し
てよりチャネル部のモビリティーが高くスイッチングス
ピードの早いＴＦＴを形成する場合その効果を十分に発
揮する。選択成長する金属はＷに限らずＭｏ、Ａｌ、
Ｖ、シリサイド等何でも良い。図１２〜図１８において
本発明の変形例を説明する。図１２は、第１の実施例の
図１、図２に示す工程と同様にして形成した素子の一部
の断面図である。次に、図１３において、第２の絶縁層
であるＳｉＮ_x 層２３（図１２）をエッチングしてエッ
チングストッパー１３１を形成する。The present invention is particularly effective for a TFT having a high mobility in the channel portion and a high switching speed, and has high mobility and high quality a-Si, n ^+. a-Si,
Especially high mobility poly-Si, n ⁺ When poly-Si is formed to form a TFT having a higher mobility in the channel portion and a faster switching speed, the effect is sufficiently exhibited. The metals that grow selectively are not limited to W, but Mo, Al,
Anything such as V or silicide may be used. Modified examples of the present invention will be described with reference to FIGS. FIG. 12 is a sectional view of a part of the element formed in the same manner as the step shown in FIGS. 1 and 2 of the first embodiment. Next, in FIG. 13, the SiN _x layer 23 (FIG. 12) that is the second insulating layer is etched to form an etching stopper 131.

【００２９】次に図１４において、エッチングストッパ
ー１３１及びａ−Ｓｉ層２２上に第２の半導体層である
ｎ⁺ ａ−Ｓｉ層４１を５００Ａ及びシリサイド層である
Ｍｏ−Ｓｉ層１４２を３００Ａ順次積層する。Ｍｏ−Ｓ
ｉ層１４２は、裏面露光する光が透過するように、Ｍｏ
組成を少なくする。Ｍｏ組成は３〜３３％が良く、膜厚
は１００〜１０００Ａが良い。Next, referring to FIG. 14, a second semiconductor layer n ⁺ is formed on the etching stopper 131 and the a-Si layer 22. An a-Si layer 41 of 500 A and a Mo-Si layer 142 of a silicide layer of 300 A are sequentially laminated. Mo-S
The i-layer 142 is formed of Mo so that the light exposed on the back surface is transmitted.
Reduce the composition. The Mo composition is preferably 3 to 33%, and the film thickness is preferably 100 to 1000A.

【００３０】次に図１５において、Ｍｏ−Ｓｉ層１４２
上にレジスト層を形成し、ネガレジストを用いて裏面露
光により図１５に示すようにマスク層１５１を形成す
る。このとき露光をオーバーにしエッチングストッパー
１３１と上からＭｏ−Ｓｉ層１４２／ｎ⁺ ａ−Ｓｉ層４
１が１〜３μｍ程度オーバラップするようにする。なぜ
ならＴＦＴが正常に動作するためにはソース及びドレイ
ン電極とチャネル部分が電気的に接続してなくてはなら
ず１〜３μｍオーバラップする事が有効だからである。Next, referring to FIG. 15, the Mo-Si layer 142 is formed.
A resist layer is formed thereon, and a negative resist is used to expose the back surface to form a mask layer 151 as shown in FIG. At this time, overexposure is performed and the etching stopper 131 and the Mo-Si layer 142 / n ⁺ from above are removed. a-Si layer 4
1 should overlap about 1 to 3 μm. This is because in order for the TFT to operate normally, the source and drain electrodes and the channel portion must be electrically connected and it is effective that they overlap by 1 to 3 μm.

【００３１】次に図１６において、エッチングによりエ
ッチングストッパー１３１上のｎ⁺ ａ−Ｓｉ層４１及び
Ｍｏ−Ｓｉ層１４２を除去しさらにマスク層１５１も除
去する。次に図１７において、ａ−Ｓｉ層２２、ｎ⁺ ａ
−Ｓｉ層４１、及びＭｏ−Ｓｉ層１４２を島状に形成す
る。Next, referring to FIG. 16, etching is performed.
N on the touching stopper 131⁺ a-Si layer 41 and
The Mo-Si layer 142 is removed, and the mask layer 151 is also removed.
Leave. Next, referring to FIG. 17, a-Si layers 22, n⁺ a
-Si layer 41 and Mo-Si layer 142 are formed in an island shape.
It

【００３２】なおＬＣＤを制作する場合には図１８にお
いて、画素電極であるＩＴＯ６１を１０００Ａ形成しア
ドレス線（図示せず。）の一端部に電極コンタクト用の
穴を形成及び信号線（図示せず。）をパターニングした
後にＡｌ電極６２によりＴＦＴとＩＴＯ６１を接続し、
Ａｌ電極６３によりＴＦＴと信号線（図示せず。）を接
続する。In the case of manufacturing an LCD, in FIG. 18, 1000 A of ITO 61 which is a pixel electrode is formed, a hole for an electrode contact is formed at one end of an address line (not shown), and a signal line (not shown). .) Is connected to the TFT 61 by the Al electrode 62,
The Al electrode 63 connects the TFT and the signal line (not shown).

【００３３】この様に本変形例によっても、セルフアラ
インによってＴＦＴの寄生容量は抑えることができ、さ
らにシート抵抗率の十分低いＭｏ−Ｓｉをソース及びド
レイン電極に用いているのでチャネル部のモビリティー
が高くスイッチングスピードの早いＴＦＴに十分対応で
きる。As described above, also in this modification, the self-alignment can suppress the parasitic capacitance of the TFT, and since Mo-Si having a sufficiently low sheet resistivity is used for the source and drain electrodes, the mobility of the channel portion can be improved. Sufficiently compatible with TFTs with high switching speed.

【００３４】なお、シリサイドとしてはＭｏ−Ｓｉの他
にＴｉＳｉ_x ，ＶＳｉ_x ，ＣｒＳｉ_x ，ＮｉＳｉ_x ，Ｐ
ｄＳｉ_x 等でも良く、メタル組成は３〜３０％が好まし
い。また、ＴａＮX 等のチッ化物でも透光性があるため
有効である。ゲ−ト絶縁膜はＳｉＮ_x に限らずＳｉＯ_x
またはこれらの積層膜でも良い。次に、図２５から図３
２を用いて本発明の第３の実施例を示す。As the silicide, TiSi _x , VSi _x , CrSi _x , NiSi _x , P other than Mo-Si is used.
may be a dSi _x, etc., metal composition is preferably from 3% to 30%. Further, a nitride such as TaNx is also effective because it has a light transmitting property. The gate insulating film is not limited to SiN _x , but SiO _x
Alternatively, a laminated film of these may be used. Next, from FIG. 25 to FIG.
2 is used to show the third embodiment of the present invention.

【００３５】本実施例では自己整合構造として、高融点
金属であるＷの選択デポを用いたＴＦＴ液晶表示装置を
制作した。図２５から図２７はこのＴＦＴの断面図であ
り、図２８から図３１はこのＴＦＴを用いた液晶表示装
置の平面図を表している。先ずガラス基板１１上に図２
８に示すようにゲート電極及びゲード線１２、容量線２
８１を形成する（第１のマスク工程）。In this example, a TFT liquid crystal display device using a selective deposition of W, which is a refractory metal, was produced as a self-aligned structure. 25 to 27 are sectional views of this TFT, and FIGS. 28 to 31 are plan views of a liquid crystal display device using this TFT. First, as shown in FIG.
As shown in FIG. 8, the gate electrode and the gate line 12, the capacitance line 2
81 is formed (first mask step).

【００３６】次にゲート電極１２、容量電極２８１を覆
うようにＳｉＮ_x ゲート絶縁膜２１、ａ−Ｓｉ２２、Ｓ
ｉＮ_x ３１をプラズマＣＶＤで堆積し、ポジレジストを
塗布した後に裏面よりゲート電極１２をマスクにしてＳ
ｉＮ_x ３１上にレジストパターン２５６を形成しゲート
電極１２に整合してエッチングする。このとき希ＨＦ等
によりＳｉＮ_x ３１をレジストのサイド部もエッチング
するようにオーバーエッチする。次に、Ｆ系ガスのＲＩ
Ｅ（リアクティブイオンエッチング）によりａ−Ｓｉ２
２をレジスト２５６と同じ幅でエッチングする（図２
５）。Next, the SiN _x gate insulating film 21, a-Si 22 and S are formed so as to cover the gate electrode 12 and the capacitor electrode 281.
After depositing iN _x 31 by plasma CVD and applying a positive resist, the gate electrode 12 is used as a mask from the back surface for S
A resist pattern 256 is formed on the iN _x 31 and is aligned with the gate electrode 12 and etched. At this time, SiN _x 31 is over-etched by dilute HF or the like so that the side portion of the resist is also etched. Next, RI of F type gas
A-Si2 by E (reactive ion etching)
2 is etched with the same width as the resist 256 (see FIG. 2).
5).

【００３７】次に、ｎ⁺ ａ−Ｓｉの選択デポにより、Ｓ
ｉＮ_x ストッパ３１よりはみ出したａ−Ｓｉ２２部にｎ
⁺ ａ−Ｓｉ４１を形成する。これはイオンドーピングに
よってｎ⁺ ａ−Ｓｉ４１領域を形成しても良い。次にＷ
の選択ＣＶＤによりｎ⁺ ａ−Ｓｉ４１部のみにＷ４２を
堆積する。次に、ＩＴＯ２６３を全面にスパッタし、図
２９に示すようにＩＴＯ２６３で信号線、画素を結合し
たパターンを形成する（第２のマスク工程）。図２９中
２９１の領域は上からＳｉＮ_x ／Ｗ／ｎ⁺ ａ−Ｓｉ／ａ
−Ｓｉ／ＳｉＮ_x ／ゲート電極の積層構造となってお
り、２９２の領域は上からＳｉＮ_x ／ＳｉＮ_x ／ａ−Ｓ
ｉ／ＳｉＮ_x ／ゲート電極の積層構造となっている。Next, n ⁺ By the selective deposition of a-Si, S
In the a-Si22 portion protruding from the iN _x stopper 31, n
⁺ a-Si41 is formed. This is n ^{+ due to} ion doping The a-Si 41 region may be formed. Then W
N by the selection CVD ⁺ W42 is deposited only on the a-Si41 part. Next, ITO 263 is sputtered on the entire surface to form a pattern in which signal lines and pixels are combined with ITO 263 as shown in FIG. 29 (second mask process). The area 291 in FIG. 29 is from the top, SiN _x / W / n ⁺ a-Si / a
-Si / SiN _x / has a laminated structure of the gate electrode, SiN region 292 from the top _x / SiN _x / a-S
It has a laminated structure of i / SiN _x / gate electrode.

【００３８】次に、このＩＴＯパターンをマスクにし
て、Ｆ系のガスまたはウエットエッチャントを用いてＩ
ＴＯパターンの下以外のａ−Ｓｉ２２、ｎ⁺ ａ−Ｓｉ４
１、Ｗ４２、ＳｉＮ_x ２１をエッチングしＴＦＴを島状
に分離する。なお、ＩＴＯを形成する前にＴＦＴの島を
別のマスクを用いてエッチング形成する事によって、Ｉ
ＴＯの下の上からＳｉＮ_X ／ａ−Ｓｉを除去し蓄積容量
部にａ−Ｓｉを挟まないようにし一定容量とすることに
より画質を向上させることもできる。また、ＴＦＴを島
状には分離せずに用いても十分画質の良いＴＦＴ−ＬＣ
Ｄを実現することができる。Next, using the ITO pattern as a mask, an F type gas or a wet etchant is used to I
A-Si22 other than under the TO pattern, n ⁺ a-Si4
1, W42, and SiN _x 21 are etched to separate the TFT into islands. By forming the island of the TFT by etching using another mask before forming ITO, I
It is also possible to improve the image quality by removing SiN _x / a-Si from under the TO so that the a-Si is not sandwiched in the storage capacitor section to have a constant capacity. Moreover, even if the TFT is used without being separated into islands, the image quality of the TFT-LC is sufficiently good.
D can be realized.

【００３９】次に、ＴＦＴのＳｉＮ_x ストッパー３１上
のＩＴＯを除去するためにネガレジストまたはイメージ
リバーサルレジストを塗布した後に裏面よりゲート電極
をマスクにし、オーバー露光してレジスト１５１をスト
ッパＳｉＮ_x ３１の上まで形成する（図２６（図３０の
Ａ₁ −Ａ₂ 断面に相当する））。この時ゲート電極１２
とＩＴＯ２６３の交差部と容量線２８１とＩＴＯ２６３
交差部の部分３０１は露光できいないため、ＴＦＴ上に
マスク（第３のマスク工程）をし、表面より露光して図
３０中の３０１の部分を露光する（図２６、図３０）。
図３０中斜線の部分がレジストである。このようにして
ＴＦＴのＳｉＮ_x ストッパ３１上のＩＴＯをエッチング
する。Next, a negative resist or an image reversal resist is applied in order to remove the ITO on the SiN _x stopper 31 of the TFT, and then the gate electrode is used as a mask from the back surface and overexposed to expose the resist 151 to the stopper SiN _x 31. It is formed up to the top (FIG. 26 (corresponding to the A ₁ -A ₂ cross section of FIG. 30)). At this time, the gate electrode 12
And ITO263 crossing, capacitance line 281, and ITO263
Since the portion 301 at the intersection cannot be exposed, a mask (third mask step) is formed on the TFT to expose from the surface to expose the portion 301 in FIG. 30 (FIGS. 26 and 30).
The shaded portion in FIG. 30 is the resist. In this way, the ITO on the SiN _x stopper 31 of the TFT is etched.

【００４０】次にＩＴＯのみでも良いが更に信号線の配
線抵抗を下げるためにＷ２７１をＩＴＯ２６３上に選択
デポし、その後ＳｉＮ_x でパシベーション膜２７２を全
面に形成する（図２７（図３１のＢ₁ −Ｂ₂ 断面（パッ
シベーション膜は図示せず）に相当する））。なお、Ｗ
等の金属の選択デポを容易にするため予めＩＴＯ上に裏
面露光可能な程度に光を通すほど薄く（Ｗ１００Ａ程
度）体積した後ＩＴＯをパターニングして裏面露光して
次にＷの選択デポをしても良い。こうすることによって
Ｗの選択デポを容易にすることが可能となる。Next, although only ITO may be used, W271 is selectively deposited on the ITO 263 in order to further reduce the wiring resistance of the signal line, and then a passivation film 272 is formed on the entire surface with SiN _x (see FIG. 27 (B _{1 in} FIG. 31). -B ₂ cross section (corresponding to a passivation film not shown)). Note that W
In order to facilitate the selective depot of metal such as, for example, the volume is made thin enough to pass the light on the ITO so that the back surface can be exposed (about W100A), and then the ITO is patterned and the back surface is exposed and then the W is deposited. May be. By doing so, it becomes possible to facilitate the selective depot of W.

【００４１】最後に、同一のマスクで画素部及び信号線
のコンタクト部３２３のパシベーションＳｉＮ_x ２７２
とＷ２７１をエッチングし、ゲート電極１２及び容量線
２８１のコンタクト部３２１のＳｉＮ_x ゲート絶縁膜２
１をエッチングする（図３２）（第４のマスク工程）。
ドライエッチングを用いると信号線のコンタクト部３２
３のＩＴＯが表れた時点でＩＴＯはエッチングされない
のでこのままマスクとなり信号線のコンタクト部３２３
の下のＳｉＮ_x ゲート絶縁膜２１はエッチングされず残
る。Finally, passivation SiN _x 272 of the pixel portion and the contact portion 323 of the signal line is formed using the same mask.
And W271 are etched, and the SiN _x gate insulating film 2 of the gate electrode 12 and the contact portion 321 of the capacitance line 281 is etched.
1 is etched (FIG. 32) (fourth mask step).
If dry etching is used, the contact portion 32 of the signal line
Since the ITO is not etched when the ITO of No. 3 appears, it serves as a mask as it is and the contact portion 323 of the signal line.
The underlying SiN _x gate insulating film 21 remains without being etched.

【００４２】このようにして、自己整合ＴＦＴを有する
ＬＣＤを製作することにより、ＴＦＴのソース／ドレイ
ン部の配線抵抗を充分に下げるこができる。また、従来
ゲートと容量線の形成、ＳｉＮ_x ストッパーの形成、ａ
−Ｓｉの島の形成、ＩＴＯ画素の形成、ゲート線と容量
線のコンタクトホールの形成、信号線の形成、この信号
線上のＳｉＮ_x パッシベーション膜の形成と７回かかっ
ていたマスク工程が本実施例ではマスクが４枚（但し第
３のマスク工程は他と比べて精度はそれほど必要としな
い）、レジスト工程が３回で済むため、コストダウンに
有効であり、マスク合わせの数を減らす事ができ、また
マスク合わせの難しい大型ＴＦＴ−ＬＣＤの製造に有効
である。また、ＩＴＯの成膜条件を選ぶ事により、ｎ⁺
ａ−Ｓｉの上のＷ膜は無くても良い。次に図３３におい
て本発明の第４の実施例を説明する。In this way, by manufacturing the LCD having the self-aligned TFT, the wiring resistance of the source / drain portion of the TFT can be sufficiently reduced. Also, conventional gate and capacitance line formation, SiN _x stopper formation, a
-Si island formation, ITO pixel formation, gate line and capacitance line contact hole formation, signal line formation, SiN _x passivation film formation on this signal line, and the mask process which took 7 times are the present embodiment. Since four masks are required (however, the third mask process requires less accuracy than the others) and the resist process is performed three times, it is effective for cost reduction and the number of mask alignment can be reduced. Moreover, it is effective for manufacturing a large-sized TFT-LCD in which mask alignment is difficult. In addition, n ⁺
The W film on the a-Si may be omitted. Next, a fourth embodiment of the present invention will be described with reference to FIG.

【００４３】裏面露光を施してセルフアラインさせる第
３の実施例で説明した構造のＴＦＴの代わりに、ゲート
電極１２、ゲート絶縁膜２１、ａ−Ｓｉ２２、ＳｉＮ_x
ストッパー３１を堆積した後に、全層を同一パターンで
エッチングして、ゲート電極、ゲート線、及び容量線
（図示せず）を形成する。この後に、ＳｉＮ_x ストッパ
３１をオーバエッチングし、次に上からａ−Ｓｉ２２／
ゲート絶縁膜２１／ゲート電極１２をＲＩＥによってほ
ぼ同一の幅にエッチングする。次にゲート２５２の側面
を例えばホウ酸水溶液中でゲートに正電圧を印加して陽
極酸化し絶縁膜３３１を形成する。次にＳｉＮ_x ストッ
パー３１のかぶさっていないａ−Ｓｉ２２の部分にイオ
ンドーピングによりｎ⁺ ａ−Ｓｉの領域４１を形成し、
この表面にＷ４２を選択デポする。ｎ⁺ ａ−Ｓｉの領域
４１は選択デポで形成しても良い。Instead of the TFT having the structure described in the third embodiment in which the back surface is exposed to be self-aligned, the gate electrode 12, the gate insulating film 21, a-Si 22, SiN _x.
After depositing the stopper 31, all layers are etched in the same pattern to form a gate electrode, a gate line, and a capacitance line (not shown). After this, the SiN _x stopper 31 is over-etched and then a-Si22 /
The gate insulating film 21 and the gate electrode 12 are etched by RIE to have substantially the same width. Next, the side surface of the gate 252 is anodized by applying a positive voltage to the gate in, for example, an aqueous boric acid solution to form an insulating film 331. Next, the portion of the a-Si 22 that does not cover the SiN _x stopper 31 is ion-doped to n ^+. forming an a-Si region 41,
W42 is selectively deposited on this surface. n ⁺ The a-Si region 41 may be formed by selective deposition.

【００４４】この後の工程は第３の実施例と同じ様に形
成すれば良い（参考図３４）。本実施例のようなＴＦＴ
を用いてＬＣＤを作成すると裏面露光によるレジストの
形成の工程を省くことができるためコスト削減に寄与す
る。また、本実施例においても第３の実施例と同様の効
果を期待することができる。Subsequent steps may be formed in the same manner as in the third embodiment (reference FIG. 34). TFT as in this embodiment
When the LCD is formed by using, the step of forming a resist by backside exposure can be omitted, which contributes to cost reduction. Further, also in this embodiment, the same effect as that of the third embodiment can be expected.

【００４５】次に、本発明の第５の実施例として金属の
選択デポジションを用いた別の自己整合のＴＦＴと液晶
ディスプレイに適用したものについて図３５から図３７
を用いて説明する。図３５、図３６は図３７のＣ₁ −Ｃ
₂ 断面での工程順の断面図である。Next, as a fifth embodiment of the present invention, another self-aligned TFT using the selective deposition of metal and the one applied to a liquid crystal display will be described with reference to FIGS. 35 to 37.
Will be explained. 35 and 36 are C ₁ -C in FIG. 37.
FIG. 3 is a cross-sectional view in the order of steps in _two cross sections.

【００４６】まず初めに、ガラス基板１１上にＭｏ−Ｔ
ａ合金やＡｌ等の金属によりゲート電極１２（図３５及
び図３７）、容量線２８１（図３７）を形成する（第１
のマスク工程）。この上にＳｉＮ_x ゲート絶縁膜２１
（図３５）を形成する。次に、ソース／ドレイン電極２
６３（図３５）、信号線３７１（図３７）、画素電極３
７２（図３７）となる透明電極をＩＴＯにてパターニン
グし形成する（第２のマスク工程）。この時ネガレジス
トまたはリバーサルレジストを用いて、裏面よりゲート
電極１２をマスクにしてパターニングし、ゲート電極１
２とソース／ドレイン電極２６３を自己整合させる（図
３５）。裏面露光において露光はオーバー目にしたほう
がソース／ドレイン電極２６３とゲート電極１２に微細
なオーバーラップが形成できてＴＦＴのオン特性を良好
に保つことができる。各配線断面はテーパー形状にした
ほうが好ましい。裏面露光の後、信号線３７１とゲート
電極１２及び容量線２８１との交差部、及び容量線２８
１と画素電極３７２の交差部、引き出し配線は裏面露光
工程の後に基板表面側よりマスクを用いて重ね露光する
ことにより、レジストを残す（第３のマスク工程、但し
他のマスク工程よりも精度が悪くても良い）。First, Mo-T is formed on the glass substrate 11.
The gate electrode 12 (FIGS. 35 and 37) and the capacitance line 281 (FIG. 37) are formed of a metal such as a alloy or Al (first).
Mask process). On top of this, SiN _x gate insulating film 21
(FIG. 35) is formed. Next, the source / drain electrode 2
63 (FIG. 35), signal line 371 (FIG. 37), pixel electrode 3
A transparent electrode to be 72 (FIG. 37) is formed by patterning with ITO (second mask process). At this time, using a negative resist or a reversal resist, patterning is performed from the back surface using the gate electrode 12 as a mask to form the gate electrode 1
2 and the source / drain electrodes 263 are self-aligned (FIG. 35). When the backside exposure is overexposed, a fine overlap can be formed between the source / drain electrode 263 and the gate electrode 12 and the ON characteristics of the TFT can be kept good. The cross section of each wiring is preferably tapered. After the back surface exposure, the intersection of the signal line 371 with the gate electrode 12 and the capacitor line 281 and the capacitor line 28.
1 and the pixel electrode 372, the lead-out wiring is exposed by using a mask from the substrate front surface side after the back surface exposure step, so that the resist is left (the third mask step, but more accurate than the other mask steps). It may be bad).

【００４７】次に、このＩＴＯのソース／ドレイン電極
２６３とゲート電極１２の上に配線抵抗低減及びソース
／ドレイン電極２６３とａ−Ｓｉとの良好なオーミック
コンタクトを得るためにＷ等の高融点金属４２（ａ）を
選択デポする（図３５）。Ｗの選択デポ前処理として
は、ドライ、ウエットによるライトエッチ処理や、Ｈ₂
ガス、Ｈプラズマによる表面還元処理を行っても良い。
Ｗ層は、ＩＴＯとｎ⁺ ａ−Ｓｉが直接接触して拡散する
ことによる接触抵抗の増大を防ぐ役割もある。次に、更
に低抵抗化のためにＡｌ等の低抵抗金属３５１をＷ４２
（ａ）上に選択デポし、このＷ４２（ａ）上にｎ⁺ ａ−
Ｓｉとのオーミックコンタクト用にＷ等の高融点金属４
２（ｂ）を積層する（図３５）。なお、Ｗ、Ａｌ等の選
択デポが少し不完全な場合ゲート絶縁膜上に薄くＷ、Ａ
ｌが形成されることがあるが、Ｗ、Ａｌを軽くエッチン
グして絶縁膜上のＷ、Ａｌのみを除去すれば良い。Next, a refractory metal such as W is formed on the ITO source / drain electrode 263 and the gate electrode 12 in order to reduce wiring resistance and obtain a good ohmic contact between the source / drain electrode 263 and a-Si. 42 (a) is selected and deposited (FIG. 35). As the pretreatment for the selective deposition of W, a dry or wet light etching treatment or H ₂
You may perform surface reduction treatment by gas and H plasma.
The W layer is made of ITO and n ⁺ It also has a role of preventing an increase in contact resistance due to direct contact and diffusion of a-Si. Next, in order to further reduce the resistance, a low resistance metal 351 such as Al is added to W42.
Select depot on (a) and n ⁺ on this W42 (a) a-
Refractory metal such as W for ohmic contact with Si 4
2 (b) are laminated (FIG. 35). If the selective deposition of W, Al, etc. is a little incomplete, thin W, A
Although 1 may be formed, W and Al may be lightly etched to remove only W and Al on the insulating film.

【００４８】次に、Ｗ等の金属の選択デポの後に、ｎ⁺
ａ−Ｓｉ層４１をＨ₂ とＳｉＨ₄ プラズマの間欠プラズ
マＣＶＤ等により信号線３７１及びＩＴＯのソース／ド
レイン電極２６３上に選択デポする（図３５）。Next, after selective deposition of a metal such as W, n ⁺
The a-Si layer 41 is selectively deposited on the signal line 371 and the ITO source / drain electrode 263 by intermittent plasma CVD of H ₂ and SiH ₄ plasma (FIG. 35).

【００４９】次にプラズマＣＶＤ等によりａ−Ｓｉ２２
を基板全面に堆積する（図３６）。ａ−Ｓｉ２２の堆積
前に、Ｆ系のガスまたはＨＦ系の溶液で基板を表面処理
しても良い。次に、パシベーション用のＳｉＮ_x 膜２７
２、ａ−Ｓｉ２２を光から守るための光シールド用の金
属等の不透明膜３６１を堆積する（図３６）。Next, a-Si22 is formed by plasma CVD or the like.
Is deposited on the entire surface of the substrate (FIG. 36). The substrate may be surface-treated with an F-based gas or an HF-based solution before depositing the a-Si 22. Next, the SiN _x film 27 for passivation
2. Deposit an opaque film 361 of metal or the like for light shielding to protect the a-Si 22 from light (FIG. 36).

【００５０】次に、ＴＦＴ及び信号線３７１を含むパタ
ーン（図３７の斜線部）によりＩＴＯ上の上から光シー
ルド／パシベーション膜／ａ−Ｓｉ／ｎ⁺ ａ−Ｓｉ／Ｗ
をエッチングし画素電極３７２及び信号線３７１のコン
タクト部３７１−１を表出させる（第４のマスク工
程）。このまま同一パターンでゲート絶縁膜をエッチン
グしゲート電極１２、容量線２８１のコンタクト部３７
２を表出させる。この時前記表出したＩＴＯ（図３７の
画素電極３７２にあたる）はマスクとして働く。エッチ
ングはＲＩＥ等のドライエッチ又はウエットエッチを組
み合わせて行う。Next, a light shield / passivation film / a-Si / n ^{+ is formed} on the ITO from above by a pattern including the TFT and the signal line 371 (hatched portion in FIG. 37). a-Si / W
Are etched to expose the contact portions 371-1 of the pixel electrodes 372 and the signal lines 371 (fourth mask step). The gate insulating film is etched in the same pattern as it is to etch the gate electrode 12 and the contact portion 37 of the capacitance line 281.
Show 2. At this time, the exposed ITO (corresponding to the pixel electrode 372 in FIG. 37) functions as a mask. Etching is performed by combining dry etching such as RIE or wet etching.

【００５１】本実施例のような構造のＴＦＴではソース
／ドレイン電極２６３にＷ等の金属４２（ａ）が積層さ
れているため、ｎ⁺ ａ−ＳｉやＩＴＯでソース／ドレイ
ンの引出し部を形成したものに比べ配線抵抗はほとんど
無視できるほど小さくでき、ＴＦＴの特性向上に有効で
ある。また、第３の実施例と同様の効果も期待できる。
次に、第３の実施例のＴＦＴを大型液晶ディスプレイに
適用した第６の実施例を図３８から図４２を用いて説明
する。In the TFT having the structure as in this embodiment, since the metal 42 (a) such as W is laminated on the source / drain electrode 263, n ⁺ The wiring resistance can be made almost negligible as compared with the case where the source / drain lead-out portions are formed of a-Si or ITO, which is effective for improving the characteristics of the TFT. Further, the same effect as that of the third embodiment can be expected.
Next, a sixth embodiment in which the TFT of the third embodiment is applied to a large-sized liquid crystal display will be described with reference to FIGS. 38 to 42.

【００５２】基板が大型化すると熱膨張、応力等による
変形が大きくなり、マスクとパターン間の整合が困難に
なるため、マスクパターンの数を減らすことや、パター
ンを自己整合化することが重要になる。このためには第
１のゲートパターンにより後続の信号線、ＴＦＴ、画素
電極が自己整合的に形成されることが好ましい。まず図
３８に示すようなゲート電極のパターン３８１をガラス
基板上に形成する（第１のマスク工程）。図中３８２は
ゲート電極と容量線とを兼ねている。As the size of the substrate increases, thermal expansion, deformation due to stress, and the like increase, making it difficult to align the mask and the pattern. Therefore, it is important to reduce the number of mask patterns and self-align the patterns. Become. For this purpose, it is preferable that subsequent signal lines, TFTs, and pixel electrodes are formed in a self-aligned manner by the first gate pattern. First, a gate electrode pattern 381 as shown in FIG. 38 is formed on a glass substrate (first mask process). In the figure, reference numeral 382 serves both as a gate electrode and a capacitance line.

【００５３】次に全面にゲート絶縁膜ＳｉＮ_x 、ＩＴＯ
膜をこの順に堆積した後に、図３９に示すようにガラス
基板の裏面側にマスクパターン３９１を用い（第２のマ
スク工程）ネガ方式により裏面よりゲートパターン３８
１、マスクパターン３９１をマスクにして露光する。Next, a gate insulating film SiN _x and ITO are formed on the entire surface.
After depositing the films in this order, a mask pattern 391 is used on the back surface side of the glass substrate as shown in FIG. 39 (second mask step).
1. Exposure is performed using the mask pattern 391 as a mask.

【００５４】更に、図４０のように信号線と成る部分と
ゲート線の交差部４０１、画素電極となる部分とゲート
線の重なりにより形成された蓄積行容量部４０２、４０
３の部分、及び信号線のコンタクト部４０４が穴が開く
ように形成したレジスト４０５（図中斜線の部分）をマ
スクとして表面より露光する（第３のマスク工程）。つ
まり、フォトリソを１回で済ますために、裏面露光の際
に、信号線と画素電極との分離部分、信号線のコンタク
ト部のパターンを次の表面露光で行う部分は黒いマスク
で露光を防いだ状態で裏面露光を行った。次に、裏面露
光では露光されなかった信号線及び蓄積容量部となる部
分を表面より露光する事によって図４１に示すようなＩ
ＴＯ（斜線の部分）のパターニングを行った。裏面露光
の際マスクとして形成したマスクパターン３９１は粗い
合わせマージンで良いため合わせ精度は必要ない。第２
のマスク工程と第３のマスク工程は同じレジストを露光
するのであって実質的には同一のマスク工程である。ま
た、信号線と画素間の分離及び信号線のコンタクト部の
形成は別のレジストを用いても良い。次に、Ｗ、Ａｌ、
Ｗ、ｎ⁺ ａ−Ｓｉをこの順にＩＴＯ上へ選択デポし、ａ
−Ｓｉ、パシベーション膜、金属膜を全面にデポする。Further, as shown in FIG. 40, a storage line capacitance portion 402, 40 formed by an intersection portion 401 of a signal line and a gate line, and an overlap portion of a pixel electrode and a gate line.
3 and the resist 405 (hatched portion in the figure) formed so that the contact portion 404 of the signal line has a hole is exposed as a mask from the surface (third mask step). In other words, because the photolithography only needs to be done once, the black mask was used to prevent the exposure of the back surface when separating the signal line from the pixel electrode and the contact pattern of the signal line in the next surface exposure. Backside exposure was performed in this state. Next, by exposing the signal line and the portion which will be the storage capacitor portion, which has not been exposed by the back surface exposure, from the front surface, I as shown in FIG.
Patterning of TO (hatched portion) was performed. The mask pattern 391 formed as a mask at the time of back surface exposure does not require alignment accuracy because it has a rough alignment margin. Second
The mask process and the third mask process expose the same resist, and are substantially the same mask process. Further, another resist may be used for separation between the signal line and the pixel and formation of the contact portion of the signal line. Next, W, Al,
W, n ⁺ Selectively deposit a-Si on ITO in this order, and
-Deposit Si, passivation film, and metal film on the entire surface.

【００５５】最後に、図４２の４２１の部分にマスクを
し信号線、ＴＦＴ４２１を形成し、更にエッチングをし
ＩＴＯをマスクとしてゲート電極のコンタクト部４２３
を露出させる。以上のプロセスでＴＦＴアレイが形成で
きる。この時ゲート線と信号線との間の光抜けの防止、
及び信号線とゲート線のショートを防ぐためにマスクパ
ターン４２１は信号線よりわずかに太く形成するほうが
よい。Finally, a signal line and a TFT 421 are formed by masking a portion 421 in FIG. 42, and further, etching is performed and ITO is used as a mask to form a contact portion 423 of the gate electrode.
Expose. The TFT array can be formed by the above process. At this time, prevention of light leakage between the gate line and the signal line,
Also, in order to prevent a short circuit between the signal line and the gate line, the mask pattern 421 should be formed slightly thicker than the signal line.

【００５６】この様にして形成された液晶表示装置はス
イッチング速度が格段に上がり、更にマスク合わせの数
が少ない上に合わせマージンが大きいために大面積でも
パターン精度が良く高い品質のものが形成できる。ま
た、画素電極をゲート線のパターンに自己整合させてい
るので従来よりも格段に高い開口率を有する。本実施例
においても第３の実施例と同様の効果を期待することが
できる。In the liquid crystal display device thus formed, the switching speed is remarkably increased, the number of mask alignments is small, and the alignment margin is large. Therefore, even in a large area, a high pattern accuracy and high quality can be formed. . Further, since the pixel electrode is self-aligned with the pattern of the gate line, it has a remarkably higher aperture ratio than the conventional one. Also in this embodiment, the same effect as that of the third embodiment can be expected.

【００５７】また、パシベーション膜、光シールド膜等
は必要に応じて省略してもよく、また別のマスク工程で
製造してもよい。絶縁膜はＳｉＮ_x に限らず、ＳｉＯ_x
又は他の絶縁膜でも良く、積層膜でも良い、堆積法はプ
ラズマＣＶＤに限らず他の成膜法を用いても良い。Further, the passivation film, the light shield film, etc. may be omitted if necessary, or may be manufactured by another mask process. The insulating film is not limited to SiN _x , but SiO _x
Alternatively, another insulating film or a stacked film may be used. The deposition method is not limited to plasma CVD, and another film formation method may be used.

【００５８】また、配線抵抗を下げるためのＷ／Ａｌ／
Ｗの積層膜を配線抵抗の問題の小さい場合はＷのみを選
択デポしても良い。また、電極としてはＩＴＯ単層では
なく、基板側よりＩＴＯ、Ｍｏ等の高融点金属、Ａｌ等
の低抵抗金属を積層し、Ｗ等の選択デポを配線表面及び
配線側面に行ってもよい。透明電極としてはＩＴＯの他
にＺｎＯ_x や他の材料を用いても良い。次に、第３の実
施例のＴＦＴを大型液晶ディスプレイに適用した第７の
実施例を図４３及び図４４を用いて説明する。Further, W / Al / for reducing the wiring resistance
If the problem of wiring resistance is small in the laminated film of W, only W may be selectively deposited. Further, instead of the ITO single layer as the electrode, a high melting point metal such as ITO or Mo or a low resistance metal such as Al may be laminated from the substrate side, and selective deposition such as W may be performed on the wiring surface and the wiring side surface. For the transparent electrode, ZnO _x or another material may be used in addition to ITO. Next, a seventh embodiment in which the TFT of the third embodiment is applied to a large liquid crystal display will be described with reference to FIGS. 43 and 44.

【００５９】本実施例と第６の実施例との違いは、容量
線をゲート線の下に形成したところである。図４３は液
晶ディスプレイの平面図、図４４は図４３においてＡＢ
の断面図である。先ず、ガラス基板１１上にＭｏ−Ｔａ
合金やＡｌ等の金属により容量線パターン４３１を形成
する。The difference between this embodiment and the sixth embodiment is that the capacitance line is formed below the gate line. 43 is a plan view of the liquid crystal display, and FIG. 44 is AB in FIG.
FIG. First, on a glass substrate 11, Mo-Ta
The capacitance line pattern 431 is formed of a metal such as an alloy or Al.

【００６０】次に、絶縁層としてＳｉＯ_x ４４２をプラ
ズマＣＶＤ等により堆積する。次にゲート電極及びゲー
ト線のパターン３８１を経成する。次に、ＩＴＯを全面
に堆積した後に第６の実施例と同じように裏面露光と表
面露光を施して信号線４２１、画素電極２６３を形成す
る。本実施例の場合裏面露光で素子分離を行うためのガ
ラス基板側からのマスクは必要なく容量線４３１がこの
マスクの役目を施す。但し、表面露光で画素電極２６３
と容量線４３１の交差部は露光しなければならない。図
４３においては画素電極を省略している。Next, SiO _x 442 is deposited as an insulating layer by plasma CVD or the like. Next, a pattern 381 of gate electrodes and gate lines is formed. Next, after depositing ITO on the entire surface, back surface exposure and front surface exposure are performed as in the sixth embodiment to form the signal line 421 and the pixel electrode 263. In the case of the present embodiment, a mask from the glass substrate side for separating elements by backside exposure is not necessary, and the capacitance line 431 serves as this mask. However, the pixel electrode 263 is exposed by surface exposure.
And the intersection of the capacitor line 431 must be exposed. In FIG. 43, the pixel electrode is omitted.

【００６１】次に、Ｗ４２（ａ）、Ａｌ３５１、Ｗ４２
（ｂ）、ｎ⁺ ａ−Ｓｉ４１をＩＴＯ２６３上に選択デポ
し、ａ−Ｓｉ２２、パシベーション膜２７２、金属膜３
６１を全面に堆積する。Next, W42 (a), Al351, W42
(B), n ⁺ a-Si41 is selectively deposited on the ITO 263, and the a-Si22, the passivation film 272, and the metal film 3 are deposited.
61 is deposited on the entire surface.

【００６２】最後にゲート線、画素／信号線分離部の中
を通るパターンで島パターン４２１を形成する。このよ
うなプロセスにより、ＴＦＴのみならず画素電極もゲー
ト電極１２及びゲートパターン３８１と完全に分離でき
るため自己整合できる。本実施例による液晶表示装置に
おいても第３、第６の実施例と同様の効果が得られる。Finally, the island pattern 421 is formed in a pattern that passes through the gate line and the pixel / signal line separation section. By such a process, not only the TFT but also the pixel electrode can be completely separated from the gate electrode 12 and the gate pattern 381, so that self-alignment is possible. Also in the liquid crystal display device according to this embodiment, the same effects as those of the third and sixth embodiments can be obtained.

【００６３】第６及び第７の実施例の液晶表示装置では
第３の実施例のＴＦＴを用いたが第１、第２、或は第４
の実施例によるＴＦＴ、変形例によるＴＦＴを用いても
同様の効果が得られる。In the liquid crystal display device of the sixth and seventh embodiments, the TFT of the third embodiment is used, but the first, second or fourth TFT is used.
Similar effects can be obtained by using the TFT according to the embodiment and the TFT according to the modified example.

【００６４】[0064]

【発明の効果】以上説明したように本発明によれば、Ｔ
ＦＴのスイッチングスピードに影響を及ぼす寄生容量を
ゲート電極とソース電極及びドレイン電極をセルフアラ
インすることにより低減することができかつソース極及
びドレイン電極のシート抵抗を低くすることが可能であ
りソース電極ドレイン電極間に十分な電流を流すことが
できる。従ってチャネル部のモビリティーが高く寄生容
量もないのでスイッチングスピードの早いＴＦＴを提供
する事ができる。As described above, according to the present invention, T
The parasitic capacitance that affects the switching speed of the FT can be reduced by self-aligning the gate electrode with the source electrode and the drain electrode, and the sheet resistance of the source electrode and the drain electrode can be lowered, and the source electrode drain A sufficient current can be passed between the electrodes. Therefore, since the mobility of the channel portion is high and there is no parasitic capacitance, a TFT having a high switching speed can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の第１の実施例であるＴＦＴの製造工
程を説明する断面図。FIG. 1 is a cross-sectional view illustrating a manufacturing process of a TFT that is a first embodiment of the present invention.

【図２】 本発明の第１の実施例であるＴＦＴの製造工
程を説明する断面図。FIG. 2 is a cross-sectional view illustrating the manufacturing process of the TFT that is the first embodiment of the present invention.

【図３】 本発明の第１の実施例であるＴＦＴの製造工
程を説明する断面図。FIG. 3 is a cross-sectional view illustrating the manufacturing process of the TFT that is the first embodiment of the present invention.

【図４】 本発明の第１の実施例であるＴＦＴの製造工
程を説明する断面図。FIG. 4 is a cross-sectional view illustrating the manufacturing process of the TFT that is the first embodiment of the present invention.

【図５】 本発明の第１の実施例であるＴＦＴの製造工
程を説明する断面図。FIG. 5 is a cross-sectional view illustrating the manufacturing process of the TFT that is the first embodiment of the present invention.

【図６】 本発明の第１の実施例である液晶表示装置の
ＴＦＴの製造工程を説明する断面図。FIG. 6 is a cross-sectional view illustrating the manufacturing process of the TFT of the liquid crystal display device according to the first embodiment of the present invention.

【図７】 本発明の第２の実施例である液晶表示装置の
ＴＦＴの製造工程を説明する断面図。FIG. 7 is a cross-sectional view illustrating a manufacturing process of a TFT of a liquid crystal display device that is a second embodiment of the present invention.

【図８】 本発明の第２の実施例である液晶表示装置の
ＴＦＴの製造工程を説明する断面図。FIG. 8 is a cross-sectional view illustrating a manufacturing process of a TFT of a liquid crystal display device that is a second embodiment of the present invention.

【図９】 本発明の第２の実施例である液晶表示装置の
製造工程を説明する平面図。FIG. 9 is a plan view illustrating a manufacturing process of a liquid crystal display device that is a second embodiment of the present invention.

【図１０】 本発明の第２の実施例である液晶表示装置
の製造工程を説明する平面図。FIG. 10 is a plan view illustrating a manufacturing process of a liquid crystal display device that is a second embodiment of the present invention.

【図１１】 本発明の第２の実施例である液晶表示装置
の製造工程を説明する斜視図。FIG. 11 is a perspective view illustrating a manufacturing process of a liquid crystal display device that is a second embodiment of the present invention.

【図１２】 本発明の変形例であるＴＦＴの製造工程を
説明する断面図。FIG. 12 is a cross-sectional view illustrating a manufacturing process of a TFT that is a modified example of the present invention.

【図１３】 本発明の変形例であるＴＦＴの製造工程を
説明する断面図。FIG. 13 is a cross-sectional view illustrating a manufacturing process of a TFT that is a modified example of the present invention.

【図１４】 本発明の変形例であるＴＦＴの製造工程を
説明する断面図。FIG. 14 is a cross-sectional view illustrating a manufacturing process of a TFT that is a modified example of the present invention.

【図１５】 本発明の変形例であるＴＦＴの製造工程を
説明する断面図。FIG. 15 is a cross-sectional view illustrating a manufacturing process of a TFT that is a modified example of the present invention.

【図１６】 本発明の変形例であるＴＦＴの製造工程を
説明する断面図。FIG. 16 is a cross-sectional view illustrating a manufacturing process of a TFT that is a modified example of the present invention.

【図１７】 本発明の変形例であるＴＦＴの製造工程を
説明する断面図。FIG. 17 is a cross-sectional view illustrating a manufacturing process of a TFT that is a modified example of the present invention.

【図１８】 本発明の変形例である液晶表示装置のＴＦ
Ｔの製造工程を説明する断面図。FIG. 18 is a TF of a liquid crystal display device which is a modification of the present invention.
Sectional drawing explaining the manufacturing process of T.

【図１９】 従来のＴＦＴのソース及びドレイン電極に
ドープしたＣｒ原子の深さ方向の拡散濃度を表すグラ
フ。FIG. 19 is a graph showing the diffusion concentration of Cr atoms doped in the source and drain electrodes of a conventional TFT in the depth direction.

【図２０】 本発明の変形例によるＴＦＴのソース及び
ドレイン電極にドープしたＣｒ原子の深さ方向の拡散濃
度を表すグラフ。FIG. 20 is a graph showing the diffusion concentration in the depth direction of Cr atoms doped in the source and drain electrodes of a TFT according to a modification of the present invention.

【図２１】 従来のＴＦＴの製造工程を説明する断面
図。FIG. 21 is a cross-sectional view illustrating a conventional TFT manufacturing process.

【図２２】 従来のＴＦＴの製造工程を説明する断面
図。FIG. 22 is a cross-sectional view illustrating a conventional TFT manufacturing process.

【図２３】 従来のＴＦＴの製造工程を説明する断面
図。FIG. 23 is a cross-sectional view illustrating a conventional TFT manufacturing process.

【図２４】 従来のＴＦＴの製造工程を説明する断面
図。FIG. 24 is a cross-sectional view illustrating a conventional TFT manufacturing process.

【図２５】 本発明の第３実施例である液晶表示装置の
製造工程を説明する断面図。FIG. 25 is a sectional view illustrating a manufacturing process for a liquid crystal display device that is a third embodiment of the present invention.

【図２６】 本発明の第３実施例である液晶表示装置の
製造工程を説明する断面図。FIG. 26 is a sectional view illustrating a manufacturing process for a liquid crystal display device that is a third embodiment of the present invention.

【図２７】 本発明の第３実施例である液晶表示装置の
製造工程を説明する断面図。FIG. 27 is a sectional view illustrating a manufacturing process for a liquid crystal display device that is a third embodiment of the present invention.

【図２８】 本発明の第３実施例である液晶表示装置の
製造工程を説明する平面図。FIG. 28 is a plan view illustrating a manufacturing process of a liquid crystal display device that is a third embodiment of the present invention.

【図２９】 本発明の第３実施例である液晶表示装置の
製造工程を説明する平面図。FIG. 29 is a plan view illustrating a manufacturing process of a liquid crystal display device that is a third embodiment of the present invention.

【図３０】 本発明の第３実施例である液晶表示装置の
製造工程を説明する平面図。FIG. 30 is a plan view illustrating a manufacturing process of a liquid crystal display device that is a third embodiment of the present invention.

【図３１】 本発明の第３実施例である液晶表示装置の
製造工程を説明する平面図。FIG. 31 is a plan view illustrating a manufacturing process of a liquid crystal display device that is a third embodiment of the present invention.

【図３２】 本発明の第３実施例である液晶表示装置の
製造工程を説明する平面図。FIG. 32 is a plan view explaining the manufacturing process of the liquid crystal display device which is the third embodiment of the present invention.

【図３３】 本発明の第４の実施例であるＴＦＴの製造
工程を説明する断面図。FIG. 33 is a cross-sectional view illustrating the manufacturing process of the TFT that is the fourth embodiment of the present invention.

【図３４】 本発明の第４の実施例であるＴＦＴの製造
工程を説明する断面図。FIG. 34 is a cross-sectional view illustrating the manufacturing process of the TFT that is the fourth embodiment of the present invention.

【図３５】 本発明の第５の実施例であるＴＦＴの製造
工程を説明する断面図。FIG. 35 is a cross-sectional view illustrating the manufacturing process of the TFT that is the fifth embodiment of the present invention.

【図３６】 本発明の第５の実施例であるＴＦＴの製造
工程を説明する断面図。FIG. 36 is a cross-sectional view illustrating the manufacturing process of the TFT that is the fifth embodiment of the present invention.

【図３７】 本発明の第５の実施例である液晶表示装置
を説明する平面図。FIG. 37 is a plan view illustrating a liquid crystal display device that is a fifth embodiment of the present invention.

【図３８】 本発明の第６の実施例である液晶表示装置
を説明する平面図。FIG. 38 is a plan view illustrating a liquid crystal display device that is a sixth embodiment of the present invention.

【図３９】 本発明の第６の実施例である液晶表示装置
を説明する平面図。FIG. 39 is a plan view illustrating a liquid crystal display device which is a sixth embodiment of the present invention.

【図４０】 本発明の第６の実施例である液晶表示装置
を説明する平面図。FIG. 40 is a plan view illustrating a liquid crystal display device that is a sixth embodiment of the present invention.

【図４１】 本発明の第６の実施例である液晶表示装置
を説明する平面図。FIG. 41 is a plan view illustrating a liquid crystal display device that is a sixth embodiment of the present invention.

【図４２】 本発明の第６の実施例である液晶表示装置
を説明する平面図。FIG. 42 is a plan view illustrating a liquid crystal display device that is a sixth embodiment of the present invention.

【図４３】 本発明の第７の実施例である液晶表示装置
を説明する平面図。FIG. 43 is a plan view illustrating a liquid crystal display device that is a seventh embodiment of the present invention.

【図４４】 本発明の第７の実施例である液晶表示装置
を説明する平面図。FIG. 44 is a plan view illustrating a liquid crystal display device that is a seventh embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１１…ガラス基板 １２…ゲート電極 ２１…絶縁層 ２２…ａ−Ｓｉ層 ２３…絶縁層 ３１…マスク層 ４１…ｎ⁺ ａ−Ｓｉ層 ４２…Ｗ層 ６１…ＩＴＯ ６２…Ａｌ電極 ６３…Ａｌ電極11 ... Glass substrate 12 ... Gate electrode 21 ... Insulating layer 22 ... a-Si layer 23 ... Insulating layer 31 ... Mask layer 41 ... N ⁺ a-Si layer 42 ... W layer 61 ... ITO 62 ... Al electrode 63 ... Al electrode

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 表裏２つの主面を有する基板の表面に、
ゲート電極を形成する工程と、 前記ゲート電極上に第１の絶縁層を形成する工程と、 この第１の絶縁層上に第１の半導体層を形成する工程
と、 この第１の半導体層上に第２の絶縁層を形成する工程
と、 前記第２の絶縁層表面にレジストを塗布し、前記ゲート
電極をマスクとして前記基板の裏面から光を照射して前
記レジストを感光させ、不要部分をエッチング除去する
ことにより前記ゲート電極上にレジストのマスクを形成
する工程と、 このレジストのマスク上から前記第２の絶縁層をエッチ
ングすると共に前記ゲート電極上に残置してマスク層と
する工程と、 前記第１の半導体層上に前記半導体層よりも高いキャリ
ア濃度の第２の半導体層を介して、或いは介さずに、金
属層、或はシリサイド層の内の一つを前記第２の絶縁層
から形成したマスク層上以外に選択的に形成させゲート
電極に整合させる工程とを含むことを特徴とする薄膜ト
ランジスタの製造方法。1. A front surface of a substrate having two main surfaces,
Forming a gate electrode, forming a first insulating layer on the gate electrode, forming a first semiconductor layer on the first insulating layer, and forming a first semiconductor layer on the first semiconductor layer And a step of forming a second insulating layer on the surface of the second insulating layer, exposing the surface of the second insulating layer with light from the back surface of the substrate using the gate electrode as a mask to expose the resist to remove unnecessary portions. A step of forming a resist mask on the gate electrode by etching away, a step of etching the second insulating layer from the resist mask and leaving the second insulating layer on the gate electrode to form a mask layer, One of a metal layer or a silicide layer is formed on the first semiconductor layer with or without a second semiconductor layer having a carrier concentration higher than that of the semiconductor layer and the second insulating layer. Formed from A method of manufacturing the thin film transistor, which comprises a step of aligning the selectively to form the gate electrode in addition to the mask layer.