JP2727562B2 - Display device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、表示装置に関し、例えばアクティブ・マト
リクス方式の液晶ディスプレイに適用して好適なもので
ある。The present invention relates to a display device, and is suitably applied to, for example, an active matrix type liquid crystal display.
本発明の表示装置は、マトリクス状に配された複数の
画素電極と、各々の画素電極に接続された駆動トランジ
スタと、駆動トランジスタに信号を供給する互いに直交
するゲート・バス・ライン及びソース・バス・ラインと
を有し、駆動トランジスタのゲート電極と、駆動トラン
ジスタのソース領域、ドレイン領域及びチャネル領域を
形成する半導体層と、ゲート・バス・ライン及びソース
・バス・ラインとが重ねられて形成され、あるいは、駆
動トランジスタのソース領域、ドレイン領域及びチャネ
ル領域を形成する半導体層と、ゲート・バス・ライン及
びソース・バス・ラインとが重ねられて形成されている
とともに、画素電極がソース・バス・ラインの領域で半
導体層と接続されている。これによって、画素の開口率
の向上を図ることができる。A display device according to the present invention includes a plurality of pixel electrodes arranged in a matrix, a driving transistor connected to each pixel electrode, and a gate bus line and a source bus orthogonal to each other for supplying a signal to the driving transistor. A gate electrode of the driving transistor, a semiconductor layer forming a source region, a drain region, and a channel region of the driving transistor; and a gate bus line and a source bus line formed so as to overlap with each other. Alternatively, a semiconductor layer forming a source region, a drain region, and a channel region of a driving transistor is formed so as to overlap a gate bus line and a source bus line, and a pixel electrode is formed in a source bus line. It is connected to the semiconductor layer in the region of the line. Thereby, the aperture ratio of the pixel can be improved.
従来、各画素ごとに形成された駆動トランジスタによ
り画素電極をオン／オフして表示を行うアクティブ・マ
トリクス方式の液晶ディスプレイが知られている。この
駆動トランジスタとしては通常、薄膜トランジスタ（TF
T）が用いられている。2. Description of the Related Art Conventionally, an active matrix type liquid crystal display that performs display by turning on / off a pixel electrode by a driving transistor formed for each pixel is known. This drive transistor is usually a thin film transistor (TF
T) is used.
第４図Ａ及び第４図Ｂは従来のアクティブ・マトリク
ス方式の液晶ディスプレイの一例を示す。第４図Ａ及び
第４図Ｂに示すように、この液晶ディスプレイにおいて
は、透明なガラス基板101上に透明電極材料であるITO
（Indium Tin Oxide）から成る画素電極102、この画素
電極102をオン／オフするためのTFTQ、ゲート・バス・
ライン103及びソース・バス・ライン104が形成されてい
る。この場合、上記TFTQはゲート・バス・ライン103と
ソース・バス・ライン104との交点の近傍に形成されて
いる。符号105は例えばSiO2膜のような絶縁膜を示す。
また、符号106は真性（ｉ型）の水素化アモルファスシ
リコン（ａ−Si:H）膜を示す。このａ−Si:H膜106の上
には例えばSiO2膜のようなゲート絶縁膜107が形成され
ており、このゲート絶縁膜107の上にゲート電極108が形
成されている。このゲート電極108は上記ゲート・バス
・ライン103と一体的に形成されている。一方、上記ａ
−Si:H膜106中には、上記ゲート電極108に対して自己整
合的にn+型のソース領域109及びドレイン領域110が形成
されている。そして、これらのゲート電極108、ソース
領域109及びドレイン領域110により上記TFTQが構成され
ている。また、符号111は例えばSiO2膜のような層間絶
縁膜を示す。この場合、上記ソース領域109はこの層間
絶縁膜111に形成されたコンタクトホール111a、111bを
通じて上記ソース・バス・ライン104と接続され、上記
ドレイン領域110は上記絶縁膜105に形成されたコンタク
トホール105a、105bを通じて上記画素電極102と接続さ
れている。なお、第４図Ａにおいては、ガラス基板10
1、絶縁膜105、層間絶縁膜111等の図示は省略されてい
る。4A and 4B show an example of a conventional active matrix type liquid crystal display. As shown in FIGS. 4A and 4B, in this liquid crystal display, a transparent glass substrate 101 is provided with a transparent electrode material such as ITO.
(Indium Tin Oxide), a TFTQ for turning on / off the pixel electrode 102, a gate bus,
A line 103 and a source bus line 104 are formed. In this case, the TFTQ is formed near the intersection of the gate bus line 103 and the source bus line 104. Reference numeral 105 denotes an insulating film such as an SiO 2 film.
Reference numeral 106 denotes an intrinsic (i-type) hydrogenated amorphous silicon (a-Si: H) film. A gate insulating film 107 such as a SiO 2 film is formed on the a-Si: H film 106, and a gate electrode 108 is formed on the gate insulating film 107. The gate electrode 108 is formed integrally with the gate bus line 103. On the other hand,
In the -Si: H film 106, an n + -type source region 109 and a drain region 110 are formed in self-alignment with the gate electrode 108. The TFTQ is constituted by the gate electrode 108, the source region 109, and the drain region 110. Reference numeral 111 denotes an interlayer insulating film such as an SiO 2 film. In this case, the source region 109 is connected to the source bus line 104 through contact holes 111a and 111b formed in the interlayer insulating film 111, and the drain region 110 is connected to the contact hole 105a formed in the insulating film 105. , 105b and the pixel electrode 102. In FIG. 4A, the glass substrate 10
1, illustration of the insulating film 105, the interlayer insulating film 111, and the like is omitted.
なお、本発明に関連する先行技術文献として、酸素
（Ｏ）または窒素（Ｎ）原子を含有する半導体層により
画素電極が形成された液晶表示素子に関する特開昭61−
249080号公報が挙げられる。Incidentally, as a prior art document related to the present invention, Japanese Patent Application Laid-Open No. Sho 61-1986 relates to a liquid crystal display element in which a pixel electrode is formed by a semiconductor layer containing oxygen (O) or nitrogen (N) atoms.
No. 249080 is cited.
液晶ディスプレイで表示される画像のコントラスト及
び絶対的な明るさは画素の開口率で表現される。上述の
従来の液晶ディスプレイにおいてこの開口率は、ゲート
・バス・ライン103、ソース・バス・ライン104、TFTQ及
び画素電極102から成る１画素の総面積に対するこの画
素電極102の面積の比率を意味し、この開口率が大きい
ほど画像は明るくなり、またコントラストも大きくな
る。The contrast and the absolute brightness of the image displayed on the liquid crystal display are expressed by the aperture ratio of the pixel. In the above-mentioned conventional liquid crystal display, the aperture ratio means the ratio of the area of the pixel electrode 102 to the total area of one pixel including the gate bus line 103, the source bus line 104, the TFTQ, and the pixel electrode 102. The larger the aperture ratio, the brighter the image and the higher the contrast.
上述の従来の液晶ディスプレイにおいて開口率を大き
くするためには、ゲート・バス・ライン103、ソース・
バス・ライン104及びTFTQによって占められる面積を小
さくすることが重要である。この場合、ゲート・バス・
ライン103及びソース・バス・ライン104の占有面積は、
それらの厚さを大きくして幅を狭くすることにより小さ
くすることができる。しかしながら、ａ−Si:H膜106を
用いたTFTQは数十μｍ×数十μｍ程度のサイズは必要で
ある。この場合には、画素ピッチを例えば0.2mm程度と
してもこのTFTQは１画素の面積の10％程度を占めてしま
うことになり、従って開口率を大きくすることは困難で
あった。この問題は、液晶ディスプレイの製造歩留まり
の向上を図るために１画素2TFT構成として冗長構成を採
った場合にはより顕著となる。In order to increase the aperture ratio in the above-described conventional liquid crystal display, the gate bus line 103 and the source
It is important to reduce the area occupied by bus line 104 and TFTQ. In this case, the gate bus
The occupied area of the line 103 and the source bus line 104 is
The thickness can be reduced by increasing the thickness and decreasing the width. However, a TFTQ using the a-Si: H film 106 needs a size of about several tens μm × several tens μm. In this case, even if the pixel pitch is set to, for example, about 0.2 mm, the TFTQ occupies about 10% of the area of one pixel, and it is difficult to increase the aperture ratio. This problem becomes more remarkable when a redundant configuration is adopted as a one-pixel 2TFT configuration in order to improve the production yield of the liquid crystal display.
従って本発明の目的は、画素の開口率の向上を図るこ
とができる表示装置を提供することにある。Therefore, an object of the present invention is to provide a display device capable of improving the aperture ratio of a pixel.
本発明の第１の発明は、マトリクス状に配された複数
の画素電極と、各々の画素電極に接続された駆動トラン
ジスタと、駆動トランジスタに信号を供給する互いに直
交するゲート・バス・ライン及びソース・バス・ライン
とを有し、駆動トランジスタのゲート電極と、駆動トラ
ンジスタのソース領域、ドレイン領域及びチャネル領域
を形成する半導体層と、ゲート・バス・ライン及びソー
ス・バス・ラインとが重ねられて形成されているととも
に、画素電極が上記ソース・バス・ラインの領域で半導
体層と接続されている表示装置である。According to a first aspect of the present invention, there are provided a plurality of pixel electrodes arranged in a matrix, a driving transistor connected to each pixel electrode, and a gate bus line and a source orthogonal to each other for supplying a signal to the driving transistor. A bus line, a gate electrode of the driving transistor, a semiconductor layer forming a source region, a drain region, and a channel region of the driving transistor; and a gate bus line and a source bus line overlapped with each other. A display device which is formed and has a pixel electrode connected to a semiconductor layer in a region of the source bus line.
また、本発明の第２の発明は、マトリクス状に配され
た複数の画素電極と、各々の画素電極に接続された駆動
トランジスタと、駆動トランジスタに信号を供給する互
いに直交するゲート・バス・ライン及びソース・バス・
ラインとを有し、ゲート・バス・ラインの分岐部を有さ
ず、駆動トランジスタのソース領域、ドレイン領域及び
チャネル領域を形成する半導体層と、ゲート・バス・ラ
イン及びソース・バス・ラインとが重ねられて形成され
ているとともに、画素電極がソース・バス・ラインの領
域で半導体層と接続されている表示装置である。According to a second aspect of the present invention, there are provided a plurality of pixel electrodes arranged in a matrix, a driving transistor connected to each pixel electrode, and a gate bus line orthogonal to each other for supplying a signal to the driving transistor. And source bus
A semiconductor layer forming a source region, a drain region, and a channel region of the driving transistor, and a gate bus line and a source bus line. The display device is formed so as to be overlapped and has a pixel electrode connected to a semiconductor layer in a source bus line region.
上記した手段によれば、駆動トランジスタのゲート電
極と、駆動トランジスタのソース領域、ドレイン領域及
びチャネル領域を形成する半導体層と、ゲート・バス・
ライン及びソース・バス・ラインとが重ねられて形成さ
れ、あるいは、駆動トランジスタのソース領域、ドレイ
ン領域及びチャネル領域を形成する半導体層と、ゲート
・バス・ライン及びソース・バス・ラインとが重ねられ
て形成されているとともに、画素電極がソース・バス・
ラインの領域で半導体層と接続されていることにより、
この駆動トランジスタの占有面積は実効的に０となる。
このため、この分だけ画素電極の面積を大きくすること
ができるので、画素の開口率の向上を図ることができ
る。According to the above means, a gate electrode of the drive transistor, a semiconductor layer forming a source region, a drain region, and a channel region of the drive transistor;
A line and a source bus line are formed so as to overlap with each other, or a semiconductor layer forming a source region, a drain region and a channel region of a driving transistor is overlapped with a gate bus line and a source bus line. And the pixel electrode is
By being connected to the semiconductor layer in the area of the line,
The area occupied by the drive transistor is effectively zero.
For this reason, the area of the pixel electrode can be increased by that much, so that the aperture ratio of the pixel can be improved.
以下、本発明の実施例について図面を参照しながら説
明する。以下の二つの実施例はいずれも本発明をアクテ
ィブ・マトリクス方式の液晶ディスプレイに適用した実
施例である。Hereinafter, embodiments of the present invention will be described with reference to the drawings. The following two embodiments are both embodiments in which the present invention is applied to an active matrix type liquid crystal display.
実施例Ｉ 第１図Ａ〜第１図Ｃは本発明の実施例Ｉによるアクテ
ィブ・マトリクス方式の液晶ディスプレイを示す。な
お、第１図Ｂは第１図ＡのＸ−Ｘ線に沿っての断面図で
あり、第１図Ｃは第１図ＡのＹ−Ｙ線に沿っての断面図
である。Embodiment I FIGS. 1A to 1C show an active matrix type liquid crystal display according to Embodiment I of the present invention. FIG. 1B is a cross-sectional view taken along line XX of FIG. 1A, and FIG. 1C is a cross-sectional view taken along line YY of FIG. 1A.
第１図Ａ〜第１図Ｃに示すように、この実施例Ｉによ
る液晶ディスプレイにおいては、透明なガラス基板１上
に画素電極２、この画素電極２をオン／オフするための
TFTQ、ゲート・バス・ライン３及びソース・バス・ライ
ン４が形成されている。上記画素電極２は膜厚が例えば
500Å程度のn+型の多結晶Si膜から成る。また、上記ゲ
ート・バス・ライン３及びソース・バス・ライン４は例
えば膜厚がそれぞれ1000Å及び2000Å程度のアルミニウ
ム（Al）膜から成り、それらの幅は例えば10μｍ程度で
ある。As shown in FIGS. 1A to 1C, in the liquid crystal display according to the embodiment I, a pixel electrode 2 is provided on a transparent glass substrate 1, and the pixel electrode 2 is turned on / off.
TFTQ, gate bus line 3 and source bus line 4 are formed. The pixel electrode 2 has a thickness of, for example,
It is composed of an n + -type polycrystalline Si film of about 500 °. The gate bus line 3 and the source bus line 4 are made of, for example, aluminum (Al) films having a film thickness of about 1000 ° and 2000 °, respectively, and have a width of about 10 μm, for example.
符号５は例えば膜厚が300Å程度のSiO2膜のようなゲ
ート絶縁膜を示す。また、符号６は多結晶Si膜を示し、
この多結晶Si膜６は上記画素電極２を構成する多結晶Si
膜と一体となっている。この多結晶Si膜６の膜厚は例え
ば500Å程度であり、その幅（TFTQのチャネル幅Ｗに対
応する）は例えば８〜10μｍ程度である。この多結晶Si
膜６の上には例えば膜厚が300Å程度のSiO2のようなゲ
ート絶縁膜７が形成されており、このゲート絶縁膜７の
上にゲート電極８が形成されている。このゲート電極８
は上記絶縁膜５、７に形成されたコンタクトホールC1、
C2を通じて上記ゲート・バス・ライン３と接続されてい
る。一方、上記多結晶Si膜６中に上記ゲート電極８に対
して自己整合的にn+型のソース領域９及びドレイン領域
10が形成されている。そして、これらのゲート電極８、
ゲート・バス・ライン３、ソース領域９及びドレイン領
域10により上記TFTQが構成されている。このTFTQはｎチ
ャネル型である。このTFTQは、多結晶Si膜６の上下にそ
れぞれゲート絶縁膜７、５を介してゲート電極８及びゲ
ート・バス・ライン３が形成されたダブルゲート構造を
有する。これによって、TFTQのオン電流を大きくするこ
とができ、従って応答速度の向上を図ることができる。Reference numeral 5 denotes a gate insulating film such as a SiO 2 film having a thickness of about 300 °. Reference numeral 6 denotes a polycrystalline Si film,
This polycrystalline Si film 6 is a polycrystalline Si film forming the pixel electrode 2.
It is integral with the membrane. The thickness of the polycrystalline Si film 6 is, for example, about 500 °, and its width (corresponding to the channel width W of the TFTQ) is, for example, about 8 to 10 μm. This polycrystalline Si
A gate insulating film 7 made of, for example, SiO 2 having a thickness of about 300 ° is formed on the film 6, and a gate electrode 8 is formed on the gate insulating film 7. This gate electrode 8
Are contact holes C 1 formed in the insulating films 5 and 7,
And it is connected to the gate bus line 3 through C 2. On the other hand, the n + -type source region 9 and the drain region 9 are self-aligned with the gate electrode 8 in the polycrystalline Si film 6.
10 are formed. Then, these gate electrodes 8,
The TFTQ is constituted by the gate bus line 3, the source region 9 and the drain region 10. This TFTQ is an n-channel type. This TFTQ has a double gate structure in which a gate electrode 8 and a gate bus line 3 are formed above and below a polycrystalline Si film 6 via gate insulating films 7 and 5, respectively. As a result, the ON current of the TFTQ can be increased, and the response speed can be improved.
符号11は例えば膜厚が2000Å程度のSiO2膜のような層
間絶縁膜を示す。この場合、ソース領域９はこの層間絶
縁膜11及びゲート絶縁膜７に形成されたコンタクトホー
ルC3を通じて上記ソース・バス・ライン４と接続されて
いる。Reference numeral 11 denotes an interlayer insulating film such as an SiO 2 film having a thickness of about 2000 °. In this case, the source region 9 is connected to the source bus line 4 through the contact hole C 3 which is formed in the interlayer insulating film 11 and the gate insulating film 7.
なお、第１図Ａにおいては、ガラス基板１、ゲート絶
縁膜５、７、層間絶縁膜11等の図示は省略されている。In FIG. 1A, illustration of the glass substrate 1, the gate insulating films 5, 7, the interlayer insulating film 11, and the like are omitted.
次に、上述のように構成された実施例Ｉによる液晶デ
ィスプレイの製造方法の一例について説明する。Next, an example of a method for manufacturing the liquid crystal display according to the embodiment I configured as described above will be described.
第１図Ａ〜第１図Ｃに示すように、まずあらかじめ洗
浄されたガラス基板１上に例えばAl膜を蒸着、スパッタ
等により形成した後、このAl膜をエッチングによりパタ
ーンニングしてゲート・バス・ライン３を形成する。次
に、例えばプラズマCVD法により全面にSiO2膜のような
ゲート絶縁膜５を形成する。次に、プラズマCVD法、ス
パッタ法等により全面に多結晶Si膜を形成した後、この
多結晶Si膜をエッチングにより所定形状にパターンニン
グして、TFTQ形成用の多結晶Si膜と画素電極２形成用の
多結晶Si膜とが一体化された島状パターンを形成する。
次に、例えばプラズマCVD法により全面にSiO2のような
ゲート絶縁膜７を形成する。なお、ガラス基板１の代わ
りに例えば石英基板を用いた場合、このゲート絶縁膜７
は多結晶Si膜の表面を熱酸化することにより形成するこ
とも可能である。この後、このゲート絶縁膜７及び上記
ゲート絶縁膜５の所定部分をエッチング除去してコンタ
クトホールC1、C2を形成する。次に、例えばAl膜を蒸
着、スパッタ等により全面に形成した後、このAl膜をエ
ッチングによりパターンニングしてゲート電極８を形成
する。次に、このゲート電極８をマスクとして上記多結
晶Si膜に例えばリン（Ｐ）のようなｎ型不純物をイオン
注入することにより、このゲート電極８に対して自己整
合的にソース領域９及びドレイン領域10を形成するとと
もに、このドレイン領域10と一体的に画素電極２を形成
する。次に、例えばプラズマCVD法により全面にSiO2膜
のような層間絶縁膜11を形成する。この後、この層間絶
縁膜11及び上記ゲート絶縁膜７の所定部分をエッチング
除去してコンタクトホールC3を形成する。次に、例えば
Al膜を蒸着、スパッタ等により全面に形成した後、この
Al膜をエッチングによりパターンニングしてソース・バ
ス・ライン４を形成する。次に、全面に液晶配向膜（図
示せず）を形成した後、液晶の封入工程等を経て、目的
とする液晶ディスプレイを完成させる。As shown in FIGS. 1A to 1C, first, for example, an Al film is formed on a glass substrate 1 which has been cleaned in advance by vapor deposition, sputtering or the like, and then the Al film is patterned by etching to form a gate bus. Form line 3 Next, a gate insulating film 5 such as an SiO 2 film is formed on the entire surface by, for example, a plasma CVD method. Next, after forming a polycrystalline Si film on the entire surface by a plasma CVD method, a sputtering method, or the like, the polycrystalline Si film is patterned into a predetermined shape by etching, and a polycrystalline Si film for TFTQ formation and a pixel electrode 2 are formed. An island pattern integrated with the forming polycrystalline Si film is formed.
Next, a gate insulating film 7 such as SiO 2 is formed on the entire surface by, for example, a plasma CVD method. When a quartz substrate is used instead of the glass substrate 1, for example,
Can be formed by thermally oxidizing the surface of a polycrystalline Si film. Thereafter, predetermined portions of the gate insulating film 7 and the gate insulating film 5 are removed by etching to form contact holes C 1 and C 2 . Next, for example, after forming an Al film on the entire surface by vapor deposition, sputtering, or the like, the Al film is patterned by etching to form the gate electrode 8. Next, using the gate electrode 8 as a mask, an n-type impurity such as phosphorus (P) is ion-implanted into the polycrystalline Si film, so that the source region 9 and the drain are self-aligned with respect to the gate electrode 8. The region 10 is formed, and the pixel electrode 2 is formed integrally with the drain region 10. Next, an interlayer insulating film 11 such as an SiO 2 film is formed on the entire surface by, for example, a plasma CVD method. Thereafter, a contact hole C 3 a predetermined part of the interlayer insulating film 11 and the gate insulating film 7 is removed by etching. Then, for example
After forming an Al film on the entire surface by evaporation, sputtering, etc.
The source bus line 4 is formed by patterning the Al film by etching. Next, after forming a liquid crystal alignment film (not shown) on the entire surface, a target liquid crystal display is completed through a liquid crystal sealing step and the like.
この実施例Ｉによれば、駆動トランジスタとしてのTF
TQとこのTFTQ用の配線、すなわちゲート・バス・ライン
３及びソース・バス・ライン４とが重ねて形成されてい
るとともに、ゲート・バス・ライン３とTFTQのゲート電
極８とがコンタクトホールC1、C2を通じて電気的に接続
されているので、このTFTQの占有面積は実効的に０とな
る。このため、この分だけ画素電極２の面積を大きくす
ることができるので、開口率の向上を図ることができ
る。この開口率の向上の効果をより具体的に説明すると
次の通りである。According to this embodiment I, TF as a driving transistor
The TQ and the wiring for the TFTQ, that is, the gate bus line 3 and the source bus line 4 are formed so as to overlap with each other, and the gate bus line 3 and the gate electrode 8 of the TFTQ are connected to the contact hole C 1. , since they are electrically connected through C 2, the occupied area of the TFTQ becomes effectively zero. For this reason, the area of the pixel electrode 2 can be increased by that much, so that the aperture ratio can be improved. The effect of improving the aperture ratio will be described more specifically as follows.
今、１画素のサイズが36μｍ（ソース・バス・ライン
４の方向）×32μｍ（ゲート・バス・ライン３の方
向）、ゲート・バス・ライン３及びソース・バス・ライ
ン４の幅がいずれも10μｍ、TFTQのＷ（チャネル幅）/L
（チャネル長）＝10μm/10μｍであるとする。この１画
素のサイズは、例えば３インチのHDVS（高品位ビデオシ
ステム）対応の200万画素（横2000×縦1000）に対応す
るものである。Now, the size of one pixel is 36 μm (in the direction of the source bus line 4) × 32 μm (in the direction of the gate bus line 3), and the width of each of the gate bus line 3 and the source bus line 4 is 10 μm. , TFTQ W (channel width) / L
(Channel length) = 10 μm / 10 μm. The size of one pixel corresponds to, for example, 2 million pixels (2000 horizontal x 1000 vertical) corresponding to a 3 inch HDVS (high definition video system).
この場合、この実施例Ｉによる液晶ディスプレイの開
口率は となる。一方、例えば第４図Ａ及び第４図Ｂに示す従来
の液晶ディスプレイの開口率は、同様な条件で となる。すなわち、この実施例Ｉによれば、開口率は従
来の約1.5倍となり、従って画像を約５割明るくするこ
とができることがわかる。この開口率向上の効果は画素
サイズが小さくなるほど顕著となる。In this case, the aperture ratio of the liquid crystal display according to the embodiment I is Becomes On the other hand, for example, the aperture ratio of the conventional liquid crystal display shown in FIG. 4A and FIG. Becomes That is, according to Example I, it is understood that the aperture ratio is about 1.5 times that of the related art, and thus the image can be made brighter by about 50%. The effect of improving the aperture ratio becomes more remarkable as the pixel size becomes smaller.
また、この実施例Ｉによればさらに次のような利点も
ある。すなわち、上述のTFTQはキャリア（電子）の移動
度が高い多結晶Si膜を用いており、しかもダブルゲート
構造を有するので、高速でしかも大きな電流のスイッチ
ングを行うことができる。また、TFTQ形成用の多結晶Si
膜と画素電極２とを一回のリソグラフィーにより形成す
ることができるので、リソグラフィー工程の数が少な
く、従って製造工程が簡単である。Further, according to the embodiment I, there are further advantages as follows. That is, the above-described TFTQ uses a polycrystalline Si film having high carrier (electron) mobility and has a double gate structure, so that high-speed and large-current switching can be performed. Also, polycrystalline Si for TFTQ formation
Since the film and the pixel electrode 2 can be formed by a single lithography, the number of lithography steps is small, and thus the manufacturing steps are simple.
実施例II 第２図Ａ〜第２図Ｃは本発明の実施例IIによるアクテ
ィブ・マトリクス方式の液晶ディスプレイを示す。Embodiment II FIGS. 2A to 2C show an active matrix type liquid crystal display according to Embodiment II of the present invention.
第２図Ａ〜第２図Ｃに示すように、この実施例IIによ
る液晶ディスプレイは、多結晶Si膜６の上にゲート・バ
ス・ライン３が形成されていること、ゲート電極８が形
成されておらず、従ってTFTQはダブルゲート構造ではな
いこと、ゲート絶縁膜７が形成されていないこと等を除
いて実施例Ｉによる液晶ディスプレイと同様な構造を有
する。As shown in FIGS. 2A to 2C, in the liquid crystal display according to the embodiment II, a gate bus line 3 is formed on a polycrystalline Si film 6 and a gate electrode 8 is formed. Therefore, the TFTQ has the same structure as that of the liquid crystal display according to the embodiment I except that the TFTQ does not have the double gate structure and the gate insulating film 7 is not formed.
この実施例IIによる液晶ディスプレイの製造方法は次
の通りである。The manufacturing method of the liquid crystal display according to the embodiment II is as follows.
すなわち、まずガラス基板１上に多結晶Si膜を形成し
た後、この多結晶Si膜をパターンニングして島状パター
ンを形成する。次に、全面にゲート絶縁膜５を形成した
後、このゲート絶縁膜５の上にゲート・バス・ライン３
を形成する。次に、このゲート・バス・ライン３をマス
クとして上記多結晶Si膜中にｎ型不純物をイオン注入す
ることによって、このゲート・バス・ライン３に対して
自己整合的にソース領域９及びドレイン領域10を形成す
る。この後、層間絶縁膜11、ソース・バス・ライン４等
を形成し、目的とする液晶ディスプレイを完成させる。That is, first, after forming a polycrystalline Si film on the glass substrate 1, this polycrystalline Si film is patterned to form an island pattern. Next, after a gate insulating film 5 is formed on the entire surface, a gate bus line 3 is formed on the gate insulating film 5.
To form Next, n-type impurities are ion-implanted into the polycrystalline Si film using the gate bus line 3 as a mask, so that the source region 9 and the drain region are self-aligned with respect to the gate bus line 3. Form 10. Thereafter, the interlayer insulating film 11, the source bus line 4, and the like are formed to complete the intended liquid crystal display.
この実施例IIによれば、実施例Ｉと同様に開口率の向
上を図ることができる等の利点があることは勿論である
が、さらに次のような利点もある。すなわち、ゲート・
バス・ライン３は多結晶Si膜６の上に形成されており、
しかも実施例Ｉのようにゲート電極８が形成されていな
いので、層間絶縁膜11の表面の段差は実施例Ｉの場合に
比べて小さくなり、従ってソース・バス・ライン４の断
線等が生じにくい。また、ゲート電極８を形成する必要
がないため、液晶ディスプレイの製造工程が簡単であ
る。According to the embodiment II, there is an advantage that the aperture ratio can be improved as in the case of the embodiment I. Of course, there are also the following advantages. That is, the gate
The bus line 3 is formed on the polycrystalline Si film 6,
Moreover, since the gate electrode 8 is not formed as in the embodiment I, the step on the surface of the interlayer insulating film 11 is smaller than that in the embodiment I, so that the source bus line 4 is hardly disconnected. . Further, since it is not necessary to form the gate electrode 8, the manufacturing process of the liquid crystal display is simple.
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications based on the technical idea of the present invention are possible.
例えば、上述の実施例Ｉ、IIにおいては、１画素1TFT
構成の液晶ディスプレイに本発明を適用した場合につい
て説明したが、例えば１画素2TFT構成として冗長構成を
採った液晶ディスプレイに本発明を適用することも可能
である。すなわち、第３図に示すように、ゲート・バス
・ライン３及びソース・バス・ライン４の領域に２個の
TFTQ1、Q2を並列に形成することにより、１画素2TFT構
成の場合でもTFTの占有面積は実効的に０である。従っ
て、開口率の向上を図ることができるとともに、TFTア
レイの欠陥による液晶ディスプレイの製造歩留まりの低
下を防止することができる。For example, in the above-described embodiments I and II, one pixel 1 TFT
The case where the present invention is applied to a liquid crystal display having a configuration has been described. However, the present invention can be applied to a liquid crystal display having a redundant configuration as a one-pixel 2TFT configuration, for example. That is, as shown in FIG. 3, two gate bus lines 3 and two source bus lines 4
By forming the TFTs Q 1 and Q 2 in parallel, the area occupied by the TFTs is effectively zero even in the case of a one-pixel two-TFT configuration. Therefore, the aperture ratio can be improved, and a reduction in the manufacturing yield of the liquid crystal display due to a defect in the TFT array can be prevented.
また、必要に応じてガラス基板１の代わりに各種の基
板を用いることが可能である。さらに、上述の実施例
Ｉ、IIにおいて用いたTFTQは多結晶SiTFTであるが、こ
のTFTQとしてａ−Si:HTFTを用いることも可能である。Various substrates can be used instead of the glass substrate 1 as needed. Further, although the TFTQ used in the above-described Examples I and II is a polycrystalline SiTFT, an a-Si: HTFT can be used as the TFTQ.
さらにまた、上述の実施例Ｉ、IIにおいては、本発明
を液晶ディスプレイに適用した場合について説明した
が、本発明は、液晶ディスプレイ以外の各種のアクティ
ブ・マトリクス方式の表示装置に適用することも可能で
ある。具体的には、例えば表示用物質として液晶の代わ
りにエレクトロクロミック（EC）材料を用いたアクティ
ブ・マトリクス方式のエレクトロクロミックディスプレ
イに適用することが可能である。Furthermore, in the above-described embodiments I and II, the case where the present invention is applied to a liquid crystal display has been described. However, the present invention can be applied to various active matrix display devices other than the liquid crystal display. It is. Specifically, for example, the present invention can be applied to an active matrix type electrochromic display using an electrochromic (EC) material instead of a liquid crystal as a display substance.
以上説明したように、本発明によれば、駆動トランジ
スタのゲート電極と、駆動トランジスタのソース領域、
ドレイン領域及びチャネル領域を形成する半導体層と、
ゲート・バス・ライン及びソース・バス・ラインとが重
ねられて形成され、あるいは、駆動トランジスタのソー
ス領域、ドレイン領域及びチャネル領域を形成する半導
体層と、ゲート・バス・ライン及びソース・バス・ライ
ンとが重ねられて形成さているとともに、画素電極がソ
ース・バス・ラインの領域で半導体層と接続されている
ので、この駆動トランジスタの占有面積は実効的に０と
なり、これによって画素の開口率の向上を図ることがで
きる。As described above, according to the present invention, the gate electrode of the drive transistor, the source region of the drive transistor,
A semiconductor layer forming a drain region and a channel region;
A semiconductor layer formed by overlapping a gate bus line and a source bus line, or forming a source region, a drain region and a channel region of a driving transistor; a gate bus line and a source bus line Are overlapped and the pixel electrode is connected to the semiconductor layer in the source bus line region, so that the area occupied by this drive transistor is effectively zero, thereby reducing the aperture ratio of the pixel. Improvement can be achieved.
第１図Ａは本発明の実施例Ｉによるアクティブ・マトリ
クス方式の液晶ディスプレイを示す平面図、第１図Ｂは
第１図ＡのＸ−Ｘ線に沿っての断面図、第１図Ｃは第１
図ＡのＹ−Ｙ線に沿っての断面図、第２図Ａは本発明の
実施例IIによるアクティブ・マトリクス方式の液晶ディ
スプレイを示す平面図、第２図Ｂは第２図ＡのＺ−Ｚ線
に沿っての断面図、第２図Ｃは第２図ＡのＷ−Ｗ線に沿
っての断面図、第３図は本発明の変形例を説明するため
の平面図、第４図Ａは従来のアクティブ・マトリクス方
式の液晶ディスプレイの一例を示す平面図、第４図Ｂは
第４図ＡのＰ−Ｐ線に沿っての断面図である。 図面における主要な符号の説明 1:ガラス基板、2:画素電極、3:ゲート・バス・ライン、
4:ソース・バス・ライン、6:多結晶Si膜、8:ゲート電
極、9:ソース領域、10:ドレイン領域、Q:TFT。FIG. 1A is a plan view showing an active matrix type liquid crystal display according to Embodiment I of the present invention, FIG. 1B is a cross-sectional view taken along line XX of FIG. 1A, and FIG. First
FIG. 2A is a cross-sectional view taken along the line YY of FIG. A, FIG. 2A is a plan view showing an active matrix type liquid crystal display according to Embodiment II of the present invention, and FIG. FIG. 2C is a cross-sectional view along line WW of FIG. 2A, FIG. 3C is a plan view for explaining a modification of the present invention, FIG. FIG. 4A is a plan view showing an example of a conventional active matrix type liquid crystal display, and FIG. 4B is a sectional view taken along line PP of FIG. 4A. Description of main reference numerals in the drawings 1: glass substrate, 2: pixel electrode, 3: gate bus line,
4: Source bus line, 6: polycrystalline Si film, 8: gate electrode, 9: source region, 10: drain region, Q: TFT.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−117997（ＪＰ，Ａ) 特開 昭61−255384（ＪＰ，Ａ) 特開 昭62−169125（ＪＰ，Ａ) 実開 昭63−170828（ＪＰ，Ｕ) ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-53-117997 (JP, A) JP-A-61-255384 (JP, A) JP-A-62-169125 (JP, A) 170828 (JP, U)
Claims (2)
と、各々の上記画素電極に接続された駆動トランジスタ
と、上記駆動トランジスタに信号を供給する互いに直交
するゲート・バス・ライン及びソース・バス・ラインと
を有し、 上記駆動トランジスタのゲート電極と、上記駆動トラン
ジスタのソース領域、ドレイン領域及びチャネル領域を
形成する半導体層と、上記ゲート・バス・ライン及び上
記ソース・バス・ラインとが重ねられて形成されている
とともに、上記画素電極が上記ソース・バス・ラインの
領域で上記半導体層と接続されている ことを特徴とする表示装置。1. A plurality of pixel electrodes arranged in a matrix, a driving transistor connected to each of the pixel electrodes, and a gate bus line and a source bus orthogonal to each other for supplying a signal to the driving transistor. A gate electrode of the driving transistor, a semiconductor layer forming a source region, a drain region, and a channel region of the driving transistor, and the gate bus line and the source bus line overlap with each other. A display device, wherein the pixel electrode is connected to the semiconductor layer in a region of the source bus line.
と、各々の上記画素電極に接続された駆動トランジスタ
と、上記駆動トランジスタに信号を供給する互いに直交
するゲート・バス・ライン及びソース・バス・ラインと
を有し、 上記ゲート・バス・ラインは分岐部を有さず、 上記駆動トランジスタのソース領域、ドレイン領域及び
チャネル領域を形成する半導体層と、上記ゲート・バス
・ライン及び上記ソース・バス・ラインとが重ねられて
形成されているとともに、上記画素電極が上記ソース・
バス・ラインの領域で上記半導体層と接続されている ことを特徴とする表示装置。2. A plurality of pixel electrodes arranged in a matrix, a driving transistor connected to each of said pixel electrodes, and mutually orthogonal gate bus lines and source buses for supplying signals to said driving transistors. A semiconductor layer forming a source region, a drain region and a channel region of the driving transistor; the gate bus line and the source The bus line is overlapped with the source line, and the pixel electrode is connected to the source line.
A display device, wherein the display device is connected to the semiconductor layer in a bus line region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10460088A JP2727562B2 (en) | 1988-04-27 | 1988-04-27 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10460088A JP2727562B2 (en) | 1988-04-27 | 1988-04-27 | Display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01274117A JPH01274117A (en) | 1989-11-01 |
| JP2727562B2 true JP2727562B2 (en) | 1998-03-11 |
Family
ID=14384914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10460088A Expired - Lifetime JP2727562B2 (en) | 1988-04-27 | 1988-04-27 | Display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2727562B2 (en) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4968119A (en) * | 1989-01-10 | 1990-11-06 | David Sarnoff Research Center, Inc. | High-density liquid-crystal active dot-matrix display structure |
| JP2794678B2 (en) | 1991-08-26 | 1998-09-10 | 株式会社 半導体エネルギー研究所 | Insulated gate semiconductor device and method of manufacturing the same |
| JP2845303B2 (en) * | 1991-08-23 | 1999-01-13 | 株式会社 半導体エネルギー研究所 | Semiconductor device and manufacturing method thereof |
| US5485019A (en) | 1992-02-05 | 1996-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| TW223178B (en) * | 1992-03-27 | 1994-05-01 | Semiconductor Energy Res Co Ltd | Semiconductor device and its production method |
| KR19980039622A (en) * | 1996-11-28 | 1998-08-17 | 김영환 | Liquid crystal display |
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| JP2004310123A (en) * | 2004-05-20 | 2004-11-04 | Semiconductor Energy Lab Co Ltd | Active type display unit, and television, camera and computer using same |
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| JP7317593B2 (en) * | 2019-02-06 | 2023-07-31 | 株式会社ジャパンディスプレイ | Semiconductor substrate and display device |
| US11626520B2 (en) * | 2019-02-06 | 2023-04-11 | Japan Display Inc. | Semiconductor substrate and display device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4112333A (en) * | 1977-03-23 | 1978-09-05 | Westinghouse Electric Corp. | Display panel with integral memory capability for each display element and addressing system |
| JPS61255384A (en) * | 1985-05-09 | 1986-11-13 | 富士通株式会社 | Thin film transistor matrix and manufacture thereof |
| JPS62169125A (en) * | 1986-01-22 | 1987-07-25 | Seiko Epson Corp | Preparation of liquid crystal display panel |
| JPS63170828U (en) * | 1987-04-28 | 1988-11-07 |
-
1988
- 1988-04-27 JP JP10460088A patent/JP2727562B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01274117A (en) | 1989-11-01 |
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Legal Events
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|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 11 |