JPH11150275A - 薄膜トランジスタアレイ基板 - Google Patents

Abstract

(57)【要約】 【課題】 ＴＦＴアレイ基板、及びＴＦＴアレイ基板を
用いた液晶表示装置の製造段階において、静電気の発生
に起因するＴＦＴ等の絶縁破壊に対し耐性を向上させ
る。 【解決手段】 列配線及び行配線の端部に接続された実
装電極２２が複数ずつののブロックに分れて束ねられて
おり、列配線間及び行配線間は、半導体パターン２３で
短絡され、実装電極ブロック２４間は、導電体パターン
による接続配線２５で短絡されている。これにより、静
電気が発生しても、より広範な範囲に分散するので、ゲ
ート配線群またはソース配線群間は電位差が生じない、
またはその電位差が小さくなり、絶縁破壊が生じること
が無くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置を駆
動する薄膜トランジスタ（ＴＦＴ）アレイ基板におい
て、静電気に起因する不良発生を低減するようにしたＴ
ＦＴアレイ基板に関するものである。

【０００２】

【従来の技術】従来のＴＦＴアレイ基板の構成を図６と
ともに説明する。図６は、ゲート配線上に、陽極酸化膜
が形成されたＴＦＴの断面構造を示したものである。ま
ず、ガラス基板１ａ上に、アルミニウムを用いてゲート
電極３を形成し、そのゲート電極３上には陽極酸化膜か
らなる第１のゲート絶縁膜４を形成する。次に、透明導
電体であるＩＴＯを用いて画素電極２を形成し、更に、
シリコン窒化膜からなる第２のゲート絶縁膜５、続い
て、ゲート電極の電位によってその抵抗率が変化しＴＦ
Ｔをスイッチとして機能させる半導体膜を連続して堆積
した後、ＴＦＴ部分に半導体膜６を形成する。そして、
画素電極２上の一部の絶縁膜に開口部７を形成する。さ
らに、チタン／アルミニウムの２層の導電体膜で、ソー
ス電極８ａ及びドレイン電極８ｂを形成する。この時、
開口部７を介して、ドレイン電極８ｂと透明電極２を接
続させる。最後に、ＴＦＴを安定に駆動させるために、
シリコン窒化膜からなるパッシベーション膜９を堆積さ
せた後、画素電極２上の絶縁膜をエッチングにより除去
する。

【０００３】以上のようにして、多数のＴＦＴが形成さ
れたＴＦＴアレイ基板１を作製した後、カラーフィルタ
基板１１を重ね、その間隙部に液晶１５を注入し液晶表
示装置を製造する。カラーフィルタ基板１１は、ガラス
基板１１ａ上に、ＴＦＴ及び配線とその近傍を遮蔽する
ブラックマトリクス１２、Ｒ，Ｇ，Ｂの３原色から成る
カラーフィルタ１３、及びそれら前面に透明電極によっ
て形成された対向電極１４が形成されている。

【０００４】図４は、ＴＦＴアレイ基板１の全体概略構
成を示したものであるが、カラーフィルタ基板１１に形
成された対向電極１４は、ＴＦＴアレイ基板１に形成さ
れた接続電極２８と、導電ペーストを介して接続され
る。そして、ＴＦＴアレイ基板１においては、この接続
電極２８が実装電極２２と接続され、そして更に後工程
で、実装電極２２と外部のプリント基板とが接続され、
プリント基板より対向電極１４に信号が供給されること
になる。

【０００５】一方、ＴＦＴアレイ基板１の完成後におい
て、各ＴＦＴのゲート電極をつなぐゲート配線１７の
群、及び各ＴＦＴのソース電極８ａをつなぐソース配線
１８の群は、それぞれ配線の端部において導電体パター
ンで短絡される。この導電体パターンを、ここではショ
ートバー２６ａ，２６ｂと呼ぶ。ここで、ゲート配線１
７群とソース配線１８群は、それぞれの配線群間の絶縁
ショートの有無を検査するために通常分離されて短絡さ
れる。このショートバー２６ａ，２６ｂは、外部からあ
る配線に静電気が飛び込んだとき、他の配線群に静電気
を分散させることにより、静電気破壊不良から防ぐ役割
を果たす。

【０００６】ＴＦＴアレイ基板１は、カラーフィルタ基
板１１と組み合わせてＴＦＴ液晶表示パネルを構成する
が、このショートバー２６ａ，２６ｂは、ＴＦＴ液晶表
示装置の製造工程中に、一点鎖線で示すガラス基板１ａ
の割断線上で割断除去される。よって、ＴＦＴ液晶パネ
ルの製造途中工程より、静電気に対する耐性が無くなる
という欠点がある。

【０００７】また、図４に示すように、ＴＦＴアレイ基
板１には、ゲート配線１７群、ソース配線１８群以外
に、ソース配線１８群またはゲート配線１７群と絶縁膜
を介して交叉するレスキュー配線２７または共通配線２
９（図３に記載）がある。

【０００８】レスキュー配線２７は、ゲート配線１７ま
たはソース配線１８に断線が生じた場合、それを救済す
る役割を有する。つまり、断線が生じた配線を、レーザ
ー等を用いてその配線の両端で絶縁膜を介して交叉する
レスキュー配線とそれぞれ短絡させる。レスキュー配線
は、実装電極２２に接続され、その後工程で、その両端
の２本のレスキュー配線をＴＦＴアレイ基板の外部に接
続するプリント基板と実装電極を通じて接続させること
により、配線の終端より信号を入力し、断線を救済する
ものである。

【０００９】同様に図３に示すように、共通配線２９
は、画素部において、画素電極とゲート絶縁膜等を介し
て画素電極と並列に付加容量３０を形成する。画素容量
２１に更に容量を付加させることにより画素の電位の保
持率を向上させ、均一な画像を形成する役割を有する。
共通配線２９は、ゲート配線１７またはソース配線１８
と平行に延在し、その端部で短絡されている。

【００１０】一方、図５に示したように、配線端部に位
置する実装電極２２において、配線間を半導体パターン
２３で短絡するものが知られている。この構成は、特開
昭６２−６５４５５号公報より引用したものである。こ
れは、ＴＦＴ上に形成される半導体膜６と同時に形成さ
れる。この半導体パターン２３も、外部からある配線に
静電気が飛び込んだとき、他の配線群に静電気を分散さ
せることによって、静電気不良の発生を防ぐ役割を果た
す。そして、この半導体パターン２３は、その抵抗率が
高いため、配線間で信号を混入することが無いため、Ｔ
ＦＴ液晶表示パネルが完成された後も除去されずに残す
ことができる。よって、最終工程まで静電気に対する機
能を持たせることができるという利点がある。

【００１１】

【発明が解決しようとする課題】そこでまず、第１に、
図５の配線端部で、半導体パターン２３により配線間を
短絡させる従来の構成においては、実装電極２２は複数
ずつのブロック２４に分離されており、これらの配線を
一度に半導体パターンで短絡させた場合、実装電極ブロ
ック２４間、特にゲート配線１７の実装電極ブロック群
とソース配線１８の実装電極ブロック群との距離が遠い
こと、また、半導体パターン２３は抵抗率が高いことか
ら、実装電極ブロック２４間は、非常に高抵抗となるた
め、静電気は、１つのブロック内に分散されるのみとな
り、静電気に対する耐性が充分とは言えない。

【００１２】第２に、ゲート配線１７群またはソース配
線１８群と交叉するレスキュー配線２７、共通配線２９
等は浮遊状態であり、これらの配線に静電気が飛び込ん
だ場合、それらの配線と絶縁膜を介して交叉するゲート
配線１７群またはソース配線１８群との間に電位差が生
じ、絶縁ショートを生じたり、更にはゲート配線または
ソース配線を通じてそれらに接続するＴＦＴを破壊する
という問題があった。

【００１３】第３に、カラーフィルタ基板１１に形成さ
れた対向電極１４は、ＴＦＴアレイ基板１と貼り合わせ
た後、ＴＦＴアレイ基板側のソース配線１８群またはゲ
ート配線１７群と大きな容量を形成する。これらの容量
に蓄積された電荷が、対向電極１４と接続されたＴＦＴ
アレイ基板１側の接続電極２８の近傍に位置するゲート
配線１７またはソース配線１８に飛び込んだ場合、この
ゲート配線またはソース配線に接続されたＴＦＴが破壊
されるという問題を有する。

【００１４】

【課題を解決するための手段】したがって、上記従来技
術の問題点を解決するための本発明の第１は、基板の一
主面上に、複数の列配線と複数の行配線が延在し、前記
列配線と行配線の交点には薄膜トランジスタが存在し、
前記列配線及び行配線の端部に接続された実装電極が、
複数ずつのブロックに分れて束ねられている薄膜トラン
ジスタアレイ基板であって、少なくとも製造段階におい
て、前記列配線間または行配線間は半導体パターンで短
絡されており、かつ前記ブロック間は導電体パターンで
短絡されていることを特徴とするものである。

【００１５】この構成によれば、従来高抵抗で接続され
ていた配線ブロック間が、低抵抗で短絡されるため、一
部の配線に飛び込んだ静電気は、１つのブロックを飛び
越えてより広範囲に分散されるので、静電気破壊を防止
することが可能となる。

【００１６】本発明の第２は、基板の一主面上に、複数
の列配線と複数の行配線が延在し、前記列配線と行配線
の交点には薄膜トランジスタが存在し、さらにレスキュ
ー配線や共通配線等の第３の配線が前記列配線または行
配線と絶縁膜を介して交差する薄膜トランジスタアレイ
基板であって、少なくとも製造段階において、前記第３
の配線は、交差する列配線または行配線と導電体パター
ンまたは半導体パターンによって短絡されていることを
特徴とするものである。

【００１７】この構成によれば、前記第３の配線に静電
気が飛び込んだ場合、それらと交叉するゲート配線群ま
たはソース配線群とは、導電体パターンまたは半導体パ
ターンで短絡されているため、第３の配線とゲート配線
群またはソース配線群間は電位差が生じない、またはそ
の電位差が小さくなるので、それらの配線間で絶縁破壊
が生じることが無くなる。

【００１８】本発明の第３は、基板の一主面上に、複数
の列配線と複数の行配線が延在し、前記列配線と行配線
の交点には薄膜トランジスタが存在し、さらに大面積の
導電パターンが前記列配線または行配線の近傍に位置す
る薄膜トランジスタアレイ基板であって、少なくとも製
造段階において、前記大面積の導電パターンは、近傍に
位置する列配線または行配線と、導電体パターンまたは
半導体パターンで短絡されていることを特徴とするもの
である。

【００１９】この構成によれば、導電パターンに静電気
が飛び込んだ場合、または、液晶表示装置用の薄膜トラ
ンジスタアレイ基板のように、カラーフィルタ基板の対
向電極が接続された導電パターンに大きな電荷が蓄積さ
れた場合など、それらと近傍に位置するゲート配線群ま
たはソース配線群とは導電体や半導体パターンで短絡さ
れているため、導電パターンとゲート配線群またはソー
ス配線群間には電位差が生じない、またはその電位差が
小さくなる。よって、この導電パターンとそれらの配線
間で、絶縁破壊が生じることが無くなる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。 （実施の形態１）図１は、本発明の実施の形態１におけ
るＴＦＴアレイ基板の実装電極部を示したものである。
行方向にはゲート配線１７群が延在し、列方向にはソー
ス配線１８群が延在しており、各配線の端部には実装電
極２２が接続されている。また、ソース配線１８とゲー
ト配線１７の交点には、ＴＦＴ２０と画素電極２１が配
置されている。実装電極２２は、複数ずつのブロック２
４に束ねて分離されている。各実装電極２２間は、半導
体パターン２３で短絡されており、また実装電極ブロッ
ク２４間は、接続配線２５で短絡されている。さらに、
ゲート配線１７の実装電極ブロックとソース配線１８の
実装電極ブロック間も、接続配線２５で短絡される。半
導体パターン２３は高抵抗であるため、液晶表示装置完
成後に残留していても、隣接信号が混入することはな
い。

【００２１】このように構成された本実施の形態１にお
いては、ある特定の配線に静電気が飛び込んだ場合、半
導体パターン２３を介してブロック内の実装電極全体に
分散される。また、実装電極ブロック間も低抵抗の接続
配線２５で短絡されているため、実装電極ブロック２４
相互間で静電気は分散される。

【００２２】また、ゲート配線１７群とソース配線１８
群間も接続配線２５で接続されているため、ゲート配線
群からソース配線群へ、またはソース配線群からゲート
配線群へ静電気は分散される。

【００２３】（実施の形態２）図２は、本発明の実施の
形態２におけるＴＦＴアレイ基板の全体概略構成を示し
たものである。行方向にゲート配線１７群が延在し、列
方向にソース配線１８群が延在している。各配線の端部
には実装電極２２が接続され、また、ソース配線１８と
ゲート配線１７の各交点には、ＴＦＴ２０と画素電極２
１が配置されている。ゲート配線１７群及びソース配線
１８群はすべてショートバー２６ａ，２６ｂに接続され
ており、ゲート配線群のショートバー２６ａとソース配
線群のショートバー２６ｂは、ゲート配線群とソース配
線群間の層間ショートを検査するために分離されてい
る。つまり、ショートバー２６ａとショートバー２６ｂ
の間に電圧を印加し、流れる電流値の大きさによって、
層間ショートの有無を判断する。また、レスキュー配線
２７が、ソース配線１８の両端付近にソース配線群と絶
縁膜を介して交叉する形で延在する。

【００２４】ここで、これらのレスキュー配線２７も、
実装電極２２を介してソース配線１８群のショートバー
２６ｂに接続されている。

【００２５】このように構成された本実施の形態２にお
いては、レスキュー配線２７に静電気が飛び込んだ場
合、ショートバー２６ｂを通じて、ソース配線１８群に
分散される。また、ソース配線１８群とレスキュー配線
２７群とは同一のショートバー２６ｂに接続されている
ため、レスキュー配線２７とそれに交叉するソース配線
１８群との間に電位差が生じることがないため、レスキ
ュー配線とソース配線群間で絶縁破壊が生じることが無
くなる。

【００２６】図２では、レスキュー配線２７が、ソース
配線１８群と交差する構成となっているが、レスキュー
配線２７がゲート配線１７群と交差する構成において
は、レスキュー配線２７はゲート配線１７側のショート
バー２６ａに接続される。

【００２７】（実施の形態３）図３は、本発明の実施の
形態３におけるＴＦＴアレイ基板の全体概略構成を示し
たもので、行方向に、ゲート配線１７群が延在し、列方
向にソース配線１８が延在している。各配線の端部には
実装電極２２が接続され、また、ソース配線１８とゲー
ト配線１７の各交点には、ＴＦＴ２０と画素電極２１が
配置されている。ゲート配線１７群及びソース配線１８
群はすべてショートバー２６ａ及びショートバー２６ｂ
に接続されている。ゲート配線群のショートバー２６ａ
とソース配線群のショートバー２６ｂは、ゲート配線群
とソース配線群間の層間ショートを検査するため分離さ
れている。また、共通配線２９がゲート配線１７と平行
に延在し、ソース配線１８群と絶縁膜を介して交叉して
いる。共通配線２９は、画素電極２１との間で付加容量
３０を形成する。

【００２８】ここで、共通配線２９は、端部で束ねられ
た後、実装電極２２に接続され、ソース配線側のショー
トバー２６ｂに接続される。

【００２９】また、カラーフィルタ基板１１の対向電極
１４との接続電極２８がゲート配線１７近傍に形成さ
れ、実装電極２２と接続され、更にゲート配線側のショ
ートバー２６ａに接続されている。

【００３０】このような構成において、共通配線２９に
静電気が飛び込んだ場合、ショートバー２６ｂを通じて
ソース配線１８群に分散される。また、ソース配線１８
群と共通配線２９とは同一のショートバー２６ｂに接続
されているため、共通配線２９とこれに交叉するソース
配線１８群との間に電位差が生じることがなく、共通配
線とソース配線群間で絶縁破壊が生じることは無くな
る。

【００３１】また、カラーフィルタ基板と貼り合わせた
とき、カラーフィルタ基板の対向電極１４とＴＦＴアレ
イ基板の配線との間に蓄積された電荷が、ゲート配線側
のショートバー２６ａに分散されるため、対向電極１４
との接続電極２８とゲート配線１７との間で静電気が発
生することも無くなる。

【００３２】

【発明の効果】以上説明したように、本発明によれば、
薄膜トランジスタアレイ基板において、第１に、列配線
及び行配線がその端部で複数ずつのブロックに分れて束
ねられており、列配線間または行配線間が半導体パター
ンで短絡され、またブロック間が導電体パターンで短絡
されているので、発生した静電気をより広範な範囲に分
散させることができ、静電気に対する耐性が向上する。

【００３３】第２に、列配線または行配線に対し第３の
配線が絶縁膜を介して交差する場合において、前記第３
の配線と列配線または行配線とを導電体パターンまたは
半導体パターンによって短絡させることにより、第３の
配線とゲート配線群またはソース配線群間に電位差が生
じない、またはその電位差が小さくなるので、それらの
配線間で、絶縁破壊が生じることが無くなる。

【００３４】第３に、大面積の導電パターンが列配線ま
たは行配線の近傍に位置する場合、前記導電パターンを
列配線または行配線と導電体パターンまたは半導体パタ
ーンで短絡させることにより、導電パターンと近傍に位
置するゲート配線群またはソース配線群間には電位差が
生じない、またはその電位差が小さくなるので、それら
の間で絶縁破壊が生じることが無くなる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるＴＦＴアレイ基
板の実装電極部の平面図

【図２】本発明の実施の形態２におけるＴＦＴアレイ基
板の全体概略構成を示す平面図

【図３】本発明の実施の形態３におけるＴＦＴアレイ基
板の全体概略構成を示す平面図

【図４】従来例におけるＴＦＴアレイ基板の全体概略構
成を示す平面図

【図５】従来例におけるＴＦＴアレイ基板の実装電極部
の平面図

【図６】従来例におけるＴＦＴ液晶表示装置の断面図

【符号の説明】

１ ＴＦＴアレイ基板 ２ 画素電極 ３ ゲート電極 ４ 第１のゲート絶縁膜 ５ 第２のゲート絶縁膜 ６ 半導体膜 ７ 開口部 ８ａ ソース電極 ８ｂ ドレイン電極 ９ パッシベーション膜 １１ カラーフィルタ基板 １２ ブラックマトリクス １３ カラーフィルタ １４ 対向電極 １５ 液晶 １７ ゲート配線 １８ ソース配線 ２０ 薄膜トランジスタ（ＴＦＴ） ２１ 画素電極 ２２ 実装電極 ２３ 半導体パターン ２４ 実装電極ブロック ２５ 接続配線 ２６ａ，２６ｂ ショートバー ２７ レスキュー配線 ２８ 対向電極との接続電極 ２９ 共通配線 ３０ 付加容量

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基板の一主面上に、複数の列配線と複数
   の行配線が延在し、前記列配線と行配線の交点には、薄
   膜トランジスタが存在し、前記列配線及び行配線の端部
   に接続された実装電極が、複数ずつのブロックに分れて
   束ねられている薄膜トランジスタアレイ基板であって、
   少なくとも製造段階において、前記列配線間または行配
   線間は半導体パターンで短絡されており、かつ前記ブロ
   ック間は導電体パターンで短絡されていることを特徴と
   する薄膜トランジスタアレイ基板。
2. 【請求項２】 基板の一主面上に、複数の列配線と複数
   の行配線が延在し、前記列配線と行配線の交点には、薄
   膜トランジスタが存在し、さらに第３の配線が前記列配
   線または行配線と絶縁膜を介して交差する薄膜トランジ
   スタアレイ基板であって、少なくとも製造段階におい
   て、前記第３の配線は、交差する列配線または行配線と
   導電体パターンまたは半導体パターンによって短絡され
   ていることを特徴とする薄膜トランジスタアレイ基板。
3. 【請求項３】 第３の配線は、レスキュー配線または共
   通配線であることを特徴とする請求項２記載の薄膜トラ
   ンジスタアレイ基板。
4. 【請求項４】 基板の一主面上に、複数の列配線と複数
   の行配線が延在し、前記列配線と行配線の交点には、薄
   膜トランジスタが存在し、さらに大面積の導電パターン
   が前記列配線または行配線の近傍に位置する薄膜トラン
   ジスタアレイ基板であって、少なくとも製造段階におい
   て、前記大面積の導電パターンは、近傍に位置する列配
   線または行配線と、導電体パターンまたは半導体パター
   ンで短絡されていることを特徴とする薄膜トランジスタ
   アレイ基板。
5. 【請求項５】 対向電極を有するカラーフィルタ基板と
   組み合わされる液晶表示装置用の請求項４に記載の薄膜
   トランジスタアレイ基板であって、製造段階において、
   前記対向電極が大面積の導電パターンと電気的に接続さ
   れていることを特徴とする薄膜トランジスタアレイ基
   板。