JPH11144961A - 表面実装型平衡不平衡変換素子 - Google Patents
表面実装型平衡不平衡変換素子Info
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- JPH11144961A JPH11144961A JP33088697A JP33088697A JPH11144961A JP H11144961 A JPH11144961 A JP H11144961A JP 33088697 A JP33088697 A JP 33088697A JP 33088697 A JP33088697 A JP 33088697A JP H11144961 A JPH11144961 A JP H11144961A
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- line
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Abstract
(57)【要約】
【課題】 平衡伝送線路と不平衡伝送線路の相互変換の
ための非常に小型化された表面実装型平衡不平衡変換素
子を提供する。 【解決手段】 ガラスセラミックス等からなる第1誘電
体層31の一面に形成される第1の1次ストリップライ
ン11及び他面に形成される第1の2次ストリップライ
ン12によって構成される第1の結合線路体1と、第2
誘電体層32の一面に形成される第2の1次ストリップ
ライン21及び他面に形成される第2の2次ストリップ
ライン22によって構成される第2の結合線路体2と
を、第3誘電体層33を介して素子の縦方向に積層し、
接合して表面実装型平衡不平衡変換素子を得る。各スト
リップラインは、直線状にすることもできるが、曲折さ
せ、或いは渦巻き状に形成することで小型化が容易にな
る。
ための非常に小型化された表面実装型平衡不平衡変換素
子を提供する。 【解決手段】 ガラスセラミックス等からなる第1誘電
体層31の一面に形成される第1の1次ストリップライ
ン11及び他面に形成される第1の2次ストリップライ
ン12によって構成される第1の結合線路体1と、第2
誘電体層32の一面に形成される第2の1次ストリップ
ライン21及び他面に形成される第2の2次ストリップ
ライン22によって構成される第2の結合線路体2と
を、第3誘電体層33を介して素子の縦方向に積層し、
接合して表面実装型平衡不平衡変換素子を得る。各スト
リップラインは、直線状にすることもできるが、曲折さ
せ、或いは渦巻き状に形成することで小型化が容易にな
る。
Description
【0001】
【発明の属する技術分野】本発明は、平衡伝送線路と不
平衡伝送線路の相互変換のための表面実装型平衡不平衡
変換素子に関する。本発明の表面実装型平衡不平衡変換
素子は、携帯用送受信機等の情報通信機器などに使用さ
れる。また、高周波伝送線路のインピーダンス変換器或
いは平衡伝送線路及び不平衡伝送線路の信号を相互に変
換するバルントランスなどとして用いることもできる。
平衡伝送線路の相互変換のための表面実装型平衡不平衡
変換素子に関する。本発明の表面実装型平衡不平衡変換
素子は、携帯用送受信機等の情報通信機器などに使用さ
れる。また、高周波伝送線路のインピーダンス変換器或
いは平衡伝送線路及び不平衡伝送線路の信号を相互に変
換するバルントランスなどとして用いることもできる。
【0002】
【従来の技術】高周波領域において異なる平衡を有する
線路を接続するために、平衡不平衡変換素子が使用され
る。この平衡不平衡変換素子は1次コイルと、この1次
コイルと対をなす2次コイルとからなる結合器を備え
る。これら1次及び2次コイルとして、従来より、フェ
ライトコアに銅線を巻き付けたものが使用されている。
しかし、銅線を必ずしも均一に巻き付けることができな
いため、平衡出力のバランスが崩れるなど、特性が安定
しない要因となっている。また、コアに銅線を巻き付け
たコイルであるため、小型化には自ずと限界がある。
線路を接続するために、平衡不平衡変換素子が使用され
る。この平衡不平衡変換素子は1次コイルと、この1次
コイルと対をなす2次コイルとからなる結合器を備え
る。これら1次及び2次コイルとして、従来より、フェ
ライトコアに銅線を巻き付けたものが使用されている。
しかし、銅線を必ずしも均一に巻き付けることができな
いため、平衡出力のバランスが崩れるなど、特性が安定
しない要因となっている。また、コアに銅線を巻き付け
たコイルであるため、小型化には自ずと限界がある。
【0003】特性が安定しない、或いは小型化に限界が
あるといった上記の問題を解決するため、コイルを用い
ず、ストリップライン間を1/4波長の同軸線で結合し
た変換器も提案されている。この変換器では、1/4波
長の長さを有する同軸線を引き回す必要がある。しか
し、通常、同軸線は数種類のインピーダンスを有するも
のしか提供されていないため、インピーダンス変換器と
して利用する場合に、任意の変換比が得られないという
問題がある。
あるといった上記の問題を解決するため、コイルを用い
ず、ストリップライン間を1/4波長の同軸線で結合し
た変換器も提案されている。この変換器では、1/4波
長の長さを有する同軸線を引き回す必要がある。しか
し、通常、同軸線は数種類のインピーダンスを有するも
のしか提供されていないため、インピーダンス変換器と
して利用する場合に、任意の変換比が得られないという
問題がある。
【0004】このような同軸線を用いた場合の問題を解
決するため、特開平8−191016号公報には、誘電
体基板の表面に特定の形状のストリップラインを用いた
1次コイルと2次コイルとを形成し、積層された誘電体
基板の内部に第1の結合線路体と第2の結合線路体とが
内臓された構造の変換器が提案されている。しかし、こ
の変換器では、第1及び第2の結合線路体が誘電体基板
の同一平面内に配置されているため、変換器の表面積が
大きくなり、携帯電話など、実装面積を小さくする必要
のある小型の通信機器に用いることができないとの問題
がある。
決するため、特開平8−191016号公報には、誘電
体基板の表面に特定の形状のストリップラインを用いた
1次コイルと2次コイルとを形成し、積層された誘電体
基板の内部に第1の結合線路体と第2の結合線路体とが
内臓された構造の変換器が提案されている。しかし、こ
の変換器では、第1及び第2の結合線路体が誘電体基板
の同一平面内に配置されているため、変換器の表面積が
大きくなり、携帯電話など、実装面積を小さくする必要
のある小型の通信機器に用いることができないとの問題
がある。
【0005】
【発明が解決しようとする課題】本発明は上記の従来の
問題を解決するものであり、第1結合線路体と第2結合
線路体とを、従来のように同一平面内ではなく、誘電体
層を介して素子の厚さ方向に積層した構造の表面実装型
平衡不平衡変換素子を提供することを目的とする。この
ような構造とすることにより、本発明の表面実装型平衡
不平衡変換素子では、その平面における面積を小さくす
ることができ、携帯型の送受信機等、小型化の著しい通
信機器などにおいて有用である。
問題を解決するものであり、第1結合線路体と第2結合
線路体とを、従来のように同一平面内ではなく、誘電体
層を介して素子の厚さ方向に積層した構造の表面実装型
平衡不平衡変換素子を提供することを目的とする。この
ような構造とすることにより、本発明の表面実装型平衡
不平衡変換素子では、その平面における面積を小さくす
ることができ、携帯型の送受信機等、小型化の著しい通
信機器などにおいて有用である。
【0006】
【課題を解決するための手段】第1発明の表面実装型平
衡不平衡変換素子は、(1)第1誘電体層、(2)該第
1誘電体層の一面に形成される第1の1次ストリップラ
インと他面に形成される第1の2次ストリップラインと
からなる第1結合線路体、並びに(3)第2誘電体層、
(4)該第2誘電体層の一面に形成される第2の1次ス
トリップラインと他面に形成される第2の2次ストリッ
プラインとからなる第2結合線路体、を備え、上記第1
の1次ストリップラインと上記第1の2次ストリップラ
イン、及び上記第2の1次ストリップラインと上記第2
の2次ストリップラインとは、それぞれ電磁結合されて
おり、且つ上記第1結合線路体と上記第2結合線路体と
が第3誘電体層を介して素子の縦方向に配置されている
ことを特徴とする。
衡不平衡変換素子は、(1)第1誘電体層、(2)該第
1誘電体層の一面に形成される第1の1次ストリップラ
インと他面に形成される第1の2次ストリップラインと
からなる第1結合線路体、並びに(3)第2誘電体層、
(4)該第2誘電体層の一面に形成される第2の1次ス
トリップラインと他面に形成される第2の2次ストリッ
プラインとからなる第2結合線路体、を備え、上記第1
の1次ストリップラインと上記第1の2次ストリップラ
イン、及び上記第2の1次ストリップラインと上記第2
の2次ストリップラインとは、それぞれ電磁結合されて
おり、且つ上記第1結合線路体と上記第2結合線路体と
が第3誘電体層を介して素子の縦方向に配置されている
ことを特徴とする。
【0007】また、第2発明の表面実装型平衡不平衡変
換素子は、(1)第1誘電体層、(2)該第1誘電体層
の一面に形成される第1の1次ストリップラインと他面
に形成される第1の2次ストリップラインとからなる第
1結合線路体、並びに(3)一面が上記第1の2次スト
リップラインに積層され、他面に第1電磁シールド材層
が設けられている第4誘電体層、(4)第2誘電体層、
(5)該第2誘電体層の一面に形成される第2の1次ス
トリップラインと他面に形成される第2の2次ストリッ
プラインとからなる第2結合線路体、並びに(6)一面
が上記第2の2次ストリップラインに積層され、他面に
第2電磁シールド材層が設けられている第5誘電体層、
を備え、上記第1の1次ストリップラインと上記第1の
2次ストリップライン、及び上記第2の1次ストリップ
ラインと上記第2の2次ストリップラインとは、それぞ
れ電磁結合されており、且つ上記第1結合線路体と上記
第2結合線路体とが第3誘電体層を介して配置されてい
ることを特徴とする。
換素子は、(1)第1誘電体層、(2)該第1誘電体層
の一面に形成される第1の1次ストリップラインと他面
に形成される第1の2次ストリップラインとからなる第
1結合線路体、並びに(3)一面が上記第1の2次スト
リップラインに積層され、他面に第1電磁シールド材層
が設けられている第4誘電体層、(4)第2誘電体層、
(5)該第2誘電体層の一面に形成される第2の1次ス
トリップラインと他面に形成される第2の2次ストリッ
プラインとからなる第2結合線路体、並びに(6)一面
が上記第2の2次ストリップラインに積層され、他面に
第2電磁シールド材層が設けられている第5誘電体層、
を備え、上記第1の1次ストリップラインと上記第1の
2次ストリップライン、及び上記第2の1次ストリップ
ラインと上記第2の2次ストリップラインとは、それぞ
れ電磁結合されており、且つ上記第1結合線路体と上記
第2結合線路体とが第3誘電体層を介して配置されてい
ることを特徴とする。
【0008】第1及び第2発明において、第1結合線路
体と第2結合線路体とは、第3誘電体層を介して配置さ
れる。この第3誘電体層を2層又は3層の誘電体層によ
って構成し、それらの間に電磁シールド材層若しくは不
平衡伝送線路を素子の表面に設けられた入出力端子に接
続するための接続ラインのうちの少なくとも一方を形成
することができる。この電磁シールド材層を形成する電
磁シールド材としては、通常、銀ペースト及び銅ペース
トなどが使用される。また、上記の接続ラインも同様の
ペーストによって形成することができる。この電磁シー
ルド材層若しくは接続ラインは、誘電体材料からなるシ
ートの一表面に銀ペースト等を印刷するなどして形成す
ることができる。
体と第2結合線路体とは、第3誘電体層を介して配置さ
れる。この第3誘電体層を2層又は3層の誘電体層によ
って構成し、それらの間に電磁シールド材層若しくは不
平衡伝送線路を素子の表面に設けられた入出力端子に接
続するための接続ラインのうちの少なくとも一方を形成
することができる。この電磁シールド材層を形成する電
磁シールド材としては、通常、銀ペースト及び銅ペース
トなどが使用される。また、上記の接続ラインも同様の
ペーストによって形成することができる。この電磁シー
ルド材層若しくは接続ラインは、誘電体材料からなるシ
ートの一表面に銀ペースト等を印刷するなどして形成す
ることができる。
【0009】更に、第2発明において、第1の2次スト
リップラインと第1電磁シールド材層とは、第3発明の
ように、第2ビアホール部によって接続される。同様
に、第2の2次ストリップラインと第2電磁シールド材
層とは、第3ビアホール部によって接続される。第1及
び第2の2次ストリップラインと、第1及び第2電磁シ
ールド材層とは必ずしもビアホール部によって接続する
必要はなく、これらストリップラインの端部が他の手段
によって電磁シールド材層に接続されていてもよい。し
かし、特に、ストリップラインの渦巻き状の中心部の端
部を、電磁シールド材層の中心近傍においてビアホール
部によって接続すれば、小型化がより容易となる。尚、
ビアホール部とは、ビアホールと、その内部に充填され
た、或いはその壁面に塗着された導電材料とを意味す
る。
リップラインと第1電磁シールド材層とは、第3発明の
ように、第2ビアホール部によって接続される。同様
に、第2の2次ストリップラインと第2電磁シールド材
層とは、第3ビアホール部によって接続される。第1及
び第2の2次ストリップラインと、第1及び第2電磁シ
ールド材層とは必ずしもビアホール部によって接続する
必要はなく、これらストリップラインの端部が他の手段
によって電磁シールド材層に接続されていてもよい。し
かし、特に、ストリップラインの渦巻き状の中心部の端
部を、電磁シールド材層の中心近傍においてビアホール
部によって接続すれば、小型化がより容易となる。尚、
ビアホール部とは、ビアホールと、その内部に充填され
た、或いはその壁面に塗着された導電材料とを意味す
る。
【0010】更に、第1及び第2発明において、第1の
1次ストリップラインと第2の1次ストリップラインと
は、第4発明のように、第1ビアホール部によって接続
される。このようにビアホール部によって内部において
接続することによって、より容易に素子を小型化するこ
とができる。尚、この第1及び第2の1次ストリップラ
インも、必ずしもビアホール部によって接続する必要は
なく、これらのストリップラインのそれぞれ渦巻き状の
外側の端部が他の手段によって接続されていてもよい。
1次ストリップラインと第2の1次ストリップラインと
は、第4発明のように、第1ビアホール部によって接続
される。このようにビアホール部によって内部において
接続することによって、より容易に素子を小型化するこ
とができる。尚、この第1及び第2の1次ストリップラ
インも、必ずしもビアホール部によって接続する必要は
なく、これらのストリップラインのそれぞれ渦巻き状の
外側の端部が他の手段によって接続されていてもよい。
【0011】また、第1及び第2の1次ストリップライ
ン及び第1及び第2の2次ストリップラインは直線状に
形成することができる。しかし、第5発明のように、こ
れらのストリップラインは、いずれも曲折して、或いは
渦巻き状に形成することが好ましい。そのようにすれ
ば、それぞれのストリップラインが一方向に特に長くは
ならない。そのため、素子を小型化することができ、携
帯型の送受信機等、小型の通信機器などにおいて有用で
ある。尚、ストリップラインは、素子の実際の形状或い
は設計によって適宜の形状とすることができる。
ン及び第1及び第2の2次ストリップラインは直線状に
形成することができる。しかし、第5発明のように、こ
れらのストリップラインは、いずれも曲折して、或いは
渦巻き状に形成することが好ましい。そのようにすれ
ば、それぞれのストリップラインが一方向に特に長くは
ならない。そのため、素子を小型化することができ、携
帯型の送受信機等、小型の通信機器などにおいて有用で
ある。尚、ストリップラインは、素子の実際の形状或い
は設計によって適宜の形状とすることができる。
【0012】尚、第1の1次ストリップライン、第2の
1次ストリップライン、第1の2次ストリップライン及
び第2の2次ストリップライン、をいずれも同じ長さに
形成すれば、理想的には、平衡伝送線路が接続される2
つの入出力端子間における信号の位相差が180度にな
る。しかし、実際には、その位相差が180度になるよ
うに高い精度で設計することは極めて困難である。その
ため、2つの入出力端子に接続される平衡伝送線路の2
つの信号線路におけるノイズが効率よく相殺されない。
1次ストリップライン、第1の2次ストリップライン及
び第2の2次ストリップライン、をいずれも同じ長さに
形成すれば、理想的には、平衡伝送線路が接続される2
つの入出力端子間における信号の位相差が180度にな
る。しかし、実際には、その位相差が180度になるよ
うに高い精度で設計することは極めて困難である。その
ため、2つの入出力端子に接続される平衡伝送線路の2
つの信号線路におけるノイズが効率よく相殺されない。
【0013】そこで、第1の1次ストリップラインと第
1の2次ストリップラインとを同じ長さに形成し、第2
の1次ストリップラインと第2の2次ストリップライン
とを同じ長さに形成し、第1の1次ストリップラインと
第2の1次ストリップラインとを異なった長さに形成す
ることによって位相特性を調整することもできる。この
ようにして平衡伝送線路が接続される第1の2次ストリ
ップライン及び第2の2次ストリップラインの間におけ
る信号の位相差が180度になるように設計することも
できる。それによって、第1の2次ストリップライン及
び第2の2次ストリップラインに接続される平衡伝送線
路の2つの信号線路におけるノイズを効率よく相殺する
ことができる。また、素子の設計の精度もそれほど高い
ものは要求されず、素子の製造が容易となり、生産性も
向上する。
1の2次ストリップラインとを同じ長さに形成し、第2
の1次ストリップラインと第2の2次ストリップライン
とを同じ長さに形成し、第1の1次ストリップラインと
第2の1次ストリップラインとを異なった長さに形成す
ることによって位相特性を調整することもできる。この
ようにして平衡伝送線路が接続される第1の2次ストリ
ップライン及び第2の2次ストリップラインの間におけ
る信号の位相差が180度になるように設計することも
できる。それによって、第1の2次ストリップライン及
び第2の2次ストリップラインに接続される平衡伝送線
路の2つの信号線路におけるノイズを効率よく相殺する
ことができる。また、素子の設計の精度もそれほど高い
ものは要求されず、素子の製造が容易となり、生産性も
向上する。
【0014】更に、本発明の表面実装型平衡不平衡変換
素子をバルントランスとして用いる場合は、第1及び第
2の1次ストリップラインに不平衡伝送線路が接続さ
れ、第1及び第2の2次ストリップラインに平衡伝送線
路の2つの信号線路が接続される。そして、この素子に
よって、不平衡伝送線路の信号を平衡伝送線路の2つの
信号線路間に取り出すことができ、或いは平衡伝送線路
の2つの信号線路間の信号を不平衡伝送線路に取り出す
ことができる。また、この素子では、誘電体基板の厚さ
を任意に設定することができ、その厚さを変えれば特性
インピーダンスが変化するため、特性インピーダンスの
自由度が大きい。
素子をバルントランスとして用いる場合は、第1及び第
2の1次ストリップラインに不平衡伝送線路が接続さ
れ、第1及び第2の2次ストリップラインに平衡伝送線
路の2つの信号線路が接続される。そして、この素子に
よって、不平衡伝送線路の信号を平衡伝送線路の2つの
信号線路間に取り出すことができ、或いは平衡伝送線路
の2つの信号線路間の信号を不平衡伝送線路に取り出す
ことができる。また、この素子では、誘電体基板の厚さ
を任意に設定することができ、その厚さを変えれば特性
インピーダンスが変化するため、特性インピーダンスの
自由度が大きい。
【0015】尚、誘電体基板としては、樹脂或いはセラ
ミックスのいずれを用いてもよいが、セラミックスはガ
ラスエポキシ樹脂などに比べて誘電損失が小さく、放熱
作用も大きいため好ましい。セラミックスからなる誘電
体基板を用いれば、誘電損失を小さくすることができ、
素子をより小型化することができる。また、ストリップ
ライン及び入出力端子を、銅、銀等の導電率の高い材料
によって形成すれば、変換損失の小さい表面実装型平衡
不平衡変換素子を得ることができる。更に、この素子で
は、その表面に不平衡端子、平衡端子及び接地端子とな
る入出力端子が設けられており、プリント基板等に容易
に表面実装することができる。
ミックスのいずれを用いてもよいが、セラミックスはガ
ラスエポキシ樹脂などに比べて誘電損失が小さく、放熱
作用も大きいため好ましい。セラミックスからなる誘電
体基板を用いれば、誘電損失を小さくすることができ、
素子をより小型化することができる。また、ストリップ
ライン及び入出力端子を、銅、銀等の導電率の高い材料
によって形成すれば、変換損失の小さい表面実装型平衡
不平衡変換素子を得ることができる。更に、この素子で
は、その表面に不平衡端子、平衡端子及び接地端子とな
る入出力端子が設けられており、プリント基板等に容易
に表面実装することができる。
【0016】
【発明の実施の形態】以下、第2発明に対応する表面実
装型平衡不平衡変換素子を、その縦断面を模式的に表わ
す図1及び外観の斜視図である図2に基づいて詳細に説
明する。 (1)表面実装型平衡不平衡変換素子の製造 この製造方法においては、焼成後、誘電体層を構成する
こととなるグリーンシート(誘電体シート)の符号は、
便宜上、誘電体層と同一の符号とする。また、焼成前後
のストリップライン及びビアホール部及び電磁シールド
材層の符号も同一のものを用いる。
装型平衡不平衡変換素子を、その縦断面を模式的に表わ
す図1及び外観の斜視図である図2に基づいて詳細に説
明する。 (1)表面実装型平衡不平衡変換素子の製造 この製造方法においては、焼成後、誘電体層を構成する
こととなるグリーンシート(誘電体シート)の符号は、
便宜上、誘電体層と同一の符号とする。また、焼成前後
のストリップライン及びビアホール部及び電磁シールド
材層の符号も同一のものを用いる。
【0017】スラリー状のガラスセラミックスの原料を
調製し、この原料を用いてドクターブレード法によって
厚さ0.1mm、0.2mm及び0.4mmのグリーン
シートを作製した。先ず、所定平面寸法(以下、各誘電
体層を構成するグリーンシートの平面寸法は同一であ
る。)の厚さ0.1mmのグリーンシートの上面のほぼ
全面に、厚膜回路に使用される市販の銀ペーストを印刷
し、第2電磁シールド材層5bが設けられた第7誘電体
シート37を形成した。その後、中心部に第3ビアホー
ル部4cが設けられた厚さ0.4mmのグリーンシート
の上面に、上記の銀ペーストを所要幅及び長さの渦巻き
状に印刷し、第2の2次ストリップライン22が設けら
れた第5誘電体シート35を形成した。次いで、厚さ
0.1mmのグリーンシートの上面に銀ペーストを上記
と同じ幅、長さ及び形状に印刷し、第2の1次ストリッ
プライン21が設けられた第2誘電体シート32を形成
した。
調製し、この原料を用いてドクターブレード法によって
厚さ0.1mm、0.2mm及び0.4mmのグリーン
シートを作製した。先ず、所定平面寸法(以下、各誘電
体層を構成するグリーンシートの平面寸法は同一であ
る。)の厚さ0.1mmのグリーンシートの上面のほぼ
全面に、厚膜回路に使用される市販の銀ペーストを印刷
し、第2電磁シールド材層5bが設けられた第7誘電体
シート37を形成した。その後、中心部に第3ビアホー
ル部4cが設けられた厚さ0.4mmのグリーンシート
の上面に、上記の銀ペーストを所要幅及び長さの渦巻き
状に印刷し、第2の2次ストリップライン22が設けら
れた第5誘電体シート35を形成した。次いで、厚さ
0.1mmのグリーンシートの上面に銀ペーストを上記
と同じ幅、長さ及び形状に印刷し、第2の1次ストリッ
プライン21が設けられた第2誘電体シート32を形成
した。
【0018】その後、第1ビアホール部4aの一部が形
成された厚さ0.4mmのグリーンシートの上面の、こ
の第1ビアホール部4aの形成個所を除いたほぼ全面に
上記の銀ペーストを印刷し、第3電磁シールド材層5c
が設けられた誘電体シートを形成した。次いで、上記
第1ビアホール部4aの一部が形成された厚さ0.2m
mのグリーンシートの上面の所要個所に銀ペーストを印
刷し、第1の1次ストリップライン11と入出力端子8
aとを接続するライン6が設けられた誘電体シートを
形成した。その後、上記第1ビアホール部4aの一部及
び第4ビアホール部4dが形成された他の厚さ0.2m
mのグリーンシートの上面に銀ペーストを第2の1次ス
トリップライン21等と同じ幅、長さ及び形状に印刷
し、第1の1次ストリップライン11が設けられた誘電
体シートを形成した。これらの誘電体シート、及
びによって第3誘電体シート33が構成される。
成された厚さ0.4mmのグリーンシートの上面の、こ
の第1ビアホール部4aの形成個所を除いたほぼ全面に
上記の銀ペーストを印刷し、第3電磁シールド材層5c
が設けられた誘電体シートを形成した。次いで、上記
第1ビアホール部4aの一部が形成された厚さ0.2m
mのグリーンシートの上面の所要個所に銀ペーストを印
刷し、第1の1次ストリップライン11と入出力端子8
aとを接続するライン6が設けられた誘電体シートを
形成した。その後、上記第1ビアホール部4aの一部及
び第4ビアホール部4dが形成された他の厚さ0.2m
mのグリーンシートの上面に銀ペーストを第2の1次ス
トリップライン21等と同じ幅、長さ及び形状に印刷
し、第1の1次ストリップライン11が設けられた誘電
体シートを形成した。これらの誘電体シート、及
びによって第3誘電体シート33が構成される。
【0019】次いで、厚さ0.1mmのグリーンシート
の上面に銀ペーストを上記と同じ幅、長さ及び形状に印
刷し、第1の2次ストリップライン12が設けられた第
1誘電体シート31を形成した。その後、中心部に第2
ビアホール部4bが設けられた厚さ0.4mmのグリー
ンシートの片面のほぼ全面に、上記の銀ペーストを印刷
し、第1電磁シールド材層5aが設けられた第4誘電体
シート34を形成した。
の上面に銀ペーストを上記と同じ幅、長さ及び形状に印
刷し、第1の2次ストリップライン12が設けられた第
1誘電体シート31を形成した。その後、中心部に第2
ビアホール部4bが設けられた厚さ0.4mmのグリー
ンシートの片面のほぼ全面に、上記の銀ペーストを印刷
し、第1電磁シールド材層5aが設けられた第4誘電体
シート34を形成した。
【0020】以上のようにして形成された上記第7、第
5、第2、第3、第1及び第4誘電体シートを、この順
に積層し、更に、第4誘電体シート34の上に厚さ0.
1mmのグリーンシート(第6誘電体シート36)を積
層した後、加熱、加圧して一体化した。その後、この一
体となった積層物をさらに加熱してガラスセラミックス
原料中のバインダ等を分解、除去した後、焼成し、側面
に入出力端子7a、7b、8a、8b、9a及び9bを
形成して表面実装型平衡不平衡変換素子を得た。
5、第2、第3、第1及び第4誘電体シートを、この順
に積層し、更に、第4誘電体シート34の上に厚さ0.
1mmのグリーンシート(第6誘電体シート36)を積
層した後、加熱、加圧して一体化した。その後、この一
体となった積層物をさらに加熱してガラスセラミックス
原料中のバインダ等を分解、除去した後、焼成し、側面
に入出力端子7a、7b、8a、8b、9a及び9bを
形成して表面実装型平衡不平衡変換素子を得た。
【0021】(2)表面実装型平衡不平衡変換素子の構
造 図1において、第1結合線路体1は、厚さ0.1mmの
ガラスセラミックスからなる第1誘電体層31の一面に
形成された第1の1次ストリップライン11及び他面に
形成された第1の2次ストリップライン12とによって
構成されている。また、第2結合線路体2は、同じく厚
さ0.1mmのガラスセラミックスからなる第2誘電体
層32の一面に形成された第2の1次ストリップライン
21及び他面に形成された第2の2次ストリップライン
22とによって構成されている。これらの各ストリップ
ラインはいずれも同一形状の渦巻き状に形成されてお
り、その長さも1/4波長であって同一である。
造 図1において、第1結合線路体1は、厚さ0.1mmの
ガラスセラミックスからなる第1誘電体層31の一面に
形成された第1の1次ストリップライン11及び他面に
形成された第1の2次ストリップライン12とによって
構成されている。また、第2結合線路体2は、同じく厚
さ0.1mmのガラスセラミックスからなる第2誘電体
層32の一面に形成された第2の1次ストリップライン
21及び他面に形成された第2の2次ストリップライン
22とによって構成されている。これらの各ストリップ
ラインはいずれも同一形状の渦巻き状に形成されてお
り、その長さも1/4波長であって同一である。
【0022】そして、この第1結合線路体1と第2結合
線路体2は、それぞれ第3誘電体層33の両面に相対向
して積層されている。第3誘電体層33は、ガラスセラ
ミックスからなる厚さ0.4mmの誘電体層と厚さ0.
2mmの2層の誘電体層により構成される。そして、厚
さ0.4mmの誘電体層と厚さ0.2mmの誘電体層と
の間には、電磁シールド材として銀ペーストが印刷さ
れ、第3電磁シールド材層5cが形成されている。更
に、厚さ0.2mmの2層の誘電体層の間には、同じく
銀ペーストが印刷され、接続ライン6が形成されてい
る。第1の1次ストリップライン11と第2の1次スト
リップライン21とは、それぞれ渦巻き状の外側の端部
において、第3誘電体層33を貫通して設けられている
第1ビアホール部4aによって直列的に接続されてい
る。また、接続ライン6の一端はビアホール部4dによ
って第1の1次ストリップライン11の渦巻き状の中心
部の端部と接続されており、接続ライン6の他端は入出
力端子8aに接続され、この端子が不平衡端子となる。
線路体2は、それぞれ第3誘電体層33の両面に相対向
して積層されている。第3誘電体層33は、ガラスセラ
ミックスからなる厚さ0.4mmの誘電体層と厚さ0.
2mmの2層の誘電体層により構成される。そして、厚
さ0.4mmの誘電体層と厚さ0.2mmの誘電体層と
の間には、電磁シールド材として銀ペーストが印刷さ
れ、第3電磁シールド材層5cが形成されている。更
に、厚さ0.2mmの2層の誘電体層の間には、同じく
銀ペーストが印刷され、接続ライン6が形成されてい
る。第1の1次ストリップライン11と第2の1次スト
リップライン21とは、それぞれ渦巻き状の外側の端部
において、第3誘電体層33を貫通して設けられている
第1ビアホール部4aによって直列的に接続されてい
る。また、接続ライン6の一端はビアホール部4dによ
って第1の1次ストリップライン11の渦巻き状の中心
部の端部と接続されており、接続ライン6の他端は入出
力端子8aに接続され、この端子が不平衡端子となる。
【0023】尚、第1の2次ストリップライン12の渦
巻き状の外側の端部は、素子の外周面に設けられた入出
力端子7bに接続され、この端子が平衡端子の1つにな
る。更に、第2の2次ストリップライン22の渦巻き状
の外側の端部は、素子の外周面に設けられた入出力端子
9bに接続され、この端子が平衡端子の他の1つとな
る。第2の1次ストリップライン21の中心部の端部は
開放状態となっている。
巻き状の外側の端部は、素子の外周面に設けられた入出
力端子7bに接続され、この端子が平衡端子の1つにな
る。更に、第2の2次ストリップライン22の渦巻き状
の外側の端部は、素子の外周面に設けられた入出力端子
9bに接続され、この端子が平衡端子の他の1つとな
る。第2の1次ストリップライン21の中心部の端部は
開放状態となっている。
【0024】更に、第1誘電体層31の第1の2次スト
リップライン12が形成された側の面には、厚さ0.4
mmのガラスセラミックスからなる第4誘電体層34が
設けられており、この第4誘電体層34の他の面には、
電磁シールド材として銀ペーストが印刷され、第1電磁
シールド材層5aが形成されている。一方、第2誘電体
層32の第2の2次ストリップライン22が形成された
側の面には、同じく厚さ0.4mmのガラスセラミック
スからなる第5誘電体層35が設けられており、この第
5誘電体層35の他の面にも、電磁シールド材として銀
ペーストが印刷され、第2電磁シールド材層5bが形成
されている。そして、第1の2次ストリップライン12
の渦巻き状の中心部の端部は、第2ビアホール部4bに
よって第1電磁シールド材層5aに接続されており、第
2の2次ストリップライン22の渦巻き状の中心部の端
部は、同様に第3ビアホール部4cによって第2電磁シ
ールド材層5bに接続されている。
リップライン12が形成された側の面には、厚さ0.4
mmのガラスセラミックスからなる第4誘電体層34が
設けられており、この第4誘電体層34の他の面には、
電磁シールド材として銀ペーストが印刷され、第1電磁
シールド材層5aが形成されている。一方、第2誘電体
層32の第2の2次ストリップライン22が形成された
側の面には、同じく厚さ0.4mmのガラスセラミック
スからなる第5誘電体層35が設けられており、この第
5誘電体層35の他の面にも、電磁シールド材として銀
ペーストが印刷され、第2電磁シールド材層5bが形成
されている。そして、第1の2次ストリップライン12
の渦巻き状の中心部の端部は、第2ビアホール部4bに
よって第1電磁シールド材層5aに接続されており、第
2の2次ストリップライン22の渦巻き状の中心部の端
部は、同様に第3ビアホール部4cによって第2電磁シ
ールド材層5bに接続されている。
【0025】また、第4誘電体層34の第1電磁シール
ド材層5aが形成されている面には、厚さ0.1mmの
ガラスセラミックスからなる第6誘電体層36が積層さ
れており、同様に第5誘電体層35の第2電磁シールド
材層5bが形成されている面には、厚さ0.1mmのガ
ラスセラミックスからなる第7誘電体層37が積層され
ている。これら第6誘電体層36及び第7誘電体層37
は、第1及び第2電磁シールド材層5a及び5bを保護
するとともに素子の外表面を構成する。尚、図1は素子
の縦断面であるため、入出力端子は両側の2個、7a及
び7bが図示されているが、実際には図2の斜視図のよ
うに素子の幅方向に等間隔に更に4個の入出力端子8
a、8b、9a及び9bが設けられており、これらを接
地端子、不平衡端子及び2個の平衡端子として使用す
る。
ド材層5aが形成されている面には、厚さ0.1mmの
ガラスセラミックスからなる第6誘電体層36が積層さ
れており、同様に第5誘電体層35の第2電磁シールド
材層5bが形成されている面には、厚さ0.1mmのガ
ラスセラミックスからなる第7誘電体層37が積層され
ている。これら第6誘電体層36及び第7誘電体層37
は、第1及び第2電磁シールド材層5a及び5bを保護
するとともに素子の外表面を構成する。尚、図1は素子
の縦断面であるため、入出力端子は両側の2個、7a及
び7bが図示されているが、実際には図2の斜視図のよ
うに素子の幅方向に等間隔に更に4個の入出力端子8
a、8b、9a及び9bが設けられており、これらを接
地端子、不平衡端子及び2個の平衡端子として使用す
る。
【0026】(3)表面実装型平衡不平衡変換素子の性
能評価 上記の表面実装型平衡不平衡変換素子を使用し、下記の
条件において不平衡端子反射損失、挿入損失及び位相差
を実測し、その性能を評価した。結果を表1に示す。 周波数;310MHz、620MHz及び930MHz 不平衡端子入力インピーダンス;50Ω 平衡端子間インピーダンス;100Ω
能評価 上記の表面実装型平衡不平衡変換素子を使用し、下記の
条件において不平衡端子反射損失、挿入損失及び位相差
を実測し、その性能を評価した。結果を表1に示す。 周波数;310MHz、620MHz及び930MHz 不平衡端子入力インピーダンス;50Ω 平衡端子間インピーダンス;100Ω
【0027】
【表1】
【0028】表1の結果によれば、平衡伝送線路間の位
相差は、周波数が高くなるにつれてやや小さくなる傾向
にあるが、いずれの周波数においても略180度になっ
ている。従って、平衡伝送回路の2つの信号線路におけ
るノイズが効率よく相殺されることが推察される。ま
た、周波数が310MHzと最も低い場合であっても、
3.3×3.3×2.0mmという非常に小型であっ
て、且つ十分に損失の少ない優れた性能の表面実装型平
衡不平衡変換素子が得られていることが分かる。
相差は、周波数が高くなるにつれてやや小さくなる傾向
にあるが、いずれの周波数においても略180度になっ
ている。従って、平衡伝送回路の2つの信号線路におけ
るノイズが効率よく相殺されることが推察される。ま
た、周波数が310MHzと最も低い場合であっても、
3.3×3.3×2.0mmという非常に小型であっ
て、且つ十分に損失の少ない優れた性能の表面実装型平
衡不平衡変換素子が得られていることが分かる。
【0029】
【発明の効果】第1及び第2発明によれば、表面実装型
平衡不平衡変換素子の結合に用いるストリップラインを
素子の厚さ方向に積層し、接合して配置することによ
り、従来の積層型の素子に比べて、より容易に小型化す
ることができ、携帯型の送受信器等、通信機器において
有用である。また、この表面実装型平衡不平衡変換素子
は、任意の変換比のインピーダンス変換回路においても
用いることができる。
平衡不平衡変換素子の結合に用いるストリップラインを
素子の厚さ方向に積層し、接合して配置することによ
り、従来の積層型の素子に比べて、より容易に小型化す
ることができ、携帯型の送受信器等、通信機器において
有用である。また、この表面実装型平衡不平衡変換素子
は、任意の変換比のインピーダンス変換回路においても
用いることができる。
【図1】第2発明に対応する表面実装型平衡不平衡変換
素子の縦断面を表わす模式図である。
素子の縦断面を表わす模式図である。
【図2】第2発明に対応する表面実装型平衡不平衡変換
素子の外観を表わす斜視図である。
素子の外観を表わす斜視図である。
1;第1結合線路体、11;第1の1次ストリップライ
ン、12;第1の2次ストリップライン、2;第2結合
線路体、21;第2の1次ストリップライン、22;第
2の2次ストリップライン、3;誘電体基板、31;第
1誘電体層、32;第2誘電体層、33;第3誘電体
層、34;第4誘電体層、35;第5誘電体層、36;
第6誘電体層、37;第7誘電体層、4a;第1ビアホ
ール部、4b;第2ビアホール部、4c;第3ビアホー
ル部、4d;第4ビアホール部、5a;第1電磁シール
ド材層、5b;第2電磁シールド材層、5c;第3電磁
シールド材層、6;第1の1次ストリップライン11と
入出力端子8aとを接続するライン、7a、7b、8
a、8b、9a、9b;入出力端子。
ン、12;第1の2次ストリップライン、2;第2結合
線路体、21;第2の1次ストリップライン、22;第
2の2次ストリップライン、3;誘電体基板、31;第
1誘電体層、32;第2誘電体層、33;第3誘電体
層、34;第4誘電体層、35;第5誘電体層、36;
第6誘電体層、37;第7誘電体層、4a;第1ビアホ
ール部、4b;第2ビアホール部、4c;第3ビアホー
ル部、4d;第4ビアホール部、5a;第1電磁シール
ド材層、5b;第2電磁シールド材層、5c;第3電磁
シールド材層、6;第1の1次ストリップライン11と
入出力端子8aとを接続するライン、7a、7b、8
a、8b、9a、9b;入出力端子。
Claims (5)
- 【請求項1】 (1)第1誘電体層、(2)該第1誘電
体層の一面に形成される第1の1次ストリップラインと
他面に形成される第1の2次ストリップラインとからな
る第1結合線路体、並びに(3)第2誘電体層、(4)
該第2誘電体層の一面に形成される第2の1次ストリッ
プラインと他面に形成される第2の2次ストリップライ
ンとからなる第2結合線路体、を備え、上記第1の1次
ストリップラインと上記第1の2次ストリップライン、
及び上記第2の1次ストリップラインと上記第2の2次
ストリップラインとは、それぞれ電磁結合されており、
且つ上記第1結合線路体と上記第2結合線路体とが第3
誘電体層を介して素子の縦方向に配置されていることを
特徴とする表面実装型平衡不平衡変換素子。 - 【請求項2】 (1)第1誘電体層、(2)該第1誘電
体層の一面に形成される第1の1次ストリップラインと
他面に形成される第1の2次ストリップラインとからな
る第1結合線路体、並びに(3)一面が上記第1の2次
ストリップラインに積層され、他面に第1電磁シールド
材層が設けられている第4誘電体層、(4)第2誘電体
層、(5)該第2誘電体層の一面に形成される第2の1
次ストリップラインと他面に形成される第2の2次スト
リップラインとからなる第2結合線路体、並びに(6)
一面が上記第2の2次ストリップラインに積層され、他
面に第2電磁シールド材層が設けられている第5誘電体
層、を備え、 上記第1の1次ストリップラインと上記第1の2次スト
リップライン、及び上記第2の1次ストリップラインと
上記第2の2次ストリップラインとは、それぞれ電磁結
合されており、且つ上記第1結合線路体と上記第2結合
線路体とが第3誘電体層を介して配置されていることを
特徴とする表面実装型平衡不平衡変換素子。 - 【請求項3】 上記第1の2次ストリップラインと上記
第1電磁シールド材層とが、第2ビアホール部によって
接続されており、上記第2の2次ストリップラインと上
記第2電磁シールド材層とが、第3ビアホール部によっ
て接続されている請求項2記載の表面実装型平衡不平衡
変換素子。 - 【請求項4】 上記第1の1次ストリップラインと上記
第2の1次ストリップラインとが、第1ビアホール部に
よって接続されている請求項1乃至3項のうちのいずれ
か1項に記載の表面実装型平衡不平衡変換素子。 - 【請求項5】 上記第1の1次ストリップライン、上記
第1の2次ストリップライン、上記第2の1次ストリッ
プライン及び上記第2の2次ストリップラインが曲折し
て、又は渦巻き状に形成されている請求項1乃至4項の
うちのいずれか1項に記載の表面実装型平衡不平衡変換
素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33088697A JPH11144961A (ja) | 1997-11-13 | 1997-11-13 | 表面実装型平衡不平衡変換素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33088697A JPH11144961A (ja) | 1997-11-13 | 1997-11-13 | 表面実装型平衡不平衡変換素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11144961A true JPH11144961A (ja) | 1999-05-28 |
Family
ID=18237615
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33088697A Pending JPH11144961A (ja) | 1997-11-13 | 1997-11-13 | 表面実装型平衡不平衡変換素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11144961A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002343643A (ja) * | 2001-05-18 | 2002-11-29 | Murata Mfg Co Ltd | 積層型バラントランス |
WO2004038913A1 (ja) * | 2002-10-25 | 2004-05-06 | Hitachi Metals, Ltd. | 平衡−不平衡型マルチバンドフィルタモジュール |
-
1997
- 1997-11-13 JP JP33088697A patent/JPH11144961A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002343643A (ja) * | 2001-05-18 | 2002-11-29 | Murata Mfg Co Ltd | 積層型バラントランス |
WO2004038913A1 (ja) * | 2002-10-25 | 2004-05-06 | Hitachi Metals, Ltd. | 平衡−不平衡型マルチバンドフィルタモジュール |
US7242268B2 (en) | 2002-10-25 | 2007-07-10 | Hitachi Metals, Ltd. | Unbalanced-balanced multiband filter module |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040426 |
|
A977 | Report on retrieval |
Effective date: 20060914 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060926 |
|
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