JPH11143702A - ディジタル制御装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、フラッシュメモリに全くプログラム
が書込まれていない初期状態でも、ディジタル制御装置
のマイクロプロセッサがフラッシュメモリ書込み動作を
行えるようにすることを目的とする。 【解決手段】少なくとも、マイクロプロセッサ，フラッ
シュメモリ，ＲＡＭとブート選択手段，ＲＡＭ書込み手
段とを備え、ブート選択手段はマイクロプロセッサがリ
セットスタート時にフラッシュメモリのプログラムを設
定する。ＲＡＭ書込み手段はディジタル制御装置のマイ
クロプロセッサによらずＲＡＭに書込みを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は制御プログラムを書
換え可能な不揮発性メモリに格納し、必要に応じて制御
プログラムを書換えるディジタル制御装置に関する。

【０００２】

【従来の技術】ディジタル制御装置はマイクロプロセッ
サを中心にして構成され、制御機能はマイクロプロセッ
サが実行するプログラムによって決定している。ディジ
タル制御装置は電動機を駆動するインバータなどに組み
込まれて使用されるため、その制御プログラムは電源が
遮断されても消えることない、不揮発性のメモリに保持
されていなければならない。

【０００３】このような要求に対応して従来は、ＲＯＭ
を使用してきた。しかし、ＲＯＭはプログラムを格納す
るさいに専用の装置により書込みを行い、その後ディジ
タル制御装置に装着しなければならないために制御プロ
グラムの変更は容易でなかった。そのため、ディジタル
制御装置に装着したままでもプログラムの書換えが行え
るフラッシュメモリの発達により、フラッシュメモリに
制御プログラムを格納する、ディジタル制御装置が使用
され始めている。

【０００４】フラッシュメモリに制御プログラムを格納
する処理は、ディジタル制御装置のマイクロプロセッサ
がフラッシュメモリに書き込みを実施する特別なプログ
ラムを実行して行う。そのため、ディジタル制御装置に
は、フラッシュメモリに書き込みを実施する特別なプロ
グラムを格納するＲＯＭと制御プログラムを格納するフ
ラッシュメモリの２種類の不揮発性のメモリを備えてい
る。

【０００５】

【発明が解決しようとする課題】フラッシュメモリのデ
ィジタル制御装置への搭載により、容易に制御プログラ
ムを書替えることができるため、従来に比較して非常に
使いやすくなっている。しかし、反面フラッシュメモリ
とＲＯＭの２種類の不揮発性メモリを必要とするように
なったために、ディジタル制御装置の構成が複雑となり
高価格，大型化する欠点があった。

【０００６】本発明は上記の点に鑑みなされたもので、
フラッシュメモリ書替え時には、その書替え処理プログ
ラムＲＡＭに格納して実行するようにして、フラッシュ
メモリに書き込みを実施する特別なプログラムを格納す
るＲＯＭを不要とし、ディジタル制御装置の小型化と低
価格化を実現することを目的とする。

【０００７】

【課題を解決するための手段】本発明のすくなくとも、
マイクロプロセッサ，フラッシュメモリとＲＡＭとを備
えて構成されるディジタル制御装置において、マイクロ
プロセッサがリセットスタート時にフラッシュメモリの
プログラム、またはＲＡＭのプログラムのいずれとする
かを設定するブート選択手段、ディジタル制御装置のマ
イクロプロセッサによらずＲＡＭに書込みを行うＲＡＭ
書込み手段とを備え、前記ブート選択手段がＲＡＭのプ
ログラムを選択している場合には、前記ＲＡＭ書込み手
段により前記ＲＡＭに前記フラッシュメモリへの書込み
動作を行うプログラムを格納する手段を有する。

【０００８】即ち、本発明においては、ブート選択手段
がマイクロプロセッサがリセットスタート時にフラッシ
ュメモリのプログラム、またはＲＡＭのプログラムのい
ずれとするかを設定する。フラッシュメモリのプログラ
ムが選択されている場合には、マイクロプロセッサはフ
ラッシュメモリに格納された制御プログラムを実行し
て、ディジタル制御装置は通常の制御動作を行う。ＲＡ
Ｍのプログラムが選択されている場合には、マイクロプ
ロセッサはＲＡＭに格納されたフラッシュメモリ書替え
のプログラムを実行して、フラッシュメモリの書替え動
作を行う。

【０００９】

【発明の実施の形態】図１に本発明の一実施例を示す。
この実施例は本発明をインバータ制御装置に応用したも
のである。

【００１０】図１において、１はインバータ制御装置で
あり、マイクロプロセッサ１０１，フラッシュメモリ１
０２，RAM103，ブート選択回路１０４，入力回路１０
５，ＰＷＭパルス発生回路１０６から構成される。２は
電源、３はインバータ、４はモータ、５は速度検出器、
６は電流検出器、７は上位コントローラである。なお、
RAM103は２ポートメモリとなっておりマイクロプロセッ
サ１０１，上位コントローラ７のどちらからもデータを
読取り、書込みができる構成となっている。

【００１１】インバータ３は電源２の電力をいったん、
直流電力に変換し、インバータ制御装置１の制御により
可変周波数、可変電圧の交流電力に変換してモータ４に
供給する動作を行う。

【００１２】本実施例のインバータ制御装置１は、モー
タ４の速度を上位コントローラ６が指令した指令速度と
一致するようにインバータ３を制御する働きを行う。そ
の制御プログラムはフラッシュメモリ１０２に格納さ
れ、その処理内容は図２に示すものとなっている。フラ
ッシュメモリ１０２に格納された制御プログラムはマイ
クロプロセッサ１０１によって実行される。

【００１３】マイクロプロセッサ１０１は１００１の処
理により、RAM103から上位コントローラ７が設定した速
度指令を読取る。１００２の処理により、速度検出器５
が検出するモータ４の実速度を入力回路１０５を介して
入力する。１００３の処理により、速度指令と実速度の
差分である速度偏差を計算する。１００４の処理では、
速度制御演算つまり、１００３で計算した速度偏差に比
例した成分と１００３で計算した速度偏差の積分値に比
例した成分との和を計算する比例積分演算を行い電流指
令を算出する。１００５の処理により、電流検出器６が
検出するモータ電流を入力回路１０５を介して入力す
る。１００６の処理により、電流指令とモータ電流の差
分である電流偏差を計算する。１００７の処理では電流
制御演算（比例積分演算）を行い、１００８の処理でＰ
ＷＭパルス発生回路１０６を動作させる。１００８の処
理が終了後は、１００１からの処理を繰り返す。

【００１４】次に、フラッシュメモリ１０２の書替え時
の動作を説明する。

【００１５】最初に、ブート選択回路１０４の構成と動
作を図３により説明する。ブート選択回路１０４はアド
レスデコーダ１０４０，スイッチ１０４１，ＮＯＴ回路
1042，ＡＮＤ回路１０４３〜１０４４，ＯＲ回路１０４
７，１０４８から構成される。アドレスデコーダ１０４
０はマイクロプロセッサ１０１が出力するアドレスを入
力し、２つのメモリ空間を選択するメモリ選択信号ＣＳ
０，ＣＳ１を発生する。ＣＳ０はマイクロプロセッサ１
０１がリセットスタート時に最初に実行するアドレスを
含む空間、ＣＳ１は含まない空間となっている。スイッ
チ１０４１はオンで電源と接続しＨレベルを、オフでグ
ランドと接続しＬレベルを発生する。ＮＯＴ回路１０４
２はスイッチ１０４１と接続し、そのレベルを反転した
信号を出力する。

【００１６】ＡＮＤ回路１０４３はアドレスデコーダ１
０４０のメモリ選択信号ＣＳ０とスイッチ１０４１とに
接続されているので、メモリ選択信号ＣＳ０がＨレベ
ル、かつスイッチ１０４１がオンで出力がＨレベルとな
る。ＡＮＤ回路１０４４はアドレスデコーダ１０４０の
メモリ選択信号ＣＳ１とＮＯＴ回路１０４２とに接続さ
れているので、メモリ選択信号ＣＳ１がＨレベル、かつ
スイッチ１０４１がオフで出力がＨレベルとなる。

【００１７】ＡＮＤ回路１０４５はアドレスデコーダ１
０４０のメモリ選択信号ＣＳ０とＮＯＴ回路１０４２と
に接続されているので、メモリ選択信号ＣＳ０がＨレベ
ル、かつスイッチ１０４１がオフで出力がＨレベルとな
る。ＡＮＤ回路１０４６はアドレスデコーダ１０４０の
メモリ選択信号ＣＳ１とスイッチ１０４１とに接続され
ているので、メモリ選択信号ＣＳ１がＨレベル、かつス
イッチ１０４１がオンで出力がＨレベルとなる。ＯＲ回
路１０４７は、ＡＮＤ回路１０４３，1044の出力を入力
しているのでいずれがＨレベルとなれば出力がＨレベル
となる。ＯＲ回路１０４８は、ＡＮＤ回路１０４５，１
０４６の出力を入力しているのでいずれがＨレベルとな
れば出力がＨレベルとなる。

【００１８】ブート選択回路１０４の出力であるフラッ
シュメモリ１０２を選択する信号FSEL1049，RAM103を選
択する信号RSEL1050は、スイッチ１０４１がオン時には
FSEL1049はアドレスデコーダ１０４０のメモリ選択信号
ＣＳ０，RSEL1050はメモリ選択信号ＣＳ１により発生
し、スイッチ１０４１がオフ時にはFSEL1049はアドレス
デコーダ１０４０のメモリ選択信号ＣＳ１，RSEL1050は
メモリ選択信号CS0により発生する。

【００１９】つまり、スイッチ１０４１がオン時にはマ
イクロプロセッサ１０１はリセットスタート時にフラッ
シュメモリ１０２のプログラムを実行し、スイッチ１０
４１がオフ時にはリセットスタート時にRAM103のプログ
ラムを実行することになる。図４によりフラッシュメモ
リ１０２の書替え処理を説明する。このプログラムはRA
M103に格納される。RAM103への格納は上位コントローラ
７から行う。

【００２０】図４において、２０００でフラッシュメモ
リ１０２の消去を行う。２００１で書込みデータをRAM1
03のデータエリアから読出す。なお、上位コントローラ
７はRAM103を２つのエリアに分割し、マイクロプロセッ
サ１０１がリセットスタート時に最初に実行するアドレ
スを含む空間には図２に示すフラッシュメモリ１０２書
込みプログラムを含まない領域にはフラッシュメモリ１
０２に書込むデータを書込んでおく。２００２でフラッ
シュメモリ１０２に書込みを行う。２００３で書込み終
了かどうかを判定する。終了していない場合には、２０
０４でアドレスを更新し、２００１の処理から繰り返
す。

【００２１】なお、フラッシュメモリ１０２の書込み処
理の詳細については、半導体メーカのフラッシュメモリ
データシートに詳細に記載されているので本実施例の説
明では省略する。また、RAM103の容量が書替えを行うフ
ラッシュメモリ１０２の容量に比較して小さい場合に
は、フラッシュメモリ１０２に書込むデータを上位コン
トローラ７から分割して受け取って書込む事などが必要
となるが、それらは容易に行うことができるので説明を
省略する。また、マイクロプロセッサ１０１のリセット
スタート時には、レジスタなどの種々の初期設定が必要
になるが、それらは公知の処理であるので図２，図４で
は説明を省略した。

【００２２】以上、説明したように本実施例によれば、
通常制御動作時に上位コントローラ７から指令などを授
受するRAM103を使用してフラッシュメモリ１０２を書替
えることが可能となるため、フラッシュメモリ１０２を
書替えプログラムを格納するためのＲＯＭが不要とな
り、インバータ制御装置１を小型化，低価格にできる効
果がある。

【００２３】

【発明の効果】フラッシュメモリ書込みプログラムを格
納するＲＯＭを必要としないディジタル制御装置を実現
でき、ディジタル制御装置の小型化，低価格が可能とな
る。

【図面の簡単な説明】

【図１】本発明の実施例であるインバータ制御装置の構
成図である。

【図２】本発明の実施例の制御プログラムを説明するフ
ローチャートである。

【図３】本発明のブート選択回路の構成図である。

【図４】本発明のフラッシュメモリ書替え処理のフロー
チャートである。

【符号の説明】

１…インバータ制御装置、２…電源、３…インバータ、
４…モータ、５…速度検出器、６…電流検出器、７…上
位コントローラ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】すくなくとも、マイクロプロセッサ，フラ
   ッシュメモリとＲＡＭとを備えて構成されるディジタル
   制御装置において、マイクロプロセッサがリセットスタ
   ート時にフラッシュメモリのプログラム、またはＲＡＭ
   のプログラムのいずれとするかを設定するブート選択手
   段、ディジタル制御装置のマイクロプロセッサによらず
   ＲＡＭに書込みを行うＲＡＭ書込み手段とを備え、前記
   ブート選択手段がRAMのプログラムを選択している場合
   には、前記ＲＡＭ書込み手段により前記ＲＡＭに前記フ
   ラッシュメモリへの書込み動作を行うプログラムを格納
   して、前記マイクロプロセッサにより前記フラッシュメ
   モリに書込みを行うことを特徴とするディジタル装置。