KR0170728B1 - 반도체장치의 소자분리구조 및 그 형성방법, 매몰 비트라인을 구비하는 디램 셀 및 그 제조방법 - Google Patents

반도체장치의 소자분리구조 및 그 형성방법, 매몰 비트라인을 구비하는 디램 셀 및 그 제조방법 Download PDF

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Abstract

반도체장치의 소자분리 구조 및 그 형성방법과, 상기 소자분리 구조와 매몰 비트라인을 구비하는 반도체 메모리장치 및 그 제조방법에 대해 기재되어 있다.
상기 소자분리 구조는, 반도체기판의 제1 영역에 선택적 산화방법에 의해 형성된 제1 필드산화막, 반도체기판의 제2 영역에 형성된 트렌치, 트렌치의 내벽에 형성된 절연막, 절연막과 접하여, 트렌치의 상부를 감싸는 날개모양의 제2 필드산화막을 구비하며, 상기 메모리장치는, 반도체기판의 비활성영역에 형성된 소자분리막, 소자분리막 내부에 함몰된 비트라인, 반도체기판에 형성된 소오스/ 드레인, 비트라인 및 드레인에 접속하여 비트라인과 각 메모리 셀의 활성영역을 연결하는 도전성 플럭을 구비한다.
따라서, 종래의 트렌치 소자분리 공정에서 발생되는 디슁현상을 방지할 수 있으며, 공정 마아진을 확보할 수 있다.

Description

반도체장치의 소자분리구조 및 그 형성방법, 매몰 비트라인을 구비하는 디램 셀 및 그 제조방법
제1a도 내지 제1c도는 화학적 - 물리적 폴리슁(CMP) 공정 진행시 발생하는 디슁(dishing) 현상을 설명하기 위하여 도시한 도면들이다.
제2a도는 본 발명에 의한 반도체 메모리장치의 주변회로 영역에 대한 레이아웃도이고,
제2b도는 셀 영역에 대한 레이아웃도이다.
제3도는 본 발명에 의한 반도체 메모리장치의 주변회로 영역을 도시한 단면도이다.
제4a도 내지 제4c도는 본 발명에 의한 반도체 메모리장치의 셀 영역을 도시한 단면도로서, 상기 제2b도의 A-A', B-B', C-C'선을 각각 자른 단면도들이다.
제5a도 내지 제14b도는 본 발명에 의한 반도체 메모리장치의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 각 a도는 제2a도의 X-X' 절단면을, 각 b도는 제2b도의 A-A' 절단면을 도시한 단면도들이다.
제15a도 내지 제15c도는 본 발명의 마지막 단계의 셀 영역을 도시한 단면도로서, 제2b도의 A-A', B-B', C-C' 절단면을 각각 나타내는 단면도들이다.
*도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 12 : 패드 산화막
14 : 폴리실리콘층 16 : 실리콘질화막
18, 28 : 감광막패턴 20a, 20b : 필드산화막
22 : 트렌치 24 : 측벽 산화막
26 : 매몰 비트라인 30 : 평탄화용 층간절연층
32 : 게이트라인 34 : 층간절연층
36 : 비트라인 콘택 38/ 40 : 소오스/ 드레인
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 셀 영역 및 주변회로 영역에 서로 다른 소자분리막을 갖는 반도체장치의 소자분리 구조 및 그 형성방법, 이를 이용하여 소자분리되고 매몰 비트라인을 갖는 디램 셀 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 미세화 기술중의 하나인 소자분리 기술에 대한 연구 개발이 활발하게 진행되고 있다. 소자분리 영역의 형성은 모든 제조 공정단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후 공정단계의 공정 마진(margin)을 좌우하게 되는 중요한 기술이다.
일반적으로 반도체 소자의 제조에 널리 이용되는 선택적 산화에 의한 소자분리 방법(LOCal Oxidation of Silicon; 이하 LOCOS라 칭함)은 측면산화에 의한 버즈비크(Bird's beak) 현상, 열산화 공정으로 유발되는 버퍼층 응력에 의한 기판실리콘의 결정결함 및 채널저지를 위해 이온주입된 불순물의 재분포 등의 문제로 반도체 소자의 전기적 특성향상 및 고집적화 추세에 난점이 되고 있다.
상기 LOCOS방법의 문제점을 개선하기 위한 방법의 하나로 반도체기판을 식각하여 트렌치를 형성하고, 여기에 절연물질을 매립하여 소자분리층을 형성하는 쉘로우 트렌치 분리(Shallow Trench Isolation; 이하 STI라 칭함) 방법이 제안되었다. STI방법은 소자분리막의 형성에 있어서 상기 LOCOS류와 같이 열산화공정에 의하지 않으므로, 열산화공정으로 유발되는 LOCOS류의 단점들을 어느 정도 줄일 수 있으며, 기술적으로 STI의 깊이를 조절함으로써 1G DRAM급 이상의 고집적 소자에 필요한 0.2㎛이하의 폭을 갖는 소자분리층의 형성이 가능하게 되었다.
트렌치에 절연물질을 매립시키기 위해서는, 트렌치가 형성되어 있는 반도체기판 상에 절연물질을 고르게 증착시키게 되는데, 그 결과 트렌치를 형성하지 않은 영역에도 절연막이 증착된다. 따라서, 원하지 않은 영역에 증착된 절연물질을 제거하여야 하는데, 이를 위한 가장 효과적인 방법이 화학적 - 기계적 폴리슁(Chemical Mechanical Polishing; 이하 CMP라 함) 방법이다.
CMP 방법은, CMP에 강한 내연마층(polishing stop layer)을 반도체기판 위에 형성한 다음, 반도체기판에 트렌치를 형성하고 트렌치가 형성된 결과물 상에 절연층을 증착한 후에, 상기 내연마층이 드러날때까지 절연물질을 폴리슁하는 방법이다. 이 CMP공정은 반도체기판에 형성된 절연물을 횡방향으로 제거하기 때문에, 트렌치 매립 및 평탄화 방법으로써 이상적인 것으로 알려져 있다.
그러나, CMP 공정에서 평탄화의 달성은 절연층 하부에 형성되어 있는 패턴의 밀도, 절연층의 높이 등에 민감하게 변화하여 CMP후 절연층의 평탄도가 나쁘게 되는 현상이 발생한다. 즉, CMP 공정전에 절연층이 평탄화되어 있지 않을 경우, 패턴이 조밀한 부위, 즉 셀 영역은 CMP후 평탄화가 이루어지지만, 패턴이 조밀하지 않은 부위, 즉 주변회로 영역은 단차가 낮은 부위 및 단차가 높은 부위가 존재하기 때문에 CMP후 평탄화가 잘 이루어지지 않는다. 특히, 트렌치의 폭이 수 ㎜정도로 커지면 CMP후 절연층의 가운데가 접시모양으로 파이는 디슁(dishing)현상이 발생하여 불안정한 소자분리 특성 및 구조적인 단차를 유발하게 된다.
디슁현상을 좀 더 상세히 설명하면, 제1a도에 나타난 바와 같이, CMP 직전에 기판 상에 전체적으로 형성된 단차가 존재할 경우, 단차의 낮은 쪽(b)의 연마율(polishing rate)이 높은 쪽(a)의 연마율보다 커서 연마후 물질층의 두께가 가운데로 갈수록 얇아지는(c) 현상이다.
제1b도에 나타난 바와 같이, 디슁현상이 STI의 평탄화 공정에서 발생하면 필드영역의 가운데 부위는 필드산화막이 얇아지고, 셀 영역이나 넓은 활성영역의 가운데 부위는 내연마층(빗금친 부분) 위의 절연물질이 완전히 연마되지 않는다. 따라서, 내연마층의 제거가 불가능하여 활성영역의 한정이 되지 않는 현상이 발생한다.
제1c도에 나타난 바와 같이, 층간절연층 형성공정에서 디슁현상이 발생하면, CMP후의 중간절연층의 두께가 영역들에 따라서 차이가 난다. 이로 인해 후속 접촉구(빗금친 부분) 형성 공정에서 활성영역과 필드영역에서 식각해야 할 층간절연층의 깊이가 달라지는 문제점이 있다.
CMP 공정에서 디슁현상과 같은 패턴의 밀도, 사이즈등에 따른 이상 폴리슁 현상을 감소시키기 위하여 종래에는 다음과 같은 방법들을 주로 사용하였다.
첫째, 패턴이 조밀하지 않은 부위, 즉 반도체 소자의 주변회로 영역, 디코더(decoder) 영역, 스크라이브 라인(scribe line) 부위에 더미 패턴(dummy pattern)을 형성하여 주거나, 둘째, LOCOS와 트렌치 방법을 함께 적용하는 방법, 즉 패턴이 조밀한 셀 영역은 트렌치 소자분리를, 패턴이 조밀하지 않은 셀 이외의 영역(이하, 주변회로 영역이라 칭함)에는 LOCOS 방법을 적용함으로써 CMP공정에 따른 디슁문제를 해결하는 방법을 사용하였다.
그러나, 주변회로 영역에 더미패턴을 삽입하여 주는 상기 첫 번째 방법은, 주변회로 영역들 중 게이트라인 및 비트라인이 지나는 영역은 레이아웃 상의 어려움, 배선전류의 감소 등으로 사용하기가 곤란하다. 즉, 비트라인이 지나는 곳은 비트라인 콘택(bit line contact) 형성시에 활성영역 및 게이트라인 부위만을 선택하여 레이아웃해야 하는 레이아웃상의 어려움이 있으며, 게이트라인이 지나는 곳은 패싱 게이트(passing gate)의 영향으로 전압이 감소하게 되는 문제점이 있다.
LOCOS와 트렌치 방법을 조합하여 사용하는 상기 두 번째의 방법은, 셀 내부에서 비트라인 콘택과 비트라인 콘택 사이의 공간에 종래의 트렌치 소자분리 방법을 적용할 때, 스토리지 노드 콘택(storage node contact)과 스토리지 노드 콘택 사이의 공간에 비해 분리거리가 커져서 CMP 적용시 매립물질의 표면이 움푹하게 파이고, 갈라진 틈(seam)이 발생하여 후속 게이트 형성시 브리지(bridge)가 발생할 가능성이 크다.
한편, 반도체 메모리장치가 256M 디램(DRAM)급 이상으로 고집적화되어 감에따라 상기 디슁현상 외에, 비트라인과 스토리지 노드 콘택 사이의 공정 마아진(process margin)의 확보가 중요시 되고 있다. 즉, 비트라인과 스토리지 노드 콘택 사이의 공간에 대한 사전공정의 미스얼라인 마아진(misalign margin)은 현재 256M 디램(DRAM)에서는 600 ∼ 800Å, 1G 급에서는 400 ∼ 600Å정도로 매우 취약하다. 따라서, 비트라인과 스토리지 노드 콘택 사이의 공간에 대한 공정 마아진을 향상시키기 위해서는 비트라인의 임계크기(Critical Demension; CD), 즉 비트라인의 선폭을 줄이든지, 공정 순서를 바꿀 필요가 있으나, 현재의 기술상황으로는 해결하기 어려운 문제가 있다.
따라서, 본 발명의 목적은 디슁현상이 발생되지 않으며, 평탄화가 용이한 반도체 장치의 소자분리 구조를 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 반도체장치의 소자분리 구조는,
반도체기판의 제1영역에, 선택적 산화방법에 의해 형성된 제1필드산화막;
반도체기판의 제2영역에 형성된 트렌치;
상기 트렌치의 내벽에 형성된 절연막;
상기 절연막과 접하며, 상기 트렌치의 상부를 감싸는 날개모양의 제2필드산화막을 구비하는 것을 특징으로 한다.
여기서, 상기 제1영역은 반도체기판의 주변회로 영역이고, 상기 제2영역은 반도체기판의 셀 영역인 것이 바람직하다. 또한, 상기 트렌치는 비활성영역의 일부에만 형성되어 있는 것이 바람직하다.
본 발명의 다른 목적은 상기한 소자분리 구조의 적합한 형성방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 반도체 장치의 소자분리 방법은,
셀 영역 및 주변회로 영역의 반도체기판에 비활성영역을 노출시키는 패턴을 형성하는 단계;
상기 패턴을 마스크로하여 상기 노출된 부분의 반도체기판을 산화시켜 필드산화막을 형성하는 단계;
셀 영역의 반도체기판의 표면이 드러날 때까지 상기 셀 영역 및 주변회로 영역의 필드산화막을 동시에 식각하는 단계;
상기 셀 영역의 반도체기판을 이방성식각하여 트렌치를 형성하는 단계; 및
상기 트렌치의 내벽에 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 반도체기판의 비활성영역을 노출시키는 패턴은, 셀 영역보다 주변회로 영역에서 더 넓은 개구부를 가도록 형성되는 것이 바람직하다.
본 발명의 또다른 목적은 소자분리가 용이하고, 비트라인과 매몰콘택 사이의 거리의 마아진을 확보할 수 있는 반도체 메모리장치를 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명은,
반도체기판의 비활성영역에 형성된 소자분리막;
상기 소자분리막 내부에 함몰된 비트라인;
상기 반도체기판에 형성된 소오스/ 드레인; 및
상기 비트라인 및 드레인에 접속하여 상기 비트라인과 각 메모리 셀의 활성영역을 연결하는 도전성 플럭을 구비하는 것을 특징으로 하는 반도체 메모리장치를 제공한다.
여기서, 상기 소자분리막은, 반도체기판의 비활성영역에 형성된 트렌치와, 상기 트렌치의 내벽에 형성된 제1절연막과, 상기 제1절연막과 접하며, 상기 트렌치의 상부를 감싸는 날개모양의 제2절연막을 구비하는 것이 바람직하다.
본 발명은 상기 제1 및 제2절연막과 접하며, 상기 반도체기판을 덮는 층간절연층을 더 구비하는 것이 바람직하다. 그리고, 상기 제1 및 제2절연막은 열산화막으로 형성되며, 상기 층간절연층은 화학 기상증착(CVD) 방법에 의한 산화막으로 형성되는 것이 바람직하다. 또한, 상기 트렌치는 비활성영역의 일부에만 형성되는 것이 바람직하다.
본 발명에 있어서, 상기 비트라인과 드레인을 접속하는 도전성 플럭은 이웃하는 도전성 플럭과 층간절연층에 의해 절연되고, 상기 소오스와 이웃하는 셀의 소오스는 상기 제1 절연막에 의해 절연된다.
본 발명의 또다른 목적은 소자분리가 용이하고 공정 마아진을 확보할 수 있는 반도체 메모리장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리장치의 제조방법은,
반도체기판의 셀 영역에 트렌치를 형성하는 단계;
상기 트렌치의 내벽에 절연막을 형성하는 단계;
결과물 전면에 도전물질을 증착한 후, 에치백하여 상기 트렌치를 채우는 비트라인을 형성하는 단계;
상기 반도체기판에 소오스/ 드레인을 형성하는 단계;
결과물 상에 제1층간졀연층을 증착한 후, 그 표면을 평탄화하는 단계;
결과물 상에 도전물질을 증착한 후 패터닝하여, 상기 소오스/ 드레인 사이의 반도체기판 상에 게이트라인을 형성하는 단계;
결과물 상에 제2층간절연층을 형성하는 단계;
상기 드레인 및 비트라인 상부의 물질층들을 제거하여 접촉구를 형성하는 단계; 및
결과물 상에 도전물질을 증착한 후 에치백함으로써, 상기 접촉구를 채우며 상기 비트라인과 드레인을 접속시키는 도전성 플럭을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 트렌치를 형성하는 공정 전에, 반도체기판 상에 비활성영역을 노출시키는 패턴을 형성하는 단계, 상기 패턴을 마스크로하여 노출된 부분의 반도체기판을 산화시켜 필드산화막을 형성하는 단계, 반도체기판의 표면이 드러날 때까지 상기 필드산화막을 식각하는 단계를 더 구비하는 것이 바람직하다.
본 발명의 상기 목적을 달성하기 위한 반도체 메모리장치의 다른 제조방법은,
셀 영역 및 주변회로 영역의 반도체기판에, 비활성영역을 노출시키는 패턴을 형성하는 단계;
상기 패턴을 마스크로하여 상기 노출된 부분의 반도체기판을 산화시켜 필드산화막을 형성하는 단계;
셀 영역의 반도체기판의 표면이 드러날 때까지 상기 셀 영역 및 주변회로 영역의 필드산화막을 동시에 식각하는 단계;
상기 셀 영역이 반도체기판을 이방성식각하여 트렌치를 형성하는 단계;
상기 트렌치의 내벽에 절연막을 형성하는 단계;
셀 영역 및 주변회로 영역의 상기 결과물 전면에도전물질을 증착한 후 상기 셀 영역의 트렌치 내부에만 도전물질이 남도록 에치백함으로써, 상기 트렌치를 채우는 비트라인을 형성하는 단계;
셀 영역의 상기 반도체기판에 소오스/ 드레인을 형성하는 단계;
셀 영역 및 주변회로 영역의 상기 결과물 상에 제1층간절연층을 증착한 후, 그 표면을 평탄화하는 단계;
셀 영역 및 주변회로 영역의 상기 결과물 상에 도전물질을 증착한 후 패터닝하여 게이트라인을 형성하는 단계;
결과물 상에 제2층간절연층을 형성하는 단계;
상기 트레인 및 비트라인 상부의 물질층들을 제거하여 접촉구를 형성하는 단계; 및
셀 영역의 상기 결과물 상에 도전물질을 증착한 후 에치백함으로써, 상기 접촉구를 채우며 상기 비트라인과 드레인을 접속시키는 도전성 플럭을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 반도체기판의 비활성영역을 노출시키는 상기 패턴은, 셀 영역보다 주변회로 영역에서 더 넓은 개구부를 갖도록 형성되는 것이 바람직하다.
본 발명에 따르면, 패턴이 조밀하지 않은 주변회로 영역과 패턴이 조밀한 셀 영역을 분리하여 각각 소자분리막을 형성하고, CMP직전에 대부분의 영역이 평탄화되도록 함으로써 디슁현상을 방지할 수 있다. 또한, 비트라인을 소자분리막에 매몰하여 형성함으로써, 스토리지 노드 콘택 형성을 위한 공정 마아진을 확보하고, 비트라인의 임계크기의 조절이 가능한 이점이 있다. 또한, 셀 내부의 비트라인 콘택과 비트라인 콘택 사이의 공간은 트렌치 방법과 층간절연층에 의한 소자분리 방법을 함께 적용함으로써 종래의 방법에서 매립물질 사이에 틈(seam) 발생으로 인한 후속 CMP 공정시 불량발생을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
본 발명은 주변회로 영역에는 LOCOS를, 셀 영역중 스토리지 노드 콘택과 스토리지 노드 콘택 사이의 공간에는 LOCOS와 트렌치의 조합형을, 그리고 비트라인 콘택과 비트라인 콘택 사이는 LOCOS와 트렌치의 조합형에 층간절연층에 의한 소자분리 방법을 결합한 소자분리 방법을, 비트라인과 활성영역 사이에는 LOCOS와 트렌치를 조합한 소자분리 방법을 적용하고, 비트라인을 트렌치 내부에 함몰시킨다. 따라서, 스토리지 노드 콘택과 비트라인 사이의 공간에 대한 공장 마아진을 확보하고, 비트라인의 임계크기의 조절이 가능하며, 비트라인 콘택 형성시 콘택 내부에 도전성 플럭을 형성하여 활성영역상의 불순물영역과 매몰 비트라인을 연결할 수 있도록 한다.
[레이아웃]
제2a도 및 제 2b도는 본 발명에 따른 반도체 메모리장치를 제조하기 위한 간략한 레이아웃도로서, 제2a도는 주변회로 영역에 대한 레이아웃도이고, 제2b도는 셀 영역에 대한 레이아웃도이다.
먼저, 제2a도에서 도면참조 부호 P1은 활성영역을 한정하는 마스크패턴을 나타내고, P2는 게이트라인을 패터닝하기 위한 마스크패턴을 나타낸다.
제2b도에서, 도면참조 부호 P3는 트렌치형의 소자분리층과 비트라인을 형성하기 위한 마스크패턴, P4는 셀 영역내의 활성영역을 한정하는 마스크패턴, P5는 게이트라인을 패터닝하기 위한 마스크패턴을, 그리고 P6은 비트라인과 드레인을 접속시키기 위한 접촉창을 형성하기 위한 마스크패턴을 각각 나타낸다.
제2a도 및 제2b도를 참조하면, 주변회로 영역은 넓은 소자분리막을 가지며, 셀 영역은 좁은 트렌치에 형성되는 소자분리막에 의해 소자분리되고, 비트라인은 상기 트렌치에 매몰되도록 레이아웃되어있음을 알 수 있다. 또한, 상기 비트라인은 접촉창을 통해 드레인과 전기적으로 접촉되고, 소오스는 트렌치에 매몰된 소자분리막 및 층간절연층에 의해 이웃하는 셀의 소오스와 전기적으로 분리되도록 레이아웃되어 있다.
[구조]
제3도는 본 발명에 의한 반도체 메모리장치의 주변회로 영역을 도시한 단면도로서, 상기 제2a도의 X-X'선을 자른 단면도이다.
도면참조 부호 10은 반도체기판, 12는 패드산화막, 14는 폴리실리콘층, 20a는 필드산화막, 30은 평탄화용 절연층, 32는 게이트라인을 나타낸다.
제3도에 도시된 바와 같이, 본 발명에 의한 반도체 메모리장치의 주변회로 영역은 LOCOS 방법에 의해 형성된 필드산화막(20a)에 의해 활성영역 및 비활성영역이 분리되어 있으며, 상기 필드산화막(20a)과 층간절연층(30)에 의해 평탄화된 층위로 게이트라인(32)이 형성되어 있다.
제4a도 내지 제4c도는 본 발명에 의한 반도체 메모리장치의 셀 영역을 도시한 단면도로서, 상기 제2b도의 A-A', B-B' 및 C-C'선을 따라 자른 단면도이다.
도면 참조 부호 10은 반도체기판, 12는 패드산화막, 14는 폴리실리콘층, 20b 및 24는 소자분리막, 26은 매몰 비트라인, 30 및 34는 층간절연층, 32는 게이트라인, 36은 비트라인 콘택, 38은 소오스, 그리고 40은 드레인을 나타낸다.
제4a도 내지 제4c도를 참조하면 본 발명에 의한 반도체 메모리장치의 셀 영역은, 트렌치 내부에 매몰된 비트라인(26)과, 상기 비트라인(26)을 둘러싸서 비트라인을 기판, 그리고 다른 비트라인과 절연시키는 소자분리막(20b, 24) 및 층간절연층(30), 상기 비트라인(26)과 드레인(40)을 전기적으로 접속시키며, 도전층이 플럭되어 있는 비트라인 콘택(36)을 구비한다.
상기 소자분리막은 트렌치의 내벽을 따라 형성된 제1절연막(24)과, 상기 제1절연막과 접하며, 상기 트렌치의 상부를 둘러싸는 날개모양의 제2 절연막(20b)으로 이루어져 있다.
상기한 본 발명의 구조에 의하면, 주변회로 영역은 LOCOS 방법에 의해 소자분리가 이루어지고, 셀 영역에서 스토리지 노드 콘택과 스토리지 노드 콘택 사이의 소자분리는 LOCOS와 트렌치 방법의 조합에 의해 이루어지며, 비트라인 콘택과 이웃 셀의 비트라인 콘택 사이는 평탄화용 층간절연층(30)으로 소자분리가 이루어진다. 또한, 비트라인과 활성영역 사이의 소자분리 또한 LOCOS와 트렌치의 조합으로 이루어지고, 매몰콘택 이웃 셀의 매몰콘택 사이는 트렌치내벽에 형성된 절연막에 의해 전기적으로 분리된다.
따라서, 패턴이 조밀하지 않은 주변회로 영역과 패턴이 조밀한 셀 영역을 분리하여 소자분리막을 형성하고, CMP 이전에 대부분의 영역이 평탄화되도록 함으로써, CMP공정시 디슁현상을 방지할 수 있으며, 트렌치의 폭을 조절함으로써 비트라인의 선폭을 조절할 수 있으며, 비트라인과 매몰콘택 사이의 공간에 대한 공정 마아진을 확보할 수 있다.
[제조방법]
본 발명에 따른 반도체 메모리장치를 제조하기 위한 공정 단계는, ① 필드산화막 형성, ② 트렌치 형성, ③ 매몰 비트라인 형성, ④ 소오스/ 드레인 형성, ⑤ CMP를 이용한 평탄화 단계, ⑥ 게이트라인 형성, ⑦ 비트라인 콘택 형성단계로 진행된다.
제5a도 내지 제15c도는 본 발명의 일 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
제5a도 내지 제14b도에 있어서, 주변회로 영역을 도시한 각 a도는 제2a도의 X-X' 절단면을, 셀 영역을 도시한 각 b도는 제2b도의 A-A' 절단면을 도시한 것이다. 제15a도 내지 제15c도는 비트라인 콘택을 형성하는 단계의 셀 영역만을 도시한 것으로, 제2b도의 A-A', B-B', C-C'선을 자른 단면도들이다.
제5a도 및 제5b도는 소자분리 영역을 한정하는 감광막패턴(18)을 형성하는 단계를 나타내는 단면도이다.
상세하게는, 반도체기판(10) 상에, 예컨대 열산화막을 100Å정도의 두께로 성장시켜 패드산화막(12)을 형성하고, 그 위에 불순물이 도우프된 폴리실리콘(14)을 1,000Å정도, 그리고 실리콘질화막(SiN; 16)을 1,500Å 정도의 두께로 차례로 증착한다. 이어서, 셀 영역에는 제2b도의 마스크패턴 P3을, 그리고 주변회로 영역에는 제2a도의 마스크패턴 P1을 이용한 사진공정을 진행하여 소자분리 영역에 개구부를 갖는 감광막패턴(18)을 상기 실리콘질화막(16) 상에 형성한다.
제6a도 및 제6b도는 상기 감광막패턴을 마스크로 사용하여 상기 실리콘질화막(16)을 이방성 식각함으로써 소자분리 영역의 기판을 노출시키는 개구부를 형성한 후, 상기 감광막패턴을 제거한 상태를 나타내는 단면도이다.
이 때, 셀 영역은 개구부가 좁게 형성되어 있는 것에 비해, 주변회로 영역은 기판의 대부분이 노출되어 있는 상태가 된다.
제7a도 및 제7b도는 필드산화막(20a, 20b)을 형성하는 단계를 나타내는 단면도이다.
상세하게는, 소자분리 영역이 표면으로 노출된 상기 반도체기판에 통상적인 방법으로 열산화를 실시하여 주변회로 영역 및 셀 영역에 각각 필드산화막(20a, 20b)을 형성한다.
이 때, 주변회로 영역은 개구부가 넓게 형성되어 있어서, 3,800∼4,000Å정도의 두께로 필드산화막(20a)이 형성되고, 셀 영역은 개구부가 좁기 때문에 필드산화막 씨닝효과(Field Oxide Thinning Effect)로 인해 필드산화막(20b)이 1,100Å 이하로 얇게 형성된다. 특히, 256M 디램의 경우 비트라인의 폭은 0.2㎛ 이하이기 때문에, 필드산화막 씨닝효과가 심하게 일어난다.
또한, 필드산화막의 가장자리 부위는 버즈비크(Bird's Beak) 현상으로 인해 상기 폴리실리콘층(14)의 가장자리 하부로 필드산화막이 침투한 형태로 형성된다.
상기 필드산화막 씨닝효과는 필드산화가 일어날 부위의 패턴의 폭에 따라 필드산화막이 성장되는 두께가 다르게 되는 현상으로, 패턴의 폭이 작으면 작을수록 성장되는 두께가 얇아진다. 예를 들어, 패턴의 폭이 0.7㎛/ 0.2㎛일 경우, 필드산화막을 3,000Å정도 성장시키면 3,500Å/ 1,100Å 정도로 성장되며, 산화시간이 길수록 성장되는 필드산화막의 두께의 차이가 크게 일어난다.
제8a도 및 제8b도는 상기 셀 영역 및 주변회로 영역의 필드산화막을 1,100Å정도, 즉 셀 영역의 필드산화막이 식각되어 기판이 드러날 때까지 이방성 건식식각을 실시하는 단계를 나타낸다.
이 때, 상기 실리콘질화막(16)이 식각 마스크로 작용하여 셀 영역의 필드산화막중 버즈비크 부위는 식각되지 않고 남고, 비트라인이 형성될 부위는 기판의 표면이 노출되며, 주변회로 영역에서는 필드산화막(20a)의 일부가 식각되어 그 두께가 얇아지게 된다.
제9a도 및 제9b도는 셀 영역의 반도체기판에 트렌치(22)를 형성하는 단계를 나타내는 단면도이다.
상세하게는, 셀 영역의 상기 실리콘질화막(16) 및 버즈비크 형태로 남아있는 필드산화막(20b)을 마스크로 사용하여 상기 노출되어 있는 반도체기판을 0.3㎛(3,000Å) 이상 이방성 식각하여 트렌치(22)를 형성한다.
이어서, 상기 트렌치의 측벽에 200Å정도 두께의 열산화막(24)을 성장시켜, 후속공정에 의해 트렌치에 형성될 비트라인을 반도체기판과 절연시키기 위한 절연막을 형성한다.
상기 트렌치(22)는 사진공정을 거치지 않고, 필드산화막과 실리콘질화막을 마스크로 사용한 자기정합적인 방법으로 형성된다. 따라서, 사진공정에 의한 미스얼라인 문제를 방지할 수 있다.
제10a도 및 제10b도는 상기 트렌치(22)에 비트라인(26)을 형성하는 단계를 나타내는 단면도이다.
상세하게는, 트렌치 및 측벽 절연막(24)이 형성된 상기 결과물 전면에, 상기 트렌치를 완전히 매립할 수 있을 정도의 두께로 도전물질을 증착한 다음 에치백함으로써 비트라인(26)을 형성한다.
더욱 상세하게는, 상기 결과물 전면에, 예컨대 불순물이 도우프된 폴리실리콘을 3,000Å 이상 증착한 후, 상기 폴리실리콘을 건식식각을 이용하여 에치백함으로써 상기 트렌치에 매립된 비트라인(26)을 형성한다.
이 때, 상기 에치백 공정을 충분히 실시하여 주변회로 영역에 증착되었던 폴리실리콘이 완전히 제거되도록 한다. 상기 주변회로 영역은 상기 필드산화막과 실리콘질화막의 단차가 100∼200Å 정도로, 비교적 평탄화가 되어 있기 때문에 필드산화막을 제거하기 위한 에치백 공정의 공정 마아진이 충분하다.
상기 비트라인(26)은 상기 트렌치의 측벽에 형성된 열산화막(24)으로 인해 반도체기판과 전기적으로 분리된다.
제11a도 및 제11b도는 소오스/ 드레인이 형성될 영역을 한정하는 감광막패턴(28)을 형성하는 단계를 도시한 단면도이다.
상세하게는, 매몰 비트라인이 형성된 결과물 전면에 감광막을 도포한 후, 셀 영역에만 제2b도의 마스크패턴 P4를 이용한 노광 및 현상공정을 실시하여 상기 실리콘질화막 상에 소오스/ 드레인영역을 한정하는 감광막패턴(28)을 형성한다. 이 때, 주변회로 영역은 개구된 영역이 없이 전면이 감광막(28)으로 도포되어 있는 상태가 된다.
제12a도 및 제12b도는 소오스/ 드레인(도시되지 않음) 및 평탄화용 층간절연층(30)을 형성하는 단계를 나타내는 단면도이다.
상세하게는, 상기 감광막패턴(제12b도의 28)을 마스크로 사용하여 실리콘질화막(16) 및 폴리실리콘(14)을 차례로 패터닝한 후, 감광막패턴을 제거하고, 상기 폴리실리콘 패턴(14) 및 실리콘질화막 패턴(16)을 마스크로 사용하여 반도체기판에 기판과 반대 도전형의 불순물 이온을 주입함으로써 소오스/ 드레인(도면상에 나타나지 않음)을 형성한다. 상기 감광막패턴을 제거할 때, 통상 황산(H2SO4)을 주로 사용하지만, 상기 비트라인(26)이 텅스텐(W)으로 이루어졌을 경우에는 불산(HF) 용액을 사용한다. 이는, 텅스텐(W)이 황산에 제거되는 성질이 있기 때문이다.
계속해서 상기결과물 상에, 예를 들어 도우되지 않은 실리콘막(Undoped Silicon Glass; USG)과 플라즈마 산화막(PE-TEOS)으로 이루어진 복합층을 6,000Å 이상의 두께로 두껍게 증착하여 평탄화용 층간절연층(30)을 형성한다. 이 때, 셀 영역내의 단차가 있는 부위는 상기 층간절연층(30)에 의해 완전히 함몰되고, 주변회로 영역은 필드산화막(20a)으로 비교적 평탄화되어 있는 상태이므로, 본 발명에서 이루고자 하는 CMP 이전의 평탄화가 이루어지게 된다. 도면에서 점선은 후속 단계에서 CMP되는 선을 나타낸다.
제13a도 및 제13b도는 CMP를 실시하는 단계를 나타내는 단면도이다.
상세하게는, 실리콘질화막(16)이 500 ∼ 1000Å 정도로 남을 때까지 상기 결과물에 대해 CMP를 실시한다. 상기 CMP 후 셀 영역에서는 실리콘질화막(16) 및 층간절연층(30)이 표면으로 노출되고, 주변회로 영역에서는 실리콘질화막(16), 필드산화막(20a), 그리고 상기 실리콘질화막(16)과 필드산화막(20a) 사이에 잔유하는 층간절연층(30)의 일부가 표면으로 노출되는 모양으로, 두 영역 모두 표면이 평탄하게 된다.
제14a도 및 제14b도는 게이트라인(32)을 형성하는 단계를 나타내는 단면도이다.
상세하게는, 상기 셀 영역 및 주변회로 영역의 실리콘질화막을 인산용액을 사용하여 제거한 후, 결과물 전면에 게이트를 형성하기 위한 도전물질을 증착한다. 이어서, 주변회로 영역은 제2a도의 마스크패턴 P2, 셀 영역은 제2b도의 마스크패턴 P5를 사용한 사진식각 공정을 진행하여 상기 게이트 도전층을 패터닝함으로써 게이트라인(32)을 형성한다.
상기 게이트라인은 하부의 폴리실리콘층(14)과 접하게 되며, 패드산화막(12)이 게이트 절연막이 된다.
제15a도 내지 제15c도는 도전층이 플럭된 형태의 비트라인 콘택(36)을 형성하는 단계의 셀 영역을 도시한 단면도로서, 제2b도의 A-A', B-B', C-C'선을 각각 자른 단면도들이다.
상세하게는, 게이트라인(32)이 형성된 셀 영역 및 주변회로 영역의 결과물 전면에, 절연물질을 증착하여 절연층(34)을 형성한 후, 셀 영역에만 제2b도의 마스크패턴 P6을 사용하여 드레인(40) 상에 적층되어 있는 막질들을 제거하여 접촉구를 형성한다. 이어서, 결과물 전면에 도전물질을 증착한 후 에치백함으로써, 드레인(40) 및 매몰 비트라인(26)과 접속하며 상기 비트라인(26)과 각 메모리 셀의 활성영역을 연결하는 플럭형태의 비트라인 콘택(36)을 형성한다.
상술한 본 발명에 따르면,
첫째, 패턴이 조밀하지 않은 주변회로 영역과 패턴이 조밀한 셀 영역을 분리하여 소자분리막을 형성하고, CMP직전에 대부분의 영역이 평탄화되도록 함으로써 디슁현상을 방지하였으며,
둘째, 비트라인을 소자분리막에 매몰하여 형성함으로써, 매몰콘택과 비트라인 사이의 공간에 대한 공정 마아진을 확보하고,
셋째, 비트라인의 임계크기의 조절이 가능하며,
넷째, 셀 내부의 비트라인 콘택과 인접 셀의 비트라인 콘택 사이의 공간에 대한 소자분리는 트렌치 방법과 층간절연층에 의한 방법을 결합하여 구현함으로써, 종래에 트렌치 매립물질 사이의 틈(seam) 발생에 의한 후속 CMP 공정에서 불량발생을 방지할 수 있는 이점이 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.

Claims (15)

  1. 반도체기판의 제1영역에 선택적 산화방법에 의해 형성된 제1필드산화막; 반도체기판의 제2영역에 형성된 트렌치; 상기 트렌치의 내벽에 형성된 절연막; 상기 절연막과 접하며, 상기 트렌치의 상부를 감싸는 날개모양의 제2필드산화막을 구비하는 것을 특징으로 하는 반도체장치의 소자분리 구조.
  2. 제1항에 있어서, 상기 제1영역은 반도체기판의 주변회로 영역이고, 상기 제2영역은 반도체기판의 셀 영역인 것을 특징으로 하는 반도체장치의 소자분리 구조.
  3. 제2항에 있어서, 상기 트렌치는 비활성영역의 일부에만 형성되어 있는 것을 특징으로 하는 반도체장치의 소자분리 구조.
  4. 셀 영역 및 주변회로 영역의 반도체기판에, 비활성영역을 노출시키는 패턴을 형성하는 단계; 상기 패턴을 마스크로하여 상기 노출된 부분의 반도체기판을 산화시켜 필드산화막을 형성하는 단계; 셀 영역의 반도체기판의 표면이 드러날 때까지 상기 셀 영역 및 주변회로 영역의 필드산화막을 동시에 식각하는 단계; 상기 셀 영역의 반도체기판을 이방성식각하여 트렌치를 형성하는 단계; 및 상기 트렌치의 내벽에 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
  5. 제4항에 있어서, 반도체기판의 비활성영역을 노출시키는 상기 패턴은, 셀 영역보다 주변회로 영역에서 더 넓은 개구부를 갖도록 형성되는 것을 특징으로 하는 반도체장치의 소자분리 방법.
  6. 반도체기판의 비활성영역에 형성된 소자분리막; 상기 소자분리막 내부에 함몰된 비트라인; 상기 반도체기판에 형성된 소오스/ 드레인; 및 상기 비트라인 및 드레인에 접속하여 상기 비트라인과 각 메모리 셀의 활성영역을 연결하는 도전성 플럭을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제6항에 있어서, 상기 소자분리막은, 반도체기판의 비활성영역에 형성된 트렌치와, 상기 트렌치의 내벽에 형성된 제1절연막과, 상기 제1절연막과 접하며, 상기 트렌치의 상부를 감싸는 제2절연막으로 이루어진 것을 특징으로 하는 반도체 메모리장치.
  8. 제7항에 있어서, 상기 메모리장치는 상기 제1 및 제2절연막과 접하며, 상기 반도체기판을 덮는 층간절연층을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제8항에 있어서, 상기 제1 및 제2절연막은 열산화막으로 형성되며, 상기 층간절연층은 화학 기상 증착(CVD) 방법에 의한 산화막으로 형성되는 것을 특징으로 하는 반도체 메모리장치.
  10. 제7항에 있어서, 상기 트렌치는 비활성영역의 일부에만 형성되어 있는 것을 특징으로 하는 반도체 메모리장치.
  11. 제6항에 있어서, 상기 비트라인과 드레인을 접속하는 도전성 플럭은 이웃하는 도전성 플럭과 층간절연층에 의해 절연되고, 상기 소오스와 이웃하는 셀의 소오스는 상기 제1절연막 및 상기 층간절연층에 의해 절연되는 것을 특징으로 하는 반도체 메모리장치.
  12. 반도체기판의 셀 영역에 트렌치를 형성하는 단계; 상기 트렌치의 내벽에 절연막을 형성하는 단계; 결과물 전면에 도전물질을 증착한 후, 에치백하여 상기 트렌치를 채우는 비트라인을 형성하는 단계; 상기 반도체기판에 소오스/ 드레인을 형성하는 단계; 결과물 상에 제1층간절연층을 증착한 후, 그 표면을 평탄화하는 단계; 결과물 상에 도전물질을 증착한 후 패터닝하여, 상기 소오스/ 드레인 사이의 반도체기판 상에 게이트라인을 형성하는 단계; 결과물 상에 제2층간절연층을 형성하는 단계; 상기 드레인 및 비트라인 상부의 물질층들을 제거하여 접촉구를 형성하는 단계; 및 결과물 상에 도전물질을 증착한 후 에치백함으로써, 상기 접촉구를 채우며 상기 비트라인과 드레인을 접속시키는 도전성 플럭을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  13. 제12항에 있어서, 상기 트렌치를 형성하는 공정 전에, 반도체기판 상에 비활성영역을 노출시키는 패턴을 형성하는 단계, 상기 패턴을 마스크로하여 노출된 부분의 반도체기판을 산화시켜 필드산화막을 형성하는 단계, 반도체기판의 표면이 드러날 때까지 상기 필드산화막을 식각하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  14. 셀 영역 및 주변회로 영역의 반도체기판에, 비활성영역을 노출시키는 패턴을 형성하는 단계; 상기 패턴을 마스크로하여 상기 노출된 부분의 반도체기판을 산화시켜 필드산화막을 형성하는 단계; 셀 영역의 반도체기판의 표면이 드러날 때까지 상기 셀 영역 및 주변회로 영역의 필드산화막을 동시에 식각하는 단계; 상기 셀 영역의 반도체기판을 이방성식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내벽에 절연막을 형성하는 단계; 셀 영역 및 주변회로 영역의 상기 결과물 전면에 도전물질을 증착한 후 상기 셀 영역의 트렌치 내부에만 도전물질이 남도록 에치백함으로써, 상기 트렌치를 채우는 비트라인을 형성하는 단계; 셀 영역의 상기 반도체기판에 소오스/ 드레인을 형성하는 단계; 셀 영역 및 주변회로 영역의 상기 결과물 상에 제1층간절연층을 증착한 후, 그 표면을 평탄화하는 단계; 셀 영역 및 주변회로 영역의 상기 결과물 상에 도전물질을 증착한 후 패터닝하여 게이트라인을 형성하는 단계; 결과물 상에 제2층간절연층을 형성하는 단계; 상기 드레인 및 비트라인 상부의 물질층들을 제거하여 접촉구를 형성하는 단계; 및 셀 영역의 상기 결과물 상에 도전물질을 증착한 후 에치백함으로써, 상기 접촉구를 채우며 상기 비트라인과 드레인을 접속시키는 도전성 플럭을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  15. 제14항에 있어서, 반도체기판의 비활성영역을 노출시키는 상기 패턴은, 셀 영역보다 주변회로 영역에서 더 넓은 개구부를 갖도록 형성되는 것을 특징으로 하는 반도체장치의 소자분리 방법.
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