JPH0417597B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデジタル回路網の回線設定方式、特に
回路規模を約半分に低減して装置の小型化及び経
済化に寄与する回線設定方式に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to a line setting method for a digital circuit network, and particularly to a line setting method that reduces the circuit scale by approximately half and contributes to miniaturization and economicalization of equipment. It is.

（従来の技術） 従来のアナログ網で実施されていた配分架によ
る空間的回線設定に代つて、デジタル同期網にお
いては同期多重化レベルでタイムスロツトの入替
により時間的に回路設定を実施することが可能と
なつた。(Prior art) Instead of the spatial line setting using distribution racks, which was carried out in the conventional analog network, in the digital synchronous network, it is possible to carry out the circuit setting temporally by exchanging time slots at the synchronous multiplexing level. It became possible.

このようなデシタル網における回路設定の方式
を示す技術としては施設、33〔11〕（昭和56−11
−15）（社）電気通信協会、中浜、笹平、国技
P.95−106、研究実用化報告、29〔11〕（1980−11
−22）日本電信電話公社武蔵野電気通信研究所、
相原、川原、P.1947−1968に記載されるものがあ
つた。 Facility, 33 [11] (Showa 56-11) is a technology that shows the circuit setting method in such a digital network.
−15) Telecommunications Association, Nakahama, Sasahira, Kokugi
P.95-106, Research and Practical Application Report, 29 [11] (1980-11
−22) Nippon Telegraph and Telephone Public Corporation Musashino Telecommunications Research Institute,
There was one described in Aihara, Kawahara, P.1947-1968.

上記の回線設定を実施する回線設定回路は同期
多重変換装置の中心的な部分である。以下、同期
多重変換装置について説明することにする。 The line setting circuit that performs the above line setting is the central part of the synchronous multiplex converter. The synchronous multiplex converter will be explained below.

同期多重変換装置は1.544Mbit／ｓ又は
6.312Mbit／ｓのデジタル伝送路を終端し、６チ
ヤネルの回線設定群（Handling Group：HG）
の単位で回線設定を行い、同単位で回線終端し、
2.048Mbit／ｓまたは8.192Mbit／ｓの局内イン
タフエースによりデジタル交換機に接続される。 Synchronous multiplex converter is 1.544Mbit/s or
6.312Mbit/s digital transmission line terminated, 6 channel line setting group (Handling Group: HG)
Configure the line in units of , terminate the line in the same unit,
It is connected to the digital exchange via a 2.048 Mbit/s or 8.192 Mbit/s intra-office interface.

回線設定はデータ列の時間及び空間のタイムス
ロツト占有位置を入れ替えるTSI（Time Slot
Interchanger）により実現され、このタイムスロ
ツト入替え順序を外部より制御できる構成として
半固定時間スイツチが実現される。 The line settings are TSI (Time Slot
A semi-fixed time switch is realized as a configuration in which the time slot switching order can be controlled from the outside.

同期多重変換装置とデジタル伝送路とのインタ
フエース条件及び同期多重変換装置と交換機との
インタフエース条件は次のようになつている。 The interface conditions between the synchronous multiplex converter and the digital transmission line and the interface conditions between the synchronous multiplex converter and the exchange are as follows.

同期多重変換装置が収容するデジタル伝送路は
1.544Mbit／s1次群伝送路及び6.312Mbit／s2次群
伝送路であり、各伝送路インタフエースのチヤネ
ル容量は64kbit／ｓ電話チヤネル換算にてそれぞ
れ24チヤネル、96チヤネルである。一方、交換機
とのインタフエースは2.048Mbit／ｓまたは
8.192Mbit／ｓの局内インタフエースにより行わ
れ、各局内インターフエースのチヤネル容量はそ
れぞれ30チヤネル、120チヤネルとなつている。 The digital transmission path accommodated by the synchronous multiplex converter is
They are a 1.544 Mbit/s first order group transmission line and a 6.312 Mbit/s second order group transmission line, and the channel capacity of each transmission line interface is 24 channels and 96 channels, respectively, in terms of a 64 kbit/s telephone channel. On the other hand, the interface with the exchange is 2.048Mbit/s or
This is done using an 8.192 Mbit/s intra-office interface, and the channel capacity of each intra-office interface is 30 channels and 120 channels, respectively.

同期多重変換装置においては、さきに記述した
伝送路終端機能、回線設定機能、回線終端機能、
局内インタフエース機能に加え、こうした伝送路
及び局内のインタフエース条件により各インタフ
エースの信号速度、チヤネル容量の変換を行う多
重変換機能が必要である。 The synchronous multiplex converter has the transmission line termination function, line setting function, line termination function,
In addition to the in-office interface function, a multiplex conversion function is required to convert the signal speed and channel capacity of each interface depending on the transmission path and in-office interface conditions.

次に同期多重変換装置において、回線設定およ
び多重変換を実現する回路の従来の構成法につい
て説明する。なお、以降の説明においては、説明
の繁雑化を避けるために、伝送路インタフエース
を6.312Mbit／s2次群インタフエース、局内イン
タフエースを8.192Mbit／ｓ局内インタフエース
に制限することにするが、他の伝送路インタフエ
ース、局内インタフエースが収容されている場合
も同様に実現可能である。 Next, a conventional method of configuring a circuit for realizing line setting and multiplex conversion in a synchronous multiplex converter will be described. In the following explanation, in order to avoid complicating the explanation, we will limit the transmission line interface to 6.312 Mbit/s secondary group interface and the intra-office interface to 8.192 Mbit/s intra-office interface. The same implementation is also possible when other transmission line interfaces and intra-office interfaces are accommodated.

第２図は、同期多重変換装置の回線設定回路お
よび多重変換回路の一構成例を示すブロツク図
で、伝送路から局内への方向（Ｒ方向）の回線設
定回路を示す。INi（ｉ＝１〜40）は、それぞれ
6.312Mbit／s2次群伝送路インタフエースより受
信され、8.192Mbit／ｓに速度変換された96チヤ
ネル多重信号である。96チヤネル多重信号５本は
多重変換回路１により120チヤネル多重信号４本
へ変換される。以下この多重変換回路１を5/4変
換回路と呼ぶことにする。２〜８もそれぞれ同様
の5/4変換回路であり、これらの合計８個の5/4変
換回路により、伝送路側から送られてくる96チヤ
ネルの多重信号40本は120チヤネルの多重信号32
本に多重変換される。９は回線設定回路であり、
１〜８の5/4変換回路で変換された120チヤネル多
重信号32本を回線編集群HG（６チヤネル単位）
ごとにタイムスロツトの入れ替えによる回線設定
を行い120チヤネル多重信号を送出する。OUTi
（ｉ＝１〜32）はそれぞれ信号速度8.192Mbit／
ｓの120チヤネル多重信号であり、局内インタフ
エースに送出される。 FIG. 2 is a block diagram showing an example of the configuration of a line setting circuit and a multiplex conversion circuit of a synchronous multiplex converter, and shows the line setting circuit in the direction from the transmission line to the inside of the office (R direction). INi (i=1 to 40) are each
This is a 96-channel multiplexed signal received from a 6.312 Mbit/s secondary transmission line interface and converted to 8.192 Mbit/s. The five 96-channel multiplexed signals are converted into four 120-channel multiplexed signals by the multiplex conversion circuit 1. Hereinafter, this multiplex conversion circuit 1 will be referred to as a 5/4 conversion circuit. 2 to 8 are also similar 5/4 conversion circuits, and with these 8 total 5/4 conversion circuits, 40 multiplexed signals of 96 channels sent from the transmission line are converted to 32 multiplexed signals of 120 channels.
Multiple conversion into books. 9 is a line setting circuit;
32 120-channel multiplexed signals converted by 5/4 conversion circuits 1 to 8 are combined into a line editing group HG (in units of 6 channels)
The line settings are made by exchanging the time slots for each channel, and a 120-channel multiplexed signal is sent out. OUTi
(i = 1 to 32) each has a signal speed of 8.192Mbit/
This is a 120-channel multiplexed signal of 120 seconds and is sent to the in-office interface.

以上の説明においては、伝送路から局内への方
向（Ｒ方向）の多重変換と回線設定について述べ
たが、局内から伝送路への方向（Ｓ方向）につい
てはＲ方向と全く対称な構成、すなわち4/5変換
回路と回線設定回路が必要となる。 In the above explanation, the multiplex conversion and line settings in the direction from the transmission line to the inside of the station (R direction) were described, but for the direction from the inside of the station to the transmission line (S direction), the configuration is completely symmetrical to the R direction, i.e. A 4/5 conversion circuit and a line setting circuit are required.

回線設定回路９は、入力データの時間的順序を
入れ替えて出力する可能を有するため、なんらか
のメモリ機能が必要である。その原理を第３図に
示す。 Since the line setting circuit 9 has the possibility of rearranging the chronological order of input data and outputting it, it requires some kind of memory function. The principle is shown in Figure 3.

同図中、１０はデータメモリ、１１はデータメ
モリ１０の入力、１２はアドレスカウンタ、１３
は書込みアドレス、１４はアドレスコントロール
メモリ、１５は読み出しアドレス、１６はデー
タ・メモリ１０の出力である。データメモリ１０
の入力１１に到来したデータDINは、アドレス
カウンタ１２の出力である書き込みアドレス１３
にしたがつてデータメモリ１０に順番
（Sequential）に書き込まれる。書き込みアドレ
ス１３は、アドレスコントロールメモリ１４にも
同時に与えられ、アドレスコントロールメモリ１
４は、与えられたアドレス１３に対応してあらか
じめ書き込まれていた読み出しアドレス１５をデ
ータメモリ１０に与える。データメモリ１０は、
このアドレス１５にしたがつて出力１６にデータ
を読み出し、出力DOUTとする。即ち、データ
メモリの入出力間のタイムスロツト変換情報をア
ドレスコントロールメモリ１４に記憶させている
ことになり、データメモリ１０からのデータ読み
出しの順番はこのタイムスロツト変換情報に従つ
ている。なおアドレスメモリ１４はアドレスカウ
ンタ１２の出力である書き込みアドレス１３を受
けて読み出しアドレス１５を発生するものであ
り、例えばプログラマブルROM等を用いてい
る。 In the figure, 10 is a data memory, 11 is an input of the data memory 10, 12 is an address counter, and 13
is a write address, 14 is an address control memory, 15 is a read address, and 16 is an output of the data memory 10. data memory 10
The data DIN that has arrived at the input 11 of the address counter 12 is the write address 13 that is the output of the address counter 12.
Accordingly, the data are sequentially written into the data memory 10. The write address 13 is also given to the address control memory 14 at the same time, and the address control memory 1
4 provides the data memory 10 with a read address 15 written in advance corresponding to the given address 13. The data memory 10 is
According to this address 15, data is read to the output 16 and is output as DOUT. That is, time slot conversion information between the input and output of the data memory is stored in the address control memory 14, and the order of reading data from the data memory 10 is in accordance with this time slot conversion information. The address memory 14 receives the write address 13 which is the output of the address counter 12 and generates the read address 15, and uses, for example, a programmable ROM.

このようなチヤネル入替機能を有する装置にお
いては、任意のチヤネルについて、同一回線設定
周期内の全ビツトが一体となつて扱われるととも
に、他の回線設定周期内のビツト列との順序が保
たれることが必要となる。これをTSSI（Time
Slot Sequence Integrity）という。TSSIを保証
するために上記の回線設定回路ではダブルバツフ
ア形式を採用している。これは、データの２周期
分の容量を有するメモリに対して、１周期ごとに
書き込みと読み出しを行うもので、原理を示すブ
ロツク図を第４図に示す。１７は回線設定回路の
入力、１８はスイツチ、１９はデータメモリ、２
０はデータメモリ１９の入力、２１はアドレスカ
ウンタ、２２は書き込みアドレス、２３はスイツ
チ、２４はデータメモリ１９の書き込みアドレ
ス、２５はアドレスコントロールメモリ、２６は
読み出しアドレス、２７はスイツチ、２８はデー
タメモリ、２９はデータメモリ２８の読み出しア
ドレス、３０はデータメモリ２８の出力、３１は
スイツチ、３２は回線設定回路の出力、３３はデ
ータメモリ２８の入力、３４はデータメモリ２８
の書き込みアドレス、３５はデータメモリ１９の
読み出しアドレス、３６はデータメモリ１９の出
力である。スイツチ１８，２３，２７，３１は第
１の周期には実線側に接続され、第２の周期には
破線側に接続され、以後同様に切り替えられる。 In devices with such a channel switching function, for any given channel, all bits within the same line setting cycle are treated as one, and the order with bit strings in other line setting cycles is maintained. This is necessary. This is TSSI (Time
Slot Sequence Integrity). In order to guarantee TSSI, the above line setting circuit uses a double buffer format. In this method, data is written and read in and out of a memory having a capacity for two periods of data every period, and a block diagram showing the principle is shown in FIG. 4. 17 is the input of the line setting circuit, 18 is the switch, 19 is the data memory, 2
0 is the input of the data memory 19, 21 is the address counter, 22 is the write address, 23 is the switch, 24 is the write address of the data memory 19, 25 is the address control memory, 26 is the read address, 27 is the switch, and 28 is the data memory. , 29 is the read address of the data memory 28, 30 is the output of the data memory 28, 31 is the switch, 32 is the output of the line setting circuit, 33 is the input of the data memory 28, 34 is the data memory 28
35 is the read address of the data memory 19, and 36 is the output of the data memory 19. The switches 18, 23, 27, and 31 are connected to the solid line side in the first period, connected to the broken line side in the second period, and thereafter switched in the same manner.

第１の周期において、回線設定回路の入力１７
はスイツチ１８によつて、データメモリ１９の入
力２０に接続される。またアドレスカウンタ２１
の出力である書き込みアドレス２２はスイツチ２
３によつてデータメモリ１９の書き込みアドレス
２４に接続される。これによつて第１の周期にお
ける全データがデータメモリ１９に書き込まれ
る。一方、アドレスコントロールメモリ２５の出
力である読み出しアドレス２６はスイツチ２７に
よつて、データメモリ２８の読み出しアドレス２
９に接続される。またデータメモリ２８の出力３
０はスイツチ３１によつて回線設定回路の出力３
２に接続される。これによつて、第１の周期には
データメモリ２８の内容が出力として読み出され
る。第２の周期においてはスイツチ１８，２３，
２７，３１の接続が逆転し、入力１７がデータメ
モリ２８に書き込まれ、データメモリ１９の内容
が出力３２となる。以上の動作のタイムチヤート
を第５図に示す。ここでは、１周期分のデータを
４ビツトとし、書き込みは１，２，３，４の順
で、読み出しは２，４，３，１の順で行う場合に
ついて示した。各メモリについてＷは書き込み、
Ｒは読み出しを示す。また、アドレスカウンタの
リセツトは２周期ごとに行う。これから明らかな
ように、すべてのデータは１周期分の遅延をもつ
て読み出されるため、TSSIは保証されている。
この方法はデータ１周期分（第５図では４ビツ
ト）の容量を有するメモリを２個並列に用いるこ
とから並列形ダブルバツフア形式と呼ばれる。 In the first period, input 17 of the line setting circuit
is connected by switch 18 to input 20 of data memory 19 . Also, the address counter 21
The write address 22 which is the output of switch 2
3 to the write address 24 of the data memory 19. As a result, all data in the first cycle is written into the data memory 19. On the other hand, the read address 26 which is the output of the address control memory 25 is controlled by the switch 27 to read the read address 2 of the data memory 28.
Connected to 9. Also, the output 3 of the data memory 28
0 is output 3 of the line setting circuit by switch 31.
Connected to 2. As a result, the contents of the data memory 28 are read out as an output in the first period. In the second period, switches 18, 23,
The connections 27 and 31 are reversed, input 17 is written to data memory 28 and the contents of data memory 19 become output 32. A time chart of the above operation is shown in FIG. Here, a case is shown in which data for one cycle is 4 bits, writing is performed in the order of 1, 2, 3, 4, and reading is performed in the order of 2, 4, 3, 1. For each memory W writes,
R indicates reading. Further, the address counter is reset every two cycles. As is clear from this, TSSI is guaranteed because all data is read with a delay of one cycle.
This method is called a parallel double buffer format because it uses two memories having a capacity for one period of data (4 bits in FIG. 5) in parallel.

実際の回線設定回路では、データの入出力は
8.192Mbit／ｓの局内フレームフオーマツトに従
つており、120CH（20HG）分の８ビツトデータ
を直並列変換したのちに回線設定を行うためHG
単位の回線設定を行う場合の１周期は160ビツト
となる。この値は約1/6フレームに相当する。ま
た、データメモリについては、メモリ量が
8.192Mbit／ｓの局内フレーム分、即ち1024ビツ
トで、アドレスカウンタ内蔵形のLSIが開発され
ている。このようなメモリを２個用いた回線設定
のタイムチヤートを第７図に示す。 In the actual line setting circuit, data input/output is
It follows the internal frame format of 8.192 Mbit/s, and the 8-bit data for 120 CH (20 HG) is serial-parallel converted before line settings are made.
One cycle when setting a unit line is 160 bits. This value corresponds to approximately 1/6 frame. Also, regarding data memory, the amount of memory is
An LSI with a built-in address counter has been developed for an internal frame of 8.192 Mbit/s, that is, 1024 bits. A time chart for setting up a line using two such memories is shown in FIG.

（発明が解決しようとする問題点） しかしながら上記した回線設定方式において
は、２個のデータメモリと多数の切り替えスイツ
チが必要であり、アドレスカウンタのリセツトを
約1/3フレームごとに行うなど、ハードウエアの
規模が大きくなるとともに制御回路も複雑になる
という問題点があつた。またメモリについても第
７図からわかるように全体1024ビツトの約1/6し
か使用しないメモリICを２個使用せねばならず
ハードウエアの規模も大きくなるという問題点も
あつた。(Problems to be Solved by the Invention) However, the line setting method described above requires two data memories and a large number of changeover switches, and requires a lot of hardware work such as resetting the address counter approximately every 1/3 frame. There was a problem in that as the scale of the hardware increased, the control circuit also became more complex. As for memory, as can be seen from Figure 7, there was also the problem that two memory ICs, which only used about 1/6 of the total 1024 bits, had to be used, increasing the scale of the hardware.

（問題点を解決するための手段） 本発明は同期多重変換装置の回線設定方式を、
１フレーム分のデータビツト数に相当する容量を
もつデータメモリに入力データの書き込みを行
い、回線設定周期１周期分だけ遅延して該データ
を読みだし、１フレームにつき１回アドレスカウ
ンタのリセツトを行うこととした。(Means for solving the problem) The present invention provides a line setting method for a synchronous multiplex converter,
Writes input data to a data memory with a capacity equivalent to the number of data bits for one frame, reads the data with a delay of one line setting cycle, and resets the address counter once per frame. I decided to do so.

（作用） １フレーム分のデータビツト数に相当する容量
をもつデータメモリに、入力データをフレームの
先頭から順次書き込み、フレームの先頭を書き込
んだ時から回線設定周期１周期分だけ遅延して該
データを読み出す。よつて、同一回線設定周期内
の全ビツトが一体となつて扱われるとともに、他
の回線設定周期内のビツト列との順序が保たれ、
TSSIが保証される。また、アドレスカウンタの
リセツトは１フレームに１回行われる。(Operation) Input data is sequentially written from the beginning of the frame to a data memory with a capacity equivalent to the number of data bits for one frame, and the data is delayed by one line setting period from the time when the beginning of the frame is written. Read out. Therefore, all bits within the same line setting period are treated as one, and the order with bit strings within other line setting periods is maintained.
TSSI is guaranteed. Further, the address counter is reset once per frame.

（実施例） 第６図は本発明の原理である直列形ダブルバツ
フア形式のタイムチヤートを１回線設定周期内の
データの数を少なくし簡略化して示したものであ
る。１周期内の入力データを４ビツトとする。入
力データの各ビツトの時間幅を２等分し、分割し
た時間の前半でデータメモリにデータを書き込
み、後半でデータメモリからデータを読み出す。
このとき、データの書き込みと読みだしのアドレ
スの回線設定周期ごとに入替える。なお、データ
メモリの容量は８ビツトとし、ある一周期内では
データメモリの前半４ビツトにデータを書き込
み、後半４ビツトからデータを読みだす。次の一
周期内では逆に、データメモリの前半４ビツトか
らデータを読み出し、後半４ビツトにデータを書
き込む。したがつて、第４図に示すように２個の
データメモリを使用せずに、２個分の容量を有す
る１個のデータメモリを用いて、入力データの速
度の２倍の速度の書き込み／読み出しサイクルで
時分割的にダブルバツフア形式を実現している。
この場合、基本的なブロツク図は第３図と同じに
なる。(Embodiment) FIG. 6 shows a simplified time chart of the serial type double buffer type, which is the principle of the present invention, by reducing the number of data within one line setting period. Assume that the input data within one cycle is 4 bits. The time width of each bit of input data is divided into two, data is written to the data memory in the first half of the divided time, and data is read from the data memory in the second half.
At this time, the data write and read addresses are exchanged every line setting cycle. The capacity of the data memory is 8 bits, and within one cycle, data is written to the first 4 bits of the data memory and data is read from the latter 4 bits. Conversely, within the next cycle, data is read from the first four bits of the data memory, and data is written to the latter four bits. Therefore, as shown in FIG. 4, instead of using two data memories, one data memory with the capacity of two data memories can be used to write/write data at twice the input data speed. A double buffer format is realized in a time-division manner in the read cycle.
In this case, the basic block diagram will be the same as in FIG.

第６図のタイムチヤートでは、１周期ごとにデ
ータの書き込みと読み出しの各アドレスを入れか
えている。しかし、例えば１フレーム分のデータ
に対応する容量を有するデータメモリに、先頭ア
ドレスから順に入力データを書き込み、１回線設
定周期ののちに１フレーム分のデータ全部につい
て、アドレスコントロールメモリのアドレスに従
つて順次読み出しを行つてもダブルバツフア形式
が実現できる。したがつて、回線設定回路におい
て、データメモリの容量を1024ビツト
（8.192Mbit／ｓ局内フレームの１フレーム中の
ビツト数）に設定し、入力データを順次書き込
み、１回線設定周期に相当する160ビツト（約1/6
フレーム）ののちにアドレスコントロールメモリ
の内容に従つて読み出すことによりダブルバツフ
ア形式が実現できる。 In the time chart of FIG. 6, each address for data writing and reading is switched every cycle. However, for example, input data is written in order from the first address to a data memory that has a capacity corresponding to data for one frame, and after one line setting cycle, all data for one frame is written according to the address of the address control memory. A double buffer format can be realized even if reading is performed sequentially. Therefore, in the line setting circuit, the capacity of the data memory is set to 1024 bits (the number of bits in one frame of an 8.192 Mbit/s intra-office frame), and the input data is written sequentially to 160 bits, which corresponds to one line setting cycle. (about 1/6
A double buffer format can be realized by reading the data according to the contents of the address control memory after the frame (frame).

第１図は本発明に用いて3840CH分の回線設定
回路を実現した場合のブロツク図である。同図
中、３７はデータメモリ部、３８〜４１は入力デ
ータ１フレーム分の容量を有するデータメモリ、
４２〜４５はそれぞれデータメモリ３８〜４１の
データ入力、４６はアドレスカウンタ、４７は書
き込みアドレス、４８はアドレスコントロールメ
モリ、４９は読み出しアドレス、５０〜５３はそ
れぞれデータメモリ３８〜４１の出力、５４はデ
ータメモリの出力５０〜５３をデータ入力とし、
読み出しアドレス４９を制御入力とするセレクタ
である。 FIG. 1 is a block diagram when a line setting circuit for 3840 channels is realized using the present invention. In the figure, 37 is a data memory section, 38 to 41 are data memories each having a capacity for one frame of input data;
42 to 45 are data inputs of data memories 38 to 41, respectively, 46 is an address counter, 47 is a write address, 48 is an address control memory, 49 is a read address, 50 to 53 are outputs of data memories 38 to 41, respectively, and 54 is a The outputs 50 to 53 of the data memory are used as data inputs,
This is a selector that takes the read address 49 as a control input.

入力の3840CHは回線編集単位で640HGであ
り、直並列変換した8.192Mbit／ｓの局内フレー
ムは160HGであるので、3840CHの入力データを
１個のデータメモリで直列型ダブルバツフア形式
の回線設定をするには、データメモリの動作周波
数は、 8.192MHz×２×640HG／160HG＝65.536MHz となる。このような高速メモリは現在存在しない
ので、４個のデータメモリを並列に用い、それぞ
れのデータメモリは8.192Mbit／ｓの局内フレー
ム１本（160HG）の回線設定を行う。その際、
書き込みと読み出しの動作周波数は16.384MHzと
なる。 The input 3840CH is 640HG in line editing unit, and the 8.192Mbit/s internal frame after serial/parallel conversion is 160HG, so the input data of 3840CH can be set up in a serial double buffer format with one data memory. The operating frequency of the data memory is 8.192MHz x 2 x 640HG/160HG = 65.536MHz. Since such high-speed memory does not currently exist, four data memories are used in parallel, and each data memory is used to set up a line for one intra-office frame (160HG) of 8.192 Mbit/s. that time,
The operating frequency for writing and reading is 16.384MHz.

第１図において、３７は960CH（160HG）対応
のデータメモリ部で、３８〜４１の４個のデータ
メモリによつて構成される。このデータメモリ部
４個によつて3840CH（640HG）対応の回線設定
回路を実現している。即ちデータメモリの各入力
４２〜４５は、他のデータメモリ部内の対応する
データメモリの入力と共通になつており、アドレ
スカウンタ４６の出力である書き込みアドレス４
７に従つて全データメモリ部に対して、DINi（ｉ
＝１〜４）の640HG分のデータが順次書き込ま
れる。一方アドレスコントロールメモリ４８の出
力である読み出しアドレス４９により、各データ
メモリ部は640HG中160HGのデータを読み出す。
それら160HGのデータはデータメモリ部内の各
データメモリの出力５０〜５３をセレクタ５４に
よつて選択し、DOUT₁として出力される。
DOUTi（ｉ＝２〜４）も同様である。セレクタ５
４の駆動もまたアドレスコントロールメモリ４８
の出力４９により行われる。また、この回線のタ
イムチヤートを第８図に示す。 In FIG. 1, numeral 37 is a data memory unit compatible with 960CH (160HG), which is composed of four data memories 38 to 41. These four data memory sections realize a line setting circuit compatible with 3840CH (640HG). That is, each input 42 to 45 of the data memory is common to the input of the corresponding data memory in another data memory section, and the write address 4 which is the output of the address counter 46 is
7, DINi(i
= 1 to 4), 640HG of data are sequentially written. On the other hand, according to the read address 49 output from the address control memory 48, each data memory section reads out data of 160HG out of 640HG.
These 160HG data are selected by the selector 54 from outputs 50 to 53 of each data memory in the data memory section, and are output as DOUT ₁ .
The same applies to DOUTi (i=2 to 4). selector 5
4 is also driven by the address control memory 48.
This is done by the output 49 of. A time chart of this line is shown in FIG.

このような形式の回線設定を並列Ｔ１段構成と
いうが、このとき並列形ダブルバツフア形式を採
用するとデータメモリチツプが数多く必要で、か
つ周辺にセレクタを各メモリのペア対応に設置す
る必要がある。これに対して直列形ダブルバツフ
ア形式を採用するとデータメモリチツプの数が1/
２に減り、セレクタの数も減る。この場合、外部
から与えられるデータメモリのランダム読み出し
アドレス、即ちアドレスコントロールメモリの内
容は、回線設定情報であり、並列形ではHG単位
の160HG対応の８ビツトとセレクタ制御の２ビ
ツトの合計である10ビツトとなるのに対し、直列
形ではチヤネル単位に拡張して1024ビツト対応の
10ビツトとセレクタ制御の２ビツトの合計である
12ビツトに変換してアドレスコントロールメモリ
のデータとしている。このためにハードウエア規
模は若干増えるが、データメモリチツプの個数の
減少に比べると小さい。 This type of line setting is called a parallel T1-stage configuration, but if a parallel double buffer type is adopted in this case, a large number of data memory chips are required, and a selector must be installed in the periphery corresponding to each memory pair. On the other hand, if a serial double buffer format is adopted, the number of data memory chips will be reduced by 1/2.
2, and the number of selectors is also reduced. In this case, the random read address of the data memory given from the outside, that is, the contents of the address control memory, is the line setting information, and in the parallel type, the sum of 8 bits corresponding to 160 HG in HG units and 2 bits for selector control is 10 However, in the serial type, it can be expanded in channel units to support 1024 bits.
It is the sum of 10 bits and 2 bits for selector control.
It is converted to 12 bits and used as address control memory data. Although this increases the hardware scale slightly, it is small compared to the decrease in the number of data memory chips.

また、本発明ではアドレスカウンタのリセツト
は１フレームごとでよく、１フレームの先頭をデ
ータメモリに書き込んだ時点から約1/6の時点で
行つている。そのためにリセツトの制御も単純化
され、ハードウエアの規模もその分小さくかつ単
純となる。 Further, in the present invention, the address counter may be reset every frame, and is performed at about 1/6 of the time from the time when the beginning of one frame is written into the data memory. Therefore, the reset control is also simplified, and the scale of the hardware is correspondingly smaller and simpler.

（発明の効果） 以上詳細に説明したように、本発明によれば、
データメモリの容量を１フレーム分としたため、
データメモリチツプの個数を1/2に減少すること
ができ周辺回路も簡単になり、全体としてハード
ウエアの規模が少さくなつた。(Effects of the Invention) As explained in detail above, according to the present invention,
Since the data memory capacity is set to one frame,
The number of data memory chips can be reduced to half, the peripheral circuits can be simplified, and the overall hardware size has been reduced.

また、局内フレーム中のデータの入つていない
空ビツトに何らかの情報を入れて装置内で伝送す
る場合も、アドレスコントロールメモリの内容を
変更するだけで対処が可能となる効果がある。 Furthermore, even if some information is inserted into empty bits in the intra-office frame that do not contain data and is transmitted within the device, this can be handled simply by changing the contents of the address control memory.

さらに、アドレスカウンタのリセツトを１フレ
ーム単位で行うだけでよいので、制御回路を小さ
くかつ簡単にすることができるという効果があ
る。 Furthermore, since it is only necessary to reset the address counter in units of one frame, there is an effect that the control circuit can be made small and simple.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の好適な一実施例を示す並列Ｔ
１段構成による回線設定回路のブロツク図、第２
図は同期多重変換装置における回線設定回路およ
びその周辺のブロツク図、第３図は回線設定回路
のブロツク図、第４図は並列形ダブルバツフア形
式の回線設定回路のブロツク図、第５図は第４図
に示した回線設定回路のタイムチヤート、第６図
は直列形ダブルバツフア形式の回線設定回路のタ
イムチヤート、第７図は1024ビツトのデータメモ
リIC2個を使用した並列形ダブルバツフア形式の
タイムチヤート、第８図は1024ビツトのデータメ
モリIC1個を使用した直列形ダブルバツフア形式
のタイムチヤートである。 図中、１〜８は5/4変換回路、９は回線設定回
路、１０はデータメモリ、１１はデータメモリ１
０の入力、１２はアドレスカウンタ、１３は書き
込みアドレス、１４はアドレスコントロールメモ
リ、１５は読み出しアドレス、１６はデータメモ
リ１０の出力、１７は回線設定回路の入力、１８
はスイツチ、１９はデータメモリ、２０はデータ
メモリ１９の入力、２１はアドレスカウンタ、２
２は書き込みアドレス、２３はスイツチ、２４は
データメモリ１９の書き込みアドレス、２５はア
ドレスコントロールメモリ、２６は読み出しアド
レス、２７はスイツチ、２８はデータメモリ、２
９はデータメモリ２８の読み出しアドレス、３０
はデータメモリ２８の出力、３１はスイツチ、３
２は回線設定回路の出力、３３はデータメモリ２
８の入力、３４はデータメモリ２８の書き込みア
ドレス、３５はデータメモリ１９の読み出しアド
レス、３６はデータメモリ１９の出力、３７はデ
ータメモリ部、３８〜４１は入力データ１フレー
ム分の容量を有するデータメモリ、４２〜４５は
それぞれデータメモリ３８〜４１のデータ入力、
４６はアドレスカウンタ、４７は書き込みアドレ
ス、４８はアドレスコントロールメモリ、４９は
読み出しアドレス、５０〜５３はそれぞれデータ
メモリ３８〜４１の出力、５４はデータメモリの
出力５０〜５３をデータ入力とし、読み出しアド
レス４９を制御入力とするセレクタである。 FIG. 1 shows a preferred embodiment of the present invention.
Block diagram of a line setting circuit with a one-stage configuration, Part 2
The figure shows a block diagram of the line setting circuit and its surroundings in a synchronous multiplex converter, Figure 3 is a block diagram of the line setting circuit, Figure 4 is a block diagram of a parallel double buffer type line setting circuit, and Figure 5 is a block diagram of the line setting circuit. Figure 6 is a time chart of the line setting circuit shown in the figure. Figure 6 is a time chart of a serial double buffer type line setting circuit. Figure 7 is a time chart of a parallel double buffer type circuit using two 1024-bit data memory ICs. Figure 8 is a time chart of a serial double buffer format using one 1024-bit data memory IC. In the figure, 1 to 8 are 5/4 conversion circuits, 9 is a line setting circuit, 10 is a data memory, and 11 is a data memory 1.
0 input, 12 address counter, 13 write address, 14 address control memory, 15 read address, 16 output of data memory 10, 17 input of line setting circuit, 18
is a switch, 19 is a data memory, 20 is an input of the data memory 19, 21 is an address counter, 2
2 is a write address, 23 is a switch, 24 is a write address of the data memory 19, 25 is an address control memory, 26 is a read address, 27 is a switch, 28 is a data memory, 2
9 is the read address of the data memory 28, 30
is the output of the data memory 28, 31 is the switch, 3
2 is the output of the line setting circuit, 33 is the data memory 2
8 input, 34 the write address of the data memory 28, 35 the read address of the data memory 19, 36 the output of the data memory 19, 37 the data memory section, 38 to 41 data having a capacity for one frame of input data. Memories 42-45 are data inputs for data memories 38-41, respectively;
46 is an address counter, 47 is a write address, 48 is an address control memory, 49 is a read address, 50 to 53 are the outputs of the data memories 38 to 41, respectively, and 54 is a read address with outputs 50 to 53 of the data memory as data inputs. 49 is a selector having a control input.

Claims (1)

【特許請求の範囲】 １ 入力データを一時蓄え、６チヤンネル単位に
タイムスロツト変換を行つて入力信号の信号配列
と異つた信号配列を得る回線設定回路において 前記入力データを一時蓄えるための複数の記憶
素子と、この複数の記憶素子へデータを書き込む
ためのデータ入力ポートとこの複数の記憶素子か
らデータを読み出すためのデータ出力ポートとこ
の複数の記憶素子の書き込み及び読み出しアドレ
スを指定するアドレスポートからなるメモリ手段
と、 第１チヤンネルから第６チヤンネルまでの６チ
ヤンネル分のデータを順次前記メモリ手段の異な
つた記憶素子へ書き込むための前記入力データの
時間幅の略前半分以内のタイミングで前記メモリ
手段のアドレスポートへ書き込みアドレス信号を
発生するアドレスカウンタと、 前記第１チヤンネルの入力データの前記メモリ
手段への書き込みが終了した後から前記メモリの
異なるアドレスに第１チヤンネルから第６チヤン
ネルまで順次書き込んだデータをランダムに読み
出すための前記入力データの時間幅の略後ろ半分
以内のタイミングで前記メモリ手段のアドレスポ
ートへ読み出しアドレス信号を発生するアドレス
コントロールメモリと、 前記１チヤンネルから第６チヤンネルまでの６
チヤンネル分のデータを収容する１フレーム周期
に１回リセツト信号を発生し、前記アドレスカウ
ンタへ供給するためのリセツト手段と、 とから構成することにより入力データの速度の２
倍の速度の書き込みと読み出しサイクルのアドレ
ス信号が前記メモリ手段を時分割アクセスするこ
とでタイムスロツトの変換を行うことを特徴とす
る回線設定回路。 ２ 入力データを一時蓄え、６チヤンネル単位に
タイムスロツト変換を行つて入力信号の信号配列
と異つた信号配列を得る回線設定回路において 前記入力データを一時蓄えるための複数の記憶
素子と、この複数の記憶素子へデータを書き込む
ためのデータ入力ポートとこの複数の記憶素子か
らデータを読み出すためのデータ出力ポートとこ
の複数の記憶素子の書き込み及び読み出しアドレ
スを指定するアドレスポートとからなるメモリ手
段と、 第１チヤンネルから第６チヤンネルまでの６チ
ヤンネル分のデータを順次前記メモリ手段の異な
つた記憶素子へ書き込むための前記入力データの
時間幅の略後ろ半分以内のタイミングで前記メモ
リ手段のアドレスポートへ書き込みアドレス信号
を発生するアドレスカウンタと、 前記第１チヤンネルの入力データの前記メモリ
手段への書き込みが終了した後から前記メモリの
異なるアドレスに第１チヤンネルから第６チヤン
ネルまで順次書き込んだデータをランダムに読み
出すための前記入力データの時間幅の略前半分以
内のタイミングで前記メモリ手段のアドレスポー
トへ読み出しアドレス信号を発生するアドレスコ
ントロールメモリと、 前記１チヤンネルから第６チヤンネルまでの、
６チヤンネル分のデータを収容する１フレーム周
期に１回リセツト信号を発生し、前記アドレスカ
ウンタへ供給するためのリセツト手段と、 とから構成することにより入力データの速度の２
倍の速度の書き込みと読み出しサイクルのアドレ
ス信号が前記メモリ手段を時分割アクセスするこ
とでタイムスロツトの変換を行うことを特徴とす
る回線設定回路。[Scope of Claims] 1. In a line setting circuit that temporarily stores input data and performs time slot conversion in units of 6 channels to obtain a signal array different from that of the input signal, a plurality of memories for temporarily storing the input data. It consists of an element, a data input port for writing data to the plurality of memory elements, a data output port for reading data from the plurality of memory elements, and an address port for specifying write and read addresses of the plurality of memory elements. a memory means; and a memory means for sequentially writing six channels of data from a first channel to a sixth channel into different storage elements of the memory means at a timing within approximately the first half of the time width of the input data. an address counter that generates a write address signal to an address port, and data sequentially written from the first channel to the sixth channel to different addresses of the memory after the input data of the first channel has been written to the memory means. an address control memory that generates a read address signal to the address port of the memory means at a timing within approximately the last half of the time width of the input data for randomly reading out the input data, and six channels from the first channel to the sixth channel.
a reset means for generating a reset signal once in one frame period containing data for a channel and supplying it to the address counter, thereby reducing the speed of input data by two times.
A line setting circuit characterized in that time slot conversion is performed by time-divisionally accessing the memory means using address signals for double-speed write and read cycles. 2. In a line setting circuit that temporarily stores input data and performs time slot conversion in units of 6 channels to obtain a signal array different from that of the input signal, a plurality of memory elements for temporarily storing the input data, and a plurality of memory elements for temporarily storing the input data; a memory means comprising a data input port for writing data to a storage element, a data output port for reading data from the plurality of storage elements, and an address port for specifying write and read addresses of the plurality of storage elements; A write address is written to the address port of the memory means at a timing within approximately the last half of the time width of the input data for sequentially writing data for six channels from the first channel to the sixth channel to different storage elements of the memory means. an address counter for generating a signal; and for randomly reading data sequentially written from the first channel to the sixth channel to different addresses of the memory after the writing of the input data of the first channel to the memory means is completed. an address control memory that generates a read address signal to the address port of the memory means at a timing within approximately the first half of the time width of the input data of the first channel to the sixth channel;
a reset means for generating a reset signal once in one frame period that accommodates six channels of data and supplying it to the address counter;
A line setting circuit characterized in that time slot conversion is performed by time-divisionally accessing the memory means using address signals for double-speed write and read cycles.