JP3258045B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【0001】
【産業上の利用分野】この発明は、半導体集積回路に関
し、特にテスト回路を搭載した半導体メモリ回路に関す
るものである。
し、特にテスト回路を搭載した半導体メモリ回路に関す
るものである。
【0002】
【従来の技術】図4は従来のメモリ回路を示したもので
ある。図において、1はテストの対象となるメモリ・セ
ル・アレイ、2はこのメモリ・セル・アレイ1の入力デ
ータを保持するための入力データ・ラッチ、3はこの入
力データ・ラッチに保持すべきデータを転送するための
データ信号線、4はメモリ・セル・アレイ1に対するア
ドレス・データをデコードするアドレス・デコーダ、5
はメモリ・セル・アレイ1から読み出したデータを保持
するための出力データ・ラッチ、6はこの出力データ・
ラッチ5の出力データを転送するためのデータ信号線、
7はこれらのラッチやメモリ・セル・アレイを制御する
制御部である。
ある。図において、1はテストの対象となるメモリ・セ
ル・アレイ、2はこのメモリ・セル・アレイ1の入力デ
ータを保持するための入力データ・ラッチ、3はこの入
力データ・ラッチに保持すべきデータを転送するための
データ信号線、4はメモリ・セル・アレイ1に対するア
ドレス・データをデコードするアドレス・デコーダ、5
はメモリ・セル・アレイ1から読み出したデータを保持
するための出力データ・ラッチ、6はこの出力データ・
ラッチ5の出力データを転送するためのデータ信号線、
7はこれらのラッチやメモリ・セル・アレイを制御する
制御部である。
【0003】次に、従来例の動作について説明する。メ
モリ・セル・アレイ1に対するテストは、まず、別途生
成されるmビットの入力データをデータ信号線3を通し
て、入力データ・ラッチ2に伝え、そのラッチ出力をア
ドレス・デコーダ4により指定されたメモリ・セル部分
に書き込む。その後、上記入力データを書き込まれたメ
モリ・セル・アレイ1からデータを読み出し、出力デー
タ・ラッチ5に取り込んだ後、データ信号線6を経由し
て、別途用意される比較手段に伝達する。この比較手段
により、出力データと期待値データの一致が全アドレス
の全ビットについて確認された場合、このメモリ・セル
・アレイ1は良品と判定される。通常、上記入力データ
生成,アドレス生成,比較演算は高価な大型評価装置を
用いて行われる。
モリ・セル・アレイ1に対するテストは、まず、別途生
成されるmビットの入力データをデータ信号線3を通し
て、入力データ・ラッチ2に伝え、そのラッチ出力をア
ドレス・デコーダ4により指定されたメモリ・セル部分
に書き込む。その後、上記入力データを書き込まれたメ
モリ・セル・アレイ1からデータを読み出し、出力デー
タ・ラッチ5に取り込んだ後、データ信号線6を経由し
て、別途用意される比較手段に伝達する。この比較手段
により、出力データと期待値データの一致が全アドレス
の全ビットについて確認された場合、このメモリ・セル
・アレイ1は良品と判定される。通常、上記入力データ
生成,アドレス生成,比較演算は高価な大型評価装置を
用いて行われる。
【0004】
【発明が解決しようとする課題】従来のメモリ回路は、
以上のように構成されていたので、高価な大型評価装置
を必要とした。また、大規模LSI中に埋め込まれたメ
モリ回路の場合、外部ピンからメモリ回路部分を可制御
/可観測にする必要があり、テスト用ゲートを付加する
必要があるが、これにより、ゲート数やチップ面積の増
加が生じてしまうという問題があった。さらに、ボード
上に実装されたメモリ回路においては大型評価装置によ
る良/不良判定は困難であり、ボード・システムの信頼
性が低下するおそれがあった。
以上のように構成されていたので、高価な大型評価装置
を必要とした。また、大規模LSI中に埋め込まれたメ
モリ回路の場合、外部ピンからメモリ回路部分を可制御
/可観測にする必要があり、テスト用ゲートを付加する
必要があるが、これにより、ゲート数やチップ面積の増
加が生じてしまうという問題があった。さらに、ボード
上に実装されたメモリ回路においては大型評価装置によ
る良/不良判定は困難であり、ボード・システムの信頼
性が低下するおそれがあった。
【0005】この発明は、上記のような問題点を解消す
るためになされたもので、通常のメモリ回路に少ないゲ
ート数のゲートを付加するだけで、入力データ生成機
能,出力データと期待値データとの比較機能を持たせる
ことができる、メモリ用テスト回路を有する半導体集積
回路を提供せんとするものである。
るためになされたもので、通常のメモリ回路に少ないゲ
ート数のゲートを付加するだけで、入力データ生成機
能,出力データと期待値データとの比較機能を持たせる
ことができる、メモリ用テスト回路を有する半導体集積
回路を提供せんとするものである。
【0006】
【課題を解決するための手段】この発明に係る半導体集
積回路は、メモリ用テスト回路において、入力ラッチ回
路を構成する2個のインバータのPチャネル・トランジ
スタのソース電極をVDD,GNDのいずれかに接続する
ため、選択信号により選択される選択回路と、出力ラッ
チ回路内の2個のインバータ回路の出力から一方を前記
選択信号の値に応じて選択出力してビット毎の比較結果
を示すように構成し、また、これらビット毎の結果から
メモリ・セル・アレイ内に1ビットでも不良が存在した
か否かを判定する判定回路を設けたものである。
積回路は、メモリ用テスト回路において、入力ラッチ回
路を構成する2個のインバータのPチャネル・トランジ
スタのソース電極をVDD,GNDのいずれかに接続する
ため、選択信号により選択される選択回路と、出力ラッ
チ回路内の2個のインバータ回路の出力から一方を前記
選択信号の値に応じて選択出力してビット毎の比較結果
を示すように構成し、また、これらビット毎の結果から
メモリ・セル・アレイ内に1ビットでも不良が存在した
か否かを判定する判定回路を設けたものである。
【0007】
【作用】この発明における半導体集積回路は、一般的な
入力ラッチ回路,出力ラッチ回路に選択回路を付加する
だけで、任意の入力パターン生成,出力正誤判定が行え
る。期待値データは選択回路の制御信号で代用でき、期
待値データの生成が不要となる。よって、従来のように
大型テスタを用いることなく、LSI内部に埋め込まれ
たメモリ回路やシステム・ボード上に実装されたメモリ
LSIのオン・ボード上での自己テストを容易にする。
入力ラッチ回路,出力ラッチ回路に選択回路を付加する
だけで、任意の入力パターン生成,出力正誤判定が行え
る。期待値データは選択回路の制御信号で代用でき、期
待値データの生成が不要となる。よって、従来のように
大型テスタを用いることなく、LSI内部に埋め込まれ
たメモリ回路やシステム・ボード上に実装されたメモリ
LSIのオン・ボード上での自己テストを容易にする。
【0008】
【実施例】以下、この発明の一実施例を図について説明
する。図1はこの発明の一実施例による半導体集積回路
を示す。図において、図4と同一符号は同一のものを示
す。102は通常動作時はデータ信号線3からのmビッ
トのデータを保持し、テスト時には‘TEST’,‘S
EL’信号に応じたデータを設定できるようにした入力
データ・ラッチ(入力データ保持手段)、104はアド
レス・データをデコードするアドレス・デコーダ回路、
105はメモリ・セル・アレイ1の出力データを保持す
る出力データ・ラッチ(出力データ保持手段)であり、
メモリ・セル・アレイ1の出力値とそのアドレスのビッ
ト毎の期待値データとのmビットの比較結果を出力する
ための比較手段を含む。107はこれらの回路102〜
105を制御するための制御部、110は出力データラ
ッチ105の比較結果出力mビットを入力とし、良/不
良判定を行う判定部である。
する。図1はこの発明の一実施例による半導体集積回路
を示す。図において、図4と同一符号は同一のものを示
す。102は通常動作時はデータ信号線3からのmビッ
トのデータを保持し、テスト時には‘TEST’,‘S
EL’信号に応じたデータを設定できるようにした入力
データ・ラッチ(入力データ保持手段)、104はアド
レス・データをデコードするアドレス・デコーダ回路、
105はメモリ・セル・アレイ1の出力データを保持す
る出力データ・ラッチ(出力データ保持手段)であり、
メモリ・セル・アレイ1の出力値とそのアドレスのビッ
ト毎の期待値データとのmビットの比較結果を出力する
ための比較手段を含む。107はこれらの回路102〜
105を制御するための制御部、110は出力データラ
ッチ105の比較結果出力mビットを入力とし、良/不
良判定を行う判定部である。
【0009】図2は図1の入力データ・ラッチ102の
1ビット分の構成例を示したものである。図において、
200,202はラッチ回路を構成するインバータ回路
のPチャネル型トランジスタ、201,203はラッチ
回路を構成するインバータ回路のNチャネル型トランジ
スタ、204はラッチ回路への入力データD in1 の伝播
を制御するトランスファ・ゲート(以下、TGと略
す)、207はラッチ回路の出力データDout1 を入力側
にフィードバックさせるためのTG、205はクロック
信号CLK1とテスト・モード指定信号TESTを入力
とするAND回路、206はAND回路205の出力を
入力とするインバータ回路であり、AND回路205の
出力はTG204のゲートに接続され、インバータ回路
206の出力はTG207のゲートに接続されている。
20は選択回路であり、選択信号SEL(2ビット)に
応じてラッチ機能を実現するインバータ回路内のPチャ
ネル型トランジスタ200,202のソース電極を高電
位(VDD),低電位(GND)のいずれかに接続する。
1ビット分の構成例を示したものである。図において、
200,202はラッチ回路を構成するインバータ回路
のPチャネル型トランジスタ、201,203はラッチ
回路を構成するインバータ回路のNチャネル型トランジ
スタ、204はラッチ回路への入力データD in1 の伝播
を制御するトランスファ・ゲート(以下、TGと略
す)、207はラッチ回路の出力データDout1 を入力側
にフィードバックさせるためのTG、205はクロック
信号CLK1とテスト・モード指定信号TESTを入力
とするAND回路、206はAND回路205の出力を
入力とするインバータ回路であり、AND回路205の
出力はTG204のゲートに接続され、インバータ回路
206の出力はTG207のゲートに接続されている。
20は選択回路であり、選択信号SEL(2ビット)に
応じてラッチ機能を実現するインバータ回路内のPチャ
ネル型トランジスタ200,202のソース電極を高電
位(VDD),低電位(GND)のいずれかに接続する。
【0010】図3は図1の出力データ・ラッチ105の
1ビット分の構成例を示したものである。図において、
303,304はインバータ回路、301は入力データ
D in2 の伝播を制御するためのTG、302は出力デー
タDout2 の伝播を制御するためのTG、305はPチャ
ネル型トランジスタからなるTG、306はNチャネル
型トランジスタからなるTG、300はクロック信号C
LK2を入力とするインバータ回路であり、CLK2は
TG301のゲートにも接続される。インバータ300
の出力はTG302のゲートに接続される。TG30
5,306のゲートには選択信号SELが接続される。
TG305はインバータ回路303の出力を伝播させ、
TG306はインバータ回路304の出力を伝播させ
る。このTG305とTG306の出力同士は共通接続
されている。
1ビット分の構成例を示したものである。図において、
303,304はインバータ回路、301は入力データ
D in2 の伝播を制御するためのTG、302は出力デー
タDout2 の伝播を制御するためのTG、305はPチャ
ネル型トランジスタからなるTG、306はNチャネル
型トランジスタからなるTG、300はクロック信号C
LK2を入力とするインバータ回路であり、CLK2は
TG301のゲートにも接続される。インバータ300
の出力はTG302のゲートに接続される。TG30
5,306のゲートには選択信号SELが接続される。
TG305はインバータ回路303の出力を伝播させ、
TG306はインバータ回路304の出力を伝播させ
る。このTG305とTG306の出力同士は共通接続
されている。
【0011】次に上記実施例の動作について説明する。
まず、最初に、通常動作時の動作について説明する。図
2において、選択信号SELによりPチャネルトランジ
スタ200,202の両方のソース電極にVDDを与える
ことにより、トランジスタ200,201からなる前段
インバータおよびトランジスタ202,203からなる
次段インバータの両方にVDDを印加する。次にTEST
信号を‘1’とすることによりAND回路205を介し
てクロックCLK1を入力する。クロックCLK1が
‘1’のとき、TG204がON状態となり、D in1 に
入力されたデータがTG204および上記前段インバー
タ,次段インバータを介してDout1 よりメモリセルアレ
イ内部に出力される。この状態で、クロックCLK1が
‘0’となると、TG204がOFF状態となり、TG
207が導通するので、上記前段インバータ,次段イン
バータ,TG207からなるループによりデータが保持
される。即ち、TG204,前段インバータ,次段イン
バータ,TG207によりデータ・ラッチが形成され
る。
まず、最初に、通常動作時の動作について説明する。図
2において、選択信号SELによりPチャネルトランジ
スタ200,202の両方のソース電極にVDDを与える
ことにより、トランジスタ200,201からなる前段
インバータおよびトランジスタ202,203からなる
次段インバータの両方にVDDを印加する。次にTEST
信号を‘1’とすることによりAND回路205を介し
てクロックCLK1を入力する。クロックCLK1が
‘1’のとき、TG204がON状態となり、D in1 に
入力されたデータがTG204および上記前段インバー
タ,次段インバータを介してDout1 よりメモリセルアレ
イ内部に出力される。この状態で、クロックCLK1が
‘0’となると、TG204がOFF状態となり、TG
207が導通するので、上記前段インバータ,次段イン
バータ,TG207からなるループによりデータが保持
される。即ち、TG204,前段インバータ,次段イン
バータ,TG207によりデータ・ラッチが形成され
る。
【0012】また、図3において、図2と同様にしてT
G301,インバータ303,304,TG302によ
りデータ・ラッチが形成され、図2と同様にして、メモ
リセルアレイ内部よりD in2 に入力されたデータが保持
される。なお、トランジスタ305,306のゲートに
は図2の選択信号SELの一部の信号SEL1が加わっ
ているため、常に比較結果が出力されることになるが、
通常動作時には、この比較結果は無視してよい。
G301,インバータ303,304,TG302によ
りデータ・ラッチが形成され、図2と同様にして、メモ
リセルアレイ内部よりD in2 に入力されたデータが保持
される。なお、トランジスタ305,306のゲートに
は図2の選択信号SELの一部の信号SEL1が加わっ
ているため、常に比較結果が出力されることになるが、
通常動作時には、この比較結果は無視してよい。
【0013】次にテストモード時の動作について説明す
る。図2において、‘0’データを信号線3経由でラッ
チ102に与える等により入力データラッチ102をリ
セット状態(‘0’を保持する状態)に設定する。次
に、TEST信号を‘0’にしてクロックCLK1がA
ND回路205の出力に出ないようにし、TG204を
OFF状態に固定し、同時にTG207をON状態に固
定する。選択信号SELはこの実施例においては2ビッ
トとしており、選択信号SELによりPチャネルトラン
ジスタ200,202のソース電極をVDD,GNDのい
ずれに接続するかを指定する。D in1 に‘0’を与える
ことでリセットを行う場合に、SELの値に応じてラッ
チ回路の出力Dout1 がどのように変化するかを
る。図2において、‘0’データを信号線3経由でラッ
チ102に与える等により入力データラッチ102をリ
セット状態(‘0’を保持する状態)に設定する。次
に、TEST信号を‘0’にしてクロックCLK1がA
ND回路205の出力に出ないようにし、TG204を
OFF状態に固定し、同時にTG207をON状態に固
定する。選択信号SELはこの実施例においては2ビッ
トとしており、選択信号SELによりPチャネルトラン
ジスタ200,202のソース電極をVDD,GNDのい
ずれに接続するかを指定する。D in1 に‘0’を与える
ことでリセットを行う場合に、SELの値に応じてラッ
チ回路の出力Dout1 がどのように変化するかを
【0014】
【表1】
【0015】に示す。D in1 =1(セットに相当)の場
合についても参考のために表1に記している。SEL=
(A1 ,A2 )とし、A1 はPチャネルトランジスタ2
00をVDDかGNDに接続するための選択信号、A2 は
Pチャネルトランジスタ202をVDDかGNDに接続す
るための選択信号とする。A1 ,A2 は各々1のときV
DDに、0のときGNDに接続するとする。(A1 ,
A2 )=(0,0)のとき、D in1 =0とすれば、表1
よりDout1 =0となる。(A1 ,A2 )=(0,1)と
すると、トランジスタ200,201からなる前段イン
バータの入力はDout1 =‘0’であるから、Pチャネル
トランジスタ200がONして0がトランジスタ20
2,203からなる次段インバータの入力となり、Pチ
ャネルトランジスタ202がONしてハイレベル電位が
出力Dout1 に出力される。このようにSEL=(A1 ,
A2 )の値を変えることにより、任意の入力パターンを
生成できる。
合についても参考のために表1に記している。SEL=
(A1 ,A2 )とし、A1 はPチャネルトランジスタ2
00をVDDかGNDに接続するための選択信号、A2 は
Pチャネルトランジスタ202をVDDかGNDに接続す
るための選択信号とする。A1 ,A2 は各々1のときV
DDに、0のときGNDに接続するとする。(A1 ,
A2 )=(0,0)のとき、D in1 =0とすれば、表1
よりDout1 =0となる。(A1 ,A2 )=(0,1)と
すると、トランジスタ200,201からなる前段イン
バータの入力はDout1 =‘0’であるから、Pチャネル
トランジスタ200がONして0がトランジスタ20
2,203からなる次段インバータの入力となり、Pチ
ャネルトランジスタ202がONしてハイレベル電位が
出力Dout1 に出力される。このようにSEL=(A1 ,
A2 )の値を変えることにより、任意の入力パターンを
生成できる。
【0016】生成された入力データはアドレスデータで
指定されるメモリセルに書き込まれる。書き込み動作は
全ビットに対して連続的に行ってもよいし、1ワード書
き込んだ後、同一アドレスからデータを読み出して読み
出しデータの正誤判定を行ってもよい。以下に1ワード
データを書き込んだ後、同一アドレスから読み出したデ
ータの正誤判定を行う場合の動作について説明する。
指定されるメモリセルに書き込まれる。書き込み動作は
全ビットに対して連続的に行ってもよいし、1ワード書
き込んだ後、同一アドレスからデータを読み出して読み
出しデータの正誤判定を行ってもよい。以下に1ワード
データを書き込んだ後、同一アドレスから読み出したデ
ータの正誤判定を行う場合の動作について説明する。
【0017】読み出し時にもSEL信号の値は入力デー
タ生成時の値を保持している。メモリ・セル・アレイか
らの出力は図3のD in2 に接続されラッチされる。SE
L1はSEL=(A1 ,A2 )のうち、入力パターンを
0,1に設定するときに決定要因となる方、即ちこの実
施例の場合にはA2 に相当する。入力データが0(即ち
A2 =0)のとき、比較結果として出力されるのは前段
インバータ303の出力である。D in2 (メモリ出力)
が0の場合、このインバータ出力は1であり、正常動作
が確認される。逆にD in2 =1の場合、インバータ出力
は0であり、比較結果は0、即ち誤動作が検出される。
タ生成時の値を保持している。メモリ・セル・アレイか
らの出力は図3のD in2 に接続されラッチされる。SE
L1はSEL=(A1 ,A2 )のうち、入力パターンを
0,1に設定するときに決定要因となる方、即ちこの実
施例の場合にはA2 に相当する。入力データが0(即ち
A2 =0)のとき、比較結果として出力されるのは前段
インバータ303の出力である。D in2 (メモリ出力)
が0の場合、このインバータ出力は1であり、正常動作
が確認される。逆にD in2 =1の場合、インバータ出力
は0であり、比較結果は0、即ち誤動作が検出される。
【0018】メモリセル読み出しデータとSEL1(A
2 に相当)の真理値表を、
2 に相当)の真理値表を、
【0019】
【表2】
【0020】に示す。このように、SEL1信号は、期
待値データとしての役割を代行しうる。従って、期待値
データを生成しておく必要はない。こうして得られたビ
ット単位の判定結果を判定回路において総合して1ビッ
トでも不良があれば、誤動作を知らせるフラグを出力す
る。
待値データとしての役割を代行しうる。従って、期待値
データを生成しておく必要はない。こうして得られたビ
ット単位の判定結果を判定回路において総合して1ビッ
トでも不良があれば、誤動作を知らせるフラグを出力す
る。
【0021】ところで、メモリ用テストパターンとして
は、乱数,擬似乱数は必要なく、0と1が交互に並ぶ
‘チェッカーボード’、あるいは全ビット‘0’,全ビ
ット‘1’といったテストパターンが要求される。上記
実施例ではA1,A2 の‘0’,‘1’をVDD,GND
のいずれに対応させるかをあらかじめ回路的に組み込ん
でおくことにより、チェッカーボード,全ビット0(ま
たは1)といったパターンを生成することが容易に行え
る。同様に、出力ラッチ内比較回路もあらかじめA2 の
0(1)に対応してどちらの値を出力させるかを組み込
んでおけばよい。
は、乱数,擬似乱数は必要なく、0と1が交互に並ぶ
‘チェッカーボード’、あるいは全ビット‘0’,全ビ
ット‘1’といったテストパターンが要求される。上記
実施例ではA1,A2 の‘0’,‘1’をVDD,GND
のいずれに対応させるかをあらかじめ回路的に組み込ん
でおくことにより、チェッカーボード,全ビット0(ま
たは1)といったパターンを生成することが容易に行え
る。同様に、出力ラッチ内比較回路もあらかじめA2 の
0(1)に対応してどちらの値を出力させるかを組み込
んでおけばよい。
【0022】このように、上記実施例によれば、メモリ
回路の入力データラッチ内のインバータを構成するPチ
ャネル型トランジスタのソース電極を選択信号に応じて
高電位,低電位のいずれかに接続することにより、ラッ
チ出力を設定できるようにしたので、メモリセルテスト
パターンを予め生成する必要がなくなる。また、出力デ
ータラッチに、上記選択信号を制御信号とするセレクタ
回路のみを付加することにより、メモリセルからの読み
出しデータと期待値データとのビット毎比較と同じ機能
を実現し、このビット毎の比較結果からメモリ・セル・
アレイに不良があったか否かの判定を判定回路で行うよ
うにした。この結果、少ないテスト用付加回路により、
従来の大型評価装置に相当する機能を内蔵でき、大規模
LSI内部に組み込まれたメモリ及びシステム・ボード
上に配置されたメモリLSIを容易にテストすることが
可能となる効果がある。
回路の入力データラッチ内のインバータを構成するPチ
ャネル型トランジスタのソース電極を選択信号に応じて
高電位,低電位のいずれかに接続することにより、ラッ
チ出力を設定できるようにしたので、メモリセルテスト
パターンを予め生成する必要がなくなる。また、出力デ
ータラッチに、上記選択信号を制御信号とするセレクタ
回路のみを付加することにより、メモリセルからの読み
出しデータと期待値データとのビット毎比較と同じ機能
を実現し、このビット毎の比較結果からメモリ・セル・
アレイに不良があったか否かの判定を判定回路で行うよ
うにした。この結果、少ないテスト用付加回路により、
従来の大型評価装置に相当する機能を内蔵でき、大規模
LSI内部に組み込まれたメモリ及びシステム・ボード
上に配置されたメモリLSIを容易にテストすることが
可能となる効果がある。
【0023】なお、上記実施例では選択信号SELは2
ビットとし、それぞれラッチ回路内インバータを構成す
る2個のPチャネルトランジスタのソース電極をVDDあ
るいはGNDに接続することを独立に指定可能としてい
るが、SELは1ビットとし、前段Pチャネルトランジ
スタと後段Pチャネルトランジスタを各々VDDとGN
D、あるいはGNDとVDDに接続するようにしてもよ
く、上記実施例と同様の効果が得られる。
ビットとし、それぞれラッチ回路内インバータを構成す
る2個のPチャネルトランジスタのソース電極をVDDあ
るいはGNDに接続することを独立に指定可能としてい
るが、SELは1ビットとし、前段Pチャネルトランジ
スタと後段Pチャネルトランジスタを各々VDDとGN
D、あるいはGNDとVDDに接続するようにしてもよ
く、上記実施例と同様の効果が得られる。
【0024】また、SELは3ビット以上であっても、
それは回路構成のみに依存するので、それによって本発
明の本来のメリットは損なわれるものではない。
それは回路構成のみに依存するので、それによって本発
明の本来のメリットは損なわれるものではない。
【0025】また、上記実施例では、ラッチ回路はイン
バータ2個から構成されるものとしたが、ラッチ内容を
リセットあるいはセットするために、一方をNAND
(またはAND)にしてもよいし、一方をNOR(また
はOR)で構成してもよく、さらには一方をNAND
(またはAND)、一方をNOR(またはOR)で構成
してもこれらゲートに入るデータ線以外の制御信号(リ
セットやセット信号)をディセーブルに固定することが
できるようにしておけば、上記実施例と同様の効果が得
られる(入力,出力ラッチとも)。
バータ2個から構成されるものとしたが、ラッチ内容を
リセットあるいはセットするために、一方をNAND
(またはAND)にしてもよいし、一方をNOR(また
はOR)で構成してもよく、さらには一方をNAND
(またはAND)、一方をNOR(またはOR)で構成
してもこれらゲートに入るデータ線以外の制御信号(リ
セットやセット信号)をディセーブルに固定することが
できるようにしておけば、上記実施例と同様の効果が得
られる(入力,出力ラッチとも)。
【0026】さらに、上記実施例では、出力ラッチ内選
択回路をNチャネルトランジスタとPチャネルトランジ
スタで構成したが、NチャネルトランジスタをPチャネ
ルトランジスタに、PチャネルトランジスタをNチャネ
ルトランジスタに置き換えても比較出力が正論理から負
論理に変わるだけで、上記実施例と同様の効果が得られ
る。
択回路をNチャネルトランジスタとPチャネルトランジ
スタで構成したが、NチャネルトランジスタをPチャネ
ルトランジスタに、PチャネルトランジスタをNチャネ
ルトランジスタに置き換えても比較出力が正論理から負
論理に変わるだけで、上記実施例と同様の効果が得られ
る。
【0027】また、上記実施例では、出力ラッチ回路内
選択回路をNチャネルトランジスタ,Pチャネルトラン
ジスタで構成したが、これらのうち、一方あるいは両方
をCMOSトランスファゲートで構成してもよく、上記
実施例と同様の効果が得られる。
選択回路をNチャネルトランジスタ,Pチャネルトラン
ジスタで構成したが、これらのうち、一方あるいは両方
をCMOSトランスファゲートで構成してもよく、上記
実施例と同様の効果が得られる。
【0028】
【発明の効果】以上のように、この発明に係る半導体集
積回路によれば、メモリ回路の入力データラッチ内のイ
ンバータを構成するPチャネル型トランジスタのソース
電極を選択信号に応じて高電位,低電位のいずれかに接
続することにより、ラッチ出力を設定できるようにした
ので、メモリセルテストパターンを予め生成する必要が
なくなり、大規模LSI内部に組み込まれたメモリ及び
システム・ボード上に配置されたメモリLSIを容易に
テストすることが可能となる効果がある。
積回路によれば、メモリ回路の入力データラッチ内のイ
ンバータを構成するPチャネル型トランジスタのソース
電極を選択信号に応じて高電位,低電位のいずれかに接
続することにより、ラッチ出力を設定できるようにした
ので、メモリセルテストパターンを予め生成する必要が
なくなり、大規模LSI内部に組み込まれたメモリ及び
システム・ボード上に配置されたメモリLSIを容易に
テストすることが可能となる効果がある。
【図1】この発明の一実施例による半導体集積回路のメ
モリ用テスト回路を示す回路図である。
モリ用テスト回路を示す回路図である。
【図2】この発明の一実施例における入力データラッチ
の一構成例を示す図である。
の一構成例を示す図である。
【図3】この発明の一実施例における出力データラッチ
の一構成例を示す図である。
の一構成例を示す図である。
【図4】従来のメモリ回路を示す図である。
1 メモリ・セル・アレイ 102 入力データラッチ 104 アドレスデコーダ 105 出力データラッチ 107 制御部 110 判定部
フロントページの続き (56)参考文献 特開 平2−276090(JP,A) 特開 昭63−175289(JP,A) 特開 昭63−4500(JP,A) 特開 平4−318400(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11C 29/00 G01R 31/28
Claims (1)
- 【請求項1】 メモリ用入力ビット列を選択信号の値に
より任意に設定できる機能を持った入力データラッチ
と、 メモリ・セル・アレイの所要のビットを指定するための
アドレスデータをデコードするアドレス・デコーダ回路
と、 入力データ生成に用いる選択信号を用いて生成した期待
値とメモリ・セル・アレイの出力ビットの比較機能を備
えた出力データラッチと、 前記出力データラッチ内の比較回路から出力されるビッ
ト毎の比較結果から、メモリ・セル・アレイ内の不良の
有無を判定する判定回路と、 これらを制御する制御回路とを備えたことを特徴とする
半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25576791A JP3258045B2 (ja) | 1991-09-06 | 1991-09-06 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25576791A JP3258045B2 (ja) | 1991-09-06 | 1991-09-06 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0567400A JPH0567400A (ja) | 1993-03-19 |
JP3258045B2 true JP3258045B2 (ja) | 2002-02-18 |
Family
ID=17283338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25576791A Expired - Fee Related JP3258045B2 (ja) | 1991-09-06 | 1991-09-06 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3258045B2 (ja) |
-
1991
- 1991-09-06 JP JP25576791A patent/JP3258045B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0567400A (ja) | 1993-03-19 |
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