JP2011014613A - 半導体装置 - Google Patents
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Abstract
【課題】消費電力が小さく、かつ臨界電圧上昇率を向上させたサイリスタを得る。
【解決手段】このトライアック10を制御する電極は、主電極となるT1電極(第1の主電極)11、T2電極(第2の主電極)12と、ゲート電極13である。トライアック10を構成する半導体層20は、図に示すように、P1層(第1の半導体層:p型層:ベース)21、N1層(n型層:ベース)22、P2層(p型層:ベース)23、N2層(第3の半導体層:n型層:エミッタ)24、N3層(n型層:エミッタ)25、N4層(第2の半導体層:n型層)26で構成される。このトライアック10においては、シリコンのダイオード31、32が、ゲート電極13からT1電極11に向かう方向が順方向となるべく、T1電極11とゲート電極13との間に直列に設置される。
【選択図】図1
【解決手段】このトライアック10を制御する電極は、主電極となるT1電極(第1の主電極)11、T2電極(第2の主電極)12と、ゲート電極13である。トライアック10を構成する半導体層20は、図に示すように、P1層(第1の半導体層:p型層:ベース)21、N1層(n型層:ベース)22、P2層(p型層:ベース)23、N2層(第3の半導体層:n型層:エミッタ)24、N3層(n型層:エミッタ)25、N4層(第2の半導体層:n型層)26で構成される。このトライアック10においては、シリコンのダイオード31、32が、ゲート電極13からT1電極11に向かう方向が順方向となるべく、T1電極11とゲート電極13との間に直列に設置される。
【選択図】図1
Description
本発明は、pn接合を利用して電流の制御を行う半導体装置、特にサイリスタの構造に関する。
複数のpn接合を利用して電流のオンオフを制御する半導体装置として、サイリスタが知られている。サイリスタにおいては、ゲート電流をトリガとして、アノード・カソード間の電流のオンオフが制御される。また、逆向きのサイリスタを並列に接続して同一の半導体基板に形成した構成のトライアック(双方向サイリスタ)も広く用いられている。サイリスタやトライアックは、大電流を流すことが可能であるため、電源回路等に広く用いられている。
サイリスタやトライアックにおいては、ゲート電圧がトリガ電圧を超えた場合に、ゲート電流がある値(トリガ電流)を越え、主電極となるアノード・カソード間(トライアックにおいては主電極間)に電流が流れる。この電流は、その後にゲート電流を零にしても流れ続ける。サイリスタやトライアックのスイッチング特性を良好に保つためには、ゲート電流(ゲート電圧)をトリガ電流(トリガ電圧)以下とした場合にアノード・カソード間に流れる電流を、無視できる程度に小さくすることが必要である。
トライアックの動作を、トライアックの上面から見た平面図(図6(a))、そのC−C方向の断面図(図6(b))を用いて説明する。このトライアック80を制御する電極は、主電極となるT1電極81、T2電極82と、ゲート電極83である。トライアック80を構成する半導体層90は、図に示すように、P1層(p型層:ベース)91、N1層(n型層:ベース)92、P2層(p型層:ベース)93、N2層(n型層:エミッタ)94、N3層(n型層:エミッタ)95、N4層(n型層)96で構成される。このトライアック80においてスイッチングされる電流(動作電流)はT1電極81とT2電極82間に流れる。T1電極81は、この半導体層90の上面において、P1層(p型層)91とN2層94の両方に接するように形成され、ゲート電極83は、P1層91とN4層96の両方に接するように形成される。T1電極81とゲート電極83の平面形状は、図6(a)に示されるとおりであり、その面積は、大電流(動作電流)が流れるT1電極81の方が大きくなっている。一方、やはり大電流が流れるT2電極82は、半導体層90の下面においてほぼ全面にわたり形成され、P2層93とN3層95の両方に接するように形成されている。この場合には、T1電極81、N2層94、P1層91、N1層92、P2層93、T2電極82からなる第1の主サイリスタと、T1電極81、P1層91、N1層92、P2層93、N3層95、T2電極82からなる第2の主サイリスタとが逆向きに並列に形成された構成となる。また、ゲート電極83、N4層96、P1層91、N1層92、P2層93、T2電極82からなる補助サイリスタが、これら2つの主サイリスタの動作を補助する補助サイリスタとして形成されている。
このトライアックがオフ状態からオン状態、すなわち、T1電極81とT2電極82との間に電流が流れるようになる場合には、T1電極81の電位を基準として考えた場合に、(1)T2電極82が正、ゲート電極83が正、(2)T2電極82が正、ゲート電極83が負、(3)T2電極82が負、ゲート電極83が負、(4)T2電極82が負、ゲート電極83が正、の4つの場合がある。どの場合においても、T1電極81とゲート電極83との間でP1層91中を流れるゲート電流によって、P1層91中で時定数が大きな電圧降下が生じることがトリガとなっている。この電圧降下によって、P1層91とN2層94間のpn接合、又はP1層91とN4層96間のpn接合が順方向となり、P1層91中に電子が注入されることによってこのトライアック80はオン状態となる。その後にゲート電流を零にした場合でも、T1電極81とT2電極82間に電流が流れている間は、P1層91中には電子が注入され続けるため、この状態は維持される、すなわち、ゲート電流を零にした場合でも、オン状態は維持される。
以上の動作において、このトライアックがオン状態となるのはゲート電極83からゲート電流を流した場合であるが、実際には、T1電極81とT2電極82間に急激な電圧変化があった場合(dV/dtが大きな場合)、ゲート電極83からゲート電流を流していないにも関わらず、オン状態となる(誤点弧する)ことがある。これに対する指標として、誤点弧が発生する電圧上昇率dV/dtとして臨界電圧上昇率(dV/dt)cが用いられる。
誤点弧が発生する主原因は、急激な電圧変化があった場合にP1層91中に流れる電流の存在である。この電流は、例えば、一方の主サイリスタがオン状態となっていた場合に存在したキャリアが、この主サイリスタがオフとなった後でも残留し、他方の主サイリスタ中のベース(P1層91)中の電流となることによって発生する。また、急激な電圧変化があった場合には、ベース中のpn接合の容量を流れる変位電流(充電電流)が流れ、これがP1層91中を流れることもこの原因となる。トリガ電流あるいはトリガ電圧を大きく設定すれば、こうした誤点弧は抑制されることは明らかであるが、この場合には本来のスイッチング動作を行うために大電流(大電圧)が必要となるため、好ましくない。すなわち、トリガ電流を小さくすることと、dV/dtが大きな場合の誤点弧に対する耐性を高めることとはトレードオフの関係にあり、これらを両立させるための技術が要求されている。
こうした技術として、例えば、特許文献1に記載の技術がある。特許文献1に記載の技術においては、トライアックにおいて、各サイリスタのエミッタとなるN2層94とN3層95間の水平方向における距離、及びN4層96とT1電極81間の距離を最適化することによって、この問題を解決している。この構成によって、一方のサイリスタの動作が他方のサイリスタの動作に及ぼす影響を低減することができ、誤点弧を低減することができる。更に、特許文献1には、半導体層90の表面におけるT1電極81とN4層96との間に抵抗成分を設けることにより、P1層91中の電圧降下に寄与しない電流成分(無効電流)を減少させることも記載されている。これによって、トリガ電流を減少させることができる、あるいは、トリガ電流を減少させない場合には、より誤点弧を抑制させることができる。
上記の技術においては、T1電極81とゲート電極83との間の実質的な距離を増加させ、これらの間の抵抗を増加させている。この際、特許文献1の段落番号0028に記載されているように、臨界電圧上昇率を高くした場合にはトリガ電流は大きくなる。すなわち、トリガ電流を小さくすることと誤点弧を抑制することとがトレードオフの関係にあることには変わりがない。従って、誤点弧を抑制し、かつ低消費電力とすることはできなかった。
従って、消費電力が小さく、かつ臨界電圧上昇率を向上させたサイリスタを得ることは困難であった。
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、半導体層に第1の主電極、第2の主電極、及びゲート電極が接続された構成を具備し、前記半導体層の一方の主面において、第1の導電型をもつ第1の半導体層上に前記第1の主電極が形成され、前記第1の導電型と反対の第2の導電型をもち前記第1の半導体層中に局所的に形成された第2の半導体層と、該第2の半導体層と前記第1の半導体層とに接続する前記ゲート電極とが、前記第1の主電極が形成されていない箇所に形成され、前記半導体層の他方の主面において、前記第2の主電極が形成され、前記ゲート電極と前記第1の主電極との間に印加する電圧がトリガ電圧を超えた場合に前記第1の主電極と前記第2の主電極との間に電流が流れる、サイリスタとしての動作をする半導体装置であって、前記ゲート電極と前記第1の主電極との間の前記第1の半導体層中において前記第1の導電型における主たる電荷担体が前記第1の主電極に向かう際の電流の方向と導通方向が等しく、順方向電圧降下が前記トリガ電圧よりも大きく設定され、前記ゲート電極と前記第1の主電極との間に接続されたダイオード、を具備することを特徴とする。
本発明の半導体装置において、前記半導体層はシリコンで形成され、前記ダイオードは直列に2個以上接続されて設けられたことを特徴とする。
本発明の半導体装置において、前記ダイオードは、前記半導体層中に形成されたことを特徴とする。
本発明の半導体装置において、前記ダイオードは前記半導体層と別体で構成され、前記ダイオードと前記半導体層とは一体化されてモールド材中に設けられたことを特徴とする。
本発明の半導体装置は、前記半導体層の一方の主面において、前記第2の導電型をもつ第3の半導体層が前記第1の半導体層中に局所的に形成され、前記第1の主電極は、前記第1の半導体層及び前記第3の半導体層に接続され、前記第1の主電極と前記第2の主電極との間に流れる双方向の電流のオンオフが、前記ゲート電極と前記第1の主電極との間に印加する電圧によって制御されることを特徴とする。
本発明の半導体装置は、半導体層に第1の主電極、第2の主電極、及びゲート電極が接続された構成を具備し、前記半導体層の一方の主面において、第1の導電型をもつ第1の半導体層上に前記第1の主電極が形成され、前記第1の導電型と反対の第2の導電型をもち前記第1の半導体層中に局所的に形成された第2の半導体層と、該第2の半導体層と前記第1の半導体層とに接続する前記ゲート電極とが、前記第1の主電極が形成されていない箇所に形成され、前記半導体層の他方の主面において、前記第2の主電極が形成され、前記ゲート電極と前記第1の主電極との間に印加する電圧がトリガ電圧を超えた場合に前記第1の主電極と前記第2の主電極との間に電流が流れる、サイリスタとしての動作をする半導体装置であって、前記ゲート電極と前記第1の主電極との間の前記第1の半導体層中において前記第1の導電型における主たる電荷担体が前記第1の主電極に向かう際の電流の方向と導通方向が等しく、順方向電圧降下が前記トリガ電圧よりも大きく設定され、前記ゲート電極と前記第1の主電極との間に接続されたダイオード、を具備することを特徴とする。
本発明の半導体装置において、前記半導体層はシリコンで形成され、前記ダイオードは直列に2個以上接続されて設けられたことを特徴とする。
本発明の半導体装置において、前記ダイオードは、前記半導体層中に形成されたことを特徴とする。
本発明の半導体装置において、前記ダイオードは前記半導体層と別体で構成され、前記ダイオードと前記半導体層とは一体化されてモールド材中に設けられたことを特徴とする。
本発明の半導体装置は、前記半導体層の一方の主面において、前記第2の導電型をもつ第3の半導体層が前記第1の半導体層中に局所的に形成され、前記第1の主電極は、前記第1の半導体層及び前記第3の半導体層に接続され、前記第1の主電極と前記第2の主電極との間に流れる双方向の電流のオンオフが、前記ゲート電極と前記第1の主電極との間に印加する電圧によって制御されることを特徴とする。
本発明は以上のように構成されているので、消費電力が小さく、かつ臨界電圧上昇率を向上させたサイリスタを得ることができる。
以下、本発明の実施の形態に係る半導体装置として、特にトライアックについて説明する。
(第1の実施の形態)
第1の実施の形態に係るトライアックにおいては、ゲート電極と第1の主電極(T1電極)との間にダイオードが接続されている。図1は、本発明の実施の形態となるトライアックの平面図(a)及びそのA−A方向の断面図(b)である。
第1の実施の形態に係るトライアックにおいては、ゲート電極と第1の主電極(T1電極)との間にダイオードが接続されている。図1は、本発明の実施の形態となるトライアックの平面図(a)及びそのA−A方向の断面図(b)である。
このトライアック10を制御する電極は、主電極となるT1電極(第1の主電極)11、T2電極(第2の主電極)12と、ゲート電極13である。トライアック10を構成する半導体層20は、図に示すように、P1層(第1の半導体層:p型層:ベース)21、N1層(n型層:ベース)22、P2層(p型層:ベース)23、N2層(第3の半導体層:n型層:エミッタ)24、N3層(n型層:エミッタ)25、N4層(第2の半導体層:n型層)26で構成される。これらの各層は不純物拡散、イオン注入、エピタキシャル成長等の方法によって適宜作成される。
このトライアック10の動作電流はT1電極11とT2電極12間に流れる。T1電極11は、この半導体層20の上面(一方の主面)において、P1層(p型層)21とN2層24の両方に接するように形成され、ゲート電極13は、P1層21とN4層26の両方に接するように形成される。T1電極11とゲート電極13の平面形状は、図1(a)に示されるとおりであり、その面積は、大電流(動作電流)が流れるT1電極11の方が大きくなっている。一方、やはり大電流が流れるT2電極12は、半導体層20の下面(他方の主面)においてほぼ全面にわたり形成され、P2層23とN3層25の両方に接するように形成されている。この場合には、T1電極11、N2層24、P1層21、N1層22、P2層23、T2電極12からなる第1の主サイリスタと、T1電極11、P1層21、N1層22、P2層23、N3層25、T2電極12からなる第2の主サイリスタとが並列に形成された構成となる。また、ゲート電極13、N4層26、P1層21、N1層22、P2層23、T2電極12からなる補助サイリスタが、これら2つの主サイリスタの動作を補助する補助サイリスタとして形成されている。以上はこのトライアック10における本体の構成であり、これは従来のトライアック(図6)と同様であり、その動作についても同様である。なお、このトライアックをオン状態とするために必要なゲート電極13・T1電極11間の電圧(トリガ電圧)は約0.9V程度である。
このトライアック10がオフ状態からオン状態、すなわち、T1電極11とT2電極12との間に電流が流れるようになる場合には、T1電極11の電位を基準として考えた場合、(1)T2電極12が正、ゲート電極13が正、(2)T2電極12が正、ゲート電極13が負、(3)T2電極12が負、ゲート電極13が負、(4)T2電極12が負、ゲート電極13が正、の4つの場合がある。
このトライアック10においては、上記の本体に加え、シリコンのダイオード31、32が、ゲート電極13からT1電極11に向かう方向が順方向(導通方向)となるべく、T1電極11とゲート電極13との間に直列に設置される。ダイオードの電流−電圧特性の一例を図2に示す。周知のように、逆方向において流れる電流は極めて小さく、順方向においては順方向電圧降下Vfよりも大きな電圧となった場合に急激に電流が流れる。一般的なシリコンのダイオード31、32の順方向電圧降下Vfはそれぞれ0.6V程度であるため、これらが直列に接続された状態での順方向電圧降下Vfは1.2V程度となり、この状態でのVfは前記のトリガ電圧よりも大きい設定とされている。
このトライアック10においては、このダイオード31、32は、誤点弧の原因となる電流をバイパスさせることにより、誤点弧を抑制、すなわち、(dV/dt)cを大きくする。このメカニズムについて以下に説明する。
前記の通り、図6に示す従来のトライアック80においては、T1電極81とゲート電極83との間で流れるゲート電流によって、P1層91中で電圧降下が生じることによって、T1電極81とT2電極82との間で電流が流れる、すなわち、オン状態となる。ここで、T1電極81を接地し、ゲート電極83に電圧を印加しない状態においても、dV/dtが大きな場合には、ベース中のpn接合の容量を流れる変位電流(充電電流)が発生し、これがP1層91中を流れ、T1電極81に到達する。この電流はゲート電流と等価であるため、オン状態を作り出し、誤点弧の原因となる。
ところが、実際に図6の構造のトライアック80の臨界電圧上昇率(dV/dt)cを測定したところ、T1電極81を接地した場合、T2電極82の極性によって異なる値が得られた。具体的には、T2電極82が正(T1電極81が負側)の場合の方が、T2電極82が負(T1電極81が正側)の場合よりも、臨界電圧上昇率が小さく、その値は1/10程度であった。すなわち、T1電極81を負側とした場合の方が誤点弧を生じやすく、このトライアック80の誤点弧を抑制するためには、特にT1電極81が負側の場合の誤点弧を抑制することが必要である。
この非対称性は、図6に示すトライアック80の構造が、半導体層90の上面側と下面側とで異なることに起因する。この場合の電流の流れの違いについて以下に示す。
まず、T1電極81が正側にバイアスされた場合には、P1層91とN1層92との間のpn接合は順方向となり(空乏層が狭くなる)、N1層92とP2層93との間のpn接合は逆方向となる(空乏層が広くなる)。従って、T1電極81とT2電極82との間の電流は、主にP2層92を流れる電流で決まる。この電流は、N1層92とP2層93との間の空乏層の生成により生じた正孔がP2層92中を流れ、T2電極82に引き抜かれることにより生ずる。この際、T2電極82は半導体層90下面のほぼ全面にわたり形成されているため、この電流はほぼ一様にP2層92中を流れる。
これに対して、T1電極81が負側にバイアスされた場合には、P1層91とN1層92との間のpn接合は逆方向となり(空乏層が広くなる)、N1層92とP2層93との間のpn接合は純方向となる(空乏層が狭くなる)。従って、T1電極81とT2電極82との間の電流は、主にP1層91を流れる電流で決まる。この電流は、P1層91とN1層92との間の空乏層の生成により生じた正孔がP1層91中を流れ、T1電極81に引き抜かれることにより生ずる。この際、T2電極82とは異なり、T1電極81は、半導体層90上面の一部にしか形成されていない。従って、この電流は、ゲート電極83が形成された箇所を避けるようにT1電極81まで流れ、P1層91中を一様には流れず、局所的に電流密度の高い領域が生じる。この領域では大きな電圧降下が生じ、誤点弧の原因となる。従って、T1電極81が負側にバイアスされた場合には、この逆方向と比べて臨界電圧上昇率(dV/dt)cが低くなる。
T1電極が負側にバイアスされた場合の状況を、本実施の形態となるトライアック10について模式的に示したのが図3(a)(b)である。図3(b)は、図1(b)に対応した断面において、ダイオード31、32がない場合にP1層21中を流れる正孔電流の流れを示す。また、図3(a)においては、この流れが平面的に示されている。この正孔電流の中で、特にその電流密度が高くなるのは、図3中で太い矢印で示されたようなゲート電極13からT1電極11に向かう流れであり、これによってゲート電極13の電位が上昇する。この正孔電流はゲート電極13下部を集中的に流れ、T1電極11に向かって流れる。この際の電流密度は高くなるため、ゲート電極13の電位は更に上昇することになる。従って、この電圧降下によって、ゲート電極83の電位がT1電極81に対して例えば数V上昇する。
これに対して、このトライアック10においては、この電位上昇が大きくなった場合には、電流はダイオード31、32中を流れる。あるいは、上記の電流はゲート電極13とT1電極11間のP1層21中を流れず、ダイオード31、32を介してバイパスされる。従って、この電流によって誤点弧を生ずることはなく、この場合の臨界電圧上昇率を、T1電極11を正側にバイアスした場合と同等の値に近づけることができる。
すなわち、上記の構造においては、半導体層20の上面(一方の主面)において、T1電極(第1の主電極)11がP1層(第1の半導体層)21上に形成され、T1電極が形成されていない箇所にゲート電極13が形成される。一方、下面(他方の主面)においては、T2電極(第2の主電極)のみが形成されている。この構成においては、上面側においてP1層21中には局所的に電流密度が高くなる箇所が発生するが、これをダイオード31、32を用いて抑制している。
一方、ゲート電極13の電位がT1電極11に対して負になった場合には、このダイオード31、32は導通しないため、このトライアック10の動作は、ダイオード31、32が存在しない場合と変わらない。
また、ゲート電極13の電位がT1電極11に対して正であっても、この電位差がVfよりも小さければ、ダイオード31、32を通して電流は流れない。従って、Vfをトリガ電圧よりも大きく設定すれば、通常のスイッチング動作においてゲート電極13の電位をトリガ電圧とした場合でも、ダイオード31、32は導通せず、トライアックとしての通常の動作、すなわち、上記の(1)(4)の動作を正常に行うことができる。上記の(2)(3)の動作においては、ダイオード31、32は逆方向にバイアスされるため、やはり正常な動作を行うことができる。
また、dV/dtが大きな場合には、ゲート電圧が上昇する際の短時間の間に、ゲート電圧がトリガ電圧(約0.9V)よりも高く、かつVf(1.2V)よりも低くなる時間が存在する。この期間においては、ダイオード31、32は導通しないため、電流をバイパスさせるという上記の機能は働かず、かつ、ゲート電圧はトリガ電圧を超えるため、このトライアック10がオンとなる虞があるとも考えられる。しかしながら、上記のトリガ電圧は静的なトリガ電圧であり、厳密には、パルス状のゲート電圧を印加した場合のトリガ電圧(動的トリガ電圧)にはパルス幅依存性がある。パルス幅が短い場合には、動的トリガ電圧は上昇するために、このような短期間でのみゲート電圧が静的なトリガ電圧を超えても、トライアック10がオンとなることはない。
図4は、トライアックの動的トリガ電圧のパルス幅依存性を温度を変えて測定した一例である。ここで、動的トリガ電圧は、25℃の場合に充分パルス幅が長い場合のトリガ電圧(静的トリガ電圧)で規格化している。どの温度においても、100μs以上のパルス幅においてはトリガ電圧は一定であり、これが静的トリガ電圧となる。一方、パルス幅が10μs以下と短い場合には、トリガ電圧が上昇する。従って、ゲート電圧が上記のような短期間で静的トリガ電圧を超えても、トライアック10がオンとなることはない。なお、実際にこのトライアック10において使用される交流周波数は商用周波数程度の低周波であるため、実際のスイッチング動作におけるトリガ電圧としては静的トリガ電圧だけを考えれば充分である。
前記の通り、Vfはトリガ電圧よりも大きくする必要があるが、Vfが大きいと電流をパイパスさせる効果は小さくなる。一方、Vfがトリガ電圧に近いと、前記の動的トリガ電圧の効果のためにやはり誤点弧をすることがある。従って、トライアックの特性、使用目的によりVfは適宜設定される。
以上の動作において、ダイオード31、32において逆方向の場合に流れる電流、及び順方向で電圧がVf未満の場合に流れる電流がトリガ電流と比べて無視できる場合には、ダイオード31、32の存在がトリガ電圧やトリガ電流に与える影響は小さい。従って、トライアック10における消費電力は、ダイオード31、32がない場合とほぼ等しい。
なお、上記の例では、dV/dtが大きな場合に発生するベース中の変位電流に基づく誤点弧について説明した。しかしながら、他のメカニズムによって発生する電流であっても、ベース(P1層21)中をゲート電極13側とT1電極11側の間で流れ、誤点弧を発生させる電流であれば、上記と同様にダイオード31、32でバイパスされる。従って、特許文献1に記載の技術のように、一方の主トライアックの動作において発生したキャリアが他方の主トライアックの動作時に残存して誤点弧を発生させる場合に対しても、上記の構成が有効であることは明らかである。
従って、このトライアック10においては、消費電力が低く保たれ、かつ臨界電圧上昇率が大きくなる。
なお、上記の例では、ダイオードにおける順方向電圧降下Vfをトリガ電圧(約0.9V)よりも大きな1.2Vに設定するために、シリコンからなる2個のダイオード31、32を直列に用いた。しかしながら、Vfをトリガ電圧よりも大きくできる構成であれば任意であり、例えば、化合物半導体を用いたVfの大きなダイオード1個を用いることもできる。逆に、シリコンからなるダイオードを3個以上用いてもよい。
また、上記においてはトライアック10中の半導体基板20と別体としてダイオード31、32が設けられ、これらが電気的に接続される場合について説明した。実際には、トライアック10はパッケージ中でモールド材に封入されて用いられ、その際には、半導体基板20とダイオード31、32は一体化して封入することできる。これによって、これらの間の温度を近くすることができ、後述する第2の実施の形態に近い効果を得ることができる。
(第2の実施の形態)
図5は、第2の実施の形態となるトライアック50の構造を示す平面図(a)及びそのB−B方向の断面図である。このトライアック50を構成するT1電極51、T2電極52、ゲート電極53、半導体層60、P1層61、N1層62、P2層63、N2層64、N3層65、N4層(n型層)66について、及びこれらの間の関係については、第1の実施の形態と同様である。従って、その説明は省略する。
図5は、第2の実施の形態となるトライアック50の構造を示す平面図(a)及びそのB−B方向の断面図である。このトライアック50を構成するT1電極51、T2電極52、ゲート電極53、半導体層60、P1層61、N1層62、P2層63、N2層64、N3層65、N4層(n型層)66について、及びこれらの間の関係については、第1の実施の形態と同様である。従って、その説明は省略する。
このトライアック50においては、第1の実施の形態におけるダイオード31、32を、半導体基板60中に形成している。このため、図1の構造に対して、P1層61層中にND層(n型層)71が、N2層64中にPD層(p型層)72が新たに形成される。これによって、P1層61・ND層71間、PD層72・N2層64間に2つのpn接合が形成され、この構造はダイオードとして機能する。この2つのダイオードを直列に接続するために、ダイオード間配線73が、絶縁層(シリコン酸化膜層)74を介して形成される。
従って、以上の構造においては、バイパス用のダイオードがトライアック本体と同一基板中に形成されるため、新たにダイオードを接続する必要がない。従って、第1の実施の形態に係るトライアック10と比べて、このトライアック50を実装する際に、より小型化することができる。
また、例えば図4に示されたように、トライアックのトリガ電圧には温度依存性があり、温度上昇によってトリガ電圧は減少する。一般にはトライアックには大電流が流されて動作するため、この温度上昇の影響は無視できない。一方、シリコンのダイオードの順方向電圧降下Vfも、トリガ電圧と同様に、温度上昇に伴って減少する。従って、トライアック本体とバイパス用のダイオードとを同一の半導体層60中に形成し、常に同一の温度とすることによって、前記のトリガ電圧とVfとの関係を温度によらずに維持することができる。従って、このトライアック50は、第1の実施の形態のトライアック10よりもより安定した動作をすることができる。
なお、上記のいずれの実施の形態においても、トライアックについて記載したが、その動作原理より、本発明は、トライアックに限らず、単体のサイリスタについても同様に用いられることは明らかである。
また、上記の例においては、P1層21を第1の半導体層とした場合に、その導電型(第1の導電型)をp型とし、その反対の導電型(第2の導電型:n型)をもつN2層(第3の半導体層)24、N4層(第2の半導体層)26等を形成した場合について示した。この場合、T1電極11とゲート電極13間に接続されたダイオード31、32の導通方向を、ゲート電極13とT1電極11との間をP1層21中においてその主たる電荷担体である正孔がT1電極11に向かう際の電流の方向と等しくすることにより、この電流をバイパスさせている。これに対して、上記の構成におけるp型とn型とを入れ替えた構成においても、同様のサイリスタ又はトライアックを構成できることは明らかである。この場合には、n型である第1の半導体層中の電荷担体である電子がT1電極11に向かう電流をバイパスさせる動作をダイオード31、32に行わせるため、その導通方向を図1等の場合と逆に設定すればよい。
(実施例)
実際に、図1の構造のトライアックとして、従来のトライアックにおけるT1電極とゲート電極との間に2個のシリコンのダイオードを接続し、その特性を調べた。ここでは、比較例1としてダイオードを接続しない場合、比較例2としてダイオードを1個接続した場合(Vf=0.6V)の特性も調べた。これらの結果を表1に示す。ここで、(dV/dt)cは比較例1の値を基準とした相対値で示す。
実際に、図1の構造のトライアックとして、従来のトライアックにおけるT1電極とゲート電極との間に2個のシリコンのダイオードを接続し、その特性を調べた。ここでは、比較例1としてダイオードを接続しない場合、比較例2としてダイオードを1個接続した場合(Vf=0.6V)の特性も調べた。これらの結果を表1に示す。ここで、(dV/dt)cは比較例1の値を基準とした相対値で示す。
この結果より、Vfがトリガ電圧よりも小さくなる比較例2では、dV/dtが大きな場合でも誤点弧は全く見られなかったものの、トリガ電圧以下でダイオードにバイパス電流が流れるため、スイッチング動作をさせることができなかった。これに対して、Vfをトリガ電圧よりも大きく設定した実施例では、通常のスイッチング動作を行うことができ、かつ(dV/dt)cも比較例1(従来例)と比べて3倍以上に向上していた。この際、トリガ電圧、トリガ電流共に比較例1と同等であった。
10、50、80 トライアック
11、51、81 T1電極(第1の主電極)
12、52、82 T2電極(第2の主電極)
13、53、83 ゲート電極
20、60、90 半導体層
21、61、91 P1層(p型層:第1の半導体層)
22、62、92 N1層(n型層)
23、63、93 P2層(p型層)
24、64、94 N2層(n型層:第3の半導体層)
25、65、95 N3層(n型層)
26、66、96 N4層(n型層:第2の半導体層)
31、32 ダイオード
71 ND層(n型層)
72 PD層(p型層)
73 ダイオード間配線
74 絶縁層(シリコン酸化膜層)
11、51、81 T1電極(第1の主電極)
12、52、82 T2電極(第2の主電極)
13、53、83 ゲート電極
20、60、90 半導体層
21、61、91 P1層(p型層:第1の半導体層)
22、62、92 N1層(n型層)
23、63、93 P2層(p型層)
24、64、94 N2層(n型層:第3の半導体層)
25、65、95 N3層(n型層)
26、66、96 N4層(n型層:第2の半導体層)
31、32 ダイオード
71 ND層(n型層)
72 PD層(p型層)
73 ダイオード間配線
74 絶縁層(シリコン酸化膜層)
Claims (5)
- 半導体層に第1の主電極、第2の主電極、及びゲート電極が接続された構成を具備し、
前記半導体層の一方の主面において、第1の導電型をもつ第1の半導体層上に前記第1の主電極が形成され、前記第1の導電型と反対の第2の導電型をもち前記第1の半導体層中に局所的に形成された第2の半導体層と、該第2の半導体層と前記第1の半導体層とに接続する前記ゲート電極とが、前記第1の主電極が形成されていない箇所に形成され、
前記半導体層の他方の主面において、前記第2の主電極が形成され、
前記ゲート電極と前記第1の主電極との間に印加する電圧がトリガ電圧を超えた場合に前記第1の主電極と前記第2の主電極との間に電流が流れる、サイリスタとしての動作をする半導体装置であって、
前記ゲート電極と前記第1の主電極との間の前記第1の半導体層中において前記第1の導電型における主たる電荷担体が前記第1の主電極に向かう際の電流の方向と導通方向が等しく、順方向電圧降下が前記トリガ電圧よりも大きく設定され、前記ゲート電極と前記第1の主電極との間に接続されたダイオード、
を具備することを特徴とする半導体装置。 - 前記半導体層はシリコンで形成され、前記ダイオードは直列に2個以上接続されて設けられたことを特徴とする請求項1に記載の半導体装置。
- 前記ダイオードは、前記半導体層中に形成されたことを特徴とする請求項1又は2に記載の半導体装置。
- 前記ダイオードは前記半導体層と別体で構成され、前記ダイオードと前記半導体層とは一体化されてモールド材中に設けられたことを特徴とする請求項1又は2に記載の半導体装置。
- 前記半導体層の一方の主面において、前記第2の導電型をもつ第3の半導体層が前記第1の半導体層中に局所的に形成され、前記第1の主電極は、前記第1の半導体層及び前記第3の半導体層に接続され、
前記第1の主電極と前記第2の主電極との間に流れる双方向の電流のオンオフが、前記ゲート電極と前記第1の主電極との間に印加する電圧によって制御されることを特徴とする請求項1から請求項4までのいずれか1項に記載の半導体装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20120250382A1 (en) * | 2011-03-29 | 2012-10-04 | National Semiconductor Corporation | Resonant isolated converters for power supply charge balancing systems and other systems |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63244881A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 制御整流半導体装置 |
JPH04106935A (ja) * | 1990-08-27 | 1992-04-08 | Shindengen Electric Mfg Co Ltd | 両方向サイリスタ |
JPH05145065A (ja) * | 1991-11-19 | 1993-06-11 | Nippon Telegr & Teleph Corp <Ntt> | サージ防護素子 |
JPH07321302A (ja) * | 1994-05-26 | 1995-12-08 | Matsushita Electric Works Ltd | 光点弧サイリスタ及びその製造方法 |
JPH09298291A (ja) * | 1996-04-30 | 1997-11-18 | Sharp Corp | 光駆動ゼロクロス型トライアック |
JPH1098202A (ja) * | 1996-09-19 | 1998-04-14 | Origin Electric Co Ltd | 半導体サージ防護素子 |
-
2009
- 2009-06-30 JP JP2009155404A patent/JP2011014613A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63244881A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 制御整流半導体装置 |
JPH04106935A (ja) * | 1990-08-27 | 1992-04-08 | Shindengen Electric Mfg Co Ltd | 両方向サイリスタ |
JPH05145065A (ja) * | 1991-11-19 | 1993-06-11 | Nippon Telegr & Teleph Corp <Ntt> | サージ防護素子 |
JPH07321302A (ja) * | 1994-05-26 | 1995-12-08 | Matsushita Electric Works Ltd | 光点弧サイリスタ及びその製造方法 |
JPH09298291A (ja) * | 1996-04-30 | 1997-11-18 | Sharp Corp | 光駆動ゼロクロス型トライアック |
JPH1098202A (ja) * | 1996-09-19 | 1998-04-14 | Origin Electric Co Ltd | 半導体サージ防護素子 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20120250382A1 (en) * | 2011-03-29 | 2012-10-04 | National Semiconductor Corporation | Resonant isolated converters for power supply charge balancing systems and other systems |
US10903753B2 (en) * | 2011-03-29 | 2021-01-26 | Texas Instruments Incorporated | Resonant isolated converters for power supply charge balancing systems and other systems |
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