JPH1064267A - ディラム - Google Patents
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- JPH1064267A JPH1064267A JP9158855A JP15885597A JPH1064267A JP H1064267 A JPH1064267 A JP H1064267A JP 9158855 A JP9158855 A JP 9158855A JP 15885597 A JP15885597 A JP 15885597A JP H1064267 A JPH1064267 A JP H1064267A
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- sense amplifier
- array
- pull
- dram
- signal
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 本発明はセンシング動作以後に電源電位と接
地電位でなるセンスアンプ バイアス電位を、次に動作
するセンスアンプ バイアスに伝達した以後に等化動作
を行うようにすることにより、次のセンスアンプが動作
する時の電流消耗を減らす。 【解決手段】 本発明は選択されたワードラインに接続
したビットラインのデータを感知・増幅するセンスアン
プと、前記センスアンプを駆動させるプル アップ／プ
ル ダウン バイアス電位信号を作るセンスアンプ ドラ
イバと、前記センスアンプが動作しない時、センスアン
プ駆動バイアス電位を等化させる等化手段をそれぞれ含
む第１、第２センスアンプ アレイを有するディラムに
おいて、前記第１センスアンプ アレイのセンスアンプ
と、前記第２アレイのセンスアンプの間に接続され前記
二つのバイアス電位の連結をスイッチングする信号伝達
手段と、前記信号伝達手段、センスアンプ ドライバ及
び等化手段の動作をそれぞれ制御する信号を発生させる
制御信号発生手段とを備える。
地電位でなるセンスアンプ バイアス電位を、次に動作
するセンスアンプ バイアスに伝達した以後に等化動作
を行うようにすることにより、次のセンスアンプが動作
する時の電流消耗を減らす。 【解決手段】 本発明は選択されたワードラインに接続
したビットラインのデータを感知・増幅するセンスアン
プと、前記センスアンプを駆動させるプル アップ／プ
ル ダウン バイアス電位信号を作るセンスアンプ ドラ
イバと、前記センスアンプが動作しない時、センスアン
プ駆動バイアス電位を等化させる等化手段をそれぞれ含
む第１、第２センスアンプ アレイを有するディラムに
おいて、前記第１センスアンプ アレイのセンスアンプ
と、前記第２アレイのセンスアンプの間に接続され前記
二つのバイアス電位の連結をスイッチングする信号伝達
手段と、前記信号伝達手段、センスアンプ ドライバ及
び等化手段の動作をそれぞれ制御する信号を発生させる
制御信号発生手段とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子で
あるディラム（DRAM：Dynamic Random Access Memory）
に関し、特に連続するセンシング動作でパワーの消耗を
減らすためのディラムに関する。本発明は全ての半導体
メモリ素子に応用して用いることができ、特に一つのト
ランジスタと一つのキャパシタのセルを有するディラム
に用いることができる。さらに、本発明はディラムのセ
ルフ リフレッシュ動作においてもパワー消耗を減らす
ことができる。
あるディラム（DRAM：Dynamic Random Access Memory）
に関し、特に連続するセンシング動作でパワーの消耗を
減らすためのディラムに関する。本発明は全ての半導体
メモリ素子に応用して用いることができ、特に一つのト
ランジスタと一つのキャパシタのセルを有するディラム
に用いることができる。さらに、本発明はディラムのセ
ルフ リフレッシュ動作においてもパワー消耗を減らす
ことができる。
【０００２】
【従来の技術】一般に、ディラム（DRAM）素子のデータ
を貯蔵するセル アレイ ブロック（cell array block）
は網状に連結されているワードラインとビットラインに
一つのNMOSトランジスタとキャパシタ(capacitor)で構
成された多数のセル等がそれぞれ接続されている構造で
ある。セル アレイ ブロックのワード ライン中、一つ
を選択するロー デコーダの動作は多数個のワードライ
ン中より入力されるロー アドレス（row address）に該
当するワードラインを選択することであり、一般的なデ
ィラム（DRAM）素子の動作を簡単に考察してみることに
する。
を貯蔵するセル アレイ ブロック（cell array block）
は網状に連結されているワードラインとビットラインに
一つのNMOSトランジスタとキャパシタ(capacitor)で構
成された多数のセル等がそれぞれ接続されている構造で
ある。セル アレイ ブロックのワード ライン中、一つ
を選択するロー デコーダの動作は多数個のワードライ
ン中より入力されるロー アドレス（row address）に該
当するワードラインを選択することであり、一般的なデ
ィラム（DRAM）素子の動作を簡単に考察してみることに
する。
【０００３】先ず、ディラム素子を動作させる主信号で
あるラス（/RAS）信号がアクティブ状態（ロー（lo
w））に変化しながらロー アドレス バッファに入力す
るアドレス信号を受け入れ、この際、受け入れたロー
アドレス信号等をデコーディングしてセル アレイ ブロ
ックのワードライン中から一つを選択するロー デコー
ディング動作が形成される。この際、選択したワードラ
インに連結されているセル等のデータがビットライン
（BL、／BL）に載置されれば、ビットライン センスア
ンプの動作時点を知らせる信号がイネーブルされてロー
アドレスにより選択されたセル アレイ ブロックのセ
ンスアンプ駆動回路を駆動させることになる。また、セ
ンスアンプ駆動回路によりセンスアンプ バイアス電位
はそれぞれ電源電位（Vcc）と接地電位（Vss）へ遷移さ
れセンスアンプを駆動させることになる。前記センスア
ンプが動作を開始すると微細な電位差を維持していたビ
ットライン（BL、／BL）が大きい電位差に遷移され、そ
の以後にカラム アドレスにより選択されたカラム デコ
ーダはビットラインのデータをデータ バス ラインに伝
達するカラム伝達トランジスタをターンオンさせること
により、ビットライン（BL、／BL）に伝達されていたデ
ータをデータ バス ライン（DB、／DB）に伝達して素子
外部に出力することになる。
あるラス（/RAS）信号がアクティブ状態（ロー（lo
w））に変化しながらロー アドレス バッファに入力す
るアドレス信号を受け入れ、この際、受け入れたロー
アドレス信号等をデコーディングしてセル アレイ ブロ
ックのワードライン中から一つを選択するロー デコー
ディング動作が形成される。この際、選択したワードラ
インに連結されているセル等のデータがビットライン
（BL、／BL）に載置されれば、ビットライン センスア
ンプの動作時点を知らせる信号がイネーブルされてロー
アドレスにより選択されたセル アレイ ブロックのセ
ンスアンプ駆動回路を駆動させることになる。また、セ
ンスアンプ駆動回路によりセンスアンプ バイアス電位
はそれぞれ電源電位（Vcc）と接地電位（Vss）へ遷移さ
れセンスアンプを駆動させることになる。前記センスア
ンプが動作を開始すると微細な電位差を維持していたビ
ットライン（BL、／BL）が大きい電位差に遷移され、そ
の以後にカラム アドレスにより選択されたカラム デコ
ーダはビットラインのデータをデータ バス ラインに伝
達するカラム伝達トランジスタをターンオンさせること
により、ビットライン（BL、／BL）に伝達されていたデ
ータをデータ バス ライン（DB、／DB）に伝達して素子
外部に出力することになる。
【０００４】このような動作で、ビットライン（BL、／
BL）は半導体メモリ素子が動作を開始する前の待機モー
ドの際には、１／２Vccにフリーチャージされていなが
ら素子が動作すればセル データが伝達され微細な電位
差を有する他の電位に変化することになり、この状態で
感知増幅機が動作を開始すると微細な電位差を保持する
ビットライン（BL、／BL）の電位はそれぞれ電源電位
（Vcc）と接地電位（Vss）に変化する。このように増幅
されたビットラインのデータが、カラム デコーダ出力
信号（Yi）によりデータ バス ライン（DB、／DB）に伝
達されることになれば、ビットラインの電位は次の動作
のためビットライン等化トランジスタにより１／２Vcc
に等化する。
BL）は半導体メモリ素子が動作を開始する前の待機モー
ドの際には、１／２Vccにフリーチャージされていなが
ら素子が動作すればセル データが伝達され微細な電位
差を有する他の電位に変化することになり、この状態で
感知増幅機が動作を開始すると微細な電位差を保持する
ビットライン（BL、／BL）の電位はそれぞれ電源電位
（Vcc）と接地電位（Vss）に変化する。このように増幅
されたビットラインのデータが、カラム デコーダ出力
信号（Yi）によりデータ バス ライン（DB、／DB）に伝
達されることになれば、ビットラインの電位は次の動作
のためビットライン等化トランジスタにより１／２Vcc
に等化する。
【０００５】このようにビットラインを等化させるに
は、セル データが破壊されないようにするため外部か
ら入力するフリーチャージ（precharge）命令に従い直
ちにフリーチャージ動作が行われるものではなく、内部
命令によりいくらかの遅延時間以後にフリーチャージ動
作が完結されることになる。図１は、従来のセンスアン
プを含んだDRAMの部分回路図であり、多数個のメモリ
セル（５）で構成されたメモリ セル アレイ（１）と、
ロー アドレスによりワードラインを選択駆動するロー
デコーダ（２）と、前記選択されたワードラインに接続
したビットラインのデータを感知・増幅するセンスアン
プ（６）と、前記センスアンプ（６）を駆動させるプル
アップ／プル ダウン バイアス電位信号を作るセンス
アンプ ドライバ（９）と、前記センスアンプ（６）が
動作をしない時、センスアンプ駆動バイアス電位を（1/
2）Vccに等化させる等化回路部（MN1）と、前記ビット
ラインのデータをカラム デコーダ（１０）の出力信号
（Yi）によりデータ バス ライン（１１、１２）に伝達
するデータ伝達回路部（MN2、MN3）で構成されている。
は、セル データが破壊されないようにするため外部か
ら入力するフリーチャージ（precharge）命令に従い直
ちにフリーチャージ動作が行われるものではなく、内部
命令によりいくらかの遅延時間以後にフリーチャージ動
作が完結されることになる。図１は、従来のセンスアン
プを含んだDRAMの部分回路図であり、多数個のメモリ
セル（５）で構成されたメモリ セル アレイ（１）と、
ロー アドレスによりワードラインを選択駆動するロー
デコーダ（２）と、前記選択されたワードラインに接続
したビットラインのデータを感知・増幅するセンスアン
プ（６）と、前記センスアンプ（６）を駆動させるプル
アップ／プル ダウン バイアス電位信号を作るセンス
アンプ ドライバ（９）と、前記センスアンプ（６）が
動作をしない時、センスアンプ駆動バイアス電位を（1/
2）Vccに等化させる等化回路部（MN1）と、前記ビット
ラインのデータをカラム デコーダ（１０）の出力信号
（Yi）によりデータ バス ライン（１１、１２）に伝達
するデータ伝達回路部（MN2、MN3）で構成されている。
【０００６】前記センスアンプ（６）はメモリ セル ア
レイ（１）からのデータ信号、又はデータ バスライン
（１１、１２）から伝達されたデータ信号を電源電圧
（Vcc）及び接地電圧（Vss）で増幅させるため、ラッチ
構造に形成された２個のインバータで構成される。
レイ（１）からのデータ信号、又はデータ バスライン
（１１、１２）から伝達されたデータ信号を電源電圧
（Vcc）及び接地電圧（Vss）で増幅させるため、ラッチ
構造に形成された２個のインバータで構成される。
【０００７】
【発明が解決しようとする課題】前記動作を有する従来
のディラムは、センスアンプ（６）が動作するアクティ
ブ区間ではプル アップ／プル ダウン バイアス電位（S
A_P、SA_N）がそれぞれ電源電位（Vcc）と接地電位（Vs
s）を保持していながら、センスアンプ（６）が動作し
ない待機モードに入れば等化回路部（MN）が動作して前
記プル アップ及びプル ダウン バイアス電位を（１／
２）Vccに等化させることになる。動作区間で電源電位
と接地電位を有するプル アップ／プル ダウン バイア
ス電位は他に利用されず、直ちに待機モードに入り（１
／２）Vccに等化されて多量の電流消耗をもたらす。こ
れは正常的な動作の場合だけでなく、内部で動作信号を
自動的に作り出すセルフ リフレッシュ動作の場合でも
（図２参照：ここでt1：内部セルフ リフレッシュ １動
作間の間隔、Ｎ：セルフ リフレッシュ サイクル、t2：
リフレッシュ周期を現わす）同様の電流消耗をもたらす
問題点があった。
のディラムは、センスアンプ（６）が動作するアクティ
ブ区間ではプル アップ／プル ダウン バイアス電位（S
A_P、SA_N）がそれぞれ電源電位（Vcc）と接地電位（Vs
s）を保持していながら、センスアンプ（６）が動作し
ない待機モードに入れば等化回路部（MN）が動作して前
記プル アップ及びプル ダウン バイアス電位を（１／
２）Vccに等化させることになる。動作区間で電源電位
と接地電位を有するプル アップ／プル ダウン バイア
ス電位は他に利用されず、直ちに待機モードに入り（１
／２）Vccに等化されて多量の電流消耗をもたらす。こ
れは正常的な動作の場合だけでなく、内部で動作信号を
自動的に作り出すセルフ リフレッシュ動作の場合でも
（図２参照：ここでt1：内部セルフ リフレッシュ １動
作間の間隔、Ｎ：セルフ リフレッシュ サイクル、t2：
リフレッシュ周期を現わす）同様の電流消耗をもたらす
問題点があった。
【０００８】本発明は、センシング動作以後に電源電位
と接地電位になっているセンスアンプ バイアス電位
を、次に動作するセンスアンプ バイアスに伝達した以
後に等化動作を行うようにすることにより、次のセンス
アンプが動作する時、電流消耗を減らしたディラムを提
供することにその目的がある。
と接地電位になっているセンスアンプ バイアス電位
を、次に動作するセンスアンプ バイアスに伝達した以
後に等化動作を行うようにすることにより、次のセンス
アンプが動作する時、電流消耗を減らしたディラムを提
供することにその目的がある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、請求項１記載の発明は、選択されたワードラインに
接続したビットラインのデータを感知・増幅するセンス
アンプと、前記センスアンプを駆動させるプル アップ
／プル ダウン バイアス電位信号を作るセンスアンプ
ドライバと、前記センスアンプが動作しない時、センス
アンプ駆動バイアス電位を等化させる等化手段をそれぞ
れ含む第１、第２センスアンプ アレイを有するディラ
ムにおいて、前記第１センスアンプ アレイのセンスア
ンプと、前記第２アレイのセンスアンプの間に接続され
前記二つのバイアス電位の連結をスイッチングする信号
伝達手段と、前記信号伝達手段、センスアンプ ドライ
バ及び等化手段の動作をそれぞれ制御する信号を発生さ
せる制御信号発生手段を備えることを特徴とするディラ
ムを提供する。
め、請求項１記載の発明は、選択されたワードラインに
接続したビットラインのデータを感知・増幅するセンス
アンプと、前記センスアンプを駆動させるプル アップ
／プル ダウン バイアス電位信号を作るセンスアンプ
ドライバと、前記センスアンプが動作しない時、センス
アンプ駆動バイアス電位を等化させる等化手段をそれぞ
れ含む第１、第２センスアンプ アレイを有するディラ
ムにおいて、前記第１センスアンプ アレイのセンスア
ンプと、前記第２アレイのセンスアンプの間に接続され
前記二つのバイアス電位の連結をスイッチングする信号
伝達手段と、前記信号伝達手段、センスアンプ ドライ
バ及び等化手段の動作をそれぞれ制御する信号を発生さ
せる制御信号発生手段を備えることを特徴とするディラ
ムを提供する。
【００１０】この発明の作用としては、制御信号発生手
段は、例えば、第１のアレイのセンスアンプ ドライバ
に制御信号を送信して、第１のアレイのセンスアンプの
センシングを動作させ、この後に、信号伝達手段に制御
信号を送信して、電源電位と接地電位になっているプル
アップ／プル ダウン バイアス電位を次に動作する第
２のアレイのセンスアンプに伝達し、この後に、等化手
段に制御信号を送信して、第１のアレイのプル アップ
／プル ダウン バイアス電位を等化する。
段は、例えば、第１のアレイのセンスアンプ ドライバ
に制御信号を送信して、第１のアレイのセンスアンプの
センシングを動作させ、この後に、信号伝達手段に制御
信号を送信して、電源電位と接地電位になっているプル
アップ／プル ダウン バイアス電位を次に動作する第
２のアレイのセンスアンプに伝達し、この後に、等化手
段に制御信号を送信して、第１のアレイのプル アップ
／プル ダウン バイアス電位を等化する。
【００１１】請求項２記載の発明は、請求項１記載のデ
ィラムにおいて、前記第１センスアンプ アレイのセン
スアンプ バイアス電位等化手段、及び前記第２センス
アンプアレイのセンスアンプ ドライバは前記信号伝達
手段が一定時間ターンオンされた以後に動作することを
特徴とする。
ィラムにおいて、前記第１センスアンプ アレイのセン
スアンプ バイアス電位等化手段、及び前記第２センス
アンプアレイのセンスアンプ ドライバは前記信号伝達
手段が一定時間ターンオンされた以後に動作することを
特徴とする。
【００１２】請求項３記載の発明は、請求項１記載のデ
ィラムにおいて、前記信号伝達手段は、第１、第２MOS
トランジスタでなることを特徴とする。
ィラムにおいて、前記信号伝達手段は、第１、第２MOS
トランジスタでなることを特徴とする。
【００１３】請求項４記載の発明は、請求項３記載のデ
ィラムにおいて、前記第１MOSトランジスタはPMOSトラ
ンジスタ、第２MOSトランジスタはNMOSトランジスタで
なることを特徴とする。
ィラムにおいて、前記第１MOSトランジスタはPMOSトラ
ンジスタ、第２MOSトランジスタはNMOSトランジスタで
なることを特徴とする。
【００１４】
【発明の実施の形態】以下、添付の図面を参照して本発
明の一実施の形態を詳細に説明する。図３は、本発明の
１実施の形態によるディラムの部分回路図であり、二つ
の第１、第２センスアンプ アレイを備え、これらそれ
ぞれのセンスアンプ アレイは多数個のメモリ セル
（５、２５）で構成されたメモリ セル アレイ(１、２
１）と、ロー アドレスによりワードラインを選択駆動
するロー デコーダ（２、２２）と、前記選択されたワ
ードラインに接続したビットラインのデータを感知・増
幅するセンスアンプ（６、２６）と、前記センスアンプ
（６、２６）を駆動させるプル アップ／プル ダウン
バイアス電位信号を作るセンスアンプ ドライバ（９、
２９）と、前記センスアンプ（６、２６）が動作しない
時、センスアンプ駆動バイアス電位を（１／２）Vccに
等化させる等化回路部（MN1、MN4）と、前記ビットライ
ンのデータをカラム デコーダの出力信号（Yi）によ
り、データ バスライン（１１、１２）に伝達するデー
タ伝達回路部（MN2、MN3、MN5、MN6）で構成されてい
る。また、前記第１センスアンプ アレイのセンスアン
プと、前記第２センスアンプ アレイのセンスアンプの
間に接続した信号伝達回路部（４０）と、前記信号伝達
回路部（４０）とセンスアンプ ドライバ（９、２９）
及び等化回路部（MN1、MN4）の動作をそれぞれ制御する
信号を発生させる制御信号発生回路部(４１)を備える。
前記信号伝達回路部（４０）は第１、第２MOSトランジ
スタで構成され、本発明の実施例は第１MOSトランジス
タをPMOSトランジスタで、第２MOSトランジスタをNMOS
トランジスタで構成する。
明の一実施の形態を詳細に説明する。図３は、本発明の
１実施の形態によるディラムの部分回路図であり、二つ
の第１、第２センスアンプ アレイを備え、これらそれ
ぞれのセンスアンプ アレイは多数個のメモリ セル
（５、２５）で構成されたメモリ セル アレイ(１、２
１）と、ロー アドレスによりワードラインを選択駆動
するロー デコーダ（２、２２）と、前記選択されたワ
ードラインに接続したビットラインのデータを感知・増
幅するセンスアンプ（６、２６）と、前記センスアンプ
（６、２６）を駆動させるプル アップ／プル ダウン
バイアス電位信号を作るセンスアンプ ドライバ（９、
２９）と、前記センスアンプ（６、２６）が動作しない
時、センスアンプ駆動バイアス電位を（１／２）Vccに
等化させる等化回路部（MN1、MN4）と、前記ビットライ
ンのデータをカラム デコーダの出力信号（Yi）によ
り、データ バスライン（１１、１２）に伝達するデー
タ伝達回路部（MN2、MN3、MN5、MN6）で構成されてい
る。また、前記第１センスアンプ アレイのセンスアン
プと、前記第２センスアンプ アレイのセンスアンプの
間に接続した信号伝達回路部（４０）と、前記信号伝達
回路部（４０）とセンスアンプ ドライバ（９、２９）
及び等化回路部（MN1、MN4）の動作をそれぞれ制御する
信号を発生させる制御信号発生回路部(４１)を備える。
前記信号伝達回路部（４０）は第１、第２MOSトランジ
スタで構成され、本発明の実施例は第１MOSトランジス
タをPMOSトランジスタで、第２MOSトランジスタをNMOS
トランジスタで構成する。
【００１５】前記構成による動作を図４に示した動作タ
イミング図を参照して説明すれば、先ず第１センスアン
プ アレイが動作した以後にセンスアンプのバイアス電
位（SA_P、SA_N）は直ちに等化動作を行わず、その電位
を引き続けて保持する。（t3区間） また、第２センスアンプ アレイの動作時、センシング
動作は先ずワードライン（WL_2）が動作し（t3区間）、
前記第１センスアンプ アレイと第２センスアンプ アレ
イの間に構成された伝達回路部（MP1、MN7）が動作して
（t4区間）第２アレイのセンスアンプ ドライバ（２
９）及びセンスアンプ（２６）を駆動させた後、第１ア
レイのプル アップ／プル ダウン バイアス電位（７、
８）の等化が形成される。このような動作を行う場合は
第２アレイのセンシング動作を行う動作でパワーが電源
電位、又は接地電位で直接用いるものではなく、初めに
第１アレイのバイアス端との電荷共有により行われ、そ
れ以後に第２アレイのセンスアンプ ドライバの動作で
センシングが起こるのである。
イミング図を参照して説明すれば、先ず第１センスアン
プ アレイが動作した以後にセンスアンプのバイアス電
位（SA_P、SA_N）は直ちに等化動作を行わず、その電位
を引き続けて保持する。（t3区間） また、第２センスアンプ アレイの動作時、センシング
動作は先ずワードライン（WL_2）が動作し（t3区間）、
前記第１センスアンプ アレイと第２センスアンプ アレ
イの間に構成された伝達回路部（MP1、MN7）が動作して
（t4区間）第２アレイのセンスアンプ ドライバ（２
９）及びセンスアンプ（２６）を駆動させた後、第１ア
レイのプル アップ／プル ダウン バイアス電位（７、
８）の等化が形成される。このような動作を行う場合は
第２アレイのセンシング動作を行う動作でパワーが電源
電位、又は接地電位で直接用いるものではなく、初めに
第１アレイのバイアス端との電荷共有により行われ、そ
れ以後に第２アレイのセンスアンプ ドライバの動作で
センシングが起こるのである。
【００１６】次の表１は第１、第２センスアンプ アレ
イのプル アップ／プル ダウン電圧を表す。
イのプル アップ／プル ダウン電圧を表す。
【００１７】
【表１】
【００１８】ここで、第１SA_Pは第１アレイのプル ア
ップ バイアス電位、第１SA_Nは第１アレイのプル ダウ
ン バイアス電位、第２SA_Pは第２アレイのプル アップ
バイアス電位、第２SA_Nは第２アレイのプル ダウン
バイアス電位を指す。t4から第１、第２アレイのプル
アップ バイアス電位（SA_P）が（3/4）Vccとなるの
は、電源電位Vccである第１アレイのプル アップ バイ
アス電位（SA_P）と、半電位（（1/2）Vcc）である第２
アレイのプル アップ バイアス電位（SA_P）の間に電荷
共有が生じるためである。これらはキャパシタンスの値
が殆ど近似するためこの二つが合わさると中間電位とな
る。
ップ バイアス電位、第１SA_Nは第１アレイのプル ダウ
ン バイアス電位、第２SA_Pは第２アレイのプル アップ
バイアス電位、第２SA_Nは第２アレイのプル ダウン
バイアス電位を指す。t4から第１、第２アレイのプル
アップ バイアス電位（SA_P）が（3/4）Vccとなるの
は、電源電位Vccである第１アレイのプル アップ バイ
アス電位（SA_P）と、半電位（（1/2）Vcc）である第２
アレイのプル アップ バイアス電位（SA_P）の間に電荷
共有が生じるためである。これらはキャパシタンスの値
が殆ど近似するためこの二つが合わさると中間電位とな
る。
【００１９】
【発明の効果】以上で説明したように、本発明のディラ
ムはセンシング動作以後に電源電位と接地電位になって
いるセンスアンプ バイアス電位を、次に動作するセン
スアンプ バイアスに伝達した以後に等化動作を行うよ
うにすることにより、次のセンスアンプが動作する時の
電流消耗を減らす効果がある。
ムはセンシング動作以後に電源電位と接地電位になって
いるセンスアンプ バイアス電位を、次に動作するセン
スアンプ バイアスに伝達した以後に等化動作を行うよ
うにすることにより、次のセンスアンプが動作する時の
電流消耗を減らす効果がある。
【図１】図１は、従来のセンスアンプを含むディラムの
部分回路図を示す。
部分回路図を示す。
【図２】図２は、従来のセルフ リフレッシュ動作を示
すタイミング図を示す。
すタイミング図を示す。
【図３】図３は、本発明の１実施例によるディラムの部
分回路図を示す。
分回路図を示す。
【図４】図４は、図３の動作タイミング図を示す。
１、 ２１…メモリ セル アレイ ２、２２…ロー デコーダ ３、 ４、２３、２４…ビットライン ５、２５…メモリ セル ６、 ２６…ビットライン センスアンプ ７、 ８、２７、２８…センスアンプ イネーブル信号 ９、２９…センスアンプ ドライバ １０…カラム デコーダ １１、 １２、３０、３１…データ バスライン ４０…スイッチ回路部 C1、C2…ビットライン キャパシタ MN1、MN4…ビットライン等化回路 MN2、MN3、MN5、MN6…カラム選択回路
Claims (4)
- 【請求項１】 選択されたワードラインに接続したビッ
トラインのデータを感知・増幅するセンスアンプと、前
記センス アンプを駆動させるプル アップ／プル ダウ
ン バイアス電位信号を作るセンスアンプ ドライバと、
前記センスアンプが動作をしない時、センスアンプ駆動
バイアス電位を等化させる等化手段をそれぞれ含む第
１、第２センスアンプ アレイを有するディラムにおい
て、前記第１センスアンプ アレイのセンスアンプと、
前記第２アレイのセンスアンプの間に接続され前記二つ
のバイアス電位の連結をスイッチングする信号伝達手段
と、 前記信号伝達手段、センスアンプ ドライバ及び等化手
段の動作をそれぞれ制御する信号を発生させる制御信号
発生手段を備えることを特徴とするディラム。 - 【請求項２】 前記第１センスアンプ アレイのセンス
アンプ バイアス電位等化手段、及び前記第２センスア
ンプ アレイのセンスアンプ ドライバは前記信号伝達手
段が一定時間ターンオンされた以後に動作することを特
徴とする請求項１記載のディラム。 - 【請求項３】 前記信号伝達手段は、第１、第２MOSト
ランジスタでなることを特徴とする請求項１記載のディ
ラム。 - 【請求項４】 前記第１MOSトランジスタはPMOSトラン
ジスタ、第２MOSトランジスタはNMOSトランジスタでな
ることを特徴とする請求項３記載のディラム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960025743A KR100203142B1 (ko) | 1996-06-29 | 1996-06-29 | 디램 |
| KR1996P-25743 | 1996-06-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1064267A true JPH1064267A (ja) | 1998-03-06 |
Family
ID=19464740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9158855A Pending JPH1064267A (ja) | 1996-06-29 | 1997-06-16 | ディラム |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH1064267A (ja) |
| KR (1) | KR100203142B1 (ja) |
| GB (1) | GB2314951B (ja) |
| TW (1) | TW326527B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100298443B1 (ko) * | 1998-08-18 | 2001-08-07 | 김영환 | 센스앰프제어회로 |
| EP1619688A1 (en) | 2004-07-21 | 2006-01-25 | Dialog Semiconductor GmbH | Dynamical biasing of memory sense amplifiers |
| JP2006054017A (ja) | 2004-08-13 | 2006-02-23 | Micron Technology Inc | メモリディジット線のキャパシタ支持によるプレチャージ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4943944A (en) * | 1987-11-25 | 1990-07-24 | Kabushiki Kaisha Toshiba | Semiconductor memory using dynamic ram cells |
| JPH04258875A (ja) * | 1991-02-14 | 1992-09-14 | Sharp Corp | 半導体メモリ装置 |
| US5280452A (en) * | 1991-07-12 | 1994-01-18 | International Business Machines Corporation | Power saving semsing circuits for dynamic random access memory |
| KR950009234B1 (ko) * | 1992-02-19 | 1995-08-18 | 삼성전자주식회사 | 반도체 메모리장치의 비트라인 분리클럭 발생장치 |
-
1996
- 1996-06-29 KR KR1019960025743A patent/KR100203142B1/ko not_active IP Right Cessation
-
1997
- 1997-05-27 TW TW086107158A patent/TW326527B/zh not_active IP Right Cessation
- 1997-06-12 GB GB9712287A patent/GB2314951B/en not_active Expired - Fee Related
- 1997-06-16 JP JP9158855A patent/JPH1064267A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| TW326527B (en) | 1998-02-11 |
| GB2314951B (en) | 2000-10-25 |
| KR980004961A (ko) | 1998-03-30 |
| GB9712287D0 (en) | 1997-08-13 |
| KR100203142B1 (ko) | 1999-06-15 |
| GB2314951A (en) | 1998-01-14 |
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