JPH1093401A - クロック周波数逓倍回路 - Google Patents
クロック周波数逓倍回路Info
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- JPH1093401A JPH1093401A JP8242872A JP24287296A JPH1093401A JP H1093401 A JPH1093401 A JP H1093401A JP 8242872 A JP8242872 A JP 8242872A JP 24287296 A JP24287296 A JP 24287296A JP H1093401 A JPH1093401 A JP H1093401A
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- output
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Abstract
(57)【要約】
【課題】 固定発振器を必要としないクロック周波数逓
倍回路を得る。 【解決課題】 ＮＡＮＤゲート１２は、入力クロックＣ
ＬＫが“１”、かつ遅延調整回路９を介したフリップフ
ロップ５のＱバー出力が“１”の時に“０”を出力す
る。ＮＡＮＤゲート１３は、入力クロックＣＬＫが
“０”、かつ遅延調整回路１１を介したフリップフロッ
プ６のＱバー出力が“１”の時に“０”を出力する。以
下同様にして、ＮＡＮＤゲート１６の出力ＣＬＫＯＵＴ
には、入力クロックＣＬＫの立ち上がり及び立ち下がり
の度に、パルスが生成され、その周波数は入力クロック
ＣＬＫの２倍となる。
倍回路を得る。 【解決課題】 ＮＡＮＤゲート１２は、入力クロックＣ
ＬＫが“１”、かつ遅延調整回路９を介したフリップフ
ロップ５のＱバー出力が“１”の時に“０”を出力す
る。ＮＡＮＤゲート１３は、入力クロックＣＬＫが
“０”、かつ遅延調整回路１１を介したフリップフロッ
プ６のＱバー出力が“１”の時に“０”を出力する。以
下同様にして、ＮＡＮＤゲート１６の出力ＣＬＫＯＵＴ
には、入力クロックＣＬＫの立ち上がり及び立ち下がり
の度に、パルスが生成され、その周波数は入力クロック
ＣＬＫの２倍となる。
Description
【０００１】
【発明の属する技術分野】本発明はクロック周波数逓倍
回路に関し、特に入力クロックの周波数を２倍した周波
数を有する出力クロックを生成するクロック周波数逓倍
回路に関するものである。
回路に関し、特に入力クロックの周波数を２倍した周波
数を有する出力クロックを生成するクロック周波数逓倍
回路に関するものである。
【０００２】
【従来の技術】従来のこの種の回路をディジタル化して
構成するようにした技術が、特開昭６０−１４２６２３
号公報に開示されており、図３にその回路例を、図４に
その動作タイミング波形例を夫々引用して示している。
構成するようにした技術が、特開昭６０−１４２６２３
号公報に開示されており、図３にその回路例を、図４に
その動作タイミング波形例を夫々引用して示している。
【０００３】図３に示される回路は、入力クロックφIN
の変化点を検出する変化点検出回路２と、上記入力クロ
ックの基本周波数の整数倍の基本クロックＳ１を発生す
る固定発振器１と、複数のフリップフロップＦ１〜Ｆ６
及び複数のゲート回路Ｇ１〜Ｇ１１とからなり、上記基
本クロックに同期して特定信号ビットが循環シフトされ
る循環シフトレジスタ回路３とを含んで構成されてい
る。
の変化点を検出する変化点検出回路２と、上記入力クロ
ックの基本周波数の整数倍の基本クロックＳ１を発生す
る固定発振器１と、複数のフリップフロップＦ１〜Ｆ６
及び複数のゲート回路Ｇ１〜Ｇ１１とからなり、上記基
本クロックに同期して特定信号ビットが循環シフトされ
る循環シフトレジスタ回路３とを含んで構成されてい
る。
【０００４】ここで、ゲート回路は変化点検出回路２の
出力を受けて各フリップフロップ間の情報のシフト先を
制御する様に組込まれていて、循環シフトレジスタ回路
３における特定信号ビットの位置と変化点検出回路２の
出力タイミングとの関係に応じ、所定のフリップフロッ
プにて特定信号ビットのシフトを遅延させるループと、
所定のフリップフロップをバイパスさせて特定信号ビッ
トのシフトを進めるループとを形成する。
出力を受けて各フリップフロップ間の情報のシフト先を
制御する様に組込まれていて、循環シフトレジスタ回路
３における特定信号ビットの位置と変化点検出回路２の
出力タイミングとの関係に応じ、所定のフリップフロッ
プにて特定信号ビットのシフトを遅延させるループと、
所定のフリップフロップをバイパスさせて特定信号ビッ
トのシフトを進めるループとを形成する。
【０００５】尚、この図３の回路では、図４の波形例に
示す如く、入力クロックφINの基本周波数の６倍の速度
で動作する構成となっている。
示す如く、入力クロックφINの基本周波数の６倍の速度
で動作する構成となっている。
【０００６】図３において、固定発振器１は、データ列
などである入力クロックφINの基本周波数の６倍の周波
数の基本クロックＳ１を出力する。この図３に示した回
路は基本クロックＳ１に同期して動作する。
などである入力クロックφINの基本周波数の６倍の周波
数の基本クロックＳ１を出力する。この図３に示した回
路は基本クロックＳ１に同期して動作する。
【０００７】入力クロックφINは変化点検出回路２に印
加される。図４に示す様に、入力クロックφINの立上り
及び立下りの両変化点に応答し、変化点検出回路２から
エッジ信号Ｓ２が出力される。このエッジ信号Ｓ２は、
基本クロックＳ１の周期と等しい幅のパルス信号であ
る。
加される。図４に示す様に、入力クロックφINの立上り
及び立下りの両変化点に応答し、変化点検出回路２から
エッジ信号Ｓ２が出力される。このエッジ信号Ｓ２は、
基本クロックＳ１の周期と等しい幅のパルス信号であ
る。
【０００８】循環シフトレジスタ回路３は、６個のＤ型
フリップフロップＦ１〜Ｆ６と、ＯＲゲートＧ１，Ｇ
４，Ｇ１１と、ＡＮＤゲートＧ２，Ｇ５，Ｇ７，Ｇ９
と、ＮＯＲゲートＧ３，Ｇ６，Ｇ８，Ｇ１０とで構成さ
れ、基本クロックＳ１と変化点検出回路２の出力Ｓ２を
受けて動作し、出力クロックφOUT を作る。
フリップフロップＦ１〜Ｆ６と、ＯＲゲートＧ１，Ｇ
４，Ｇ１１と、ＡＮＤゲートＧ２，Ｇ５，Ｇ７，Ｇ９
と、ＮＯＲゲートＧ３，Ｇ６，Ｇ８，Ｇ１０とで構成さ
れ、基本クロックＳ１と変化点検出回路２の出力Ｓ２を
受けて動作し、出力クロックφOUT を作る。
【０００９】６個のフリップフロップＦ１〜Ｆ６のうち
いずれか１つのみがセットされていて、その“１”ビッ
トが基本クロックＳ１に同期してループ中を循環シフト
する。但し、上記ループは一定ではなく、以下の様に変
化し、位相追従の処理がなされる。
いずれか１つのみがセットされていて、その“１”ビッ
トが基本クロックＳ１に同期してループ中を循環シフト
する。但し、上記ループは一定ではなく、以下の様に変
化し、位相追従の処理がなされる。
【００１０】循環シフトレジスタ回路３の主ループは６
個のフリップフロップＦ１〜Ｆ６が全て環状接続された
状態であり、通常はその状態で動作する。その場合、基
本クロックＳ１がこの回路３で１／６分周され、分周さ
れた信号が４段目のフリップフロップＦ４から出力クロ
ックφOUT として取出される。
個のフリップフロップＦ１〜Ｆ６が全て環状接続された
状態であり、通常はその状態で動作する。その場合、基
本クロックＳ１がこの回路３で１／６分周され、分周さ
れた信号が４段目のフリップフロップＦ４から出力クロ
ックφOUT として取出される。
【００１１】変化点検出回路２の出力Ｓ２（エッジ信号
Ｓ２）が“０”になっている期間は、循環シフトレジス
タ回路３は上記の主ループで動作し、現状の位相を保持
した状態となる。また、エッジ信号Ｓ２が“１”になっ
た時に１段目のフリップフロップＦ１がセットされてい
る場合（図４のＡ点）、循環シフトレジスタ回路３の主
ループは維持され、位相の変化はない。この状態を保っ
たまま循環シフトが行われる時、本回路３の位相が入力
クロックφINに同期していることになる。
Ｓ２）が“０”になっている期間は、循環シフトレジス
タ回路３は上記の主ループで動作し、現状の位相を保持
した状態となる。また、エッジ信号Ｓ２が“１”になっ
た時に１段目のフリップフロップＦ１がセットされてい
る場合（図４のＡ点）、循環シフトレジスタ回路３の主
ループは維持され、位相の変化はない。この状態を保っ
たまま循環シフトが行われる時、本回路３の位相が入力
クロックφINに同期していることになる。
【００１２】上記の状態と異なり、エッジ信号Ｓ２が
“１”になった時に、２〜６段目のフリップフロップＦ
２〜Ｆ６のいずれかがセットされているのは、本回路３
の位相が入力クロックφINに同期していない状態であ
る。
“１”になった時に、２〜６段目のフリップフロップＦ
２〜Ｆ６のいずれかがセットされているのは、本回路３
の位相が入力クロックφINに同期していない状態であ
る。
【００１３】Ｓ２＝“１”の時にフリップフロップＦ２
がセットされているのは、入力クロックφINの位相が本
回路３の位相より１／６位相遅れている状態である（図
４のＢ点）。この場合、Ｓ２＝“１”でゲートＧ３がオ
フして、フリップフロップＦ２のセット状態が次段のフ
リップフロップＦ３に伝わらなくなり、代わりにゲート
Ｇ２，Ｇ１を介してフリップフロップＦ２自体の入力Ｄ
に帰還される。
がセットされているのは、入力クロックφINの位相が本
回路３の位相より１／６位相遅れている状態である（図
４のＢ点）。この場合、Ｓ２＝“１”でゲートＧ３がオ
フして、フリップフロップＦ２のセット状態が次段のフ
リップフロップＦ３に伝わらなくなり、代わりにゲート
Ｇ２，Ｇ１を介してフリップフロップＦ２自体の入力Ｄ
に帰還される。
【００１４】つまり、回路３の主ループが一時切られ、
フリップフロップＦ２の入出力を結ぶ自己遅延ループが
形成される。その結果、回路３のシフト動作が基本クロ
ックＳ１の１周期分だけ遅延され、本回路３の位相（す
なわち出力クロックφOUT の位相）を入力クロックφIN
に追従させる。
フリップフロップＦ２の入出力を結ぶ自己遅延ループが
形成される。その結果、回路３のシフト動作が基本クロ
ックＳ１の１周期分だけ遅延され、本回路３の位相（す
なわち出力クロックφOUT の位相）を入力クロックφIN
に追従させる。
【００１５】Ｓ２＝“１”の時にフリップフロップＦ３
がセットされているのは、上記と同様に、入力クロック
φINの位相が本回路３の位相より遅れている状態であ
る。この場合ゲートＧ４，Ｇ５，Ｇ６により、フリップ
フロップＦ３とＦ４を結ぶ主ループが一時切られ、フリ
ップフロップＦ３自体の入出力を結ぶ自己遅延ループが
形成され、本回路３のシフト動作が遅延される。
がセットされているのは、上記と同様に、入力クロック
φINの位相が本回路３の位相より遅れている状態であ
る。この場合ゲートＧ４，Ｇ５，Ｇ６により、フリップ
フロップＦ３とＦ４を結ぶ主ループが一時切られ、フリ
ップフロップＦ３自体の入出力を結ぶ自己遅延ループが
形成され、本回路３のシフト動作が遅延される。
【００１６】Ｓ２＝“１”の時にフリップフロップＦ６
がセットされているのは、入力クロックφINの位相が本
回路３の位相より１／６位相進んでいる状態である（図
４のＣ点）。この場合、Ｓ２＝“１”でゲートＧ１０が
オフして、フリップフロップＦ６のセット状態が次段の
フリップフロップＦ１に伝わらなくなり、代わりにゲー
トＧ９がオンして、フリップフロップＦ６の出力Ｑ＝
“１”がゲートＧ９，Ｇ１を介して次々段のフリップフ
ロップＦ２に入力される。
がセットされているのは、入力クロックφINの位相が本
回路３の位相より１／６位相進んでいる状態である（図
４のＣ点）。この場合、Ｓ２＝“１”でゲートＧ１０が
オフして、フリップフロップＦ６のセット状態が次段の
フリップフロップＦ１に伝わらなくなり、代わりにゲー
トＧ９がオンして、フリップフロップＦ６の出力Ｑ＝
“１”がゲートＧ９，Ｇ１を介して次々段のフリップフ
ロップＦ２に入力される。
【００１７】つまり、フリップフロップＦ１をバイパス
するバイパルスループが形成され、その結果、回路３の
シフト動作が基本クロックＳ１の１周期分だけ早められ
る。この処理で出力クロックφOUT の位相が入力クロッ
クφINに追従するようになる。
するバイパルスループが形成され、その結果、回路３の
シフト動作が基本クロックＳ１の１周期分だけ早められ
る。この処理で出力クロックφOUT の位相が入力クロッ
クφINに追従するようになる。
【００１８】Ｓ２＝“１”の時にフリップフロップＦ５
がセットされているのは、上記と同様に、入力クロック
φINの位相が本回路３の位相より進んでいる状態であ
る。この場合、ゲートＧ７，Ｇ８，Ｇ１１の作用によっ
て、フリップフロップＦ６をバイパスし、フリップフロ
ップＦ５とＦ１を結ぶバイパスループが形成される。従
って、本回路のシフト動作が早められ、出力クロックφ
OUT の位相が入力クロックφINに追従する様になる。
がセットされているのは、上記と同様に、入力クロック
φINの位相が本回路３の位相より進んでいる状態であ
る。この場合、ゲートＧ７，Ｇ８，Ｇ１１の作用によっ
て、フリップフロップＦ６をバイパスし、フリップフロ
ップＦ５とＦ１を結ぶバイパスループが形成される。従
って、本回路のシフト動作が早められ、出力クロックφ
OUT の位相が入力クロックφINに追従する様になる。
【００１９】ところで、Ｓ２＝“１”のときにフリップ
フロップＦ４がセットされているのは、入力クロックφ
INのノイズ等が生じたものと見なし、本回路３のの動作
位相の操作は行わず、現状維持とする。そのために、フ
リップフロップＦ４とＦ５は直結されている。
フロップＦ４がセットされているのは、入力クロックφ
INのノイズ等が生じたものと見なし、本回路３のの動作
位相の操作は行わず、現状維持とする。そのために、フ
リップフロップＦ４とＦ５は直結されている。
【００２０】上記の動作によって、入力クロックφINに
位相同期した出力クロックφOUT が得られる。
位相同期した出力クロックφOUT が得られる。
【００２１】
【発明が解決しようとする課題】以上の構成によって、
従来技術におけるディジタルＰＬＬ回路は、基本クロッ
クを参照して、入力クロックのＮ倍の周波数のクロック
信号を生成・出力している。
従来技術におけるディジタルＰＬＬ回路は、基本クロッ
クを参照して、入力クロックのＮ倍の周波数のクロック
信号を生成・出力している。
【００２２】しかし、この従来技術では、位相比較／位
相操作等の処理を要し、また、入力クロックの他に、比
較参照用に発振器からの基本クロックを必要とするとい
う問題があった。
相操作等の処理を要し、また、入力クロックの他に、比
較参照用に発振器からの基本クロックを必要とするとい
う問題があった。
【００２３】本発明の目的は、従来技術の問題点を解決
するため、回路構成が簡単で、従来技術に必要であった
位相比較／位相操作等の処理や、比較参照用の発振器か
らの基本クロックを不要とし、入力クロックの２倍の周
波数のクロック信号を、入力クロックから直接生成・出
力する回路を提供することにある。
するため、回路構成が簡単で、従来技術に必要であった
位相比較／位相操作等の処理や、比較参照用の発振器か
らの基本クロックを不要とし、入力クロックの２倍の周
波数のクロック信号を、入力クロックから直接生成・出
力する回路を提供することにある。
【００２４】
【課題を解決するための手段】本発明によれば、入力ク
ロックの立ち上がりに対して前記クロックの１／４周期
遅れたタイミングから、次の立ち上がりに対して前記１
／４周期遅れたタイミングまでの間互いに相補的な一対
の第１及び第２のパルスを生成する第１のパルス発生手
段と、前記クロックの立ち下がりに対して前記１／４周
期遅れたタイミングから、次の立ち下がりに対して前記
１／４周期遅れたタイミングまでの間互いに相補的な一
対の第３及び第４のパルスを生成する第２のパルス発生
手段と、前記第１〜第４のパルスと前記クロックとの論
理演算処理を行い前記クロックの周波数の２倍のクロッ
クを生成する演算手段とを含むことを特徴とするクロッ
ク周波数逓倍回路が得られる。
ロックの立ち上がりに対して前記クロックの１／４周期
遅れたタイミングから、次の立ち上がりに対して前記１
／４周期遅れたタイミングまでの間互いに相補的な一対
の第１及び第２のパルスを生成する第１のパルス発生手
段と、前記クロックの立ち下がりに対して前記１／４周
期遅れたタイミングから、次の立ち下がりに対して前記
１／４周期遅れたタイミングまでの間互いに相補的な一
対の第３及び第４のパルスを生成する第２のパルス発生
手段と、前記第１〜第４のパルスと前記クロックとの論
理演算処理を行い前記クロックの周波数の２倍のクロッ
クを生成する演算手段とを含むことを特徴とするクロッ
ク周波数逓倍回路が得られる。
【００２５】そして、前記第１のパルス発生手段は、前
記クロックの立ち上がりに同期して動作するＤタイプフ
リップフロップと、このフリップフロップの正相出力と
逆相出力とを夫々前記１／４周期遅延せしめて前記第１
及び第２のパルスとする第１及び第２の遅延手段とを有
し、前記第２の遅延出力を前記フリップフロップのデー
タ入力とすることを特徴とする。
記クロックの立ち上がりに同期して動作するＤタイプフ
リップフロップと、このフリップフロップの正相出力と
逆相出力とを夫々前記１／４周期遅延せしめて前記第１
及び第２のパルスとする第１及び第２の遅延手段とを有
し、前記第２の遅延出力を前記フリップフロップのデー
タ入力とすることを特徴とする。
【００２６】また、前記第２のパルス発生手段は、前記
クロックの立ち下がりに同期して動作するＤタイプフリ
ップフロップと、このフリップフロップの正相出力と逆
相出力とを夫々前記１／４周期遅延せしめて前記第３及
び第４のパルスとする第３及び第４の遅延手段とを有
し、前記第４の遅延出力を前記フリップフロップのデー
タ入力とすることを特徴とする。
クロックの立ち下がりに同期して動作するＤタイプフリ
ップフロップと、このフリップフロップの正相出力と逆
相出力とを夫々前記１／４周期遅延せしめて前記第３及
び第４のパルスとする第３及び第４の遅延手段とを有
し、前記第４の遅延出力を前記フリップフロップのデー
タ入力とすることを特徴とする。
【００２７】そして、前記第１及び第２の遅延手段の遅
延出力と前記クロックとの論理積演算を行う手段と、前
記第３及び第４の遅延手段の遅延出力と前記クロックの
反転信号との論理積演算を行う手段と、これ等演算出力
の論理積演算を行って回路出力とする手段とを有するこ
とを特徴とする。
延出力と前記クロックとの論理積演算を行う手段と、前
記第３及び第４の遅延手段の遅延出力と前記クロックの
反転信号との論理積演算を行う手段と、これ等演算出力
の論理積演算を行って回路出力とする手段とを有するこ
とを特徴とする。
【００２８】本発明の作用を述べると、入力クロックの
立ち上がりに対してこのクロックの１／４周期遅れたタ
イミングから、次の立ち上がりに対して当該１／４周期
遅れたタイミングまでの間互いに相補的な一対の第１及
び第２のパルスを生成し、またクロックの立ち下がりに
対して当該１／４周期遅れたタイミングから、次の立ち
下がりに対して当該１／４周期遅れたタイミングまでの
間互いに相補的な一対の第３及び第４のパルスを生成す
る。そして、これ等第１〜第４のパルスとクロックとの
論理演算処理を行いクロックの周波数の２倍のクロック
を生成するものである。
立ち上がりに対してこのクロックの１／４周期遅れたタ
イミングから、次の立ち上がりに対して当該１／４周期
遅れたタイミングまでの間互いに相補的な一対の第１及
び第２のパルスを生成し、またクロックの立ち下がりに
対して当該１／４周期遅れたタイミングから、次の立ち
下がりに対して当該１／４周期遅れたタイミングまでの
間互いに相補的な一対の第３及び第４のパルスを生成す
る。そして、これ等第１〜第４のパルスとクロックとの
論理演算処理を行いクロックの周波数の２倍のクロック
を生成するものである。
【００２９】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照しつつ説明する。
図面を参照しつつ説明する。
【００３０】図１は本発明の実施例の回路図である。図
１において、Ｄタイプフリップフロップ５は入力クロッ
クＣＬＫの立ち上がりにより、またＤタイプフリップフ
ロップ６は入力クロックＣＬＫの立ち下がりにより、各
々のデータ（Ｄ）入力に印加されている論理値を取込
む。
１において、Ｄタイプフリップフロップ５は入力クロッ
クＣＬＫの立ち上がりにより、またＤタイプフリップフ
ロップ６は入力クロックＣＬＫの立ち下がりにより、各
々のデータ（Ｄ）入力に印加されている論理値を取込
む。
【００３１】インバータゲート７は入力クロックＣＬＫ
Ｉの位相を反転させる。遅延調整回路８〜１１は、フリ
ップフロップ５，６の各出力に対して一定（例えば入力
クロックＣＬＫ周期の１／４に相当する時間）の時間的
遅延を持たせる。フリップフロップ５，６はリセット信
号ＲＳＴバーにより、Ｑ出力は論理値“０”、Ｑバー出
力は論理値“１”に初期化される。
Ｉの位相を反転させる。遅延調整回路８〜１１は、フリ
ップフロップ５，６の各出力に対して一定（例えば入力
クロックＣＬＫ周期の１／４に相当する時間）の時間的
遅延を持たせる。フリップフロップ５，６はリセット信
号ＲＳＴバーにより、Ｑ出力は論理値“０”、Ｑバー出
力は論理値“１”に初期化される。
【００３２】ＮＡＮＤゲート１２は、入力クロックＣＬ
Ｋが論理値“１”、かつ遅延調整回路９を介したフリッ
プフロップ５のＱバー出力が論理値“１”の時に、論理
値“０”を出力する。同様に、ＮＡＮＤゲート１３は、
入力クロックＣＬＫが論理値“０”、かつ遅延調整回路
１１を介したフリップフロップ６のバー出力が論理値
“１”の時に、論理値“０”を出力する。
Ｋが論理値“１”、かつ遅延調整回路９を介したフリッ
プフロップ５のＱバー出力が論理値“１”の時に、論理
値“０”を出力する。同様に、ＮＡＮＤゲート１３は、
入力クロックＣＬＫが論理値“０”、かつ遅延調整回路
１１を介したフリップフロップ６のバー出力が論理値
“１”の時に、論理値“０”を出力する。
【００３３】ＮＡＮＤゲート１４は、入力クロックＣＬ
Ｋが論理値“１”、かつ遅延調整回路８を介したフリッ
プフロップ５のＱ出力が論理値“１”の時に、論理値
“０”を出力する。同様に、ＮＡＮＤゲート１５は、入
力クロックＣＬＫが論理値“０”、かつ遅延調整回路１
０を介したフリップフロップ６のＱ出力が論理値“１”
の時に、論理値“０”を出力する。
Ｋが論理値“１”、かつ遅延調整回路８を介したフリッ
プフロップ５のＱ出力が論理値“１”の時に、論理値
“０”を出力する。同様に、ＮＡＮＤゲート１５は、入
力クロックＣＬＫが論理値“０”、かつ遅延調整回路１
０を介したフリップフロップ６のＱ出力が論理値“１”
の時に、論理値“０”を出力する。
【００３４】ＮＡＮＤゲート１６は、ＮＡＮＤゲート１
２〜１５の出力のいずれかが論理値“０”の時、出力ク
ロックＣＬＫＯＵＴとして論理値“１”を出力する。
２〜１５の出力のいずれかが論理値“０”の時、出力ク
ロックＣＬＫＯＵＴとして論理値“１”を出力する。
【００３５】遅延調整回路９，１１の各出力はフリップ
フロップ５，６の各データ入力となっている。
フロップ５，６の各データ入力となっている。
【００３６】図２の波形図において、リセット信号ＲＳ
Ｔバーにより初期化された状態で、フリップフロップ
５，６に入力クロックＣＬＫを入力する。
Ｔバーにより初期化された状態で、フリップフロップ
５，６に入力クロックＣＬＫを入力する。
【００３７】図２のＡ点において、入力クロックＣＬＫ
の論理値が“１”なので、ＮＡＮＤゲート１２の出力ｊ
の論理値は“０”となり、ＮＡＮＤゲート１６の出力Ｃ
ＬＫＯＵＴの論理値は“１”となる。
の論理値が“１”なので、ＮＡＮＤゲート１２の出力ｊ
の論理値は“０”となり、ＮＡＮＤゲート１６の出力Ｃ
ＬＫＯＵＴの論理値は“１”となる。
【００３８】この時、入力クロックＣＬＫの最初の立ち
上がりでフリップフロップ５は、初期化された自身のＱ
バー出力ｃの論理値“１”を取込む。この後、遅延調整
回路９による遅延（図２の期間Ｂ）の後（図２のＣ
点）、ＮＡＮＤゲート１２の出力ｊの論理値は“１”と
なり、ＮＡＮＤゲート１６の出力ＣＬＫＯＵＴの論理値
は“０”となる。
上がりでフリップフロップ５は、初期化された自身のＱ
バー出力ｃの論理値“１”を取込む。この後、遅延調整
回路９による遅延（図２の期間Ｂ）の後（図２のＣ
点）、ＮＡＮＤゲート１２の出力ｊの論理値は“１”と
なり、ＮＡＮＤゲート１６の出力ＣＬＫＯＵＴの論理値
は“０”となる。
【００３９】次に、図２のＤ点において、入力クロック
ＣＬＫの論理値が“０”なので、ＮＡＮＤゲート１３の
出力ｋの論理値は“０”となり、ＮＡＮＤゲート１６の
出力ＣＬＫＯＵＴの論理値は“１”となる。
ＣＬＫの論理値が“０”なので、ＮＡＮＤゲート１３の
出力ｋの論理値は“０”となり、ＮＡＮＤゲート１６の
出力ＣＬＫＯＵＴの論理値は“１”となる。
【００４０】この時、入力クロックＣＬＫの最初の立ち
下がりでフリップフロップ６は、初期化された自身のＱ
バー出力ｇの論理値“１”を取込む。この後、遅延調整
回路１１による遅延（図２の期間Ｅ）の後（図２のＦ
点）、ＮＡＮＤゲート１３の出力ｋの論理値は“１”と
なり、ＮＡＮＤゲート１６の出力ＣＬＫＯＵＴの論理値
は“１”となり、ＮＡＮＤゲート１６の出力ＣＬＫＯＵ
Ｔの論理値は“０”となる。
下がりでフリップフロップ６は、初期化された自身のＱ
バー出力ｇの論理値“１”を取込む。この後、遅延調整
回路１１による遅延（図２の期間Ｅ）の後（図２のＦ
点）、ＮＡＮＤゲート１３の出力ｋの論理値は“１”と
なり、ＮＡＮＤゲート１６の出力ＣＬＫＯＵＴの論理値
は“１”となり、ＮＡＮＤゲート１６の出力ＣＬＫＯＵ
Ｔの論理値は“０”となる。
【００４１】以下同様にして、ＮＡＮＤゲート１６の出
力ＣＬＫＯＵＴには、入力クロックＣＬＫの立ち上がり
及び立ち下がりの度に、パルスが生成され、その周波数
は入力クロックＣＬＫの２倍となる。
力ＣＬＫＯＵＴには、入力クロックＣＬＫの立ち上がり
及び立ち下がりの度に、パルスが生成され、その周波数
は入力クロックＣＬＫの２倍となる。
【００４２】但し、ａはインバータゲート７の出力、
ｂ，ｆはフリップフロップ５，６のＱ出力、ｄ，ｅ，
ｈ，ｉは遅延調整回路８，９，１０，１１の出力、ｌ，
ｍはＮＡＮＤゲート１５，１６の出力である。
ｂ，ｆはフリップフロップ５，６のＱ出力、ｄ，ｅ，
ｈ，ｉは遅延調整回路８，９，１０，１１の出力、ｌ，
ｍはＮＡＮＤゲート１５，１６の出力である。
【００４３】
【発明の効果】以上説明した様に本発明は、入力クロッ
クの立ち上がり、立ち下がりに相当する位置にパルスを
生成することにより、入力クロックに同期した２倍の周
波数を持つ高速クロックを安定に生成できる効果があ
る。
クの立ち上がり、立ち下がりに相当する位置にパルスを
生成することにより、入力クロックに同期した２倍の周
波数を持つ高速クロックを安定に生成できる効果があ
る。
【図１】本発明の実施例の回路図である。
【図２】図１に示す本発明の実施例の波形図である。
【図３】従来のクロック周波数逓倍回路の一例を示す回
路図である。
路図である。
【図４】図３に示す回路の動作波形図である。
５，６ フリップフロップ ７ インバータゲート ８〜１１ 遅延調整回路 １２〜１６ ＮＡＮＤゲート
Claims (4)
- 【請求項１】 入力クロックの立ち上がりに対して前記
クロックの１／４周期遅れたタイミングから、次の立ち
上がりに対して前記１／４周期遅れたタイミングまでの
間互いに相補的な一対の第１及び第２のパルスを生成す
る第１のパルス発生手段と、前記クロックの立ち下がり
に対して前記１／４周期遅れたタイミングから、次の立
ち下がりに対して前記１／４周期遅れたタイミングまで
の間互いに相補的な一対の第３及び第４のパルスを生成
する第２のパルス発生手段と、前記第１〜第４のパルス
と前記クロックとの論理演算処理を行い前記クロックの
周波数の２倍のクロックを生成する演算手段とを含むこ
とを特徴とするクロック周波数逓倍回路。 - 【請求項２】 前記第１のパルス発生手段は、前記クロ
ックの立ち上がりに同期して動作するＤタイプフリップ
フロップと、このフリップフロップの正相出力と逆相出
力とを夫々前記１／４周期遅延せしめて前記第１及び第
２のパルスとする第１及び第２の遅延手段とを有し、前
記第２の遅延出力を前記フリップフロップのデータ入力
とすることを特徴とする請求項１記載のクロック周波数
逓倍回路。 - 【請求項３】 前記第２のパルス発生手段は、前記クロ
ックの立ち下がりに同期して動作するＤタイプフリップ
フロップと、このフリップフロップの正相出力と逆相出
力とを夫々前記１／４周期遅延せしめて前記第３及び第
４のパルスとする第３及び第４の遅延手段とを有し、前
記第４の遅延出力を前記フリップフロップのデータ入力
とすることを特徴とする請求項２記載のクロック周波数
逓倍回路。 - 【請求項４】 前記演算手段は、前記第１及び第２の遅
延手段の遅延出力と前記クロックとの論理積演算を行う
手段と、前記第３及び第４の遅延手段の遅延出力と前記
クロックの反転信号との論理積演算を行う手段と、これ
等演算出力の論理積演算を行って回路出力とする手段と
を有することを特徴とする請求項３記載のクロック周波
数逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242872A JPH1093401A (ja) | 1996-09-13 | 1996-09-13 | クロック周波数逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242872A JPH1093401A (ja) | 1996-09-13 | 1996-09-13 | クロック周波数逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1093401A true JPH1093401A (ja) | 1998-04-10 |
Family
ID=17095502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8242872A Withdrawn JPH1093401A (ja) | 1996-09-13 | 1996-09-13 | クロック周波数逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1093401A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100405019B1 (ko) * | 2000-05-26 | 2003-11-07 | 엔이씨 일렉트로닉스 코포레이션 | 타이밍차 분할 회로와 신호 제어 방법 및 장치 |
-
1996
- 1996-09-13 JP JP8242872A patent/JPH1093401A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100405019B1 (ko) * | 2000-05-26 | 2003-11-07 | 엔이씨 일렉트로닉스 코포레이션 | 타이밍차 분할 회로와 신호 제어 방법 및 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |