JPH1093401A - クロック周波数逓倍回路 - Google Patents
クロック周波数逓倍回路Info
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- JPH1093401A JPH1093401A JP8242872A JP24287296A JPH1093401A JP H1093401 A JPH1093401 A JP H1093401A JP 8242872 A JP8242872 A JP 8242872A JP 24287296 A JP24287296 A JP 24287296A JP H1093401 A JPH1093401 A JP H1093401A
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- clock
- output
- flip
- flop
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Abstract
(57)【要約】
【課題】 固定発振器を必要としないクロック周波数逓
倍回路を得る。 【解決課題】 NANDゲート12は、入力クロックC
LKが“1”、かつ遅延調整回路9を介したフリップフ
ロップ5のQバー出力が“1”の時に“0”を出力す
る。NANDゲート13は、入力クロックCLKが
“0”、かつ遅延調整回路11を介したフリップフロッ
プ6のQバー出力が“1”の時に“0”を出力する。以
下同様にして、NANDゲート16の出力CLKOUT
には、入力クロックCLKの立ち上がり及び立ち下がり
の度に、パルスが生成され、その周波数は入力クロック
CLKの2倍となる。
倍回路を得る。 【解決課題】 NANDゲート12は、入力クロックC
LKが“1”、かつ遅延調整回路9を介したフリップフ
ロップ5のQバー出力が“1”の時に“0”を出力す
る。NANDゲート13は、入力クロックCLKが
“0”、かつ遅延調整回路11を介したフリップフロッ
プ6のQバー出力が“1”の時に“0”を出力する。以
下同様にして、NANDゲート16の出力CLKOUT
には、入力クロックCLKの立ち上がり及び立ち下がり
の度に、パルスが生成され、その周波数は入力クロック
CLKの2倍となる。
Description
【0001】
【発明の属する技術分野】本発明はクロック周波数逓倍
回路に関し、特に入力クロックの周波数を2倍した周波
数を有する出力クロックを生成するクロック周波数逓倍
回路に関するものである。
回路に関し、特に入力クロックの周波数を2倍した周波
数を有する出力クロックを生成するクロック周波数逓倍
回路に関するものである。
【0002】
【従来の技術】従来のこの種の回路をディジタル化して
構成するようにした技術が、特開昭60−142623
号公報に開示されており、図3にその回路例を、図4に
その動作タイミング波形例を夫々引用して示している。
構成するようにした技術が、特開昭60−142623
号公報に開示されており、図3にその回路例を、図4に
その動作タイミング波形例を夫々引用して示している。
【0003】図3に示される回路は、入力クロックφIN
の変化点を検出する変化点検出回路2と、上記入力クロ
ックの基本周波数の整数倍の基本クロックS1を発生す
る固定発振器1と、複数のフリップフロップF1〜F6
及び複数のゲート回路G1〜G11とからなり、上記基
本クロックに同期して特定信号ビットが循環シフトされ
る循環シフトレジスタ回路3とを含んで構成されてい
る。
の変化点を検出する変化点検出回路2と、上記入力クロ
ックの基本周波数の整数倍の基本クロックS1を発生す
る固定発振器1と、複数のフリップフロップF1〜F6
及び複数のゲート回路G1〜G11とからなり、上記基
本クロックに同期して特定信号ビットが循環シフトされ
る循環シフトレジスタ回路3とを含んで構成されてい
る。
【0004】ここで、ゲート回路は変化点検出回路2の
出力を受けて各フリップフロップ間の情報のシフト先を
制御する様に組込まれていて、循環シフトレジスタ回路
3における特定信号ビットの位置と変化点検出回路2の
出力タイミングとの関係に応じ、所定のフリップフロッ
プにて特定信号ビットのシフトを遅延させるループと、
所定のフリップフロップをバイパスさせて特定信号ビッ
トのシフトを進めるループとを形成する。
出力を受けて各フリップフロップ間の情報のシフト先を
制御する様に組込まれていて、循環シフトレジスタ回路
3における特定信号ビットの位置と変化点検出回路2の
出力タイミングとの関係に応じ、所定のフリップフロッ
プにて特定信号ビットのシフトを遅延させるループと、
所定のフリップフロップをバイパスさせて特定信号ビッ
トのシフトを進めるループとを形成する。
【0005】尚、この図3の回路では、図4の波形例に
示す如く、入力クロックφINの基本周波数の6倍の速度
で動作する構成となっている。
示す如く、入力クロックφINの基本周波数の6倍の速度
で動作する構成となっている。
【0006】図3において、固定発振器1は、データ列
などである入力クロックφINの基本周波数の6倍の周波
数の基本クロックS1を出力する。この図3に示した回
路は基本クロックS1に同期して動作する。
などである入力クロックφINの基本周波数の6倍の周波
数の基本クロックS1を出力する。この図3に示した回
路は基本クロックS1に同期して動作する。
【0007】入力クロックφINは変化点検出回路2に印
加される。図4に示す様に、入力クロックφINの立上り
及び立下りの両変化点に応答し、変化点検出回路2から
エッジ信号S2が出力される。このエッジ信号S2は、
基本クロックS1の周期と等しい幅のパルス信号であ
る。
加される。図4に示す様に、入力クロックφINの立上り
及び立下りの両変化点に応答し、変化点検出回路2から
エッジ信号S2が出力される。このエッジ信号S2は、
基本クロックS1の周期と等しい幅のパルス信号であ
る。
【0008】循環シフトレジスタ回路3は、6個のD型
フリップフロップF1〜F6と、ORゲートG1,G
4,G11と、ANDゲートG2,G5,G7,G9
と、NORゲートG3,G6,G8,G10とで構成さ
れ、基本クロックS1と変化点検出回路2の出力S2を
受けて動作し、出力クロックφOUT を作る。
フリップフロップF1〜F6と、ORゲートG1,G
4,G11と、ANDゲートG2,G5,G7,G9
と、NORゲートG3,G6,G8,G10とで構成さ
れ、基本クロックS1と変化点検出回路2の出力S2を
受けて動作し、出力クロックφOUT を作る。
【0009】6個のフリップフロップF1〜F6のうち
いずれか1つのみがセットされていて、その“1”ビッ
トが基本クロックS1に同期してループ中を循環シフト
する。但し、上記ループは一定ではなく、以下の様に変
化し、位相追従の処理がなされる。
いずれか1つのみがセットされていて、その“1”ビッ
トが基本クロックS1に同期してループ中を循環シフト
する。但し、上記ループは一定ではなく、以下の様に変
化し、位相追従の処理がなされる。
【0010】循環シフトレジスタ回路3の主ループは6
個のフリップフロップF1〜F6が全て環状接続された
状態であり、通常はその状態で動作する。その場合、基
本クロックS1がこの回路3で1/6分周され、分周さ
れた信号が4段目のフリップフロップF4から出力クロ
ックφOUT として取出される。
個のフリップフロップF1〜F6が全て環状接続された
状態であり、通常はその状態で動作する。その場合、基
本クロックS1がこの回路3で1/6分周され、分周さ
れた信号が4段目のフリップフロップF4から出力クロ
ックφOUT として取出される。
【0011】変化点検出回路2の出力S2(エッジ信号
S2)が“0”になっている期間は、循環シフトレジス
タ回路3は上記の主ループで動作し、現状の位相を保持
した状態となる。また、エッジ信号S2が“1”になっ
た時に1段目のフリップフロップF1がセットされてい
る場合(図4のA点)、循環シフトレジスタ回路3の主
ループは維持され、位相の変化はない。この状態を保っ
たまま循環シフトが行われる時、本回路3の位相が入力
クロックφINに同期していることになる。
S2)が“0”になっている期間は、循環シフトレジス
タ回路3は上記の主ループで動作し、現状の位相を保持
した状態となる。また、エッジ信号S2が“1”になっ
た時に1段目のフリップフロップF1がセットされてい
る場合(図4のA点)、循環シフトレジスタ回路3の主
ループは維持され、位相の変化はない。この状態を保っ
たまま循環シフトが行われる時、本回路3の位相が入力
クロックφINに同期していることになる。
【0012】上記の状態と異なり、エッジ信号S2が
“1”になった時に、2〜6段目のフリップフロップF
2〜F6のいずれかがセットされているのは、本回路3
の位相が入力クロックφINに同期していない状態であ
る。
“1”になった時に、2〜6段目のフリップフロップF
2〜F6のいずれかがセットされているのは、本回路3
の位相が入力クロックφINに同期していない状態であ
る。
【0013】S2=“1”の時にフリップフロップF2
がセットされているのは、入力クロックφINの位相が本
回路3の位相より1/6位相遅れている状態である(図
4のB点)。この場合、S2=“1”でゲートG3がオ
フして、フリップフロップF2のセット状態が次段のフ
リップフロップF3に伝わらなくなり、代わりにゲート
G2,G1を介してフリップフロップF2自体の入力D
に帰還される。
がセットされているのは、入力クロックφINの位相が本
回路3の位相より1/6位相遅れている状態である(図
4のB点)。この場合、S2=“1”でゲートG3がオ
フして、フリップフロップF2のセット状態が次段のフ
リップフロップF3に伝わらなくなり、代わりにゲート
G2,G1を介してフリップフロップF2自体の入力D
に帰還される。
【0014】つまり、回路3の主ループが一時切られ、
フリップフロップF2の入出力を結ぶ自己遅延ループが
形成される。その結果、回路3のシフト動作が基本クロ
ックS1の1周期分だけ遅延され、本回路3の位相(す
なわち出力クロックφOUT の位相)を入力クロックφIN
に追従させる。
フリップフロップF2の入出力を結ぶ自己遅延ループが
形成される。その結果、回路3のシフト動作が基本クロ
ックS1の1周期分だけ遅延され、本回路3の位相(す
なわち出力クロックφOUT の位相)を入力クロックφIN
に追従させる。
【0015】S2=“1”の時にフリップフロップF3
がセットされているのは、上記と同様に、入力クロック
φINの位相が本回路3の位相より遅れている状態であ
る。この場合ゲートG4,G5,G6により、フリップ
フロップF3とF4を結ぶ主ループが一時切られ、フリ
ップフロップF3自体の入出力を結ぶ自己遅延ループが
形成され、本回路3のシフト動作が遅延される。
がセットされているのは、上記と同様に、入力クロック
φINの位相が本回路3の位相より遅れている状態であ
る。この場合ゲートG4,G5,G6により、フリップ
フロップF3とF4を結ぶ主ループが一時切られ、フリ
ップフロップF3自体の入出力を結ぶ自己遅延ループが
形成され、本回路3のシフト動作が遅延される。
【0016】S2=“1”の時にフリップフロップF6
がセットされているのは、入力クロックφINの位相が本
回路3の位相より1/6位相進んでいる状態である(図
4のC点)。この場合、S2=“1”でゲートG10が
オフして、フリップフロップF6のセット状態が次段の
フリップフロップF1に伝わらなくなり、代わりにゲー
トG9がオンして、フリップフロップF6の出力Q=
“1”がゲートG9,G1を介して次々段のフリップフ
ロップF2に入力される。
がセットされているのは、入力クロックφINの位相が本
回路3の位相より1/6位相進んでいる状態である(図
4のC点)。この場合、S2=“1”でゲートG10が
オフして、フリップフロップF6のセット状態が次段の
フリップフロップF1に伝わらなくなり、代わりにゲー
トG9がオンして、フリップフロップF6の出力Q=
“1”がゲートG9,G1を介して次々段のフリップフ
ロップF2に入力される。
【0017】つまり、フリップフロップF1をバイパス
するバイパルスループが形成され、その結果、回路3の
シフト動作が基本クロックS1の1周期分だけ早められ
る。この処理で出力クロックφOUT の位相が入力クロッ
クφINに追従するようになる。
するバイパルスループが形成され、その結果、回路3の
シフト動作が基本クロックS1の1周期分だけ早められ
る。この処理で出力クロックφOUT の位相が入力クロッ
クφINに追従するようになる。
【0018】S2=“1”の時にフリップフロップF5
がセットされているのは、上記と同様に、入力クロック
φINの位相が本回路3の位相より進んでいる状態であ
る。この場合、ゲートG7,G8,G11の作用によっ
て、フリップフロップF6をバイパスし、フリップフロ
ップF5とF1を結ぶバイパスループが形成される。従
って、本回路のシフト動作が早められ、出力クロックφ
OUT の位相が入力クロックφINに追従する様になる。
がセットされているのは、上記と同様に、入力クロック
φINの位相が本回路3の位相より進んでいる状態であ
る。この場合、ゲートG7,G8,G11の作用によっ
て、フリップフロップF6をバイパスし、フリップフロ
ップF5とF1を結ぶバイパスループが形成される。従
って、本回路のシフト動作が早められ、出力クロックφ
OUT の位相が入力クロックφINに追従する様になる。
【0019】ところで、S2=“1”のときにフリップ
フロップF4がセットされているのは、入力クロックφ
INのノイズ等が生じたものと見なし、本回路3のの動作
位相の操作は行わず、現状維持とする。そのために、フ
リップフロップF4とF5は直結されている。
フロップF4がセットされているのは、入力クロックφ
INのノイズ等が生じたものと見なし、本回路3のの動作
位相の操作は行わず、現状維持とする。そのために、フ
リップフロップF4とF5は直結されている。
【0020】上記の動作によって、入力クロックφINに
位相同期した出力クロックφOUT が得られる。
位相同期した出力クロックφOUT が得られる。
【0021】
【発明が解決しようとする課題】以上の構成によって、
従来技術におけるディジタルPLL回路は、基本クロッ
クを参照して、入力クロックのN倍の周波数のクロック
信号を生成・出力している。
従来技術におけるディジタルPLL回路は、基本クロッ
クを参照して、入力クロックのN倍の周波数のクロック
信号を生成・出力している。
【0022】しかし、この従来技術では、位相比較/位
相操作等の処理を要し、また、入力クロックの他に、比
較参照用に発振器からの基本クロックを必要とするとい
う問題があった。
相操作等の処理を要し、また、入力クロックの他に、比
較参照用に発振器からの基本クロックを必要とするとい
う問題があった。
【0023】本発明の目的は、従来技術の問題点を解決
するため、回路構成が簡単で、従来技術に必要であった
位相比較/位相操作等の処理や、比較参照用の発振器か
らの基本クロックを不要とし、入力クロックの2倍の周
波数のクロック信号を、入力クロックから直接生成・出
力する回路を提供することにある。
するため、回路構成が簡単で、従来技術に必要であった
位相比較/位相操作等の処理や、比較参照用の発振器か
らの基本クロックを不要とし、入力クロックの2倍の周
波数のクロック信号を、入力クロックから直接生成・出
力する回路を提供することにある。
【0024】
【課題を解決するための手段】本発明によれば、入力ク
ロックの立ち上がりに対して前記クロックの1/4周期
遅れたタイミングから、次の立ち上がりに対して前記1
/4周期遅れたタイミングまでの間互いに相補的な一対
の第1及び第2のパルスを生成する第1のパルス発生手
段と、前記クロックの立ち下がりに対して前記1/4周
期遅れたタイミングから、次の立ち下がりに対して前記
1/4周期遅れたタイミングまでの間互いに相補的な一
対の第3及び第4のパルスを生成する第2のパルス発生
手段と、前記第1〜第4のパルスと前記クロックとの論
理演算処理を行い前記クロックの周波数の2倍のクロッ
クを生成する演算手段とを含むことを特徴とするクロッ
ク周波数逓倍回路が得られる。
ロックの立ち上がりに対して前記クロックの1/4周期
遅れたタイミングから、次の立ち上がりに対して前記1
/4周期遅れたタイミングまでの間互いに相補的な一対
の第1及び第2のパルスを生成する第1のパルス発生手
段と、前記クロックの立ち下がりに対して前記1/4周
期遅れたタイミングから、次の立ち下がりに対して前記
1/4周期遅れたタイミングまでの間互いに相補的な一
対の第3及び第4のパルスを生成する第2のパルス発生
手段と、前記第1〜第4のパルスと前記クロックとの論
理演算処理を行い前記クロックの周波数の2倍のクロッ
クを生成する演算手段とを含むことを特徴とするクロッ
ク周波数逓倍回路が得られる。
【0025】そして、前記第1のパルス発生手段は、前
記クロックの立ち上がりに同期して動作するDタイプフ
リップフロップと、このフリップフロップの正相出力と
逆相出力とを夫々前記1/4周期遅延せしめて前記第1
及び第2のパルスとする第1及び第2の遅延手段とを有
し、前記第2の遅延出力を前記フリップフロップのデー
タ入力とすることを特徴とする。
記クロックの立ち上がりに同期して動作するDタイプフ
リップフロップと、このフリップフロップの正相出力と
逆相出力とを夫々前記1/4周期遅延せしめて前記第1
及び第2のパルスとする第1及び第2の遅延手段とを有
し、前記第2の遅延出力を前記フリップフロップのデー
タ入力とすることを特徴とする。
【0026】また、前記第2のパルス発生手段は、前記
クロックの立ち下がりに同期して動作するDタイプフリ
ップフロップと、このフリップフロップの正相出力と逆
相出力とを夫々前記1/4周期遅延せしめて前記第3及
び第4のパルスとする第3及び第4の遅延手段とを有
し、前記第4の遅延出力を前記フリップフロップのデー
タ入力とすることを特徴とする。
クロックの立ち下がりに同期して動作するDタイプフリ
ップフロップと、このフリップフロップの正相出力と逆
相出力とを夫々前記1/4周期遅延せしめて前記第3及
び第4のパルスとする第3及び第4の遅延手段とを有
し、前記第4の遅延出力を前記フリップフロップのデー
タ入力とすることを特徴とする。
【0027】そして、前記第1及び第2の遅延手段の遅
延出力と前記クロックとの論理積演算を行う手段と、前
記第3及び第4の遅延手段の遅延出力と前記クロックの
反転信号との論理積演算を行う手段と、これ等演算出力
の論理積演算を行って回路出力とする手段とを有するこ
とを特徴とする。
延出力と前記クロックとの論理積演算を行う手段と、前
記第3及び第4の遅延手段の遅延出力と前記クロックの
反転信号との論理積演算を行う手段と、これ等演算出力
の論理積演算を行って回路出力とする手段とを有するこ
とを特徴とする。
【0028】本発明の作用を述べると、入力クロックの
立ち上がりに対してこのクロックの1/4周期遅れたタ
イミングから、次の立ち上がりに対して当該1/4周期
遅れたタイミングまでの間互いに相補的な一対の第1及
び第2のパルスを生成し、またクロックの立ち下がりに
対して当該1/4周期遅れたタイミングから、次の立ち
下がりに対して当該1/4周期遅れたタイミングまでの
間互いに相補的な一対の第3及び第4のパルスを生成す
る。そして、これ等第1〜第4のパルスとクロックとの
論理演算処理を行いクロックの周波数の2倍のクロック
を生成するものである。
立ち上がりに対してこのクロックの1/4周期遅れたタ
イミングから、次の立ち上がりに対して当該1/4周期
遅れたタイミングまでの間互いに相補的な一対の第1及
び第2のパルスを生成し、またクロックの立ち下がりに
対して当該1/4周期遅れたタイミングから、次の立ち
下がりに対して当該1/4周期遅れたタイミングまでの
間互いに相補的な一対の第3及び第4のパルスを生成す
る。そして、これ等第1〜第4のパルスとクロックとの
論理演算処理を行いクロックの周波数の2倍のクロック
を生成するものである。
【0029】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照しつつ説明する。
図面を参照しつつ説明する。
【0030】図1は本発明の実施例の回路図である。図
1において、Dタイプフリップフロップ5は入力クロッ
クCLKの立ち上がりにより、またDタイプフリップフ
ロップ6は入力クロックCLKの立ち下がりにより、各
々のデータ(D)入力に印加されている論理値を取込
む。
1において、Dタイプフリップフロップ5は入力クロッ
クCLKの立ち上がりにより、またDタイプフリップフ
ロップ6は入力クロックCLKの立ち下がりにより、各
々のデータ(D)入力に印加されている論理値を取込
む。
【0031】インバータゲート7は入力クロックCLK
Iの位相を反転させる。遅延調整回路8〜11は、フリ
ップフロップ5,6の各出力に対して一定(例えば入力
クロックCLK周期の1/4に相当する時間)の時間的
遅延を持たせる。フリップフロップ5,6はリセット信
号RSTバーにより、Q出力は論理値“0”、Qバー出
力は論理値“1”に初期化される。
Iの位相を反転させる。遅延調整回路8〜11は、フリ
ップフロップ5,6の各出力に対して一定(例えば入力
クロックCLK周期の1/4に相当する時間)の時間的
遅延を持たせる。フリップフロップ5,6はリセット信
号RSTバーにより、Q出力は論理値“0”、Qバー出
力は論理値“1”に初期化される。
【0032】NANDゲート12は、入力クロックCL
Kが論理値“1”、かつ遅延調整回路9を介したフリッ
プフロップ5のQバー出力が論理値“1”の時に、論理
値“0”を出力する。同様に、NANDゲート13は、
入力クロックCLKが論理値“0”、かつ遅延調整回路
11を介したフリップフロップ6のバー出力が論理値
“1”の時に、論理値“0”を出力する。
Kが論理値“1”、かつ遅延調整回路9を介したフリッ
プフロップ5のQバー出力が論理値“1”の時に、論理
値“0”を出力する。同様に、NANDゲート13は、
入力クロックCLKが論理値“0”、かつ遅延調整回路
11を介したフリップフロップ6のバー出力が論理値
“1”の時に、論理値“0”を出力する。
【0033】NANDゲート14は、入力クロックCL
Kが論理値“1”、かつ遅延調整回路8を介したフリッ
プフロップ5のQ出力が論理値“1”の時に、論理値
“0”を出力する。同様に、NANDゲート15は、入
力クロックCLKが論理値“0”、かつ遅延調整回路1
0を介したフリップフロップ6のQ出力が論理値“1”
の時に、論理値“0”を出力する。
Kが論理値“1”、かつ遅延調整回路8を介したフリッ
プフロップ5のQ出力が論理値“1”の時に、論理値
“0”を出力する。同様に、NANDゲート15は、入
力クロックCLKが論理値“0”、かつ遅延調整回路1
0を介したフリップフロップ6のQ出力が論理値“1”
の時に、論理値“0”を出力する。
【0034】NANDゲート16は、NANDゲート1
2〜15の出力のいずれかが論理値“0”の時、出力ク
ロックCLKOUTとして論理値“1”を出力する。
2〜15の出力のいずれかが論理値“0”の時、出力ク
ロックCLKOUTとして論理値“1”を出力する。
【0035】遅延調整回路9,11の各出力はフリップ
フロップ5,6の各データ入力となっている。
フロップ5,6の各データ入力となっている。
【0036】図2の波形図において、リセット信号RS
Tバーにより初期化された状態で、フリップフロップ
5,6に入力クロックCLKを入力する。
Tバーにより初期化された状態で、フリップフロップ
5,6に入力クロックCLKを入力する。
【0037】図2のA点において、入力クロックCLK
の論理値が“1”なので、NANDゲート12の出力j
の論理値は“0”となり、NANDゲート16の出力C
LKOUTの論理値は“1”となる。
の論理値が“1”なので、NANDゲート12の出力j
の論理値は“0”となり、NANDゲート16の出力C
LKOUTの論理値は“1”となる。
【0038】この時、入力クロックCLKの最初の立ち
上がりでフリップフロップ5は、初期化された自身のQ
バー出力cの論理値“1”を取込む。この後、遅延調整
回路9による遅延(図2の期間B)の後(図2のC
点)、NANDゲート12の出力jの論理値は“1”と
なり、NANDゲート16の出力CLKOUTの論理値
は“0”となる。
上がりでフリップフロップ5は、初期化された自身のQ
バー出力cの論理値“1”を取込む。この後、遅延調整
回路9による遅延(図2の期間B)の後(図2のC
点)、NANDゲート12の出力jの論理値は“1”と
なり、NANDゲート16の出力CLKOUTの論理値
は“0”となる。
【0039】次に、図2のD点において、入力クロック
CLKの論理値が“0”なので、NANDゲート13の
出力kの論理値は“0”となり、NANDゲート16の
出力CLKOUTの論理値は“1”となる。
CLKの論理値が“0”なので、NANDゲート13の
出力kの論理値は“0”となり、NANDゲート16の
出力CLKOUTの論理値は“1”となる。
【0040】この時、入力クロックCLKの最初の立ち
下がりでフリップフロップ6は、初期化された自身のQ
バー出力gの論理値“1”を取込む。この後、遅延調整
回路11による遅延(図2の期間E)の後(図2のF
点)、NANDゲート13の出力kの論理値は“1”と
なり、NANDゲート16の出力CLKOUTの論理値
は“1”となり、NANDゲート16の出力CLKOU
Tの論理値は“0”となる。
下がりでフリップフロップ6は、初期化された自身のQ
バー出力gの論理値“1”を取込む。この後、遅延調整
回路11による遅延(図2の期間E)の後(図2のF
点)、NANDゲート13の出力kの論理値は“1”と
なり、NANDゲート16の出力CLKOUTの論理値
は“1”となり、NANDゲート16の出力CLKOU
Tの論理値は“0”となる。
【0041】以下同様にして、NANDゲート16の出
力CLKOUTには、入力クロックCLKの立ち上がり
及び立ち下がりの度に、パルスが生成され、その周波数
は入力クロックCLKの2倍となる。
力CLKOUTには、入力クロックCLKの立ち上がり
及び立ち下がりの度に、パルスが生成され、その周波数
は入力クロックCLKの2倍となる。
【0042】但し、aはインバータゲート7の出力、
b,fはフリップフロップ5,6のQ出力、d,e,
h,iは遅延調整回路8,9,10,11の出力、l,
mはNANDゲート15,16の出力である。
b,fはフリップフロップ5,6のQ出力、d,e,
h,iは遅延調整回路8,9,10,11の出力、l,
mはNANDゲート15,16の出力である。
【0043】
【発明の効果】以上説明した様に本発明は、入力クロッ
クの立ち上がり、立ち下がりに相当する位置にパルスを
生成することにより、入力クロックに同期した2倍の周
波数を持つ高速クロックを安定に生成できる効果があ
る。
クの立ち上がり、立ち下がりに相当する位置にパルスを
生成することにより、入力クロックに同期した2倍の周
波数を持つ高速クロックを安定に生成できる効果があ
る。
【図1】本発明の実施例の回路図である。
【図2】図1に示す本発明の実施例の波形図である。
【図3】従来のクロック周波数逓倍回路の一例を示す回
路図である。
路図である。
【図4】図3に示す回路の動作波形図である。
5,6 フリップフロップ 7 インバータゲート 8〜11 遅延調整回路 12〜16 NANDゲート
Claims (4)
- 【請求項1】 入力クロックの立ち上がりに対して前記
クロックの1/4周期遅れたタイミングから、次の立ち
上がりに対して前記1/4周期遅れたタイミングまでの
間互いに相補的な一対の第1及び第2のパルスを生成す
る第1のパルス発生手段と、前記クロックの立ち下がり
に対して前記1/4周期遅れたタイミングから、次の立
ち下がりに対して前記1/4周期遅れたタイミングまで
の間互いに相補的な一対の第3及び第4のパルスを生成
する第2のパルス発生手段と、前記第1〜第4のパルス
と前記クロックとの論理演算処理を行い前記クロックの
周波数の2倍のクロックを生成する演算手段とを含むこ
とを特徴とするクロック周波数逓倍回路。 - 【請求項2】 前記第1のパルス発生手段は、前記クロ
ックの立ち上がりに同期して動作するDタイプフリップ
フロップと、このフリップフロップの正相出力と逆相出
力とを夫々前記1/4周期遅延せしめて前記第1及び第
2のパルスとする第1及び第2の遅延手段とを有し、前
記第2の遅延出力を前記フリップフロップのデータ入力
とすることを特徴とする請求項1記載のクロック周波数
逓倍回路。 - 【請求項3】 前記第2のパルス発生手段は、前記クロ
ックの立ち下がりに同期して動作するDタイプフリップ
フロップと、このフリップフロップの正相出力と逆相出
力とを夫々前記1/4周期遅延せしめて前記第3及び第
4のパルスとする第3及び第4の遅延手段とを有し、前
記第4の遅延出力を前記フリップフロップのデータ入力
とすることを特徴とする請求項2記載のクロック周波数
逓倍回路。 - 【請求項4】 前記演算手段は、前記第1及び第2の遅
延手段の遅延出力と前記クロックとの論理積演算を行う
手段と、前記第3及び第4の遅延手段の遅延出力と前記
クロックの反転信号との論理積演算を行う手段と、これ
等演算出力の論理積演算を行って回路出力とする手段と
を有することを特徴とする請求項3記載のクロック周波
数逓倍回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8242872A JPH1093401A (ja) | 1996-09-13 | 1996-09-13 | クロック周波数逓倍回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8242872A JPH1093401A (ja) | 1996-09-13 | 1996-09-13 | クロック周波数逓倍回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1093401A true JPH1093401A (ja) | 1998-04-10 |
Family
ID=17095502
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8242872A Withdrawn JPH1093401A (ja) | 1996-09-13 | 1996-09-13 | クロック周波数逓倍回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1093401A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100405019B1 (ko) * | 2000-05-26 | 2003-11-07 | 엔이씨 일렉트로닉스 코포레이션 | 타이밍차 분할 회로와 신호 제어 방법 및 장치 |
-
1996
- 1996-09-13 JP JP8242872A patent/JPH1093401A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100405019B1 (ko) * | 2000-05-26 | 2003-11-07 | 엔이씨 일렉트로닉스 코포레이션 | 타이밍차 분할 회로와 신호 제어 방법 및 장치 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |