JPH04239819A - 同期式カウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル回路におけ
る同期式カウンタ、特に複数ビットのカウントを簡単な
回路構成で高速に行う同期式カウンタに関するものであ
る。

【０００２】

【従来の技術】従来、この種の同期式カウンタとしては
、斉藤忠夫著「ディジタル回路」６版（昭６２−１０−
３０）コロナ社、ｐ．１０２−１０３に記載されるよう
なものがあった。以下、その構成を図２を用いて説明す
る。

【０００３】図２は、従来の同期式カウンタの一構成例
を示す回路図である。

【０００４】この同期式カウンタは、４個のＪＫ型フリ
ップフロップ（以下、ＪＫ−ＦＦという）１−１〜１−
４を有し、４ビット１６進カウンタ回路を構成している
。最下位ビット（以下、ＬＳＢという）のＪＫ−ＦＦ１
−１の入力側Ｊ，ｋ　には、論理“１”が接続されてい
る。ＪＫ−ＦＦ１−１の出力側Ｑ　は、ＬＳＢの出力端
子Ｑ１、ＪＫ−ＦＦ１−２の入力側Ｊ　，ｋ　、及びキ
ャリー（桁上げ）用のアンドゲート（以下、ＡＮＤゲー
トという）２−１，２−２にそれぞれ接続されている。 ＪＫ−ＦＦ１−２の出力側Ｑ　は、出力端子Ｑ２、及び
ＡＮＤゲート２−１，２−２に接続され、そのＡＮＤゲ
ート２−１がＪＫ−ＦＦ１−３の入力側Ｊ　，Ｋ　に接
続されている。ＪＫ−ＦＦ１−３の出力側Ｑ　は、出力
端子Ｑ３及びＡＮＤゲート２−２に接続され、そのＡＮ
Ｄゲート２−２がＪＫ−ＦＦ１−４の入力側Ｊ　，Ｋ　
に接続され、さらにＪＫ−ＦＦ１−４の出力側Ｑ　が最
上位ビット（以下、ＭＢＳという）の出力端子Ｑ４に接
続されている。各ＪＫ−ＦＦ１−１〜１−４のクロック
入力端子には、反転クロックパルスＣＬＫａが共通接続
されている。

【０００５】各ＪＫ−ＦＦ１−１〜１−４は、２つの入
力側Ｊ　，Ｋ　を共に“０”とすれば、現在の状態が保
持され、共に“１”にすると、出力が反転する。

【０００６】ＪＫ−ＦＦ１−１は、反転クロックパルス
ＣＬＫａの負のエッジトリガ（立上がり）により、該反
転クロックパルスＣＬＫａを１／２分周し、出力端子Ｑ
１、ＪＫ−ＦＦ１−２の入力側Ｊ　，Ｋ　、及びＡＮＤ
ゲート２−１，２−２へ出力する。ＪＫ−ＦＦ１−２は
、出力端子Ｑ１が“１”のとき、反転クロックパルスＣ
ＬＫａの負のエッジトリガに同期して出力状態が反転し
、該出力を出力端子Ｑ２及びＡＮＤゲート２−１，２−
２へ出力する。ＪＫ−ＦＦ１−３，１−４は、出力端子
Ｑ２，Ｑ３が“１”のとき、反転クロックパルスＣＬＫ
ａの負のエッジトリガに同期して出力状態が反転し、該
出力をそれぞれ出力端子Ｑ３，Ｑ４へ出力する。このよ
うにして、４ビットバイナリ・カウンタ動作が実行され
る。

【０００７】

【発明が解決しようとする課題】しかしながら、上記構
成の同期式カウンタでは、次のような課題があった。

【０００８】（ａ）　　上位側のビットに対応するＪＫ
−ＦＦ１−４は、下位側のＪＫ−ＦＦ１−１〜１−３の
出力によってカウント値を出力するようになっている。 従って、図２と同様の接続法によってｍ＋ｎ個のＪＫ−
ＦＦを用いてｍ＋ｎビットの同期式カウンタを構成でき
る。ところが、ＪＫ−ＦＦの数を増してビット数を大き
くすると、該ビット数に応じてＡＮＤゲート２−１，２
−２のファンイン数（論理ゲートにおいて１つのゲート
に接続しうる最大の入力の数）が増大し、回路が複雑化
する。

【０００９】（ｂ）　　ＪＫ−ＦＦの数を増してビット
数を大きくすると、ＬＳＢのＪＫ−ＦＦ１−１の出力側
Ｑ　に接続されるＪＫ−ＦＦの数が多くなり、ＪＫ−Ｆ
Ｆ１−１のファンアウト数（１つのゲートの出力端子に
接続しうる最大の並列負荷の数）が増大する。このため
、同期式カウンタの動作速度が遅くなる。また、ビット
数が大きくなることによってＭＳＢのＪＫ−ＦＦの入力
側Ｊ　，ｋ　に接続されるＡＮＤゲート２−１，２−２
のファンイン数も増加し、同期式カウンタの動作速度を
遅くするという問題もあった。

【００１０】本発明は前記従来技術が持っていた課題と
して、ビット数の増大によって回路が複雑化する点、及
び動作速度が低下するという点について解決した同期式
カウンタを提供するものである。

【００１１】

【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、入力パルスに同期して動作する複数
ビットの第１の同期式カウンタ回路と、前記第１の同期
式カウンタ回路が最上位ビットへ桁上げを行う１パルス
前にキャリー信号を生成するゲート回路と、前記入力パ
ルスに同期して前記キャリー信号を１パルス分、遅延す
る第１のフリップフロップと、前記第１のフリップフロ
ップの出力に同期して動作する複数ビットの第２の同期
式カウンタ回路と、前記入力パルスに同期して前記第１
及び第２の同期式カウンタ回路の各出力をそれぞれ入力
して所定のタイミングでカウンタ出力信号を出力する複
数の第２のフリップフロップとを、備えている。

【００１２】第２の発明では、前記第１の発明のゲート
回路をアンドゲートまたはノアゲートで構成すると共に
、第１及び第２のフリップフロップを遅延型フリップフ
ロップで構成している。

【００１３】

【作用】第１の発明によれば、以上のように同期式カウ
ンタを構成したので、第１の同期式カウンタ回路は、入
力パルスの入力によって下位側のビットのカウンタ動作
を行う。第２の同期式カウンタ回路は、ゲート回路及び
第１のフリップフロップを介し、第１の同期式カウンタ
回路の出力から得られるキャリー信号を入力して上位側
のビットのカウンタ動作を行う。第１及び第２の同期式
カウンタ回路によってビット数が二分される。これによ
り、ＬＳＢのファンアウト数及びＭＳＢのファンイン数
の増加を防ぐことができ、第１及び第２の同期式カウン
タ回路の動作が的確に行える。

【００１４】ゲート回路では、第１の同期式カウンタ回
路の最上位ビットへの桁上り時の１パルス前にキャリー
信号を生成する。即ち、ゲート回路は、第１の同期式カ
ウンタ回路のＬＳＢを構成するフリップフロップの反転
出力と他のビットを構成するフリップフロップの出力と
の論理をとり、その開閉動作によってキャリー信号を生
成する。このキャリー信号を第１のフリップフロップで
１パルス分、遅延させて第２の同期式カウンタ回路へ出
力するようにしている。さらに、第１及び第２の同期式
カウンタ回路の出力は、第２のフリップフロップによっ
てタイミング調整されるので、入力パルスに同期したカ
ウンタ出力信号が得られる。

【００１５】第２の発明では、ゲート回路をアンドゲー
トまたはノアゲートで構成すると共に、第１及び第２の
フリップフロップを遅延型フリップフロップで構成する
ことにより、さらに的確なタイミング動作が可能となる
。従って、前記課題を解決できるのである。

【００１６】

【実施例】図１は、本発明の実施例を示す同期式カウン
タの構成図である。

【００１７】この同期式カウンタは、ｍ＋ｎビットのカ
ウンタ動作を行い、ｍビットのカウンタ動作を行う第１
の同期式カウンタ回路１０ａ、及びｎビットのカウンタ
動作を行う第２の同期式カウンタ回路１０ｂを有してい
る。

【００１８】同期式カウンタ回路１０ａ，１０ｂを、例
えば図２に示す従来の同期式カウンタと同一の回路構成
としてｍ、ｎをそれぞれ４とすれば、同期式カウンタ回
路１０ａは、クロックパルスＣＬＫに同期して動作する
４個のＪＫ−ＦＦ１−１〜１−４及びＡＮＤゲート２−
１〜２−２で構成され、一方同期式カウンタ回路１０ｂ
は、クロックパルスＣＬＫに同期して動作する４個のＪ
Ｋ−ＦＦ１−５〜１−８及びＡＮＤゲート２−３〜２−
４で構成される。以下、図１中の同期式カウンタ回路１
０ａ，１０ｂについては図２を援用して説明する。

【００１９】同期式カウンタ回路１０ａは、クロックパ
ルスＣＬＫに接続するクロック入力用の入力端子１１ａ
を有し、該クロック入力端子１１ａが、ＪＫ−ＦＦ１−
１〜１−４のクロック入力側にそれぞれ接続されている
。ＬＳＢのＪＫ−ＦＦ１−１は、入力側ｊ　，Ｋ　に論
理“１”が接続され、出力側Ｑに次段のＪＫ−ＦＦ１−
２の入力側ｊ　，Ｋ　、ＡＮＤゲート２−１，２−２の
入力側及び出力端子Ｑｍ１が接続されている。また、Ｊ
Ｋ−ＦＦ１−１の反転出力側ＱＱに出力端子ＱｍＯＮが
接続されている。ＪＫ−ＦＦ１−２の出力側Ｑ　にＡＮ
Ｄゲート２−１，２−２の入力側及び出力端子Ｑｍ２が
接続されている。同様に、ＪＫ−ＦＦ１−３の出力側Ｑ
　にＡＮＤゲート２−２の入力側及び出力端子Ｑｍ３が
接続され、ＪＫ−ＦＦ１−４の出力側Ｑに出力端子Ｑｍ
４が接続されている。

【００２０】同期式カウンタ回路１０ａの出力端子Ｑｍ
ＯＮは、ゲート回路であるＡＮＤゲート２０の第１の入
力側に接続されている。また、同期式カウンタ回路１０
ａの出力端子Ｑｍ１は、第２のフリップフロップ（以下
、ＦＦという）である遅延型ＦＦ（以下、Ｄ−ＦＦとい
う）３０−１の入力側Ｄ　に接続されている。出力端子
Ｑｍ２は、ＡＮＤゲート２０の第２の入力側及び第２の
ＦＦであるＤ−ＦＦ３０−２の入力側Ｄ　に接続されて
いる。同様に、出力端子Ｑｍ３，Ｑｍ４は、ＡＮＤゲー
ト２０の第３，第４の入力側及び第２のＦＦであるＤ−
ＦＦ３０−３，３０−４の入力側Ｄ　にそれぞれ接続さ
れている。

【００２１】ＡＮＤゲート２０は、その出力側に第１の
ＦＦであるＤ−ＦＦ４０の入力側が接続され、同期式カ
ウンタ回路１０ａの各出力端子ＱｍＯＮ，Ｑｍ２〜Ｑｍ
４の論理をとってその論理が“１”となる時、キャリー
信号ＣをＤ−ＦＦ４０へ出力する機能を有している。

【００２２】ここで、出力端子ＱｍＯＮに現れる信号は
、他の出力端子Ｑｍ２〜Ｑｍ４に対して反転した状態で
現れる。このため、同期式カウンタ回路１０ａの出力端
子Ｑｍ１〜Ｑｍ４がすべて“１”の状態になる以前、つ
まり１クロックだけ早いタイミングでＡＮＤゲート２０
の入力側が全て“１”となり、ＡＮＤゲート２０の出力
側でキャリー信号Ｃが出力される。

【００２３】一方、同期式カウンタ回路１０ｂは、クロ
ック入力用の入力端子１１ｂを有し、該クロック入力端
子１１ｂが、ＪＫ−ＦＦ１−５〜１−８のクロック入力
側にそれぞれ接続されている。このクロック入力端子１
１ｂは、ＡＮＤゲート２０の出力側に接続されている。 このように同期式カウンタ回路１０ｂは、キャリー信号
Ｃに同期して動作する。

【００２４】ＪＫ−ＦＦ１−５の出力側Ｑ　にＪＫ−Ｆ
Ｆ１−６の入力側ｊ　，Ｋ　、ＡＮＤゲート２−３、２
−４の入力側及び出力端子Ｑｎ５が接続されている。Ｊ
Ｋ−ＦＦ１−６の出力側Ｑ　にＡＮＤゲート２−３，２
−４の入力側及び出力端子Ｑｎ６が接続されている。同
様に、ＪＫ−ＦＦ１−７の出力側Ｑ　にＡＮＤゲート２
−４の入力側及び出力端子Ｑｎ７が接続され、ＪＫ−Ｆ
Ｆ１−８の出力側Ｑ　に出力端子Ｑｎ８が接続されてい
る。

【００２５】同期式カウンタ回路１０ｂの各出力端子Ｑ
ｎ５〜Ｑｎ８は、第２のＦＦであるＤ−ＦＦ３０−５〜
Ｄ−ＦＦ３０−８のそれぞれの入力側Ｄ　に接続されて
いる。Ｄ−ＦＦ４０、及びＤ−ＦＦ３０−１〜３０−４
，３０−５〜３０−８のクロック入力側には、クロック
パルスＣＬＫが共通接続されている。

【００２６】Ｄ−ＦＦ３０−１〜３０−４の各出力側Ｑ
　、及びＤ−ＦＦ３０−５〜３０−８の各出力側Ｑ　は
、カウント出力信号出力用の出力端子５０−１〜５０−
４及びカウント出力信号出力用の出力端子５０−５〜５
０−８にそれぞれ接続されている。

【００２７】次に、同期式カウンタの動作を説明する。

【００２８】クロックパルスＣＬＫの負のエッジトリガ
（立上がり）により、同期式カウンタ回路１０ａがカウ
ントアップしてゆく。出力端子Ｑｍ１〜Ｑｍ４には、ク
ロックパルスＣＬＫに従って変化するカウント値が出力
され、それぞれビット毎の出力がＤ−ＦＦ３０−１〜Ｄ
−ＦＦ３０−４へ与えられる。これと同時に、出力端子
ＱｍＯＮ，Ｑｍ２〜ｍ４上の出力信号は、ＡＮＤゲート
２０の第１〜第４の入力側へ与えられる。

【００２９】さらに、Ｄ−ＦＦ３０−１〜Ｄ−ＦＦ３０
−４は、クロックパルスＣＬＫの負のエッジトリガによ
って動作し、それぞれ入力側Ｄ　上の信号を取込み、次
のクロックパルスＣＬＫの負のエッジトリガによって１
クロック分、遅延した信号をそれぞれの出力側Ｑ　へ出
力する。このように、同期式カウンタ回路１０ａの出力
端子Ｑｍ１〜Ｑｍ４で出力される信号は、Ｄ−ＦＦ３０
−１〜３０−４によってリクロックをかけられて１クロ
ック分、遅れてカウンタ出力端子５０−１〜５０−４へ
出力される。

【００３０】さらにカウントが進み、同期式カウンタ回
路１０ａの出力端子ＱｍＯＮ，Ｑｍ２〜Ｑｍ４上の信号
がすべて“１”になれば、４ビット目への桁上げが実際
に生じる１クロック前にＡＮＤゲート２０の出力が“１
”になる。すると、次のクロックパルスＣＬＫの立上が
りエッジ前にＤ−ＦＦ４０の入力側Ｄ　に“１”が取り
込まれる。このＤ−ＦＦ４０にクロックパルスＣＬＫが
入力されると、Ｄ−ＦＦ４０の出力側Ｑ　に“１”のキ
ャリー信号Ｃが出力され、該キャリー信号Ｃが第２の同
期式カウンタ回路１０ｂのクロック入力端子１１ｂに入
力される。

【００３１】同期式カウンタ回路１０ｂは、キャリー信
号Ｃの負のエッジトリガにより、４ビット目への桁上げ
の回数をカウントしてゆき、そのカウント値を出力端子
Ｑｎ５〜Ｑｎ８へ出力する。各Ｄ−ＦＦ３０−５〜３０
−８の入力側Ｄには、同期式カウンタ回路１０ｂの出力
端子Ｑｎ５〜Ｑｎ８の信号がそれぞれ与えられる。

【００３２】この同期式カウンタ回路１０ｂの動作は、
クロックパルスＣＬＫには同期していない。そこで、Ｄ
−ＦＦ３０−５〜３０−８は、クロックパルスＣＬＫの
負のエッジトリガにより動作し、出力端子Ｑｎ５〜Ｑｎ
８の信号に対してリクロックをかけ、クロックパルスＣ
ＬＫに同期させてカウンタ出力端子５０−５〜５０−８
へ出力する。

【００３３】Ｄ−ＦＦ３０−５〜３０−８によって出力
される信号は、同期式カウンタ回路１０ａの出力信号よ
りも、１クロック分遅れるが、Ｄ−ＦＦ３０−１〜３０
−４がリクロックをかけて同期式カウンタ回路１０ａの
出力信号を１クロック分遅らせている。このようにして
、同期式カウンタ回路１０ａ、及び同期式カウンタ回路
１０ｂのタイミングを一致させている。

【００３４】本実施例では、次のような利点を有してい
る。

【００３５】（Ａ）　　第１の同期式カウンタ回路１０
ａ及び第２の同期式カウンタ回路１０ｂを従来同様の回
路構成として同期式カウンタで扱うビット数を二分して
いる。また、第１の同期式カウンタ回路１０ａの桁上り
では、ＡＮＤゲート２０によって生成されるキャリー信
号Ｃを第２の同期式カウンタ回路１０ｂに入力するよう
にしている。さらに、第１の同期式カウンタ回路１０ａ
及び第２の同期式カウンタ回路１０ｂのそれぞれの出力
端子Ｑｍ１〜Ｑｍ４，Ｑｎ５〜Ｑｎ８にクロックパルス
ＣＬＫに同期して動作するＤ−ＦＦ３０−１〜３０−４
，３０−５〜３０−８が接続されている。このため、同
期式カウンタ回路１０ａ及び同期式カウンタ回路１０ｂ
の出力が同期したものとなり、的確なカウント値が得ら
れる。

【００３６】（Ｂ）　　同期式カウンタ回路内１０ａに
おいてＬＳＢの信号を出力するＪＫ−ＦＦ１−１のファ
ンアウト数は、ｍ−１である。また、同期式カウンタ回
路１０ｂ内においてＭＳＢを出力するＪＫ−ＦＦ１−８
の入力側Ｊ　，Ｋ　に接続されるＡＮＤゲート２０のフ
ァンイン数は、ｎ−１である。従って、従来の同期式カ
ウンタと比較してファンアウト数及びファンイン数が少
なく、それだけビット数を複数にした場合の動作速度を
高めることができる。

【００３７】なお、本発明は、図示の実施例に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。

【００３８】（１）　　図１では、同期式カウンタ回路
１０ａ，１０ｂをＪＫ−ＦＦ１−１〜１−８で構成した
が、Ｄ−ＦＦやＴ−ＦＦ（トリガ型ＦＦ）等の他のＦＦ
で構成してもよい。

【００３９】（２）　　上記実施例では、ゲート回路と
してＡＮＤゲートを用いたが、ＡＮＤゲートに変えてＮ
ＯＲゲートを用いることも可能である。この場合、同期
式カウンタ回路１０ａ，１０ｂを、逆相の信号を出力す
る回路構成にすれば、上記実施例と同様の動作が行える
。

【００４０】（３）　　図１では、第２のＦＦとしてＤ
−ＦＦ３０−１〜３０−８を用いたが、他のＦＦによっ
てタイミング調整するようにしてもよい。

【００４１】（４）　　上記実施例では、ｍ，ｎをそれ
ぞれ４として８ビットのカウンタ動作を行うようにした
が、さらに複数ビットのカウンタ動作が可能である。こ
の場合、同期式カウンタ回路１０ａ，１０ｂは、その動
作速度が低下しないビット数に設定すればよい。

【００４２】（５）　　入力パルスは、クロックパルス
のような周期的な波形に限らない。他のパルスに対して
もカウントが的確に行える。

【００４３】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、同期式カウンタのビット数を第１及び第２の
同期式カウンタ回路で二分し、それぞれの同期式カウン
タ回路のビット毎の出力を複数の第２のＦＦで入力パル
スに同期したタイミングで出力するようにしている。こ
のため、ビット数の増加にあっても動作が的確となり、
従来の同期式カウンタの回路構成で入力パルスに同期し
たカウンタ出力信号を得ることができる。また、下位側
の第１の同期式カウンタ回路はＬＳＢの出力のファンア
ウト数が少なく、上位側の第２の同期式カウンタはＭＳ
Ｂの入力のファンイン数が少ないので、ビット数を多く
した場合に生じるこれら負荷が抑制されて動作速度の向
上が期待できる。

【００４４】第２の発明によれば、ゲート回路としてＡ
ＮＤゲートまたはＮＯＲゲートを用い、第１及び第２の
ＦＦとしてＤ−ＦＦを用いることにより、高速動作が期
待できる。

【図面の簡単な説明】

【図１】本発明の実施例を示す同期式カウンタの構成図
である。

【図２】従来の同期式カウンタの構成図である。

【符号の説明】

１０ａ　　　　　　　　　　　　　　第１の同期式カウ
ンタ回路２０　　　　　　　　　　　　　　　　ゲート
回路４０　　　　　　　　　　　　　　　　第１のＦＦ
１０ｂ　　　　　　　　　　　　　　第２の同期式カウ
ンタ回路３０−１〜３０−８　　第２のＦＦ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　入力パルスに同期して動作する複数ビ
   ットの第１の同期式カウンタ回路と、前記第１の同期式
   カウンタ回路が最上位ビットへ桁上げを行う１パルス前
   にキャリー信号を生成するゲート回路と、前記入力パル
   スに同期して前記キャリー信号を１パルス分、遅延する
   第１のフリップフロップと、前記第１のフリップフロッ
   プの出力に同期して動作する複数ビットの第２の同期式
   カウンタ回路と、前記入力パルスに同期して前記第１及
   び第２の同期式カウンタ回路の各出力をそれぞれ入力し
   て所定のタイミングでカウンタ出力信号を出力する複数
   の第２のフリップフロップとを、備えたことを特徴とす
   る同期式カウンタ。
2. 【請求項２】　　請求項１記載の同期式カウンタにおい
   て、前記ゲート回路をアンドゲートまたはノアゲートで
   構成すると共に、前記第１及び第２のフリップフロップ
   を遅延型フリップフロップで構成した同期式カウンタ。