JPH1091433A - レジスタ選択制御装置 - Google Patents
レジスタ選択制御装置Info
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- JPH1091433A JPH1091433A JP8240595A JP24059596A JPH1091433A JP H1091433 A JPH1091433 A JP H1091433A JP 8240595 A JP8240595 A JP 8240595A JP 24059596 A JP24059596 A JP 24059596A JP H1091433 A JPH1091433 A JP H1091433A
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Abstract
(57)【要約】
【課題】 汎用レジスタのデータ退避／復帰の処理を減
少，回避させ、さらに汎用レジスタの共用化を行い、プ
ログラムの処理速度低下を回避する。 【解決手段】 フラグレジスタ30の選択された汎用レジ
スタ１，３，15，17の選択ビット31，33，35，37の各ビ
ットに“１”を設定する。レジスタ選択制御部20はアク
セス信号線21，23，25，27のみを有効とし、フラグレジ
スタ30の各ビットに対応する汎用レジスタ１，３，15，
17を選択する。レジスタ選択制御部20はプログラム指定
の汎用レジスタと対応するように、フラグレジスタ30は
アドレスデコード部７への入力に基づき汎用レジスタを
選択する。プログラム上での変数の数が汎用レジスタの
個数を超えても、未使用の汎用レジスタを使用するよう
にフラグレジスタ30の値を変更し、汎用レジスタのデー
タを一旦退避する必要がなく、処理を連続して実施でき
る。
少，回避させ、さらに汎用レジスタの共用化を行い、プ
ログラムの処理速度低下を回避する。 【解決手段】 フラグレジスタ30の選択された汎用レジ
スタ１，３，15，17の選択ビット31，33，35，37の各ビ
ットに“１”を設定する。レジスタ選択制御部20はアク
セス信号線21，23，25，27のみを有効とし、フラグレジ
スタ30の各ビットに対応する汎用レジスタ１，３，15，
17を選択する。レジスタ選択制御部20はプログラム指定
の汎用レジスタと対応するように、フラグレジスタ30は
アドレスデコード部７への入力に基づき汎用レジスタを
選択する。プログラム上での変数の数が汎用レジスタの
個数を超えても、未使用の汎用レジスタを使用するよう
にフラグレジスタ30の値を変更し、汎用レジスタのデー
タを一旦退避する必要がなく、処理を連続して実施でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータの演算時に使用される汎用レジスタを制御するため
のレジスタ選択制御装置に関するものである。
ータの演算時に使用される汎用レジスタを制御するため
のレジスタ選択制御装置に関するものである。
【０００２】
【従来の技術】従来のこの種のレジスタ選択制御装置
は、図２に示したように構成されている。図２におい
て、１〜４は汎用レジスタ、５はデータバス、６は演算
部、７は汎用レジスタ１〜４を選択するためのアドレス
デコード部、８はメモリ、11〜14は汎用レジスタ１〜４
のアクセス許可信号線である。
は、図２に示したように構成されている。図２におい
て、１〜４は汎用レジスタ、５はデータバス、６は演算
部、７は汎用レジスタ１〜４を選択するためのアドレス
デコード部、８はメモリ、11〜14は汎用レジスタ１〜４
のアクセス許可信号線である。
【０００３】前記従来例は、汎用レジスタ１〜４はデー
タバス５を介して演算部６と接続されており、汎用レジ
スタ１〜４を選択するためにアドレスデコード部７から
アクセス許可信号線11〜14が接続されている。このアク
セス許可信号線11，12，13，14はそれぞれの汎用レジス
タ１，２，３，４に対応している。また、メモリ８はデ
ータバス５を介して演算部６に接続されている。
タバス５を介して演算部６と接続されており、汎用レジ
スタ１〜４を選択するためにアドレスデコード部７から
アクセス許可信号線11〜14が接続されている。このアク
セス許可信号線11，12，13，14はそれぞれの汎用レジス
タ１，２，３，４に対応している。また、メモリ８はデ
ータバス５を介して演算部６に接続されている。
【０００４】以上のように構成された従来のレジスタ選
択制御装置について、以下にその動作を説明する。ま
ず、プログラムによる演算を行う際に、扱う変数の数が
汎用レジスタの個数を超えた場合、汎用レジスタ１〜４
をアドレスデコード部７からのアクセス許可信号線11〜
14のアクセス許可信号により選択し、汎用レジスタ１〜
４のデータをデータバス５を介し、メモリ８に一旦退避
させる。次の演算に必要な汎用レジスタ１〜４をアドレ
スデコード部７のアクセス許可信号により選択し、次の
演算に必要な新たなデータをデータバス５を介して汎用
レジスタ１〜４に格納する。その後、演算が終了して、
一旦メモリ８に退避したデータを使用する場合は、メモ
リ８からデータバス５を介して汎用レジスタ１〜４にデ
ータを復帰させる必要があった。
択制御装置について、以下にその動作を説明する。ま
ず、プログラムによる演算を行う際に、扱う変数の数が
汎用レジスタの個数を超えた場合、汎用レジスタ１〜４
をアドレスデコード部７からのアクセス許可信号線11〜
14のアクセス許可信号により選択し、汎用レジスタ１〜
４のデータをデータバス５を介し、メモリ８に一旦退避
させる。次の演算に必要な汎用レジスタ１〜４をアドレ
スデコード部７のアクセス許可信号により選択し、次の
演算に必要な新たなデータをデータバス５を介して汎用
レジスタ１〜４に格納する。その後、演算が終了して、
一旦メモリ８に退避したデータを使用する場合は、メモ
リ８からデータバス５を介して汎用レジスタ１〜４にデ
ータを復帰させる必要があった。
【０００５】また、マイクロコンピュータが複数のプロ
グラムを処理する場合、各プログラムが汎用レジスタを
共用して使用するため、プログラム切り替えの際にアド
レスデコード部７からのアクセス許可信号線11〜14のア
クセス許可信号により汎用レジスタ１〜４を選択し、一
方のプログラムが使用していた汎用レジスタ１〜４のデ
ータをメモリ８に一旦退避し、他方のプログラムを実行
していた。さらに一方のプログラムを再度実行する場合
は、メモリ８から汎用レジスタ１〜４に退避したデータ
を復帰させる必要があった。
グラムを処理する場合、各プログラムが汎用レジスタを
共用して使用するため、プログラム切り替えの際にアド
レスデコード部７からのアクセス許可信号線11〜14のア
クセス許可信号により汎用レジスタ１〜４を選択し、一
方のプログラムが使用していた汎用レジスタ１〜４のデ
ータをメモリ８に一旦退避し、他方のプログラムを実行
していた。さらに一方のプログラムを再度実行する場合
は、メモリ８から汎用レジスタ１〜４に退避したデータ
を復帰させる必要があった。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな構成のレジスタ選択制御装置は、プログラムによる
演算を行う際にその扱う変数の数が増加するのに対応す
るために、また、複数のプログラムの処理を行う際のプ
ログラムの切り替え時に、汎用レジスタのデータをプロ
グラム毎にメモリに退避させる処理が必要なために、さ
らに、異なるプログラム間で共通の汎用レジスタのデー
タを使用する場合においてもメモリを介してデータ引渡
しをするために、汎用レジスタとメモリ間でデータの退
避と復帰の処理が増加して、その処理速度が低下してい
るという問題があった。
うな構成のレジスタ選択制御装置は、プログラムによる
演算を行う際にその扱う変数の数が増加するのに対応す
るために、また、複数のプログラムの処理を行う際のプ
ログラムの切り替え時に、汎用レジスタのデータをプロ
グラム毎にメモリに退避させる処理が必要なために、さ
らに、異なるプログラム間で共通の汎用レジスタのデー
タを使用する場合においてもメモリを介してデータ引渡
しをするために、汎用レジスタとメモリ間でデータの退
避と復帰の処理が増加して、その処理速度が低下してい
るという問題があった。
【０００７】本発明は、前記従来技術の問題を解決する
ものであり、扱う変数の数が増加しても汎用レジスタの
データ退避／復帰の処理を減少させ、また、プログラム
切り替えにおいても汎用レジスタのデータ退避／復帰の
処理による処理速度低下を回避し、さらに、異なるプロ
グラム間での汎用レジスタの共用化を行えるレジスタ選
択制御装置を提供することを目的とする。
ものであり、扱う変数の数が増加しても汎用レジスタの
データ退避／復帰の処理を減少させ、また、プログラム
切り替えにおいても汎用レジスタのデータ退避／復帰の
処理による処理速度低下を回避し、さらに、異なるプロ
グラム間での汎用レジスタの共用化を行えるレジスタ選
択制御装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、本発明に係るレジスタ制御装置は、データを一時的
に保持し、かつ演算に用いられる複数の汎用レジスタを
有するマイクロプロセッサまたはマイクロコンピュータ
において、汎用レジスタのうち、使用する複数個の汎用
レジスタをプログラムにより任意に指定する手段と、処
理中で指定する汎用レジスタとプログラムにより指定さ
れた汎用レジスタとを同一の汎用レジスタとして対応さ
せる手段とを備えるように構成したものである。
に、本発明に係るレジスタ制御装置は、データを一時的
に保持し、かつ演算に用いられる複数の汎用レジスタを
有するマイクロプロセッサまたはマイクロコンピュータ
において、汎用レジスタのうち、使用する複数個の汎用
レジスタをプログラムにより任意に指定する手段と、処
理中で指定する汎用レジスタとプログラムにより指定さ
れた汎用レジスタとを同一の汎用レジスタとして対応さ
せる手段とを備えるように構成したものである。
【０００９】前記構成によれば、データを一時的に格納
する複数の汎用レジスタの個数を増やしながらも、プロ
グラムによって指定する汎用レジスタ数を増やすことな
く、処理命令によって指定する汎用レジスタを複数かつ
任意に指定できるようにしたもので、これにより、プロ
グラムで特定できる汎用レジスタの数よりも多い複数の
汎用レジスタを有し、任意に汎用レジスタを組み替える
ことができる。
する複数の汎用レジスタの個数を増やしながらも、プロ
グラムによって指定する汎用レジスタ数を増やすことな
く、処理命令によって指定する汎用レジスタを複数かつ
任意に指定できるようにしたもので、これにより、プロ
グラムで特定できる汎用レジスタの数よりも多い複数の
汎用レジスタを有し、任意に汎用レジスタを組み替える
ことができる。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明にお
ける一実施の形態を詳細に説明する。図１は本発明の一
実施の形態におけるレジスタ選択制御装置の構成を示す
ブロック図である。ここで、前記従来例を示す図２で説
明した構成要件と対応するものには同一の符号を付すこ
とにする。図１において、１〜４，15〜18は汎用レジス
タ、５はデータバス、６は演算部、７はアドレスデコー
ド部、８はメモリ、11〜14はアクセス許可信号線、20は
レジスタ選択制御部、21〜28はアクセス信号線、30はフ
ラグレジスタ、31〜38は各汎用レジスタ１〜４，15〜18
に対応するフラグレジスタ30の選択ビットである。
ける一実施の形態を詳細に説明する。図１は本発明の一
実施の形態におけるレジスタ選択制御装置の構成を示す
ブロック図である。ここで、前記従来例を示す図２で説
明した構成要件と対応するものには同一の符号を付すこ
とにする。図１において、１〜４，15〜18は汎用レジス
タ、５はデータバス、６は演算部、７はアドレスデコー
ド部、８はメモリ、11〜14はアクセス許可信号線、20は
レジスタ選択制御部、21〜28はアクセス信号線、30はフ
ラグレジスタ、31〜38は各汎用レジスタ１〜４，15〜18
に対応するフラグレジスタ30の選択ビットである。
【００１１】本実施の形態の例ではプログラムで任意指
定する汎用レジスタの個数を最大４個とする。さらに、
レジスタ選択制御部20内部のフラグレジスタ30はデータ
を一時的に保存する汎用レジスタ数（本実施の形態の例
では８個）に対応したビット数から構成されており、８
ビットで構成されている。このフラグレジスタ30の選択
ビット31〜38は、ビット値が“１”の場合は「選択す
る」、“０”の場合は「選択しない」とする。
定する汎用レジスタの個数を最大４個とする。さらに、
レジスタ選択制御部20内部のフラグレジスタ30はデータ
を一時的に保存する汎用レジスタ数（本実施の形態の例
では８個）に対応したビット数から構成されており、８
ビットで構成されている。このフラグレジスタ30の選択
ビット31〜38は、ビット値が“１”の場合は「選択す
る」、“０”の場合は「選択しない」とする。
【００１２】次に、本実施の形態の動作を説明する。ま
ず、フラグレジスタ30で選択された汎用レジスタ１〜
４，15〜18は汎用レジスタ１から順に、プログラム中で
指定されるレジスタ番号に対応するようにレジスタ選択
制御部20より、それに接続されたアクセス信号線21〜28
からアクセス信号が出力される。例えば、フラグレジス
タ30の汎用レジスタ１の選択ビット31、汎用レジスタ３
の選択ビット33、汎用レジスタ15の選択ビット35、汎用
レジスタ17の選択ビット37の各ビットに“１”を設定す
ると、レジスタ選択制御部20は汎用レジスタ１，３，1
5，17に対応するアクセス信号線21，23，25，27のみを
有効とし、それぞれのビットに対応する汎用レジスタ
１，３，15，17が選択される。
ず、フラグレジスタ30で選択された汎用レジスタ１〜
４，15〜18は汎用レジスタ１から順に、プログラム中で
指定されるレジスタ番号に対応するようにレジスタ選択
制御部20より、それに接続されたアクセス信号線21〜28
からアクセス信号が出力される。例えば、フラグレジス
タ30の汎用レジスタ１の選択ビット31、汎用レジスタ３
の選択ビット33、汎用レジスタ15の選択ビット35、汎用
レジスタ17の選択ビット37の各ビットに“１”を設定す
ると、レジスタ選択制御部20は汎用レジスタ１，３，1
5，17に対応するアクセス信号線21，23，25，27のみを
有効とし、それぞれのビットに対応する汎用レジスタ
１，３，15，17が選択される。
【００１３】また、レジスタ選択制御部20はプログラム
で指定された汎用レジスタに対応するように、フラグレ
ジスタ30はアドレスデコード部７への入力に基づいた汎
用レジスタ選択を実施する。本実施の形態では設定例の
ようにフラグレジスタ30が汎用レジスタ１，３，15，17
を選択している場合（表１）のようになる。
で指定された汎用レジスタに対応するように、フラグレ
ジスタ30はアドレスデコード部７への入力に基づいた汎
用レジスタ選択を実施する。本実施の形態では設定例の
ようにフラグレジスタ30が汎用レジスタ１，３，15，17
を選択している場合（表１）のようになる。
【００１４】
【表１】
【００１５】これにより、汎用レジスタ８個の中から処
理中にハードウエアが使用する汎用レジスタ４個を任意
に選択することができ、プログラムが指定するレジスタ
番号に対応してハードウエア上の汎用レジスタを選択す
ることができる。また、プログラム上での変数の数が汎
用レジスタの個数を超えた場合、使用していない汎用レ
ジスタを使用するようにフラグレジスタ30の値を変更す
れば、汎用レジスタのデータを一旦退避させる必要がな
く、処理を連続して実施することができる。
理中にハードウエアが使用する汎用レジスタ４個を任意
に選択することができ、プログラムが指定するレジスタ
番号に対応してハードウエア上の汎用レジスタを選択す
ることができる。また、プログラム上での変数の数が汎
用レジスタの個数を超えた場合、使用していない汎用レ
ジスタを使用するようにフラグレジスタ30の値を変更す
れば、汎用レジスタのデータを一旦退避させる必要がな
く、処理を連続して実施することができる。
【００１６】次に、プログラム切り替えの場合の動作に
ついて説明する。例として、プログラムＡで汎用レジス
タ１〜４を、プログラムＢが汎用レジスタ15〜18を使用
するように汎用レジスタを割り振る場合を説明する。
ついて説明する。例として、プログラムＡで汎用レジス
タ１〜４を、プログラムＢが汎用レジスタ15〜18を使用
するように汎用レジスタを割り振る場合を説明する。
【００１７】フラグレジスタ30の設定としてプログラム
Ａを実施するときに、フラグレジスタ30の汎用レジスタ
１の選択ビット31、汎用レジスタ２の選択ビット32、汎
用レジスタ３の選択ビット33、汎用レジスタ４の選択ビ
ット34の各ビットに“１”を設定する。さらに、プログ
ラムＡを実行する場合は、レジスタ選択制御部20は汎用
レジスタ１〜４に対応するアクセス信号線21〜24のみを
有効とし、それぞれのビットに対応する汎用レジスタ１
〜４が選択される。
Ａを実施するときに、フラグレジスタ30の汎用レジスタ
１の選択ビット31、汎用レジスタ２の選択ビット32、汎
用レジスタ３の選択ビット33、汎用レジスタ４の選択ビ
ット34の各ビットに“１”を設定する。さらに、プログ
ラムＡを実行する場合は、レジスタ選択制御部20は汎用
レジスタ１〜４に対応するアクセス信号線21〜24のみを
有効とし、それぞれのビットに対応する汎用レジスタ１
〜４が選択される。
【００１８】したがって、レジスタ選択制御部20はプロ
グラムＡで指定された汎用レジスタ１〜４に対応して、
フラグレジスタ30はアドレスデコード部７への入力に基
づいた汎用レジスタの選択を実施する。すなわち（表
２）のようになる。
グラムＡで指定された汎用レジスタ１〜４に対応して、
フラグレジスタ30はアドレスデコード部７への入力に基
づいた汎用レジスタの選択を実施する。すなわち（表
２）のようになる。
【００１９】
【表２】
【００２０】さらに、プログラムＢを実施するときに、
フラグレジスタ30の汎用レジスタ15の選択ビット35、汎
用レジスタ16の選択ビット36、汎用レジスタ17の選択ビ
ット37、汎用レジスタ18の選択ビット38の各ビットに
“１”を設定する。プログラムＢの実行ではレジスタ選
択制御部20は汎用レジスタ15〜18に対応するアクセス信
号線25〜28のみを有効とし、それぞれのビットに対応す
る汎用レジスタ15〜18が選択される。
フラグレジスタ30の汎用レジスタ15の選択ビット35、汎
用レジスタ16の選択ビット36、汎用レジスタ17の選択ビ
ット37、汎用レジスタ18の選択ビット38の各ビットに
“１”を設定する。プログラムＢの実行ではレジスタ選
択制御部20は汎用レジスタ15〜18に対応するアクセス信
号線25〜28のみを有効とし、それぞれのビットに対応す
る汎用レジスタ15〜18が選択される。
【００２１】したがって、レジスタ選択制御部20はプロ
グラムＢで指定された汎用レジスタ15〜18に対応して、
フラグレジスタ30はアドレスデコード部７への入力に基
づいた汎用レジスタの選択を実施する。すなわち（表
３）のようになる。
グラムＢで指定された汎用レジスタ15〜18に対応して、
フラグレジスタ30はアドレスデコード部７への入力に基
づいた汎用レジスタの選択を実施する。すなわち（表
３）のようになる。
【００２２】
【表３】
【００２３】これにより、汎用レジスタ８個の中からハ
ードウエアが使用する汎用レジスタを４個を任意に選択
することができ、各プログラムが指定するレジスタ番号
に対応してハードウエア上の汎用レジスタを選択するこ
とができ、プログラム切り替えの際に、汎用レジスタの
データを一旦退避させる必要がなく、処理を連続して実
施することができる。
ードウエアが使用する汎用レジスタを４個を任意に選択
することができ、各プログラムが指定するレジスタ番号
に対応してハードウエア上の汎用レジスタを選択するこ
とができ、プログラム切り替えの際に、汎用レジスタの
データを一旦退避させる必要がなく、処理を連続して実
施することができる。
【００２４】次に、異なるプログラム間での汎用レジス
タのデータの引渡し動作について説明する。例として、
プログラムＣで汎用レジスタ１〜４を、プログラムＤで
汎用レジスタ４，15，16，17を使用するように汎用レジ
スタを割り振る場合を説明する。
タのデータの引渡し動作について説明する。例として、
プログラムＣで汎用レジスタ１〜４を、プログラムＤで
汎用レジスタ４，15，16，17を使用するように汎用レジ
スタを割り振る場合を説明する。
【００２５】フラグレジスタ30の設定として、プログラ
ムＣを実施するときにフラグレジスタ30の汎用レジスタ
１の選択ビット31、汎用レジスタ２の選択ビット32、汎
用レジスタ３の選択ビット33、汎用レジスタ４の選択ビ
ット34の各ビットに“１”を設定する。プログラムＣを
実行する場合は、レジスタ選択制御部20は汎用レジスタ
１〜４に対応するアクセス信号21〜24のみを有効とし、
それぞれのビットに対応する汎用レジスタ１〜４が選択
される。
ムＣを実施するときにフラグレジスタ30の汎用レジスタ
１の選択ビット31、汎用レジスタ２の選択ビット32、汎
用レジスタ３の選択ビット33、汎用レジスタ４の選択ビ
ット34の各ビットに“１”を設定する。プログラムＣを
実行する場合は、レジスタ選択制御部20は汎用レジスタ
１〜４に対応するアクセス信号21〜24のみを有効とし、
それぞれのビットに対応する汎用レジスタ１〜４が選択
される。
【００２６】したがって、レジスタ選択制御部20はプロ
グラムＣで指定された汎用レジスタ１〜４に対応して、
フラグレジスタ30はアドレスデコード部７への入力に基
づいた汎用レジスタの選択を実施する。すなわち（表
４）のようになる。
グラムＣで指定された汎用レジスタ１〜４に対応して、
フラグレジスタ30はアドレスデコード部７への入力に基
づいた汎用レジスタの選択を実施する。すなわち（表
４）のようになる。
【００２７】
【表４】
【００２８】さらに、プログラムＤを実施するときに、
フラグレジスタ30の汎用レジスタ４の選択ビット34、汎
用レジスタ15の選択ビット35、汎用レジスタ16の選択ビ
ット36、汎用レジスタ17の選択ビット37の各ビットに
“１”を設定する。プログラムＤの実行では、レジスタ
選択制御部20は汎用レジスタ４，15，16，17に対応する
アクセス信号24，25，26，27のみを有効とし、それぞれ
のビットに対応する汎用レジスタ４，15，16，17が選択
される。
フラグレジスタ30の汎用レジスタ４の選択ビット34、汎
用レジスタ15の選択ビット35、汎用レジスタ16の選択ビ
ット36、汎用レジスタ17の選択ビット37の各ビットに
“１”を設定する。プログラムＤの実行では、レジスタ
選択制御部20は汎用レジスタ４，15，16，17に対応する
アクセス信号24，25，26，27のみを有効とし、それぞれ
のビットに対応する汎用レジスタ４，15，16，17が選択
される。
【００２９】したがって、レジスタ選択制御部20はプロ
グラムＤで指定された汎用レジスタ４，15，16，17に対
応して、フラグレジスタ30はアドレスデコード部７への
入力に基づいた汎用レジスタの選択を実施する。すなわ
ち（表５）のようになる。
グラムＤで指定された汎用レジスタ４，15，16，17に対
応して、フラグレジスタ30はアドレスデコード部７への
入力に基づいた汎用レジスタの選択を実施する。すなわ
ち（表５）のようになる。
【００３０】
【表５】
【００３１】プログラムＣとプログラムＤの間でデータ
の引渡しが必要な変数をプログラムＣでは汎用レジスタ
４にプログラム上で割り当て、プログラムＤでは汎用レ
ジスタ１にプログラム上で割り当てることで、ハードウ
エア上では汎用レジスタ４に割り当てる。このことによ
り、プログラムＣとプログラムＤ上で、ハードウエア上
の汎用レジスタ４は共通に使用されることになり、デー
タの引渡し動作を汎用レジスタとメモリ間でデータの退
避と復帰をすることなく行うことができる。
の引渡しが必要な変数をプログラムＣでは汎用レジスタ
４にプログラム上で割り当て、プログラムＤでは汎用レ
ジスタ１にプログラム上で割り当てることで、ハードウ
エア上では汎用レジスタ４に割り当てる。このことによ
り、プログラムＣとプログラムＤ上で、ハードウエア上
の汎用レジスタ４は共通に使用されることになり、デー
タの引渡し動作を汎用レジスタとメモリ間でデータの退
避と復帰をすることなく行うことができる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
プログラムによる演算を行う際に扱う変数の数が汎用レ
ジスタの個数を超えても、汎用レジスタとメモリ間のデ
ータ退避と復帰の処理が発生せず、また、複数のプログ
ラムの処理においてプログラムを切り替えるとき、汎用
レジスタ内の値をメモリに退避させる処理が回避でき、
さらに、異なるプログラム間での共通データの引渡しも
汎用レジスタ内の値をメモリに退避させることなく実現
できるため、データの退避／復帰処理によりプログラム
の処理速度の低下を回避することができるという効果を
奏する。
プログラムによる演算を行う際に扱う変数の数が汎用レ
ジスタの個数を超えても、汎用レジスタとメモリ間のデ
ータ退避と復帰の処理が発生せず、また、複数のプログ
ラムの処理においてプログラムを切り替えるとき、汎用
レジスタ内の値をメモリに退避させる処理が回避でき、
さらに、異なるプログラム間での共通データの引渡しも
汎用レジスタ内の値をメモリに退避させることなく実現
できるため、データの退避／復帰処理によりプログラム
の処理速度の低下を回避することができるという効果を
奏する。
【図１】本発明の一実施の形態におけるレジスタ選択制
御装置の構成を示すブロック図である。
御装置の構成を示すブロック図である。
【図２】従来のレジスタ選択制御装置の構成を示すブロ
ック図である。
ック図である。
１〜４，15〜18…汎用レジスタ、 ５…データバス、
６…演算部、 ７…アドレスデコード部、 ８…メモ
リ、 11〜14…アクセス許可信号線、 20…レジスタ選
択制御部、 21〜28…アクセス信号線、 30…フラグレ
ジスタ、 31〜38…選択ビット。
６…演算部、 ７…アドレスデコード部、 ８…メモ
リ、 11〜14…アクセス許可信号線、 20…レジスタ選
択制御部、 21〜28…アクセス信号線、 30…フラグレ
ジスタ、 31〜38…選択ビット。
Claims (1)
- 【請求項１】 データを一時的に保持し、かつ演算に用
いられる複数の汎用レジスタを有するマイクロプロセッ
サまたはマイクロコンピュータにおいて、 前記汎用レジスタのうち、使用する複数個の汎用レジス
タをプログラムにより任意に指定する手段と、処理中で
指定する汎用レジスタと前記プログラムにより指定され
た汎用レジスタとを同一の汎用レジスタとして対応させ
る手段とを備え、処理速度の低下を軽減させることを特
徴とするレジスタ選択制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8240595A JPH1091433A (ja) | 1996-09-11 | 1996-09-11 | レジスタ選択制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8240595A JPH1091433A (ja) | 1996-09-11 | 1996-09-11 | レジスタ選択制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1091433A true JPH1091433A (ja) | 1998-04-10 |
Family
ID=17061844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8240595A Pending JPH1091433A (ja) | 1996-09-11 | 1996-09-11 | レジスタ選択制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1091433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016135434A (ja) * | 2016-05-02 | 2016-07-28 | 株式会社ソフイア | 遊技機 |
-
1996
- 1996-09-11 JP JP8240595A patent/JPH1091433A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016135434A (ja) * | 2016-05-02 | 2016-07-28 | 株式会社ソフイア | 遊技機 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040220 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040427 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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