JPH04105125A - 並列処理型マイクロプロセッサ及びその並列処理方法 - Google Patents
並列処理型マイクロプロセッサ及びその並列処理方法Info
- Publication number
- JPH04105125A JPH04105125A JP22278090A JP22278090A JPH04105125A JP H04105125 A JPH04105125 A JP H04105125A JP 22278090 A JP22278090 A JP 22278090A JP 22278090 A JP22278090 A JP 22278090A JP H04105125 A JPH04105125 A JP H04105125A
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- address
- rom
- control circuit
- parallel processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003672 processing method Methods 0.000 title claims description 7
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
マイクロプログラム方式の並列処理型マイクロプロセッ
サ及びその並列処理方法に関し、マイクロプロセッサの
ハードウェアコストを低減するすることを目的とし、 １組のマイクロプログラムを分割して複数のマイクロプ
ログラムＲＯＭに格納しておき、命令コードを解読して
、該命令に対応したマイクロプログラムの先頭アドレス
を、複数の該マイクロプログラムＲＯＭに並列に供給し
、１つの該マイクロプログラムＲＯＭに複数の該先頭ア
ドレスが競合した場合には所定の優先順位に従って順に
該先頭アドレスを該マイクロプログラムＲＯＭに供給す
ることにより、複数の該マイクロプログラムＲＯＭで並
列演算処理を実行するように構成する。
サ及びその並列処理方法に関し、マイクロプロセッサの
ハードウェアコストを低減するすることを目的とし、 １組のマイクロプログラムを分割して複数のマイクロプ
ログラムＲＯＭに格納しておき、命令コードを解読して
、該命令に対応したマイクロプログラムの先頭アドレス
を、複数の該マイクロプログラムＲＯＭに並列に供給し
、１つの該マイクロプログラムＲＯＭに複数の該先頭ア
ドレスが競合した場合には所定の優先順位に従って順に
該先頭アドレスを該マイクロプログラムＲＯＭに供給す
ることにより、複数の該マイクロプログラムＲＯＭで並
列演算処理を実行するように構成する。
本発明は、マイクロプログラム方式の並列処理型マイク
ロプロセッサ及びその並列処理方法に関する。
ロプロセッサ及びその並列処理方法に関する。
計算器の処理の高速化要求に応えるために、並列処理を
行うマイクロプロセッサが用いられている。従来の並列
処理型マイクロプロセッサでは、命令デコーダ、マイク
ロプログラムＲＯＭ及び演算処理ユニットを複数組用い
て並列処理を行っている。
行うマイクロプロセッサが用いられている。従来の並列
処理型マイクロプロセッサでは、命令デコーダ、マイク
ロプログラムＲＯＭ及び演算処理ユニットを複数組用い
て並列処理を行っている。
【発明が解決しようとする課５３１】
このため、ハードウェアコストが並列処理の組数に応じ
て２倍、３倍になるという問題点があった。特に、命令
数増大によって記憶容量が大きくなったマイクロプログ
ラムＲＯＭを複数組備えていたので、ハードウェアコス
トが大きく上昇する原因になっていた。 本発明の目的は、このような問題点に鑑み、マイクロプ
ログラムＲＯＭを備え並列処理を行うマイクロプロセッ
サのハードウェアコストを低減することにある。
て２倍、３倍になるという問題点があった。特に、命令
数増大によって記憶容量が大きくなったマイクロプログ
ラムＲＯＭを複数組備えていたので、ハードウェアコス
トが大きく上昇する原因になっていた。 本発明の目的は、このような問題点に鑑み、マイクロプ
ログラムＲＯＭを備え並列処理を行うマイクロプロセッ
サのハードウェアコストを低減することにある。
【課題を解決するための手段及びその作用】本発明に係
るマイクロプロセッサの並列処理方法では、１組のマイ
クロプログラムを分割して複数のマイクロプログラムＲ
ＯＭに格納しておき、命令コードを解読して、該命令に
対応したマイクロプログラムの先頭アドレスを、複数の
該マイクロプログラムＲＯＭに並列に供給し、１つの該
マイクロプログラムＲＯＭに複数の該先頭アドレスが競
合した場合には所定の優先順位に従って順に該先頭アド
レスを該マイクロプログラムＲＯＭに供給することによ
り、複数の該マイクロプログラムＲＯＭで並列演算処理
を実行する。 上記方法を実施するための本発明に係る並列処理型マイ
クロプロセッサを、実施例図面第１図を参照して説明す
る。 並列処理型マイクロプロセッサは、１つ又は複数、例え
ば２つの命令デコーダ１６Ａ、１６Ｂと、複数例えば４
つのマイクロプログラムＲＯＭ＆制御回路１０Ａ〜ＩＯ
Ｄと、アドレス優先割付回路１８Ａ〜１８Ｄと、複数例
えば２つの演算処理ユニット３２Ａ、３２Ｂとを備えて
いる。 命令デコーダ１６Ａ、１６Ｂは、命令コードを解読して
、該命令に対応したマイクロプログラムの先頭アドレス
ＡＤＩ、ＡＤ２を出力する。 アドレス優先割付回路１８Ａ〜１８Ｄは、先頭アドレス
を受付け、１つのマイクロプログラムＲＯＭに対し複数
の先頭アドレスＡＤＩ、ＡＤ２が競合した場合には、所
定の優先順位に従って順に先頭アドレスをマイクロプロ
グラムＲＯＭ＆制御回路１０Ａ〜ＩＯＤに供給する。 演算処理ユニッ）３２Ａ、３２Ｂはマイクロプログラム
を実行するためのものである。 マイクロプログラムＲＯＭ＆制御回路１０Ａ〜１０Ｄは
、１組のマイクロプログラムが分割されて格納されたマ
イクロプログラムＲＯＭと、各マイクロプログラムＲＯ
Ｍに対応して設けられ、先頭アドレスに応答して、対応
するマイクロプログラムを解読し、演算処理ユニッ）３
２Ａ、３２Ｂを制御する制御回路とからなる。 上記構成の並列処理型マイクロプロセッサ及びその並列
処理方法は、マイクロプログラムＲＯＭを１組のみ用い
ているので、マイクロプロセッサのハードウェアコスト
を低減できる。 演算処理ユニットの個数とマイクロプログラムＲＯＭ＆
制御回路の個数を同一にすればセレクタ３０Δ、３０Ｂ
は不要であるが、演算処理ユニットの個数を、分割され
たマイクロプログラムＲＯＭの個数よりも少なくし、動
作状態の該制御回路を該演算処理ユニットに接続するセ
レクタ３２Ａ１３２Ｂを備えれば、ハードウェアコスト
をさらに低減することができる。
るマイクロプロセッサの並列処理方法では、１組のマイ
クロプログラムを分割して複数のマイクロプログラムＲ
ＯＭに格納しておき、命令コードを解読して、該命令に
対応したマイクロプログラムの先頭アドレスを、複数の
該マイクロプログラムＲＯＭに並列に供給し、１つの該
マイクロプログラムＲＯＭに複数の該先頭アドレスが競
合した場合には所定の優先順位に従って順に該先頭アド
レスを該マイクロプログラムＲＯＭに供給することによ
り、複数の該マイクロプログラムＲＯＭで並列演算処理
を実行する。 上記方法を実施するための本発明に係る並列処理型マイ
クロプロセッサを、実施例図面第１図を参照して説明す
る。 並列処理型マイクロプロセッサは、１つ又は複数、例え
ば２つの命令デコーダ１６Ａ、１６Ｂと、複数例えば４
つのマイクロプログラムＲＯＭ＆制御回路１０Ａ〜ＩＯ
Ｄと、アドレス優先割付回路１８Ａ〜１８Ｄと、複数例
えば２つの演算処理ユニット３２Ａ、３２Ｂとを備えて
いる。 命令デコーダ１６Ａ、１６Ｂは、命令コードを解読して
、該命令に対応したマイクロプログラムの先頭アドレス
ＡＤＩ、ＡＤ２を出力する。 アドレス優先割付回路１８Ａ〜１８Ｄは、先頭アドレス
を受付け、１つのマイクロプログラムＲＯＭに対し複数
の先頭アドレスＡＤＩ、ＡＤ２が競合した場合には、所
定の優先順位に従って順に先頭アドレスをマイクロプロ
グラムＲＯＭ＆制御回路１０Ａ〜ＩＯＤに供給する。 演算処理ユニッ）３２Ａ、３２Ｂはマイクロプログラム
を実行するためのものである。 マイクロプログラムＲＯＭ＆制御回路１０Ａ〜１０Ｄは
、１組のマイクロプログラムが分割されて格納されたマ
イクロプログラムＲＯＭと、各マイクロプログラムＲＯ
Ｍに対応して設けられ、先頭アドレスに応答して、対応
するマイクロプログラムを解読し、演算処理ユニッ）３
２Ａ、３２Ｂを制御する制御回路とからなる。 上記構成の並列処理型マイクロプロセッサ及びその並列
処理方法は、マイクロプログラムＲＯＭを１組のみ用い
ているので、マイクロプロセッサのハードウェアコスト
を低減できる。 演算処理ユニットの個数とマイクロプログラムＲＯＭ＆
制御回路の個数を同一にすればセレクタ３０Δ、３０Ｂ
は不要であるが、演算処理ユニットの個数を、分割され
たマイクロプログラムＲＯＭの個数よりも少なくし、動
作状態の該制御回路を該演算処理ユニットに接続するセ
レクタ３２Ａ１３２Ｂを備えれば、ハードウェアコスト
をさらに低減することができる。
以下、図面に基づいて本発明の一実施例を説明する。
第１図は、マイクロプログラム方式の並列処理型マイク
ロプロセッサの要部を示す。この並列処理型マイクロプ
ロセッサの特徴は、４つに分割された１組のマイクロプ
ログラムＲＯＭ＆制御回路１０Ａ〜ＩＯＤを備えて並列
処理を行う点である。 これらマイクロプログラムＲＯＭ＆制御回路１０Ａ〜Ｉ
ＯＤのアドレスは、上位２ビツトの値が互いに異なり、
上位２ビツトは、マイクロプログラムＲＯＭ＆制御回路
１０Ａが“００′、マイクロプログラムＲＯＭ＆制御回
路ＪＯＢが０１゜マイクロプログラムＲＯＭ＆制御回路
１０Ｃが’１０°、マイクロプログラムＲＯＭ＆制御回
路１０Ｄが′１１゛となっている。 命令キュー１２は、制御回路１４からのフェッチ信号に
より命令コードを先行フェッチして蓄えておく。制御回
路１４は、命令キュー１２に蓄えられている命令コード
を、ＦＩＦＯ方式で取り出し、命令デコーダ１６Ａ、１
６Ｂのうち空いている方に供給する。命令デコーダ１６
Ａ及び１６Ｂの両方が空いている場合には、命令デコー
ダエ６Ａの方に優先的に供給する。命令デコーダ１６Ａ
１１６Ｂは、この命令コードを、実行すべきマイクロプ
ログラムの先頭アドレスＡＤＤ、ＡＤ２に変換する。 先頭アドレスＡＤＩ、ＡＤ２は、アドレス優先割付回路
１８Ａ〜１８Ｄの各々に供給される。第２Ａ〜２Ｄ図は
それぞれアドレス優先割付回路】８Ａ〜１８Ｄの具体的
な回路構成を示す。 第２Ａ図に示す如く、アドレス優先割付回路１８Ａは、
アンドゲート２ＯＡ、２２Ａ及び２６と、オアゲート２
４と、セレクタ２８とを備えて構成されている。アンド
ゲート２ＯＡの２つのロウアクティブ入力端子には、先
頭アドレスＡＤＩの上位２ビツトＡ １ 、 、Ａ １
−＋が供給され、アントゲ−）２２Ａの２つのロウアク
ティブ入力端子には先頭アドレスＡＤ２の上位２ビット
Ａ２．、Ａ２１、−１が供給される。アンドゲート２０
Ａ及び２２Ａの出力はいずれもオアゲート２４及びアン
ドゲート２６に供給される。オアゲート２４の出力はイ
ネーブル信号として取り出され、アンドゲート２６の出
力はＡＤ２受付信号として取り出される。アンドゲート
２６の出力はまた、セレクタ２８の制御端子に供給され
る。セレクタ２８には先頭アドレスＡＤＩ及びＡＤ２が
供給され、アンドゲート２６からの制御信号に基づいて
、何れか一方を選択的に出力する。すなわち、アンドゲ
ート２６の出力が低レベルの場合には、セレクタ２８は
先頭アドレスＡＤＩを選択して出力し、アンドゲート２
６の出力が高レベルの場合には、先頭アドレスＡＤ２を
選択して出力する。 先頭アドレスＡＤＩの上位２ビツトが°００゛の場合に
は、アンドゲート２０Ａの出力が高レベルとなるので、
イネーブル信号が高レベル、ＡＤ２受付信号が低レベル
となり、セレクタ２８は先頭アドレスＡＤＩを出力する
。先頭アドレスＡＤ２の上位２ビツトが００゛で先頭ア
ドレスＡＤ１の上位２ビツトが°００”でない場合には
、アントゲ−）２２Ａの出力が高レベル、アンドゲート
２０Ａの出力が低レベルとなるので、イネーブル信号及
びＡＤ２受付信号が共に高レベルとなり、また、セレク
タ２８は先頭アドレスＡ’Ｄ２を出力する。 アドレス優先割付回路１８Ｂは、第２Ｂ図に示す如く、
第２Ａ図に示すアントゲ−）２ＯＡ及び２２Ａの代わり
に、ロウアクティブ入力端子とハイアクティブ入力端子
とを有するアンドゲート２０Ｂ及び２２Ｂを備えている
。アンドゲート２０Ｂには、ロウアクティブ入力端子に
Ａ１．が供給され、ハイアクティブ入力端子にＡ １
ｈ−、が供給される。また、アンドゲート２２Ｂには、
ロウアクティブ入力端子にＡ２．が供給され、ハイアク
゛ｉ：□イブ入力端子にＡ ２ ｈ−、が供給される。 他の点はアドレス優先割付回路１８Ａと同一である。 アドレス優先割付回路１８Ｃは、第２Ｃ図に示す如＜、
第２Ａ図に示すアントゲ−）２ＯＡ及び２２Ａの代わり
に、ロウアクティブ入力端子とハイアクティブ入力端子
とを有するアンドゲート２０Ｃ及び２２Ｃを備えている
。アンドゲート２０Ｃには、ハイアクティブ入力端子に
Ａ１．、が供給され、ロウアクティブ入力端子にＡ １
＋１−、が供給される。また、アンドゲート２２Ｃに
は、ハイアクティブ入力端子にＡ２．、が供給され、ロ
ウアクティブ入力端子にＡ２゜−３が供給される。他の
点はアドレス優先割付回路１８Ａと同一である。 同様に、アドレス優先割付回路１８Ｄは、第２Ｄ図に示
す如く、第２Ａ図に示すアンドゲート２０Ａ及び２２Ａ
の代わりに、２つのハイアクティブ入力端子を存するア
ンドゲート２０Ｄ及び２２Ｄを備えている。アンドゲー
ト２０ＤにはＡ１．。 及びＡ １ ｒ＋−、が供給され、アンドゲート２２Ｄ
にはＡ２．、及びＡ ２、、− ＋が供給される。他の
点はアドレス優先割付回路１８Ａと同一である。 第１図において、先頭アドレスＡＤＩとＡＤ２の上位２
ビツトが互いに異なる場合、例えば先頭アドレス八Ｄ１
の上位２ビツトが００゛で先頭アドレスＡＤ２の上位２
ビツトが“０１′の場合には、アドレス優先割付回路１
８Ａは、マイクロプログラムＲＯＭ＆制御回路１０Ａに
イネーブル信号を供給してこれを動作状態にし、かつ、
マイクロプログラムＲＯＭ＆制御回路１０Ａに先頭アド
レスＡＤＩを供給する。同様に、アドレス優先割付回路
１８Ｂはこれと並行して、マイクロプログラムＲＯＭ＆
制御回路１０Ｂにイネーブル信号を供給してこれを動作
状態にし、かつ、マイクロプログラムＲＯＭ＆制御回路
１０Ｂに先頭アドレスＡＤ２を供給する。この場合、マ
イクロプログラムＲＯＭ＆制御回路１０Ｃ及びＩＯＤは
非動作状態になっている。 アドレス優先割付回路１８Ａ及び１８Ｂから出力される
イネーブル信号は制御回路１４にも供給され、制御回路
１４は、これによりマイクロプログラムＲＯＭ＆制御回
路１０ＡとＩＯＢとが動作状態になっていることを知る
。これに基づいて、制御回路１４は、セレクタ３０Ａ、
３０Ｂを制御し、例えばマイクロプログラムＲＯＭ＆制
御回路１０Ａの出力をセレクタ３０Ａを介し演算処理ユ
ニット３２Ａに供給させ、マイクロプログラムＲＯＭ＆
制御回路１０Ｂの出力をセレクタ３０Ｂを介し演算処理
ユニッ）３２Ｂに供給させる。 これにより、マイクロプログラムＲＯＭ＆制御回路１０
Ａから出力されるマイクロプログラムの解読結果が演算
処理ユニッ）３２Ａに供給されて、命令デコーダ１６Ａ
に供給された命令コードが実行される。先頭アドレスＡ
ＤＩから始まるマイクロプログラムの実行が終了すると
、マイクロプログラムＲＯＭ＆制御回路１０Ａは制御回
路１４に終了信号を供給する。これに応答して、制御回
路１４は、命令キュー１２に蓄えられている命令コード
を命令デコーダ１６Ａに供給する。同様に、前記処理と
並行して、マイクロプログラムＲＯＭ＆制御回路１０Ｂ
から出力されるマイクロプログラムの解読結果が演算処
理ユニッ）３２Ｂに供給されて、命令デコーダ１６Ｂに
供給された命令コードが実行される。先頭アドレスＡＤ
２から始まるマイクロプログラムの実行が終了すると、
マイクロプログラムＲＯＭ＆制御回路１０Ｂは制御回路
１４に終了信号を供給する。これに応答して、制御回路
１４は、命令キュー１２に蓄えられている命令コードを
命令デコーダ１．６Ｂに供給する。 なお、演算処理ユニッ）３２Ａ、３２Ｂで検出された肚
較結果やゼロ等の状態（状態フラグ）の信号がマイクロ
プログラムＲＯＭ＆制御回路１０Ａ、ＩＯＢに供給され
、マイクロプログラム上の分岐条件等として用いられる
。 命令デコーダ１６Ａ、１６Ｂから出力される先頭アドレ
スＡＤＤ、ＡＤ２の上位２ビツトの値が同一の場合、例
えば“００°の場合には、アドレス優先割付回路１８Ａ
はイネーブル信号をマイクロプログラムＲＯＭ＆制御回
路１０Ａに供給してマイクロプログラムＲ，ＯＭ ＆制
御回路１０Ａを動作状態にし、かつ、先頭アドレスＡＤ
Ｉを優先させてマイクロプログラムＲＯＭ＆制御回路１
０Ａに供給する。先頭アドレスＡＤＩから始まるマイク
ロプログラムの実行が終了すると、マイクロプログラム
ＲＯＭ＆制御回路１０Ａは制御回路１４に終了信号を供
給する。これに応答して、制御回路１４は、命令キュー
１２に蓄えられている命令コードを命令デコーダ１６Ａ
に供給する。 次に、アドレス優先割付回路１８Ａは、ＡＤ２受付信号
を制御回路１４に供給し、イネーブル信号をマイクロプ
ログラムＲＯＭ＆制御回路１０Ａに供給し、かつ、先頭
アドレスＡＤ２をマイクロプログラムＲＯＭ＆制御回路
１０Δに供給する。 制御回路１４は、このＡＤ２受付信号をアドレス優先割
付回路１８Ａから受は取ると、命令デコーダ１６Ａから
アドレス優先割付回路１８Ａに先頭アドレスＡＤＩが供
給されるのを阻止する。 このような処理により、先頭アドレスＡＤＩとＡＤ２と
が同一のマイクロプログラムＲＯＭ＆制御回路１０Ａを
アドレス指定している場合には、先頭アドレスＡＤＩが
先に受は付けられ、次に先頭アドレスΔＤ２が受は付け
られて、シーケンシ十ルに命令が実行される。 なあ、この先頭アドレスＡＤ２がアドレス優先割付回路
１８Ａで受は付けられているとき、命令デコーダ１６Ａ
が保持する先頭アドレスＡＤＩはアドレス優先割付回路
１８Ｂ〜１８Ｄで受付可能であり、この受付により並列
処理が行なわれる。 第２Ａ〜２Ｄ図はすれぞれ第１図に示すアドレス優先割
付回路１８Ａ〜１８Ｄの回路図である。
ロプロセッサの要部を示す。この並列処理型マイクロプ
ロセッサの特徴は、４つに分割された１組のマイクロプ
ログラムＲＯＭ＆制御回路１０Ａ〜ＩＯＤを備えて並列
処理を行う点である。 これらマイクロプログラムＲＯＭ＆制御回路１０Ａ〜Ｉ
ＯＤのアドレスは、上位２ビツトの値が互いに異なり、
上位２ビツトは、マイクロプログラムＲＯＭ＆制御回路
１０Ａが“００′、マイクロプログラムＲＯＭ＆制御回
路ＪＯＢが０１゜マイクロプログラムＲＯＭ＆制御回路
１０Ｃが’１０°、マイクロプログラムＲＯＭ＆制御回
路１０Ｄが′１１゛となっている。 命令キュー１２は、制御回路１４からのフェッチ信号に
より命令コードを先行フェッチして蓄えておく。制御回
路１４は、命令キュー１２に蓄えられている命令コード
を、ＦＩＦＯ方式で取り出し、命令デコーダ１６Ａ、１
６Ｂのうち空いている方に供給する。命令デコーダ１６
Ａ及び１６Ｂの両方が空いている場合には、命令デコー
ダエ６Ａの方に優先的に供給する。命令デコーダ１６Ａ
１１６Ｂは、この命令コードを、実行すべきマイクロプ
ログラムの先頭アドレスＡＤＤ、ＡＤ２に変換する。 先頭アドレスＡＤＩ、ＡＤ２は、アドレス優先割付回路
１８Ａ〜１８Ｄの各々に供給される。第２Ａ〜２Ｄ図は
それぞれアドレス優先割付回路】８Ａ〜１８Ｄの具体的
な回路構成を示す。 第２Ａ図に示す如く、アドレス優先割付回路１８Ａは、
アンドゲート２ＯＡ、２２Ａ及び２６と、オアゲート２
４と、セレクタ２８とを備えて構成されている。アンド
ゲート２ＯＡの２つのロウアクティブ入力端子には、先
頭アドレスＡＤＩの上位２ビツトＡ １ 、 、Ａ １
−＋が供給され、アントゲ−）２２Ａの２つのロウアク
ティブ入力端子には先頭アドレスＡＤ２の上位２ビット
Ａ２．、Ａ２１、−１が供給される。アンドゲート２０
Ａ及び２２Ａの出力はいずれもオアゲート２４及びアン
ドゲート２６に供給される。オアゲート２４の出力はイ
ネーブル信号として取り出され、アンドゲート２６の出
力はＡＤ２受付信号として取り出される。アンドゲート
２６の出力はまた、セレクタ２８の制御端子に供給され
る。セレクタ２８には先頭アドレスＡＤＩ及びＡＤ２が
供給され、アンドゲート２６からの制御信号に基づいて
、何れか一方を選択的に出力する。すなわち、アンドゲ
ート２６の出力が低レベルの場合には、セレクタ２８は
先頭アドレスＡＤＩを選択して出力し、アンドゲート２
６の出力が高レベルの場合には、先頭アドレスＡＤ２を
選択して出力する。 先頭アドレスＡＤＩの上位２ビツトが°００゛の場合に
は、アンドゲート２０Ａの出力が高レベルとなるので、
イネーブル信号が高レベル、ＡＤ２受付信号が低レベル
となり、セレクタ２８は先頭アドレスＡＤＩを出力する
。先頭アドレスＡＤ２の上位２ビツトが００゛で先頭ア
ドレスＡＤ１の上位２ビツトが°００”でない場合には
、アントゲ−）２２Ａの出力が高レベル、アンドゲート
２０Ａの出力が低レベルとなるので、イネーブル信号及
びＡＤ２受付信号が共に高レベルとなり、また、セレク
タ２８は先頭アドレスＡ’Ｄ２を出力する。 アドレス優先割付回路１８Ｂは、第２Ｂ図に示す如く、
第２Ａ図に示すアントゲ−）２ＯＡ及び２２Ａの代わり
に、ロウアクティブ入力端子とハイアクティブ入力端子
とを有するアンドゲート２０Ｂ及び２２Ｂを備えている
。アンドゲート２０Ｂには、ロウアクティブ入力端子に
Ａ１．が供給され、ハイアクティブ入力端子にＡ １
ｈ−、が供給される。また、アンドゲート２２Ｂには、
ロウアクティブ入力端子にＡ２．が供給され、ハイアク
゛ｉ：□イブ入力端子にＡ ２ ｈ−、が供給される。 他の点はアドレス優先割付回路１８Ａと同一である。 アドレス優先割付回路１８Ｃは、第２Ｃ図に示す如＜、
第２Ａ図に示すアントゲ−）２ＯＡ及び２２Ａの代わり
に、ロウアクティブ入力端子とハイアクティブ入力端子
とを有するアンドゲート２０Ｃ及び２２Ｃを備えている
。アンドゲート２０Ｃには、ハイアクティブ入力端子に
Ａ１．、が供給され、ロウアクティブ入力端子にＡ １
＋１−、が供給される。また、アンドゲート２２Ｃに
は、ハイアクティブ入力端子にＡ２．、が供給され、ロ
ウアクティブ入力端子にＡ２゜−３が供給される。他の
点はアドレス優先割付回路１８Ａと同一である。 同様に、アドレス優先割付回路１８Ｄは、第２Ｄ図に示
す如く、第２Ａ図に示すアンドゲート２０Ａ及び２２Ａ
の代わりに、２つのハイアクティブ入力端子を存するア
ンドゲート２０Ｄ及び２２Ｄを備えている。アンドゲー
ト２０ＤにはＡ１．。 及びＡ １ ｒ＋−、が供給され、アンドゲート２２Ｄ
にはＡ２．、及びＡ ２、、− ＋が供給される。他の
点はアドレス優先割付回路１８Ａと同一である。 第１図において、先頭アドレスＡＤＩとＡＤ２の上位２
ビツトが互いに異なる場合、例えば先頭アドレス八Ｄ１
の上位２ビツトが００゛で先頭アドレスＡＤ２の上位２
ビツトが“０１′の場合には、アドレス優先割付回路１
８Ａは、マイクロプログラムＲＯＭ＆制御回路１０Ａに
イネーブル信号を供給してこれを動作状態にし、かつ、
マイクロプログラムＲＯＭ＆制御回路１０Ａに先頭アド
レスＡＤＩを供給する。同様に、アドレス優先割付回路
１８Ｂはこれと並行して、マイクロプログラムＲＯＭ＆
制御回路１０Ｂにイネーブル信号を供給してこれを動作
状態にし、かつ、マイクロプログラムＲＯＭ＆制御回路
１０Ｂに先頭アドレスＡＤ２を供給する。この場合、マ
イクロプログラムＲＯＭ＆制御回路１０Ｃ及びＩＯＤは
非動作状態になっている。 アドレス優先割付回路１８Ａ及び１８Ｂから出力される
イネーブル信号は制御回路１４にも供給され、制御回路
１４は、これによりマイクロプログラムＲＯＭ＆制御回
路１０ＡとＩＯＢとが動作状態になっていることを知る
。これに基づいて、制御回路１４は、セレクタ３０Ａ、
３０Ｂを制御し、例えばマイクロプログラムＲＯＭ＆制
御回路１０Ａの出力をセレクタ３０Ａを介し演算処理ユ
ニット３２Ａに供給させ、マイクロプログラムＲＯＭ＆
制御回路１０Ｂの出力をセレクタ３０Ｂを介し演算処理
ユニッ）３２Ｂに供給させる。 これにより、マイクロプログラムＲＯＭ＆制御回路１０
Ａから出力されるマイクロプログラムの解読結果が演算
処理ユニッ）３２Ａに供給されて、命令デコーダ１６Ａ
に供給された命令コードが実行される。先頭アドレスＡ
ＤＩから始まるマイクロプログラムの実行が終了すると
、マイクロプログラムＲＯＭ＆制御回路１０Ａは制御回
路１４に終了信号を供給する。これに応答して、制御回
路１４は、命令キュー１２に蓄えられている命令コード
を命令デコーダ１６Ａに供給する。同様に、前記処理と
並行して、マイクロプログラムＲＯＭ＆制御回路１０Ｂ
から出力されるマイクロプログラムの解読結果が演算処
理ユニッ）３２Ｂに供給されて、命令デコーダ１６Ｂに
供給された命令コードが実行される。先頭アドレスＡＤ
２から始まるマイクロプログラムの実行が終了すると、
マイクロプログラムＲＯＭ＆制御回路１０Ｂは制御回路
１４に終了信号を供給する。これに応答して、制御回路
１４は、命令キュー１２に蓄えられている命令コードを
命令デコーダ１．６Ｂに供給する。 なお、演算処理ユニッ）３２Ａ、３２Ｂで検出された肚
較結果やゼロ等の状態（状態フラグ）の信号がマイクロ
プログラムＲＯＭ＆制御回路１０Ａ、ＩＯＢに供給され
、マイクロプログラム上の分岐条件等として用いられる
。 命令デコーダ１６Ａ、１６Ｂから出力される先頭アドレ
スＡＤＤ、ＡＤ２の上位２ビツトの値が同一の場合、例
えば“００°の場合には、アドレス優先割付回路１８Ａ
はイネーブル信号をマイクロプログラムＲＯＭ＆制御回
路１０Ａに供給してマイクロプログラムＲ，ＯＭ ＆制
御回路１０Ａを動作状態にし、かつ、先頭アドレスＡＤ
Ｉを優先させてマイクロプログラムＲＯＭ＆制御回路１
０Ａに供給する。先頭アドレスＡＤＩから始まるマイク
ロプログラムの実行が終了すると、マイクロプログラム
ＲＯＭ＆制御回路１０Ａは制御回路１４に終了信号を供
給する。これに応答して、制御回路１４は、命令キュー
１２に蓄えられている命令コードを命令デコーダ１６Ａ
に供給する。 次に、アドレス優先割付回路１８Ａは、ＡＤ２受付信号
を制御回路１４に供給し、イネーブル信号をマイクロプ
ログラムＲＯＭ＆制御回路１０Ａに供給し、かつ、先頭
アドレスＡＤ２をマイクロプログラムＲＯＭ＆制御回路
１０Δに供給する。 制御回路１４は、このＡＤ２受付信号をアドレス優先割
付回路１８Ａから受は取ると、命令デコーダ１６Ａから
アドレス優先割付回路１８Ａに先頭アドレスＡＤＩが供
給されるのを阻止する。 このような処理により、先頭アドレスＡＤＩとＡＤ２と
が同一のマイクロプログラムＲＯＭ＆制御回路１０Ａを
アドレス指定している場合には、先頭アドレスＡＤＩが
先に受は付けられ、次に先頭アドレスΔＤ２が受は付け
られて、シーケンシ十ルに命令が実行される。 なあ、この先頭アドレスＡＤ２がアドレス優先割付回路
１８Ａで受は付けられているとき、命令デコーダ１６Ａ
が保持する先頭アドレスＡＤＩはアドレス優先割付回路
１８Ｂ〜１８Ｄで受付可能であり、この受付により並列
処理が行なわれる。 第２Ａ〜２Ｄ図はすれぞれ第１図に示すアドレス優先割
付回路１８Ａ〜１８Ｄの回路図である。
以上説明した如く、本発明に係る並列処理型マイクロプ
ロセッサ及びその並列処理方法によれば、マイクロプロ
グラムＲＯＭを１組のみ用いているので、ハードウェア
コストを低減できるという効果を奏する。 また、演算処理ユニットの個数を、分割されたマイクロ
プログラムＲＯＭの個数よりも少なくし、動作状態の制
御回路を演算処理ユニットに接続するセレクタを備えれ
ば、ハードウェアコストをさらに低減することができる
という効果を奏する。
ロセッサ及びその並列処理方法によれば、マイクロプロ
グラムＲＯＭを１組のみ用いているので、ハードウェア
コストを低減できるという効果を奏する。 また、演算処理ユニットの個数を、分割されたマイクロ
プログラムＲＯＭの個数よりも少なくし、動作状態の制
御回路を演算処理ユニットに接続するセレクタを備えれ
ば、ハードウェアコストをさらに低減することができる
という効果を奏する。
第１図乃至第２ＤＩ！ｌは本発明の一実施例に係り、第
１図は並列処理型マイクロプロセッサの要部構成を示す
ブロック図、 第２Ｃ図 第２Ｄ図
１図は並列処理型マイクロプロセッサの要部構成を示す
ブロック図、 第２Ｃ図 第２Ｄ図
Claims (1)
- 【特許請求の範囲】 １）、１組のマイクロプログラムを分割し て複数のマイクロプログラムＲＯＭ（１０Ａ〜１０Ｄ）
に格納しておき、命令コードを解読して、該命令に対応
したマイクロプログラムの先頭アドレスを、複数の該マ
イクロプログラムＲＯＭに並列に供給し、１つの該マイ
クロプログラムＲＯＭに複数の該先頭アドレスが競合し
た場合には所定の優先順位に従って順に該先頭アドレス
を該マイクロプログラムＲＯＭに供給することにより、
複数の該マイクロプログラムＲＯＭで並列演算処理を実
行することを特徴とするマイクロプロセッサの並列処理
方法。 ２）、命令コードを解読して、該命令に対 応したマイクロプログラムの先頭アドレスを出力する命
令デコーダ（１６Ａ、１６Ｂ）と、 １組のマイクロプログラムが分割されて格納された複数
のマイクロプログラムＲＯＭ（１０Ａ〜１０Ｄ）と、 該先頭アドレスを受付け、１つの該マイクロプログラム
ＲＯＭに対し複数の該先頭アドレスが競合した場合には
、所定の優先順位に従って順に該先頭アドレスを該マイ
クロプログラムＲＯＭに供給するアドレス優先割付回路
（１８Ａ〜１８Ｄ）と、 該マイクロプログラムを実行するための複数の演算処理
ユニット（３２Ａ、３２Ｂ）と、 各該マイクロプログラムＲＯＭに対応して設けられ、該
先頭アドレスに応答して、対応するマイクロプログラム
を解読し、該演算処理ユニットを制御する制御回路（１
０Ａ〜１０Ｄ）と、 を有することを特徴とする並列処理型マイクロプロセッ
サ。 ３）、前記演算処理ユニット（３２Ａ、３ ２Ｂ）の個数は、分割された前記マイクロプログラムＲ
ＯＭ（１０Ａ〜１０Ｄ）の個数よりも少なく、 動作状態の前記制御回路（１０Ａ〜１０Ｄ）を該演算処
理ユニットに接続するセレクタ（３０Ａ、３０Ｂ）を備
えたことを特徴とする請求項２記載の並列処理型マイク
ロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22278090A JPH04105125A (ja) | 1990-08-24 | 1990-08-24 | 並列処理型マイクロプロセッサ及びその並列処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22278090A JPH04105125A (ja) | 1990-08-24 | 1990-08-24 | 並列処理型マイクロプロセッサ及びその並列処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04105125A true JPH04105125A (ja) | 1992-04-07 |
Family
ID=16787777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22278090A Pending JPH04105125A (ja) | 1990-08-24 | 1990-08-24 | 並列処理型マイクロプロセッサ及びその並列処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04105125A (ja) |
-
1990
- 1990-08-24 JP JP22278090A patent/JPH04105125A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1324835C (en) | Modular crossbar interconnection network for data transaction between system units in a multi-processor system | |
| EP2336879B1 (en) | Methods and apparatus for dynamically merging an array controller with an array processing element | |
| US5664214A (en) | Parallel processing computer containing a multiple instruction stream processing architecture | |
| US6128720A (en) | Distributed processing array with component processors performing customized interpretation of instructions | |
| US5293489A (en) | Circuit arrangement capable of centralizing control of a switching network | |
| US7386646B2 (en) | System and method for interrupt distribution in a multithread processor | |
| US6795909B2 (en) | Methods and apparatus for ManArray PE-PE switch control | |
| JPH0636515B2 (ja) | 通信プロセッサ装置 | |
| WO2008023576A1 (fr) | Élément de traitement, système de processeur parallèle en mode mixte, procédé pour élément de traitement, procédé pour processeur parallèle en mode mixte, programme pour élément de traitement, et programme pour processeur parallèle en mode mixte | |
| US4821183A (en) | A microsequencer circuit with plural microprogrom instruction counters | |
| JP3237858B2 (ja) | 演算装置 | |
| US20040078093A1 (en) | Array-type processor | |
| US7340591B1 (en) | Providing parallel operand functions using register file and extra path storage | |
| US20020124038A1 (en) | Processor for processing variable length data | |
| JPH04105125A (ja) | 並列処理型マイクロプロセッサ及びその並列処理方法 | |
| US20080215653A1 (en) | Data Processing Device with Multi-Endian Support | |
| JPH07105175A (ja) | マイクロコンピュータ | |
| JPH02162422A (ja) | 優先ブランチ機構を備えたデータ処理システム | |
| US6920544B2 (en) | Processor and instruction execution method with reduced address information | |
| US4928238A (en) | Scalar data arithmetic control system for vector arithmetic processor | |
| EP0063256A1 (en) | Pipelined control apparatus with multi-process address storage | |
| JPH01271840A (ja) | マイクロコンピュータ | |
| JPH1091433A (ja) | レジスタ選択制御装置 | |
| US6363408B1 (en) | Method and apparatus for summing selected bits from a plurality of machine vectors | |
| SU1012266A1 (ru) | Микропроцессор |