JPH1091269A - 高周波数クロック式回路の電力消費を低減するシステム及び方法 - Google Patents
高周波数クロック式回路の電力消費を低減するシステム及び方法Info
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- JPH1091269A JPH1091269A JP9213651A JP21365197A JPH1091269A JP H1091269 A JPH1091269 A JP H1091269A JP 9213651 A JP9213651 A JP 9213651A JP 21365197 A JP21365197 A JP 21365197A JP H1091269 A JPH1091269 A JP H1091269A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- G06F1/32—Means for saving power
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 発振器クロックの出力を、動的論理回路要素
にシステム・クロック信号として入力される前に自動的
に変化させるシステム及び方法を提供する。 【解決手段】 発振器クロック信号が、集積回路の電力
消費量を判定するセンサによって生成された信号に基づ
いて制御される。クロック式信号の周波数が、電力消費
量に関係する特定の回路特性のレベルを検出するセンサ
の出力に基づいて、増分的に低く(または高く)され
る。パターン・ジェネレータを使用して、ロード可能シ
フト・レジスタを構成する相互接続された一連のレジス
タにデジタル信号が入力される。パターン・ジェネレー
タの出力は、センサからの入力に基づく。シフト・レジ
スタ中をシフトされたビットが、発振器クロック信号と
AND演算されて、システム・クロックの周波数を制御
する。
にシステム・クロック信号として入力される前に自動的
に変化させるシステム及び方法を提供する。 【解決手段】 発振器クロック信号が、集積回路の電力
消費量を判定するセンサによって生成された信号に基づ
いて制御される。クロック式信号の周波数が、電力消費
量に関係する特定の回路特性のレベルを検出するセンサ
の出力に基づいて、増分的に低く(または高く)され
る。パターン・ジェネレータを使用して、ロード可能シ
フト・レジスタを構成する相互接続された一連のレジス
タにデジタル信号が入力される。パターン・ジェネレー
タの出力は、センサからの入力に基づく。シフト・レジ
スタ中をシフトされたビットが、発振器クロック信号と
AND演算されて、システム・クロックの周波数を制御
する。
Description
【0001】
【発明の属する技術分野】本発明は、一般に、クロック
式回路における電力消費量の動的調整に関する。より詳
細には、本発明は、高周波回路における電力消費量を制
御するために、発振器回路の出力周波数を、それを動的
論理回路のシステム・クロック信号として入力する前に
調整する。
式回路における電力消費量の動的調整に関する。より詳
細には、本発明は、高周波回路における電力消費量を制
御するために、発振器回路の出力周波数を、それを動的
論理回路のシステム・クロック信号として入力する前に
調整する。
【0002】
【従来の技術及び発明が解決しようとする課題】相補形
金属酸化膜半導体(CMOS)の高性能計算システムで
は、高いデータ処理能力が不可欠である。コンピュータ
業界では、クロック・レートすなわち周波数が極めて高
いクロック・システムが一般的になりつつある。電力消
費量の大部分は、周波数に比例し電圧の二乗に比例して
増加する。さらに、電力消費量は、信号立ち上がり時間
(短絡電流)の関数でもある。電力消費量が周波数及び
熱の発生に緊密に関係することを念頭に置くと、熱の放
散と電力消費の問題に対処しなければ、性能の厳しい制
限、信頼性の問題及びシステムの障害が生じることがあ
る。さらに、これらの要素は、極めて高い周波数で動作
する集積回路を開発するとき、クリティカルな設計点と
みなさなければならない。
金属酸化膜半導体(CMOS)の高性能計算システムで
は、高いデータ処理能力が不可欠である。コンピュータ
業界では、クロック・レートすなわち周波数が極めて高
いクロック・システムが一般的になりつつある。電力消
費量の大部分は、周波数に比例し電圧の二乗に比例して
増加する。さらに、電力消費量は、信号立ち上がり時間
(短絡電流)の関数でもある。電力消費量が周波数及び
熱の発生に緊密に関係することを念頭に置くと、熱の放
散と電力消費の問題に対処しなければ、性能の厳しい制
限、信頼性の問題及びシステムの障害が生じることがあ
る。さらに、これらの要素は、極めて高い周波数で動作
する集積回路を開発するとき、クリティカルな設計点と
みなさなければならない。
【0003】電力を節約する1つの方法が、特定の動作
中に遊休状態のすべての回路を遮断することであること
は知られている。しかしながら、遮断すると電力を節約
できるはずの機能がすべてデータを処理中のときは、こ
の手法には問題がある。さらに、特定の機能を遮断して
も、依然として電力消費量がパッケージの熱特性を上回
ることもある。つまり、集積回路パッケージは、集積回
路が熱を発生させる以上の速度で熱を放散することがで
きない。したがって、クリティカルなデータ処理動作を
中断せることなく電力を減少させ、かつデータの妥当性
を維持する技術が必要である。他の従来技術の回路は、
集積回路の一部分をスリープ・モードにするアルゴリズ
ムを使用している。しかしながら、そのような従来の技
術は複雑であり、多くのコストと設計オーバヘッドを必
要とする。したがって、クロック式データ処理動作を中
断したり有効なデータを破壊したりすることなく、回路
に必要な電力を減少させる解決策が必要であることが分
かる。
中に遊休状態のすべての回路を遮断することであること
は知られている。しかしながら、遮断すると電力を節約
できるはずの機能がすべてデータを処理中のときは、こ
の手法には問題がある。さらに、特定の機能を遮断して
も、依然として電力消費量がパッケージの熱特性を上回
ることもある。つまり、集積回路パッケージは、集積回
路が熱を発生させる以上の速度で熱を放散することがで
きない。したがって、クリティカルなデータ処理動作を
中断せることなく電力を減少させ、かつデータの妥当性
を維持する技術が必要である。他の従来技術の回路は、
集積回路の一部分をスリープ・モードにするアルゴリズ
ムを使用している。しかしながら、そのような従来の技
術は複雑であり、多くのコストと設計オーバヘッドを必
要とする。したがって、クロック式データ処理動作を中
断したり有効なデータを破壊したりすることなく、回路
に必要な電力を減少させる解決策が必要であることが分
かる。
【0004】
【課題を解決するための手段】従来技術とは違って、本
発明は、発振器クロックの出力を、動的論理回路要素に
システム・クロック信号として入力する前に自動的に変
化させる。集積回路の電力消費量を決定するセンサによ
って生成された信号に基づき、発振器クロック信号が制
御される。一般に、発生した熱や利用される電流などの
特定の回路特性のレベルを検出するセンサの出力に基づ
いて、クロック式信号の周波数が増分的に低く(または
高く)される。パターン・ジェネレータが、ロード可能
なシフト・レジスタを構成する一連の相互接続されたレ
ジスタにデジタル信号を入力するために利用される。パ
ターン・ジェネレータの出力はセンサからの入力に基づ
いており、その結果システム・クロックが、測定された
特性値に基づいて制御される。本発明では、センサが許
容範囲のIC電力消費状態を検出したときは、システム
・クロックを発振器クロックと同じ周波数で出力するこ
とができる。しかし、高電力状態の場合は、パターン・
ジェネレータが、回路のクロック式要素に入力されるシ
ステム・クロック信号の周波数を増分的に低くするため
に、レジスタに出力するビット・パターンを変化させ
る。たとえば、システム・クロックは、最初に、第1の
高電力状態が記録されたときに発振器と同じ周波数で動
作しているものとする。このとき、パターン・ジェネレ
ータは、出力を変化させて、システム・クロックの周波
数をたとえば25%低下させ、これに対応して回路の電
力消費量を減少させる。次に、状態機械が、センサから
出力された高電力信号をサンプリングし、その信号がま
だイネーブル(活動状態)の場合、パターン・ジェネレ
ータは、異なるビット・シーケンスを発行して、シフト
・レジスタに、たとえば発振器周波数の50%のクロッ
ク周波数になるようにシステム・クロックを25%など
所定の割合だけ増分的に低くさせる。次に、状態機械
は、高電力信号を、非活動状態すなわちディセーブルに
なるまでずっと監視する。次に、パターン・ジェネレー
タは、システム・クロック周波数を所定の量だけ高くす
るビット・シーケンスを発行する。これにより、高電力
信号がフィードバック制御を提供し、これによって本発
明で、回路の電力消費量に基づいて最適のシステム・ク
ロック速度を探すことができる。このように、本発明
は、センサによって監視される特性のレベルに基づいて
クロック式システムの周波数を動的に調整することを可
能にするフィードバックを提供する。
発明は、発振器クロックの出力を、動的論理回路要素に
システム・クロック信号として入力する前に自動的に変
化させる。集積回路の電力消費量を決定するセンサによ
って生成された信号に基づき、発振器クロック信号が制
御される。一般に、発生した熱や利用される電流などの
特定の回路特性のレベルを検出するセンサの出力に基づ
いて、クロック式信号の周波数が増分的に低く(または
高く)される。パターン・ジェネレータが、ロード可能
なシフト・レジスタを構成する一連の相互接続されたレ
ジスタにデジタル信号を入力するために利用される。パ
ターン・ジェネレータの出力はセンサからの入力に基づ
いており、その結果システム・クロックが、測定された
特性値に基づいて制御される。本発明では、センサが許
容範囲のIC電力消費状態を検出したときは、システム
・クロックを発振器クロックと同じ周波数で出力するこ
とができる。しかし、高電力状態の場合は、パターン・
ジェネレータが、回路のクロック式要素に入力されるシ
ステム・クロック信号の周波数を増分的に低くするため
に、レジスタに出力するビット・パターンを変化させ
る。たとえば、システム・クロックは、最初に、第1の
高電力状態が記録されたときに発振器と同じ周波数で動
作しているものとする。このとき、パターン・ジェネレ
ータは、出力を変化させて、システム・クロックの周波
数をたとえば25%低下させ、これに対応して回路の電
力消費量を減少させる。次に、状態機械が、センサから
出力された高電力信号をサンプリングし、その信号がま
だイネーブル(活動状態)の場合、パターン・ジェネレ
ータは、異なるビット・シーケンスを発行して、シフト
・レジスタに、たとえば発振器周波数の50%のクロッ
ク周波数になるようにシステム・クロックを25%など
所定の割合だけ増分的に低くさせる。次に、状態機械
は、高電力信号を、非活動状態すなわちディセーブルに
なるまでずっと監視する。次に、パターン・ジェネレー
タは、システム・クロック周波数を所定の量だけ高くす
るビット・シーケンスを発行する。これにより、高電力
信号がフィードバック制御を提供し、これによって本発
明で、回路の電力消費量に基づいて最適のシステム・ク
ロック速度を探すことができる。このように、本発明
は、センサによって監視される特性のレベルに基づいて
クロック式システムの周波数を動的に調整することを可
能にするフィードバックを提供する。
【0005】本発明は、温度や電流使用量などの回路パ
ラメータを測定するセンサを利用して、過大な電力消費
状態があるときにシステムにその旨を示す、ここでpo
wer_highと呼ぶ制御信号を生成する。より具体
的には、集積回路またはチップは、発振器27からクロ
ック信号(osc_clock)を受け取るが、この発
振器クロック信号を機能回路に直接送らず、発振器クロ
ック信号は、クロック(clk)信号及び反転クロック
(clk_n)信号として供給され、ロード可能な4ビ
ット・シフト・レジスタを構成するように相互接続され
た4つのデュアル・ポート・レジスタに入力される。ま
た、発振器クロックとその補信号は、図1に関して以下
に説明する、様々なANDゲートならびに同期ラッチ及
び制御状態機械にも供給される。同期ラッチの目的は、
ラッチを二重にし、したがってクロックに提供されるp
ower_high信号を同期させて、準安定状態をな
くすことである。power_high信号が活動状態
のときは、チップまたはマクロに過大な電力状態が存在
し、すなわち過大な電力消費が生じていることを示す。
ラメータを測定するセンサを利用して、過大な電力消費
状態があるときにシステムにその旨を示す、ここでpo
wer_highと呼ぶ制御信号を生成する。より具体
的には、集積回路またはチップは、発振器27からクロ
ック信号(osc_clock)を受け取るが、この発
振器クロック信号を機能回路に直接送らず、発振器クロ
ック信号は、クロック(clk)信号及び反転クロック
(clk_n)信号として供給され、ロード可能な4ビ
ット・シフト・レジスタを構成するように相互接続され
た4つのデュアル・ポート・レジスタに入力される。ま
た、発振器クロックとその補信号は、図1に関して以下
に説明する、様々なANDゲートならびに同期ラッチ及
び制御状態機械にも供給される。同期ラッチの目的は、
ラッチを二重にし、したがってクロックに提供されるp
ower_high信号を同期させて、準安定状態をな
くすことである。power_high信号が活動状態
のときは、チップまたはマクロに過大な電力状態が存在
し、すなわち過大な電力消費が生じていることを示す。
【0006】パワー・オン・リセットが行われると、パ
ターン・ジェネレータは、一連の論理値1(1111)
をロード可能4ビット・シフト・レジスタに出力する。
好ましい一実施形態では反転レジスタを使用するので、
実際には、これらのビットのいくつかは、その補数が様
々なデュアル・ポート・レジスタのnew_dataポ
ートに入力されることがある。制御状態機械が、loa
d_new_data信号を提供し、その信号によりパ
ターン・ジェネレータのビットが4ビット・シフト・レ
ジスタの各レジスタにクロックインされる。次のクロッ
クで、データが、new_dataポートを介してシフ
ト・レジスタ中にラッチされる。次のクロックで、lo
ad_new_dataが低レベルになり、load_
old_dataが高レベル(活動状態)になって、各
デュアル・ポート・レジスタの出力からのデータが次段
のデュアル・ポート・レジスタに送られ、そこでラッチ
されて次にold_data入力を介してold_da
taとしてシフト・レジスタ中をシフトされる。これ
は、load_old_data線がアサートされない
ときは、load_new_data線が活動状態であ
るためである。したがって、パターン・ジェネレータが
ビット・パターン1111を出力するとき、論理回路に
出力されるシステム・クロックは、osc_clock
の複製であり、システムはフル(100%)クロック速
度で稼働する。これは、パターン・ジェンレータからの
4個の論理1の出力に基づく。パターン・ジェネレータ
からのビット・パターンを変化させることにより、シス
テム・クロックが発振器クロック速度に対して所定の割
合で動作するようになることが理解されよう。前に述べ
たように、システムは、パワー・オン・リセット時に、
発振器クロックの100パーセントのシステム・クロッ
ク速度で動作するように立ち上げられた。このとき、状
態機械は、power_high信号線を継続的に監視
する。
ターン・ジェネレータは、一連の論理値1(1111)
をロード可能4ビット・シフト・レジスタに出力する。
好ましい一実施形態では反転レジスタを使用するので、
実際には、これらのビットのいくつかは、その補数が様
々なデュアル・ポート・レジスタのnew_dataポ
ートに入力されることがある。制御状態機械が、loa
d_new_data信号を提供し、その信号によりパ
ターン・ジェネレータのビットが4ビット・シフト・レ
ジスタの各レジスタにクロックインされる。次のクロッ
クで、データが、new_dataポートを介してシフ
ト・レジスタ中にラッチされる。次のクロックで、lo
ad_new_dataが低レベルになり、load_
old_dataが高レベル(活動状態)になって、各
デュアル・ポート・レジスタの出力からのデータが次段
のデュアル・ポート・レジスタに送られ、そこでラッチ
されて次にold_data入力を介してold_da
taとしてシフト・レジスタ中をシフトされる。これ
は、load_old_data線がアサートされない
ときは、load_new_data線が活動状態であ
るためである。したがって、パターン・ジェネレータが
ビット・パターン1111を出力するとき、論理回路に
出力されるシステム・クロックは、osc_clock
の複製であり、システムはフル(100%)クロック速
度で稼働する。これは、パターン・ジェンレータからの
4個の論理1の出力に基づく。パターン・ジェネレータ
からのビット・パターンを変化させることにより、シス
テム・クロックが発振器クロック速度に対して所定の割
合で動作するようになることが理解されよう。前に述べ
たように、システムは、パワー・オン・リセット時に、
発振器クロックの100パーセントのシステム・クロッ
ク速度で動作するように立ち上げられた。このとき、状
態機械は、power_high信号線を継続的に監視
する。
【0007】power_high信号が活動状態にな
ると、電力障害すなわち過大電力状態が示される。この
とき、制御状態機械はその現状態を評価する。このpo
wer_high状態が、システムの電源が投入されて
以来始めて起こった電力障害である場合は、状態機械は
まだ状態レベル4のままである。より詳細には、機械は
最初に電源投入されたとき、状態レベル4に対応し且つ
初期状態条件であるフル発振器クロック速度で動作す
る。制御状態機械が、最初に、power_high信
号が活動状態であると判定したときは、状態機械はレベ
ル3にシフトし、パターン・ジェネレータに適切な制御
選択信号を送り、それによりパターン・ジェネレータは
ビット・パターン0111を出力する。
ると、電力障害すなわち過大電力状態が示される。この
とき、制御状態機械はその現状態を評価する。このpo
wer_high状態が、システムの電源が投入されて
以来始めて起こった電力障害である場合は、状態機械は
まだ状態レベル4のままである。より詳細には、機械は
最初に電源投入されたとき、状態レベル4に対応し且つ
初期状態条件であるフル発振器クロック速度で動作す
る。制御状態機械が、最初に、power_high信
号が活動状態であると判定したときは、状態機械はレベ
ル3にシフトし、パターン・ジェネレータに適切な制御
選択信号を送り、それによりパターン・ジェネレータは
ビット・パターン0111を出力する。
【0008】後で詳しく説明するように、パターン・ジ
ェネレータから1ビット位置に論理値0が出力される
と、システム・クロックの有効周波数が25%低下す
る。本発明を、パターン・ジェネレータから4ビット・
パターンを出力して発振器クロック周波数の25%の増
分的動的調整を提供する場合について説明することに留
意されたい。しかしながら、当業者は、追加のビットを
利用して、特定回路の設計に必要なより詳細なレベルの
増分制御を提供できることを理解されよう。たとえば、
パターン・ジェネレータから5ビット出力すると、発振
器クロック速度の20%の増分調整が得られ、10ビッ
ト出力すると、発振器クロック速度の10%の調整が行
われる。
ェネレータから1ビット位置に論理値0が出力される
と、システム・クロックの有効周波数が25%低下す
る。本発明を、パターン・ジェネレータから4ビット・
パターンを出力して発振器クロック周波数の25%の増
分的動的調整を提供する場合について説明することに留
意されたい。しかしながら、当業者は、追加のビットを
利用して、特定回路の設計に必要なより詳細なレベルの
増分制御を提供できることを理解されよう。たとえば、
パターン・ジェネレータから5ビット出力すると、発振
器クロック速度の20%の増分調整が得られ、10ビッ
ト出力すると、発振器クロック速度の10%の調整が行
われる。
【0009】パターン・ジェネレータからのビット01
11は、本発明の好ましい実施形態の4ビット・シフト
・レジスタで使用される反転バッファを構成するインバ
ータ(23、25)が存在するために、各レジスタにビ
ット・パターン0010として提示される。当然なが
ら、本発明は、4ビット・シフト・レジスタに非反転バ
ッファを利用して、パターン・ジェネレータから出力さ
れるビットがシフト・レジスタに入力されるビットと直
接対応するようにすることも可能である。クロック信号
に続いて、このデータは、load_new_data
が活動状態のとき、対応するシフト・レジスタにロード
される。このデータは、次のクロック信号によってレジ
スタ中でシフトされるため、最初のレジスタ(10)へ
の入力0は、3クロック・パルス後に始めて出力AND
ゲート(7)に現れる。また、出力ANDゲートは、発
振器クロックにも接続され、したがってそれ以降はシス
テム・クロック・パルスが4つ目ごとに無効にされ、そ
れにより、有効クロック周波数が発振器クロックの75
%に減少する。このようにして、データが、出力AND
ゲートによって発振器クロックと比較され、シフト・レ
ジスタの各レジスタ(段)からのデータによって、シフ
ト・レジスタ内の段数に基づく割合でクロックが調整さ
れる。
11は、本発明の好ましい実施形態の4ビット・シフト
・レジスタで使用される反転バッファを構成するインバ
ータ(23、25)が存在するために、各レジスタにビ
ット・パターン0010として提示される。当然なが
ら、本発明は、4ビット・シフト・レジスタに非反転バ
ッファを利用して、パターン・ジェネレータから出力さ
れるビットがシフト・レジスタに入力されるビットと直
接対応するようにすることも可能である。クロック信号
に続いて、このデータは、load_new_data
が活動状態のとき、対応するシフト・レジスタにロード
される。このデータは、次のクロック信号によってレジ
スタ中でシフトされるため、最初のレジスタ(10)へ
の入力0は、3クロック・パルス後に始めて出力AND
ゲート(7)に現れる。また、出力ANDゲートは、発
振器クロックにも接続され、したがってそれ以降はシス
テム・クロック・パルスが4つ目ごとに無効にされ、そ
れにより、有効クロック周波数が発振器クロックの75
%に減少する。このようにして、データが、出力AND
ゲートによって発振器クロックと比較され、シフト・レ
ジスタの各レジスタ(段)からのデータによって、シフ
ト・レジスタ内の段数に基づく割合でクロックが調整さ
れる。
【0010】状態機械は、システム要件に基づく所定数
のクロック・サイクルの後、power_high信号
線を継続的にサンプリングする。power_high
信号がこの所定期間活動状態のままである場合は、状態
機械がレベル2に変化してパターン・ジェネレータに適
切な選択制御信号を送り、それによりパターン・ジェネ
レータは、ビット・パターン0101を出力する。この
パターンは、シフト・レジスタの入力に提供されたと
き、ビット・パターン0000になる(インバータ2
3、25のため)。前述のように、これらのビットは、
次に、シフト・レジスタの段をクロックされ、論理値0
が発振器クロックとAND演算されるたびに、システム
・クロック・パルスが無効にされ、その結果、システム
・クロックが発振器クロック周波数の50%に低下す
る。つまり、第1段及び第3段のレジスタ(10、1
2)への入力論理値0が、出力ANDゲート(7)に論
理値0として出力される。第2段及び第4段のレジスタ
(11、13)への入力論理値0は、出力ANDゲート
(7)に論理値1として出力される。したがって、ビッ
ト・パターン0101は発振器クロック信号とAND演
算され、その周波数は、50%低減されてからシステム
・クロックとして出力される。たとえば、発振器が10
0MHzで、パターン・ジェネレータ17から0101
が出力される場合、システム・クロックは50MHzで
動作する。
のクロック・サイクルの後、power_high信号
線を継続的にサンプリングする。power_high
信号がこの所定期間活動状態のままである場合は、状態
機械がレベル2に変化してパターン・ジェネレータに適
切な選択制御信号を送り、それによりパターン・ジェネ
レータは、ビット・パターン0101を出力する。この
パターンは、シフト・レジスタの入力に提供されたと
き、ビット・パターン0000になる(インバータ2
3、25のため)。前述のように、これらのビットは、
次に、シフト・レジスタの段をクロックされ、論理値0
が発振器クロックとAND演算されるたびに、システム
・クロック・パルスが無効にされ、その結果、システム
・クロックが発振器クロック周波数の50%に低下す
る。つまり、第1段及び第3段のレジスタ(10、1
2)への入力論理値0が、出力ANDゲート(7)に論
理値0として出力される。第2段及び第4段のレジスタ
(11、13)への入力論理値0は、出力ANDゲート
(7)に論理値1として出力される。したがって、ビッ
ト・パターン0101は発振器クロック信号とAND演
算され、その周波数は、50%低減されてからシステム
・クロックとして出力される。たとえば、発振器が10
0MHzで、パターン・ジェネレータ17から0101
が出力される場合、システム・クロックは50MHzで
動作する。
【0011】さらに、別の所定のサンプリング期間中ず
っとpower_high信号が活動状態のままである
場合は、制御状態機械は、パターン・ジェネレータに適
切な選択信号を送り、それによりビット・パターン00
01が出力される結果、ビット・パターン0100がシ
フト・レジスタにロードされ、それにより、反転レジス
タがビット・パターン0001を発振器クロック信号と
AND演算させるため、システム・クロック周波数が、
発振器クロック周波数の25%に低下する。必要に応じ
て、システム・クロックを完全に停止する状態レベル0
にすることもできる。すなわち、パターン・ジェネレー
タによってビット・パターン0000が出力され、シフ
ト・レジスタに0101が提示され、0000が発振器
クロックとAND演算される。様々な状態レベル0〜4
は、本発明により電源に対する制御信号を生成し、それ
に応答して電源が電源電圧を低くする機会を与える。
っとpower_high信号が活動状態のままである
場合は、制御状態機械は、パターン・ジェネレータに適
切な選択信号を送り、それによりビット・パターン00
01が出力される結果、ビット・パターン0100がシ
フト・レジスタにロードされ、それにより、反転レジス
タがビット・パターン0001を発振器クロック信号と
AND演算させるため、システム・クロック周波数が、
発振器クロック周波数の25%に低下する。必要に応じ
て、システム・クロックを完全に停止する状態レベル0
にすることもできる。すなわち、パターン・ジェネレー
タによってビット・パターン0000が出力され、シフ
ト・レジスタに0101が提示され、0000が発振器
クロックとAND演算される。様々な状態レベル0〜4
は、本発明により電源に対する制御信号を生成し、それ
に応答して電源が電源電圧を低くする機会を与える。
【0012】power_high信号が非活動状態に
なり、そのことが制御状態機械によって判定されると、
クロック・サイクルを所定期間サンプリングした後で、
選択信号がパターン・ジェネレータに出され、回路の状
態を次の高いレベルにシフトアップする。すなわち、シ
ステム・クロックが発振器クロックの50%であり、パ
ターン・ジェネレータによってビット・パターン010
1が出力され、シフト・レジスタに0000が入力され
て(インバータ23及び25のため)、power_h
igh信号が非活動状態になった場合は、制御状態機械
がパターン・ジェネレータにビット・パターン0111
を発行させ、対応するビット・パターン0010がシフ
ト・レジスタに入力され、それにより有効システム・ク
ロック周波数が、発振器クロック周波数の75%に上が
る。個々の回路は、パターン・ジェネレータの出力に基
づいてその速度を低下させず、したがってその立ち上が
り時間と立ち下がり時間が維持され、短絡電流が増加し
ない。本発明は、チップ・レベルでもマクロ・レベルで
も利用することができるが、何らかの同期化技術が必要
となる場合があることに留意されたい。
なり、そのことが制御状態機械によって判定されると、
クロック・サイクルを所定期間サンプリングした後で、
選択信号がパターン・ジェネレータに出され、回路の状
態を次の高いレベルにシフトアップする。すなわち、シ
ステム・クロックが発振器クロックの50%であり、パ
ターン・ジェネレータによってビット・パターン010
1が出力され、シフト・レジスタに0000が入力され
て(インバータ23及び25のため)、power_h
igh信号が非活動状態になった場合は、制御状態機械
がパターン・ジェネレータにビット・パターン0111
を発行させ、対応するビット・パターン0010がシフ
ト・レジスタに入力され、それにより有効システム・ク
ロック周波数が、発振器クロック周波数の75%に上が
る。個々の回路は、パターン・ジェネレータの出力に基
づいてその速度を低下させず、したがってその立ち上が
り時間と立ち下がり時間が維持され、短絡電流が増加し
ない。本発明は、チップ・レベルでもマクロ・レベルで
も利用することができるが、何らかの同期化技術が必要
となる場合があることに留意されたい。
【0013】
【発明の実施の形態】次に、図1及び図2を参照して、
本発明の好ましい実施形態について説明する。図1にお
いて、参照番号19は、発振器クロック27から本発明
の回路への入力である。また、デュアル・ポート・レジ
スタ10、11、12、13が示され、それぞれノード
19から発振器クロック入力を受け取る。前述のよう
に、レジスタ10、11、12、13は、ロード可能な
4ビット・シフト・レジスタを構成するように接続され
る。これらのデュアル・ポート・レジスタはそれぞれ、
ノード19から発振器クロック信号を受け取り、インバ
ータ4の出力から、このクロック信号の補信号(clk
_n)を受け取る。インバータ4は発振器クロックから
入力を受け取る。また、これらのレジスタはそれぞれ、
パターン・ジェネレータ17から出力されたビット・パ
ターンからのビットの形で制御信号を受け取る。また、
高電力状態かどうかを示すpower_high信号を
ノード21に入力し、続いて同期ラッチ14及び15に
入力するセンサ18も示されている。ラッチ14及び1
5はまた、発振器クロック・ノード19からクロック信
号を受け取る。ラッチ14及び15によって二重にラッ
チされ、ラッチ15から入力されるpower_hig
h信号を継続的にサンプリングする制御状態機械16が
示されている。さらに、制御状態機械16は、powe
r_high信号の状態に応じてパターン・ジェネレー
タ17に選択信号selectを出力する。さらに、制
御状態機械16は、新しいデータをロードするためのl
oad_new_data信号を、インバータ3とAN
Dゲート2とに出力する。制御状態機械16からのlo
ad_new_data信号は、発振器クロックからの
信号とAND演算され、load_new信号としてシ
フト・レジスタに出力される。また、このload_n
ew信号の補信号が、インバータ6からシフト・レジス
タに入力される。制御状態機械16からのload_n
ew_data信号の補信号が、ノード19からの発振
器クロック信号と共にANDゲート1に提供される。A
NDゲート1の出力は、次に、シフト・レジスタにlo
ad_old入力として提供される。さらに、この信号
の補信号が、インバータ5から4ビット・シフト・レジ
スタ内のそれぞれのレジスタにload_old_n信
号として提供される。
本発明の好ましい実施形態について説明する。図1にお
いて、参照番号19は、発振器クロック27から本発明
の回路への入力である。また、デュアル・ポート・レジ
スタ10、11、12、13が示され、それぞれノード
19から発振器クロック入力を受け取る。前述のよう
に、レジスタ10、11、12、13は、ロード可能な
4ビット・シフト・レジスタを構成するように接続され
る。これらのデュアル・ポート・レジスタはそれぞれ、
ノード19から発振器クロック信号を受け取り、インバ
ータ4の出力から、このクロック信号の補信号(clk
_n)を受け取る。インバータ4は発振器クロックから
入力を受け取る。また、これらのレジスタはそれぞれ、
パターン・ジェネレータ17から出力されたビット・パ
ターンからのビットの形で制御信号を受け取る。また、
高電力状態かどうかを示すpower_high信号を
ノード21に入力し、続いて同期ラッチ14及び15に
入力するセンサ18も示されている。ラッチ14及び1
5はまた、発振器クロック・ノード19からクロック信
号を受け取る。ラッチ14及び15によって二重にラッ
チされ、ラッチ15から入力されるpower_hig
h信号を継続的にサンプリングする制御状態機械16が
示されている。さらに、制御状態機械16は、powe
r_high信号の状態に応じてパターン・ジェネレー
タ17に選択信号selectを出力する。さらに、制
御状態機械16は、新しいデータをロードするためのl
oad_new_data信号を、インバータ3とAN
Dゲート2とに出力する。制御状態機械16からのlo
ad_new_data信号は、発振器クロックからの
信号とAND演算され、load_new信号としてシ
フト・レジスタに出力される。また、このload_n
ew信号の補信号が、インバータ6からシフト・レジス
タに入力される。制御状態機械16からのload_n
ew_data信号の補信号が、ノード19からの発振
器クロック信号と共にANDゲート1に提供される。A
NDゲート1の出力は、次に、シフト・レジスタにlo
ad_old入力として提供される。さらに、この信号
の補信号が、インバータ5から4ビット・シフト・レジ
スタ内のそれぞれのレジスタにload_old_n信
号として提供される。
【0014】制御状態機械16からの選択信号に応答し
て、パターン・ジェネレータ17は、周波数制御ビット
・パターンを、4ビット・シフト・レジスタを構成する
レジスタ10、11、12及び13のそれぞれに出力す
る。すなわち、各デュアル・ポート・レジスタは、パタ
ーン・ジェネレータ17からビットの出力の1つを受け
取るnew_dataポートを有する。好ましい実施形
態は、パターン・ジェネレータ17からの4ビット・パ
ターンを使用する。しかし、特定のシステム設計で必要
とする詳細のレベルを達成するために、必要に応じて様
々な長さのビット・パターンを利用することができる。
すなわち、8ビットならば、追加の制御レベルを提供
し、2ビットならば、より少ない制御を提供することに
なる。当然ながら、本発明では、このような可変長のビ
ット・パターンが可能である。
て、パターン・ジェネレータ17は、周波数制御ビット
・パターンを、4ビット・シフト・レジスタを構成する
レジスタ10、11、12及び13のそれぞれに出力す
る。すなわち、各デュアル・ポート・レジスタは、パタ
ーン・ジェネレータ17からビットの出力の1つを受け
取るnew_dataポートを有する。好ましい実施形
態は、パターン・ジェネレータ17からの4ビット・パ
ターンを使用する。しかし、特定のシステム設計で必要
とする詳細のレベルを達成するために、必要に応じて様
々な長さのビット・パターンを利用することができる。
すなわち、8ビットならば、追加の制御レベルを提供
し、2ビットならば、より少ない制御を提供することに
なる。当然ながら、本発明では、このような可変長のビ
ット・パターンが可能である。
【0015】図1に示したような4ビット・シフト・レ
ジスタの各デュアル・ポート・レジスタ10、11、1
2、13は、次段のデュアル・ポート・レジスタのol
d_data入力ポートに循環式に接続されたdata
_outポートを有する。より具体的には、レジスタ1
0のdata_outは、レジスタ11のold_da
taとして入力される。同様に、レジスタ11のdat
a_outは、レジスタ12のold_dataとして
入力され、以下同様である。レジスタ13のdata_
outポートは、レジスタ10のold_dataポー
トに接続され、また、最初にノード19に入力された発
振器クロック信号と共にANDゲート7にも提供され
る。ANDゲート7の出力は、ノード20に置かれ、集
積回路装置によりシステム・クロックとして使用され
る。
ジスタの各デュアル・ポート・レジスタ10、11、1
2、13は、次段のデュアル・ポート・レジスタのol
d_data入力ポートに循環式に接続されたdata
_outポートを有する。より具体的には、レジスタ1
0のdata_outは、レジスタ11のold_da
taとして入力される。同様に、レジスタ11のdat
a_outは、レジスタ12のold_dataとして
入力され、以下同様である。レジスタ13のdata_
outポートは、レジスタ10のold_dataポー
トに接続され、また、最初にノード19に入力された発
振器クロック信号と共にANDゲート7にも提供され
る。ANDゲート7の出力は、ノード20に置かれ、集
積回路装置によりシステム・クロックとして使用され
る。
【0016】各デュアル・ポート・レジスタ10、1
1、12、13を介してデータを継続的にシフトするた
めに、発振器クロック信号が利用されることが分かる。
発振器クロックはまた、ANDゲート7への入力として
提供される。前述のように、ビット・パターン1111
がパターン・ジェネレータ17から出力される場合、イ
ンバータ23及び25によって実際に、レジスタ10、
11、12、13にビット・パターン1010が入力さ
れる。これらのレジスタは反転レジスタ(またはバッフ
ァ)であるため、このパターン(1010)によって、
ビットがシフト・レジスタ中でシフトされるとき、AN
Dゲート7には論理値1が継続的に現れる。すなわち、
レジスタ13への論理値0が論理値1に反転され、レジ
スタ12に入力された論理値1が論理値0に反転され
て、レジスタ13に入力され、そこで反転されて論理値
1として出力される。レジスタ11への論理値0は、レ
ジスタ12に論理値1として出力され、次に、レジスタ
13に論理値0として出力され、そこからゲート7に論
理値1が出力される。レジスタ10に入力された論理値
1は反転され、論理値0としてレジスタ11に提供され
る。この論理値0は、レジスタ11によって論理値1に
反転され、レジスタ12に提供され、次にそこで反転さ
れてレジスタ13に論理値0が提供される。また、レジ
スタ13は、この論理値0を反転し、論理値1をAND
ゲート7に提供する。このようにして、ジェネレータ1
7からのビット・パターン1111によって、各発振器
クロック・サイクルにレジスタ13のdata_out
ポートから論理値1が出力される。この場合、発振器ク
ロック信号とシフト・レジスタのデータ出力が常に活動
状態になり、システム・クロックと同じ周波数で状態レ
ベル4と見なされる発振器クロックを出力するため、A
NDゲート7は、発振器クロック周波数と同一のシステ
ム・クロック信号を出力する。センサ18が、高電力状
態が存在すると判定した場合は、power_high
信号が同期ラッチ14及び15に提供される。次に、制
御状態機械16が、高電力状態の存在を示す制御信号を
ラッチ14及び15から受け取る。次に、状態機械16
から選択信号がパターン・ジェネレータ17に出され、
それによりパターン・ジェネレータ17が、状態レベル
3に対応するビット・パターンを提供することができ
る。このとき、パターン・ジェネレータ17からビット
・パターン0111が出力され、4ビット・シフト・レ
ジスタにビット・パターン0010が出される。すなわ
ち、レジスタ10、11、13のnew_dataとし
て、ゼロが入力される。レジスタ12には、論理値1が
入力される。レジスタ10に入力された論理値ゼロによ
り、レジスタ10のdata_outポートから論理値
1が出力され、レジスタ11のold_dataポート
に入力される。次に、レジスタ12に論理値0が出力さ
れ、レジスタ13に論理値1が入力され、その結果、レ
ジスタ13からANDゲート7に論理値ゼロが出力され
る。4ビットのうちの1つでANDゲート7に論理値ゼ
ロが現れるので、論理値ゼロが発生するのは25%の時
間だけであることを理解されたい。したがって、4サイ
クルごとに、発振器クロックの活動部分が無効にされ、
ノード20のシステム・クロック出力は、発振器クロッ
クの75%の有効クロック周波数で動作する。これが、
状態レベル3である。
1、12、13を介してデータを継続的にシフトするた
めに、発振器クロック信号が利用されることが分かる。
発振器クロックはまた、ANDゲート7への入力として
提供される。前述のように、ビット・パターン1111
がパターン・ジェネレータ17から出力される場合、イ
ンバータ23及び25によって実際に、レジスタ10、
11、12、13にビット・パターン1010が入力さ
れる。これらのレジスタは反転レジスタ(またはバッフ
ァ)であるため、このパターン(1010)によって、
ビットがシフト・レジスタ中でシフトされるとき、AN
Dゲート7には論理値1が継続的に現れる。すなわち、
レジスタ13への論理値0が論理値1に反転され、レジ
スタ12に入力された論理値1が論理値0に反転され
て、レジスタ13に入力され、そこで反転されて論理値
1として出力される。レジスタ11への論理値0は、レ
ジスタ12に論理値1として出力され、次に、レジスタ
13に論理値0として出力され、そこからゲート7に論
理値1が出力される。レジスタ10に入力された論理値
1は反転され、論理値0としてレジスタ11に提供され
る。この論理値0は、レジスタ11によって論理値1に
反転され、レジスタ12に提供され、次にそこで反転さ
れてレジスタ13に論理値0が提供される。また、レジ
スタ13は、この論理値0を反転し、論理値1をAND
ゲート7に提供する。このようにして、ジェネレータ1
7からのビット・パターン1111によって、各発振器
クロック・サイクルにレジスタ13のdata_out
ポートから論理値1が出力される。この場合、発振器ク
ロック信号とシフト・レジスタのデータ出力が常に活動
状態になり、システム・クロックと同じ周波数で状態レ
ベル4と見なされる発振器クロックを出力するため、A
NDゲート7は、発振器クロック周波数と同一のシステ
ム・クロック信号を出力する。センサ18が、高電力状
態が存在すると判定した場合は、power_high
信号が同期ラッチ14及び15に提供される。次に、制
御状態機械16が、高電力状態の存在を示す制御信号を
ラッチ14及び15から受け取る。次に、状態機械16
から選択信号がパターン・ジェネレータ17に出され、
それによりパターン・ジェネレータ17が、状態レベル
3に対応するビット・パターンを提供することができ
る。このとき、パターン・ジェネレータ17からビット
・パターン0111が出力され、4ビット・シフト・レ
ジスタにビット・パターン0010が出される。すなわ
ち、レジスタ10、11、13のnew_dataとし
て、ゼロが入力される。レジスタ12には、論理値1が
入力される。レジスタ10に入力された論理値ゼロによ
り、レジスタ10のdata_outポートから論理値
1が出力され、レジスタ11のold_dataポート
に入力される。次に、レジスタ12に論理値0が出力さ
れ、レジスタ13に論理値1が入力され、その結果、レ
ジスタ13からANDゲート7に論理値ゼロが出力され
る。4ビットのうちの1つでANDゲート7に論理値ゼ
ロが現れるので、論理値ゼロが発生するのは25%の時
間だけであることを理解されたい。したがって、4サイ
クルごとに、発振器クロックの活動部分が無効にされ、
ノード20のシステム・クロック出力は、発振器クロッ
クの75%の有効クロック周波数で動作する。これが、
状態レベル3である。
【0017】次に、制御状態機械16は、ラッチ15を
継続的に監視し、所定時間後でもpower_high
信号がなお存在する場合は、選択信号がパターン・ジェ
ネレータ17に提供され、状態レベル2になる。ジェネ
レータ17によって、ビット・パターン0101がレジ
スタ10、11、12、13に提供される。すなわち、
論理値ゼロが、レジスタ10、11、12、13に提供
される。したがって、これらのビットが反転レジスタ1
0、11、12、13の間でシフトされるとき、レジス
タ10及び12に入力された論理値0によって、ゲート
7に論理値0が現われ、レジスタ11及び13に入力さ
れた論理値0によって、ゲート7に論理値1が現れるた
め、50%の時間だけANDゲート7の入力に論理値ゼ
ロが現れることになる。したがって、ゲート7の出力
は、発振器クロックの50%の周波数のシステム・クロ
ック信号となる。この場合も、制御状態機械16は、p
ower_high信号についてラッチ15を監視し、
別の所定期間後にその信号がまだ存在する場合は、選択
信号をパターン・ジェネレータ17に送り、システムを
状態レベル1にする。状態レベル1のときは、パターン
・ジェネレータ17によってビット・パターン0001
が出力され、そのため、ビット・パターン0100がレ
ジスタ10、11、12、13に入力される。この場
合、論理値ゼロが4回中3回はANDゲート7の入力に
現れ、その結果、システム・クロックは発振器クロック
よりも75%低い周波数で動作し、すなわち、システム
・クロック周波数は、発振器クロック周波数の25%に
なる。別の所定時間後に、制御状態機械16が、ラッチ
15からのpower_high信号を依然として検出
する場合は、システムはレベル0の状態に達し、システ
ム・クロック20が完全に停止する。つまり、パターン
・ジェネレータ17からビット・パターン0000が出
力され、ビット・パターン0101が、レジスタ10、
11、12、13に入力される。レジスタ11及び13
に1が入力されると(反転レジスタの使用により)ゲー
ト7に0が出力され、さらにまた、レジスタ10及び1
2の出力の論理値1が、個々のレジスタ中をシフトされ
ると、ゲート7に0を出力させる。したがって、論理値
ゼロが常にANDゲート7に現れ、論理値ゼロが、発振
器クロック19の出力とAND演算されるとき、ノード
20にゼロ周波数システム・クロック信号を提供する。
この状態では、機械は完全に停止する。
継続的に監視し、所定時間後でもpower_high
信号がなお存在する場合は、選択信号がパターン・ジェ
ネレータ17に提供され、状態レベル2になる。ジェネ
レータ17によって、ビット・パターン0101がレジ
スタ10、11、12、13に提供される。すなわち、
論理値ゼロが、レジスタ10、11、12、13に提供
される。したがって、これらのビットが反転レジスタ1
0、11、12、13の間でシフトされるとき、レジス
タ10及び12に入力された論理値0によって、ゲート
7に論理値0が現われ、レジスタ11及び13に入力さ
れた論理値0によって、ゲート7に論理値1が現れるた
め、50%の時間だけANDゲート7の入力に論理値ゼ
ロが現れることになる。したがって、ゲート7の出力
は、発振器クロックの50%の周波数のシステム・クロ
ック信号となる。この場合も、制御状態機械16は、p
ower_high信号についてラッチ15を監視し、
別の所定期間後にその信号がまだ存在する場合は、選択
信号をパターン・ジェネレータ17に送り、システムを
状態レベル1にする。状態レベル1のときは、パターン
・ジェネレータ17によってビット・パターン0001
が出力され、そのため、ビット・パターン0100がレ
ジスタ10、11、12、13に入力される。この場
合、論理値ゼロが4回中3回はANDゲート7の入力に
現れ、その結果、システム・クロックは発振器クロック
よりも75%低い周波数で動作し、すなわち、システム
・クロック周波数は、発振器クロック周波数の25%に
なる。別の所定時間後に、制御状態機械16が、ラッチ
15からのpower_high信号を依然として検出
する場合は、システムはレベル0の状態に達し、システ
ム・クロック20が完全に停止する。つまり、パターン
・ジェネレータ17からビット・パターン0000が出
力され、ビット・パターン0101が、レジスタ10、
11、12、13に入力される。レジスタ11及び13
に1が入力されると(反転レジスタの使用により)ゲー
ト7に0が出力され、さらにまた、レジスタ10及び1
2の出力の論理値1が、個々のレジスタ中をシフトされ
ると、ゲート7に0を出力させる。したがって、論理値
ゼロが常にANDゲート7に現れ、論理値ゼロが、発振
器クロック19の出力とAND演算されるとき、ノード
20にゼロ周波数システム・クロック信号を提供する。
この状態では、機械は完全に停止する。
【0018】図1及び図2に示したシステムは、最高速
度すなわちレベル4のクロックを供給できるが、センサ
18からのpower_high信号の継続的存在に基
づいてレベル0まで段階的に下がることが理解されよ
う。前述のように、追加のデュアル・ポート・レジスタ
を利用して、システム・クロック周波数のレベル数と細
分性を高めることができる。さらに、本発明は、pow
er_high信号が非活動状態のとき、システムをレ
ベル0からレベル4まで反復的に上げることができる。
度すなわちレベル4のクロックを供給できるが、センサ
18からのpower_high信号の継続的存在に基
づいてレベル0まで段階的に下がることが理解されよ
う。前述のように、追加のデュアル・ポート・レジスタ
を利用して、システム・クロック周波数のレベル数と細
分性を高めることができる。さらに、本発明は、pow
er_high信号が非活動状態のとき、システムをレ
ベル0からレベル4まで反復的に上げることができる。
【0019】レベル0のとき、power_high信
号が非活動状態であると制御状態機械16が判定した場
合は、パターン・ジェネレータ17に出力される選択信
号によってレベル1に移り、ジェネレータ17からのビ
ット・パターン0000が、ビットパターン0001で
置き換えられ、システム・クロック周波数が発振器クロ
ックの25%になる。同様に、power_high信
号が別の所定時間の間非活動状態のままである場合は、
制御状態機械16からの選択信号によって、パターン・
ジェネレータ17がビット・パターン0101を出し、
システム・クロック周波数を50%に高める(状態レベ
ル2)。また、power_high信号が別の所定時
間の間に現れないときは、制御状態機械16からパター
ン・ジェネレータ17への選択信号により、システムは
レベル3になる。状態レベル3では、ジェネレータ17
からビット・パターン0111が出されるため、システ
ム・クロック周波数が発振器クロック周波数の75%に
高められる。最後に、power_high信号が所定
の期間の間非活動状態のままであると制御状態機械16
が判定したときは、システムがレベル3からレベル4に
移り、パターン・ジェネレータ17がビット・パターン
1111を出し、システム・クロックの周波数が発振器
クロックと同じになる。
号が非活動状態であると制御状態機械16が判定した場
合は、パターン・ジェネレータ17に出力される選択信
号によってレベル1に移り、ジェネレータ17からのビ
ット・パターン0000が、ビットパターン0001で
置き換えられ、システム・クロック周波数が発振器クロ
ックの25%になる。同様に、power_high信
号が別の所定時間の間非活動状態のままである場合は、
制御状態機械16からの選択信号によって、パターン・
ジェネレータ17がビット・パターン0101を出し、
システム・クロック周波数を50%に高める(状態レベ
ル2)。また、power_high信号が別の所定時
間の間に現れないときは、制御状態機械16からパター
ン・ジェネレータ17への選択信号により、システムは
レベル3になる。状態レベル3では、ジェネレータ17
からビット・パターン0111が出されるため、システ
ム・クロック周波数が発振器クロック周波数の75%に
高められる。最後に、power_high信号が所定
の期間の間非活動状態のままであると制御状態機械16
が判定したときは、システムがレベル3からレベル4に
移り、パターン・ジェネレータ17がビット・パターン
1111を出し、システム・クロックの周波数が発振器
クロックと同じになる。
【0020】本発明ではシステムが様々なレベルを段階
的に通過することができる。たとえば、制御状態機械1
6は、power_high状態が発生してシステム・
クロックを状態レベル3すなわち発振器クロックの75
%にさせると判定することができる。次のサンプリング
で、power_high信号がまだ存在していると、
システムをレベル2にする(システム・クロックは発振
器クロックの50%である)。次いで、次のサンプリン
グ期間に、power_high信号が非活動状態にな
れば、制御状態機械16は、パターン・ジェネレータ1
7にシステムを状態レベル2から状態レベル3に移ら
せ、すなわち発振器クロックの50%で動作するシステ
ム・クロックから発振器クロックの75%のシステム・
クロック有効周波数にする。したがって、集積回路の電
力使用量に基づいて最適のシステム・クロック周波数を
決定する際に、図1に示した本発明が、どのようにして
大きな柔軟性と高い効率を提供するかが分かる。
的に通過することができる。たとえば、制御状態機械1
6は、power_high状態が発生してシステム・
クロックを状態レベル3すなわち発振器クロックの75
%にさせると判定することができる。次のサンプリング
で、power_high信号がまだ存在していると、
システムをレベル2にする(システム・クロックは発振
器クロックの50%である)。次いで、次のサンプリン
グ期間に、power_high信号が非活動状態にな
れば、制御状態機械16は、パターン・ジェネレータ1
7にシステムを状態レベル2から状態レベル3に移ら
せ、すなわち発振器クロックの50%で動作するシステ
ム・クロックから発振器クロックの75%のシステム・
クロック有効周波数にする。したがって、集積回路の電
力使用量に基づいて最適のシステム・クロック周波数を
決定する際に、図1に示した本発明が、どのようにして
大きな柔軟性と高い効率を提供するかが分かる。
【0021】図3を参照すると、状態図を示すこの図で
はレベル4が参照数字104で表され、最初の電源投入
時のシステムの状態である(システム・クロック速度と
発振器クロックが等しい)。power_high信号
が非活動状態または低レベルの間、システムはレベル4
の周波数のままである。しかし、power_high
信号が高レベルであると状態機械16が判定すると、シ
ステムは、参照数字103によって示されるレベル3に
下がる。power_high信号が活動状態のままで
ある間は、システムは、レベル2(102)、レベル1
(101)及びレベル0(100)の様々なレベルに段
階的に下がっていく。レベル0で、power_hig
h信号が高レベル(活動状態)のままである間は、前述
のように、システムはレベル0で停止したままとなる。
しかし、power_high信号が非活動状態になっ
た後は、システムは、様々な状態レベル、すなわちレベ
ル1(101)、レベル2(102)、レベル3(10
3)、レベル4(104)に段階的に戻る。応用例によ
っては、本発明では、システム・クロック周波数の動的
調整を達成するために、power_high信号の状
態をフィードバック入力として使用して特定のレベルを
探しそのレベルに留まる。
はレベル4が参照数字104で表され、最初の電源投入
時のシステムの状態である(システム・クロック速度と
発振器クロックが等しい)。power_high信号
が非活動状態または低レベルの間、システムはレベル4
の周波数のままである。しかし、power_high
信号が高レベルであると状態機械16が判定すると、シ
ステムは、参照数字103によって示されるレベル3に
下がる。power_high信号が活動状態のままで
ある間は、システムは、レベル2(102)、レベル1
(101)及びレベル0(100)の様々なレベルに段
階的に下がっていく。レベル0で、power_hig
h信号が高レベル(活動状態)のままである間は、前述
のように、システムはレベル0で停止したままとなる。
しかし、power_high信号が非活動状態になっ
た後は、システムは、様々な状態レベル、すなわちレベ
ル1(101)、レベル2(102)、レベル3(10
3)、レベル4(104)に段階的に戻る。応用例によ
っては、本発明では、システム・クロック周波数の動的
調整を達成するために、power_high信号の状
態をフィードバック入力として使用して特定のレベルを
探しそのレベルに留まる。
【0022】図4を参照すると、デュアル・ポート・レ
ジスタ10、11、12または13の回路の実施形態が
参照番号200として示してあり、これについて次に説
明する。回路200への入力は、参照番号201、20
2、203、204、205、206、207、208
によって示され、図1の各レジスタについて示した入力
に対応する。より詳細には、発振器クロック信号がノー
ド208に入力され、発振器クロック信号の補信号がノ
ード207に入力される。ノード207及び208のク
ロック入力が、デュアル・ポート・レジスタ10、1
1、12、13のそれぞれに並列に送られることを理解
されたい。同様に、制御信号load_newとその補
信号load_new_n、ならびにload_old
とload_old_nも、各デュアル・ポート・レジ
スタに並列に提供される。クロック信号207及び20
8は、トランジスタ214及び215を含むパス・ゲー
ト回路に入力される。トランジスタ214は、P形デバ
イスであり、そのゲートに電圧がないとき(論理値0)
トランジスタは電流を通す。トランジスタ215は、ゲ
ートに電圧が印加されたとき、すなわち論理値1のとき
だけ電流を通すN形デバイスである。
ジスタ10、11、12または13の回路の実施形態が
参照番号200として示してあり、これについて次に説
明する。回路200への入力は、参照番号201、20
2、203、204、205、206、207、208
によって示され、図1の各レジスタについて示した入力
に対応する。より詳細には、発振器クロック信号がノー
ド208に入力され、発振器クロック信号の補信号がノ
ード207に入力される。ノード207及び208のク
ロック入力が、デュアル・ポート・レジスタ10、1
1、12、13のそれぞれに並列に送られることを理解
されたい。同様に、制御信号load_newとその補
信号load_new_n、ならびにload_old
とload_old_nも、各デュアル・ポート・レジ
スタに並列に提供される。クロック信号207及び20
8は、トランジスタ214及び215を含むパス・ゲー
ト回路に入力される。トランジスタ214は、P形デバ
イスであり、そのゲートに電圧がないとき(論理値0)
トランジスタは電流を通す。トランジスタ215は、ゲ
ートに電圧が印加されたとき、すなわち論理値1のとき
だけ電流を通すN形デバイスである。
【0023】また、ノード206のload_new制
御信号と、ノード204のその補信号もパス・ゲート回
路に入力され、ノード206はN形トランジスタ213
に接続され、ノード204はP形トランジスタ212に
接続されている。また、ノード203のload_ol
d制御信号とノード201のその補信号はパス・ゲート
回路に接続される。ノード203はN形トランジスタ2
11に接続され、ノード201はP形トランジスタ21
0に接続されている。ノード206のload_new
制御信号及びノード204のその補信号入力に基づい
て、ノード205のnew_dataがラッチ200に
シフトされる。同様に、ノード202のold_dat
a信号が、load_old制御信号とその補信号lo
ad_old_nに基づいてラッチにシフトされる。n
ew_data及びold_data制御信号は、制御
状態機械16とパターン・ジェネレータ17からの制御
信号に基づいて、適切な時間にノード220にシフトさ
れる。ノード220は、インバータ回路に接続される。
このインバータ回路は、Vdd(電源電圧)に接続され
たP形トランジスタ216と、アースに接続されたN形
トランジスタ217とを含む。このインバータ回路の出
力は、ノード221のdata_outに接続され、こ
のノードの信号は、4ビット・シフト・レジスタ中の次
段のデュアル・ポート・レジスタに(図1のレジスタ1
3の場合はANDゲート7にも)提供される。ノード2
21はまた、Vddに接続されたP形トランジスタ21
8と、アースに接続されたN形トランジスタ219とを
含む別のインバータ回路にも接続される。このインバー
タの出力は、次に、トランジスタ214及び215を含
むパス・ゲート回路に提供され、その出力は、ノード2
20に接続される。
御信号と、ノード204のその補信号もパス・ゲート回
路に入力され、ノード206はN形トランジスタ213
に接続され、ノード204はP形トランジスタ212に
接続されている。また、ノード203のload_ol
d制御信号とノード201のその補信号はパス・ゲート
回路に接続される。ノード203はN形トランジスタ2
11に接続され、ノード201はP形トランジスタ21
0に接続されている。ノード206のload_new
制御信号及びノード204のその補信号入力に基づい
て、ノード205のnew_dataがラッチ200に
シフトされる。同様に、ノード202のold_dat
a信号が、load_old制御信号とその補信号lo
ad_old_nに基づいてラッチにシフトされる。n
ew_data及びold_data制御信号は、制御
状態機械16とパターン・ジェネレータ17からの制御
信号に基づいて、適切な時間にノード220にシフトさ
れる。ノード220は、インバータ回路に接続される。
このインバータ回路は、Vdd(電源電圧)に接続され
たP形トランジスタ216と、アースに接続されたN形
トランジスタ217とを含む。このインバータ回路の出
力は、ノード221のdata_outに接続され、こ
のノードの信号は、4ビット・シフト・レジスタ中の次
段のデュアル・ポート・レジスタに(図1のレジスタ1
3の場合はANDゲート7にも)提供される。ノード2
21はまた、Vddに接続されたP形トランジスタ21
8と、アースに接続されたN形トランジスタ219とを
含む別のインバータ回路にも接続される。このインバー
タの出力は、次に、トランジスタ214及び215を含
むパス・ゲート回路に提供され、その出力は、ノード2
20に接続される。
【0024】トランジスタ214及び215を含むパス
・ゲート回路は、発振器クロック信号が低レベルのとき
に導通する。つまり、クロック信号が論理値ゼロであ
り、その補信号が論理値1のときである。これにより、
トランジスタ214と215が共に導通し、トランジス
タ218及び219を含むインバータ回路の出力をノー
ド220に接続する。これにより、トランジスタ216
及び217を含むインバータから出力されたデジタル信
号が維持され、ノード221にdata_out信号と
してラッチされる。たとえば、ノード221の信号が論
理値ゼロの場合は、トランジスタ218がオンになり、
クロック・パス・ゲート回路(トランジスタ214、2
15)への入力にVddが印加される。発振器クロック
が低レベルになると、Vddがノード220に提供さ
れ、インバータ回路に入力され、N形トランジスタ21
7が導通して、ノード221を論理値ゼロに維持する。
このようにして、ノード221に論理値ゼロが維持され
る。この論理値ゼロは、次に、発振器クロックが高レベ
ルになるとノード220に提供され、トランジスタ21
6が導通しそれによりノード221がVddに引き上げ
られる。このとき、トランジスタ219が接地電位をク
ロック・パス・ゲート回路に入力させるので、論理値1
が維持されることになる。
・ゲート回路は、発振器クロック信号が低レベルのとき
に導通する。つまり、クロック信号が論理値ゼロであ
り、その補信号が論理値1のときである。これにより、
トランジスタ214と215が共に導通し、トランジス
タ218及び219を含むインバータ回路の出力をノー
ド220に接続する。これにより、トランジスタ216
及び217を含むインバータから出力されたデジタル信
号が維持され、ノード221にdata_out信号と
してラッチされる。たとえば、ノード221の信号が論
理値ゼロの場合は、トランジスタ218がオンになり、
クロック・パス・ゲート回路(トランジスタ214、2
15)への入力にVddが印加される。発振器クロック
が低レベルになると、Vddがノード220に提供さ
れ、インバータ回路に入力され、N形トランジスタ21
7が導通して、ノード221を論理値ゼロに維持する。
このようにして、ノード221に論理値ゼロが維持され
る。この論理値ゼロは、次に、発振器クロックが高レベ
ルになるとノード220に提供され、トランジスタ21
6が導通しそれによりノード221がVddに引き上げ
られる。このとき、トランジスタ219が接地電位をク
ロック・パス・ゲート回路に入力させるので、論理値1
が維持されることになる。
【0025】次に、図4の回路の動作を図1に関連して
説明する。電源が入ると、パターン・ジェネレータ17
が、ビット・パターン1111を出力する。これによ
り、論理値1が、レジスタ10及び12のnew_da
taポートに入力されるが、インバータ23及び25の
ために、論理値ゼロが、それぞれレジスタ11及び13
のnew_dataポートに入力される。インバータ2
3及び25が必要なのは、レジスタ10、11、12、
13が、data_out信号をold_dataとn
ew_dataポートに入力される信号の補信号にする
インバータ回路を含むからである。レジスタ10を例に
とると、初期設定中にノード205に論理値1が印加さ
れ、制御状態機械からのload_new信号がノード
220で活動状態になり、その補信号がノード204上
で活動状態となる。これにより、ノード205のnew
_data信号(論理値1)がノード220に提供さ
れ、ノード221に論理値ゼロとして出力される。この
論理値ゼロは、次に、レジスタ11によって論理値1に
反転される。次に、レジスタ12が論理値1を論理値ゼ
ロに戻し、レジスタ13がANDゲート7に論理値1を
提供する。
説明する。電源が入ると、パターン・ジェネレータ17
が、ビット・パターン1111を出力する。これによ
り、論理値1が、レジスタ10及び12のnew_da
taポートに入力されるが、インバータ23及び25の
ために、論理値ゼロが、それぞれレジスタ11及び13
のnew_dataポートに入力される。インバータ2
3及び25が必要なのは、レジスタ10、11、12、
13が、data_out信号をold_dataとn
ew_dataポートに入力される信号の補信号にする
インバータ回路を含むからである。レジスタ10を例に
とると、初期設定中にノード205に論理値1が印加さ
れ、制御状態機械からのload_new信号がノード
220で活動状態になり、その補信号がノード204上
で活動状態となる。これにより、ノード205のnew
_data信号(論理値1)がノード220に提供さ
れ、ノード221に論理値ゼロとして出力される。この
論理値ゼロは、次に、レジスタ11によって論理値1に
反転される。次に、レジスタ12が論理値1を論理値ゼ
ロに戻し、レジスタ13がANDゲート7に論理値1を
提供する。
【0026】同様に、レジスタ11に提供された論理値
ゼロは、レジスタ12に論理値1として提供され、レジ
スタ13に論理値ゼロとして入力され、ANDゲート7
に論理値1として出力される。レジスタ12に入力され
た論理値1は、レジスタ13に論理値ゼロとして出力さ
れ、レジスタ13によってANDゲート7に論理値1と
して提供される。最後に、レジスタ13に入力された論
理値ゼロは、ANDゲート7に論理値1として提供され
る。したがって、4ビット・シフト・レジスタからAN
Dゲート7への出力は常に論理値1となり、その結果、
システム・クロックが発振器クロックと同じ速度で動作
することが分かる。ノード221のデータ出力は、次段
のレジスタのold_dataノード202に入力さ
れ、制御状態機械16からのload_new信号の補
信号でゲートされるload_oldとその補信号lo
ad_old_nに基づいて、それぞれ次段のレジスタ
にシフトされる。これにより、現在の状態に対応するビ
ット・パターンが、各レジスタ10、11、12、13
のノード205に入力され、反転されて、制御状態機械
16がラッチ15をサンプリングし、power_hi
gh信号の状態が変化したと判定するまで、各レジスタ
間で継続的にシフトされる。
ゼロは、レジスタ12に論理値1として提供され、レジ
スタ13に論理値ゼロとして入力され、ANDゲート7
に論理値1として出力される。レジスタ12に入力され
た論理値1は、レジスタ13に論理値ゼロとして出力さ
れ、レジスタ13によってANDゲート7に論理値1と
して提供される。最後に、レジスタ13に入力された論
理値ゼロは、ANDゲート7に論理値1として提供され
る。したがって、4ビット・シフト・レジスタからAN
Dゲート7への出力は常に論理値1となり、その結果、
システム・クロックが発振器クロックと同じ速度で動作
することが分かる。ノード221のデータ出力は、次段
のレジスタのold_dataノード202に入力さ
れ、制御状態機械16からのload_new信号の補
信号でゲートされるload_oldとその補信号lo
ad_old_nに基づいて、それぞれ次段のレジスタ
にシフトされる。これにより、現在の状態に対応するビ
ット・パターンが、各レジスタ10、11、12、13
のノード205に入力され、反転されて、制御状態機械
16がラッチ15をサンプリングし、power_hi
gh信号の状態が変化したと判定するまで、各レジスタ
間で継続的にシフトされる。
【0027】もう1つの例として、power_hig
h信号が活動状態で、機械の状態レベルをレベル4から
レベル3に変更しなければならないと制御状態機械16
が判定したと想定する。この場合、選択信号によってパ
ターン・ジェネレータ17がビット・パターン0111
を出力する。これにより、レジスタ10のnew_da
taポート205にゼロが入力され、レジスタ11のn
ew_dataポートに(インバータ23のため)ゼロ
が入力される。さらに、レジスタ12のnew_dat
aポートには論理値1が入力され、レジスタ13のne
w_dataポートには(インバータ25のため)論理
値0が入力される。レジスタ11、12、13に入力さ
れる各制御ビットは、前に説明した状況と同じである。
しかし、レジスタ10のnew_dataポートに入力
された0は、data_outノード221で論理値1
に反転され、レジスタ11に論理値1として入力され、
次いでそこからレジスタ12に論理値0が出力される。
レジスタ13は、次に、レジスタ12から論理値1を受
け取り、ANDゲート7に論理値0を出力する。このよ
うにして、レジスタ10に入力された論理ビット0がA
NDゲート7にシフトされるとき、発振器クロック信号
は無効になり、時間の25%(4分の1)が取り消され
る。パターン・ジェネレータ17から出力されるビット
・パターンを変化させることにより、power_hi
gh信号の状態に応じてシステム・クロックの周波数が
動的に調整されることが分かる。
h信号が活動状態で、機械の状態レベルをレベル4から
レベル3に変更しなければならないと制御状態機械16
が判定したと想定する。この場合、選択信号によってパ
ターン・ジェネレータ17がビット・パターン0111
を出力する。これにより、レジスタ10のnew_da
taポート205にゼロが入力され、レジスタ11のn
ew_dataポートに(インバータ23のため)ゼロ
が入力される。さらに、レジスタ12のnew_dat
aポートには論理値1が入力され、レジスタ13のne
w_dataポートには(インバータ25のため)論理
値0が入力される。レジスタ11、12、13に入力さ
れる各制御ビットは、前に説明した状況と同じである。
しかし、レジスタ10のnew_dataポートに入力
された0は、data_outノード221で論理値1
に反転され、レジスタ11に論理値1として入力され、
次いでそこからレジスタ12に論理値0が出力される。
レジスタ13は、次に、レジスタ12から論理値1を受
け取り、ANDゲート7に論理値0を出力する。このよ
うにして、レジスタ10に入力された論理ビット0がA
NDゲート7にシフトされるとき、発振器クロック信号
は無効になり、時間の25%(4分の1)が取り消され
る。パターン・ジェネレータ17から出力されるビット
・パターンを変化させることにより、power_hi
gh信号の状態に応じてシステム・クロックの周波数が
動的に調整されることが分かる。
【0028】図5を参照し、本発明の好ましい実施形態
で企図する様々なレベルを示すタイミング図を示す。た
だし、本発明では、n個のレベルを企図し、好ましい実
施形態で示した4つのレベルに制限されないことは明ら
かである。レベル4では、システム・クロックは、図示
したように発振器クロックの100%で動作している。
しかし、power_high状態であると判定され、
システムがレベル3に調整されたとき、システム・クロ
ックはレベルn−1(レベル3)で発振器クロックの7
5%で動作し、すなわち1周期につき活動状態のパルス
が3つであることが分かる。レベル3からレベル2に調
整することにより、1周期につき正波形が2つだけ現
れ、システム・クロックが発振器クロックの50%で動
作することが分かる。レベル2からレベル1にシフトす
ると、システム・クロックは、発振器クロックの25%
(1周期につき1つの正波形)で動作する。最後に、レ
ベル1からレベル0にシフトすると、周期内に正波形が
ないため、システム・クロックが完全に停止することが
分かる。power_high信号が非活動状態にな
り、システムが低い周波数から高い周波数へ上方にシフ
トする場合も同様である。たとえば、レベル2からレベ
ル3になる場合、1周期あたり2つの波形(50%)
が、1周期あたり3つの波形(75%)に増大する。
で企図する様々なレベルを示すタイミング図を示す。た
だし、本発明では、n個のレベルを企図し、好ましい実
施形態で示した4つのレベルに制限されないことは明ら
かである。レベル4では、システム・クロックは、図示
したように発振器クロックの100%で動作している。
しかし、power_high状態であると判定され、
システムがレベル3に調整されたとき、システム・クロ
ックはレベルn−1(レベル3)で発振器クロックの7
5%で動作し、すなわち1周期につき活動状態のパルス
が3つであることが分かる。レベル3からレベル2に調
整することにより、1周期につき正波形が2つだけ現
れ、システム・クロックが発振器クロックの50%で動
作することが分かる。レベル2からレベル1にシフトす
ると、システム・クロックは、発振器クロックの25%
(1周期につき1つの正波形)で動作する。最後に、レ
ベル1からレベル0にシフトすると、周期内に正波形が
ないため、システム・クロックが完全に停止することが
分かる。power_high信号が非活動状態にな
り、システムが低い周波数から高い周波数へ上方にシフ
トする場合も同様である。たとえば、レベル2からレベ
ル3になる場合、1周期あたり2つの波形(50%)
が、1周期あたり3つの波形(75%)に増大する。
【0029】特定の好ましい実施形態を示し説明した
が、併記の特許請求の範囲から逸脱せずに多くの変更及
び修正を行うことができることを理解されたい。
が、併記の特許請求の範囲から逸脱せずに多くの変更及
び修正を行うことができることを理解されたい。
【0030】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【0031】(1)第1の周波数のクロック信号を提供
する手段と、回路の電力消費状態を判定する手段と、前
記電力消費状態に基づいて前記第1の周波数を動的に調
整する手段とを備えるクロック調整回路。 (2)前記動的に調整する手段が、前記第1の周波数に
対して所定の割合の周波数の別のクロック信号を出力す
る手段を含む、上記(1)に記載の回路。 (3)前記電力消費状態を判定する手段が、前記回路の
電力消費状態に基づいて電力制御信号を出力する手段を
含む、上記(2)に記載の回路。 (4)前記電力制御信号に従って、前記動的に調整する
手段にクロック制御信号を提供する手段をさらに含む、
上記(3)に記載の回路。 (5)前記動的に調整する手段が、複数の連続して接続
された段をさらに含み、該段のそれぞれが前記クロック
制御信号に応答して、次の連続した段に制御データを出
力する、上記(4)に記載の回路。 (6)前記動的に調整する手段が、前記制御データを前
記クロック信号と比較して、前記別のクロック信号の周
波数を設定する手段をさらに含む、上記(5)に記載の
回路。 (7)前記動的に調整する手段が、さらに、所定の期間
にわたって、前記電力制御信号の状態が変化したかどう
かを判定する手段と、前記電力制御信号が活動状態のま
まであるとき、前記クロック制御信号を変化させて、前
記別のクロック信号の周波数を低くする手段とを含む、
上記(6)に記載の回路。 (8)前記動的に調整する手段が、さらに、所定の期間
にわたって、前記電力制御信号の状態が変化したかどう
かを判定する手段と、前記電力制御信号が非活動状態の
ままであるとき、前記クロック制御信号を変化させて、
前記別のクロック信号の周波数を高くする手段とを含
む、上記(6)に記載の回路。 (9)電気回路の電力消費量に従ってクロック信号の周
波数を調整する方法であって、第1の周波数のクロック
信号を提供する段階と、前記回路の電力消費状態を判定
する段階と、前記電力消費状態に基づいて前記第1の周
波数を動的に調整する段階とを含む方法。 (10)前記動的に調整する段階が、前記第1の周波数
に対して所定の割合の周波数の別のクロック信号を出力
する段階を含む、上記(9)に記載の方法。 (11)前記電力消費状態を判定する段階が、前記回路
の電力消費状態に基づいて電力制御信号を出力する段階
を含む、上記(10)に記載の方法。 (12)前記電力制御信号に従ってクロック制御信号を
提供する段階をさらに含む上記(11)に記載の方法。 (13)前記動的に調整する段階が、さらに、前記クロ
ック制御信号に応答して、シフト・レジスタの各段から
次の段に制御データを出力する段階を含む、上記(1
2)に記載の方法。 (14)前記動的に調整する段階が、前記制御データを
前記クロック信号と比較して、前記別のクロック信号の
周波数を決定する段階をさらに含む、上記(13)に記
載の方法。 (15)前記動的に調整する段階が、さらに、所定の期
間にわたって、前記電力制御信号の状態が変化したかど
うかを判定する段階と、前記電力制御信号が活動状態の
ままであるとき、前記クロック制御信号を変化させて、
前記別のクロック信号の周波数を低くする段階とを含
む、上記(14)に記載の方法。 (16)前記動的に調整する段階が、さらに、所定の期
間にわたって、前記電力制御信号の状態が変化したかど
うかを判定する段階と、前記電力制御信号が非活動状態
のままであるとき、前記クロック制御信号を変化させ
て、前記別のクロック信号の周波数を高くする段階とを
含む、上記(14)に記載の方法。
する手段と、回路の電力消費状態を判定する手段と、前
記電力消費状態に基づいて前記第1の周波数を動的に調
整する手段とを備えるクロック調整回路。 (2)前記動的に調整する手段が、前記第1の周波数に
対して所定の割合の周波数の別のクロック信号を出力す
る手段を含む、上記(1)に記載の回路。 (3)前記電力消費状態を判定する手段が、前記回路の
電力消費状態に基づいて電力制御信号を出力する手段を
含む、上記(2)に記載の回路。 (4)前記電力制御信号に従って、前記動的に調整する
手段にクロック制御信号を提供する手段をさらに含む、
上記(3)に記載の回路。 (5)前記動的に調整する手段が、複数の連続して接続
された段をさらに含み、該段のそれぞれが前記クロック
制御信号に応答して、次の連続した段に制御データを出
力する、上記(4)に記載の回路。 (6)前記動的に調整する手段が、前記制御データを前
記クロック信号と比較して、前記別のクロック信号の周
波数を設定する手段をさらに含む、上記(5)に記載の
回路。 (7)前記動的に調整する手段が、さらに、所定の期間
にわたって、前記電力制御信号の状態が変化したかどう
かを判定する手段と、前記電力制御信号が活動状態のま
まであるとき、前記クロック制御信号を変化させて、前
記別のクロック信号の周波数を低くする手段とを含む、
上記(6)に記載の回路。 (8)前記動的に調整する手段が、さらに、所定の期間
にわたって、前記電力制御信号の状態が変化したかどう
かを判定する手段と、前記電力制御信号が非活動状態の
ままであるとき、前記クロック制御信号を変化させて、
前記別のクロック信号の周波数を高くする手段とを含
む、上記(6)に記載の回路。 (9)電気回路の電力消費量に従ってクロック信号の周
波数を調整する方法であって、第1の周波数のクロック
信号を提供する段階と、前記回路の電力消費状態を判定
する段階と、前記電力消費状態に基づいて前記第1の周
波数を動的に調整する段階とを含む方法。 (10)前記動的に調整する段階が、前記第1の周波数
に対して所定の割合の周波数の別のクロック信号を出力
する段階を含む、上記(9)に記載の方法。 (11)前記電力消費状態を判定する段階が、前記回路
の電力消費状態に基づいて電力制御信号を出力する段階
を含む、上記(10)に記載の方法。 (12)前記電力制御信号に従ってクロック制御信号を
提供する段階をさらに含む上記(11)に記載の方法。 (13)前記動的に調整する段階が、さらに、前記クロ
ック制御信号に応答して、シフト・レジスタの各段から
次の段に制御データを出力する段階を含む、上記(1
2)に記載の方法。 (14)前記動的に調整する段階が、前記制御データを
前記クロック信号と比較して、前記別のクロック信号の
周波数を決定する段階をさらに含む、上記(13)に記
載の方法。 (15)前記動的に調整する段階が、さらに、所定の期
間にわたって、前記電力制御信号の状態が変化したかど
うかを判定する段階と、前記電力制御信号が活動状態の
ままであるとき、前記クロック制御信号を変化させて、
前記別のクロック信号の周波数を低くする段階とを含
む、上記(14)に記載の方法。 (16)前記動的に調整する段階が、さらに、所定の期
間にわたって、前記電力制御信号の状態が変化したかど
うかを判定する段階と、前記電力制御信号が非活動状態
のままであるとき、前記クロック制御信号を変化させ
て、前記別のクロック信号の周波数を高くする段階とを
含む、上記(14)に記載の方法。
【図1】回路の電力消費量を監視するセンサからの入力
に基づいてシステム・クロック周波数を調整する要素を
示す回路図である。
に基づいてシステム・クロック周波数を調整する要素を
示す回路図である。
【図2】回路の電力消費量を監視するセンサからの入力
に基づいてシステム・クロック周波数を調整する要素を
示す回路図である。
に基づいてシステム・クロック周波数を調整する要素を
示す回路図である。
【図3】特定の機能がデータ処理動作を行うのに基づい
て、本発明が動的に調整し最適レベルを探すシステム・
クロックの様々な周波数レベルを表す状態図である。
て、本発明が動的に調整し最適レベルを探すシステム・
クロックの様々な周波数レベルを表す状態図である。
【図4】図1及び図2に示した各レジスタの好ましい実
施形態に利用される論理要素を構成するトランジスタを
示す回路図である。
施形態に利用される論理要素を構成するトランジスタを
示す回路図である。
【図5】図3のレベルに対応する周波数と、回路の電力
消費量に基づいて各レベルで増分的に調整された周波数
を示すタイミング図である。
消費量に基づいて各レベルで増分的に調整された周波数
を示すタイミング図である。
1 ANDゲート 2 ANDゲート 3 インバータ 4 インバータ 6 インバータ 7 ANDゲート 10 レジスタ 11 レジスタ 12 レジスタ 13 レジスタ 14 ラッチ 15 ラッチ 16 制御状態機械 17 パターン・ジェネレータ 18 センサ 19 発振器クロック・ノード 20 ノード 23 インバータ 25 インバータ 27 発振器クロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ペーター・ユルゲン・クリム アメリカ合衆国78728 テキサス州オース チン サイプレス・ポイント・イースト 2305
Claims (16)
- 【請求項1】第1の周波数のクロック信号を提供する手
段と、 回路の電力消費状態を判定する手段と、 前記電力消費状態に基づいて前記第1の周波数を動的に
調整する手段とを備えるクロック調整回路。 - 【請求項2】前記動的に調整する手段が、前記第1の周
波数に対して所定の割合の周波数の別のクロック信号を
出力する手段を含む、請求項1に記載の回路。 - 【請求項3】前記電力消費状態を判定する手段が、前記
回路の電力消費状態に基づいて電力制御信号を出力する
手段を含む、請求項2に記載の回路。 - 【請求項4】前記電力制御信号に従って、前記動的に調
整する手段にクロック制御信号を提供する手段をさらに
含む、請求項3に記載の回路。 - 【請求項5】前記動的に調整する手段が、複数の連続し
て接続された段をさらに含み、該段のそれぞれが前記ク
ロック制御信号に応答して、次の連続した段に制御デー
タを出力する、請求項4に記載の回路。 - 【請求項6】前記動的に調整する手段が、前記制御デー
タを前記クロック信号と比較して、前記別のクロック信
号の周波数を設定する手段をさらに含む、請求項5に記
載の回路。 - 【請求項7】前記動的に調整する手段が、さらに、 所定の期間にわたって、前記電力制御信号の状態が変化
したかどうかを判定する手段と、 前記電力制御信号が活動状態のままであるとき、前記ク
ロック制御信号を変化させて、前記別のクロック信号の
周波数を低くする手段とを含む、請求項6に記載の回
路。 - 【請求項8】前記動的に調整する手段が、さらに、 所定の期間にわたって、前記電力制御信号の状態が変化
したかどうかを判定する手段と、 前記電力制御信号が非活動状態のままであるとき、前記
クロック制御信号を変化させて、前記別のクロック信号
の周波数を高くする手段とを含む、請求項6に記載の回
路。 - 【請求項9】電気回路の電力消費量に従ってクロック信
号の周波数を調整する方法であって、 第1の周波数のクロック信号を提供する段階と、 前記回路の電力消費状態を判定する段階と、 前記電力消費状態に基づいて前記第1の周波数を動的に
調整する段階とを含む方法。 - 【請求項10】前記動的に調整する段階が、前記第1の
周波数に対して所定の割合の周波数の別のクロック信号
を出力する段階を含む、請求項9に記載の方法。 - 【請求項11】前記電力消費状態を判定する段階が、前
記回路の電力消費状態に基づいて電力制御信号を出力す
る段階を含む、請求項10に記載の方法。 - 【請求項12】前記電力制御信号に従ってクロック制御
信号を提供する段階をさらに含む請求項11に記載の方
法。 - 【請求項13】前記動的に調整する段階が、さらに、前
記クロック制御信号に応答して、シフト・レジスタの各
段から次の段に制御データを出力する段階を含む、請求
項12に記載の方法。 - 【請求項14】前記動的に調整する段階が、前記制御デ
ータを前記クロック信号と比較して、前記別のクロック
信号の周波数を決定する段階をさらに含む、請求項13
に記載の方法。 - 【請求項15】前記動的に調整する段階が、さらに、 所定の期間にわたって、前記電力制御信号の状態が変化
したかどうかを判定する段階と、 前記電力制御信号が活動状態のままであるとき、前記ク
ロック制御信号を変化させて、前記別のクロック信号の
周波数を低くする段階とを含む、請求項14に記載の方
法。 - 【請求項16】前記動的に調整する段階が、さらに、 所定の期間にわたって、前記電力制御信号の状態が変化
したかどうかを判定する段階と、 前記電力制御信号が非活動状態のままであるとき、前記
クロック制御信号を変化させて、前記別のクロック信号
の周波数を高くする段階とを含む、請求項14に記載の
方法。
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