JPH10177058A

JPH10177058A - 速度検出器を有する集積回路

Info

Publication number: JPH10177058A
Application number: JP9126004A
Authority: JP
Inventors: Patrick Kawamura J; カワムラジェイ．パトリック
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1996-05-16
Filing date: 1997-05-15
Publication date: 1998-06-30
Also published as: US5959487A; TW329520B; KR970076849A

Abstract

(57)【要約】【課題】物理パラメータおよび装置パラメータの変化
のために生じる、集積回路における回路速度および電力
特性の変化を補償する。【解決手段】基準信号ＣＬＫＴを発生する基準回路
（２００）を有する回路が設計される。基準信号ＣＬＫ
Ｔは、基準期間を決定する。遅延回路（２０８、２１
２、２１６）は、基準信号ＣＬＫＴに応答して遅延信号
を発生する。制御回路（２４８、２５４、２５８、２６
０、２６２）は、該遅延信号に応答して制御信号（ＦＡ
ＳＴ、ＮＯＲＭ、ＳＬＯＷ）を発生する。遅延回路（２
０８、２１２、２１６）は、前記基準期間の間集積回路
の速度をエミュレートする。制御回路（２４８、２５
４、２５８、２６０、２６２）からの制御信号（ＦＡＳ
Ｔ、ＮＯＲＭ、ＳＬＯＷ）は、測定された回路速度の変
化に関し該集積回路のパフォーマンスを補償する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は集積回路に関し、特
に速度検出器を含む集積回路に関する。

【０００２】

【従来の技術】現在の相補形金属酸化膜半導体（ＣＭＯ
Ｓ）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
回路は、デスクトップおよびポータブルコンピュータシ
ステムを含むさまざまな応用において、メインメモリと
してしばしば用いられる。プロセッサおよびシステム設
計における進歩は、メインメモリとして、高密度、低電
力、および高速アクセス時間を有するダイナミックラン
ダムアクセスメモリ装置を必要とする。これらのメモリ
装置は、電圧および温度のような物理パラメータのある
範囲にわたり、一貫性をもって動作しなければならな
い。さらに、これらのメモリ装置は、製造工程に固有
の、トランジスタのゲート長、ゲート酸化膜厚、および
スレショルド電圧の変化のような、装置パラメータのあ
る統計的範囲を課される。これらの変化は、さまざまな
速度および電力特性を有するメモリ装置の分布を生じ
る。低電圧または高温のような、装置の低速度動作条件
は、最大アクセス時間または最小回路速度要求により制
限されるので、これはかなりの設計問題となる。代わり
に、高電圧または低温のような、装置の高速度動作条件
は、最大電力消費により制限される。

【０００３】従来のメモリ回路は、ここで参照すること
によりその内容を本願に取り込むこととする米国特許第
５，０６８，５５３号に開示されているように、物理パ
ラメータの変化を補償するために、特殊な遅延回路を用
いてきており、該特許においては、多結晶シリコンの抵
抗体およびキャパシタが、供給電圧への依存度の低い回
路遅延を発生する。しかし、この回路の応用は、遅延回
路に限定される。さらにそれは、装置特性の変化の補償
に役立たない。

【０００４】

【発明が解決しようとする課題】すなわち、物理パラメ
ータおよび装置パラメータの変化のためにさまざまな装
置速度および電力特性を有する、メモリ装置の顕著な分
布の問題は、解決されないままである。本発明は、この
問題を解決することを目的とする。

【０００５】

【課題を解決するための手段】さまざまな速度および電
力特性を有する装置の分布の縮減に関するこれらの問題
は、基準信号を発生する基準回路を含む回路により解決
される。その基準信号は、基準期間を決定する。遅延回
路が、その基準信号に応答して遅延信号を発生する。制
御回路が、その遅延信号に応答して制御信号を発生す
る。その制御信号は、周辺回路の動作を制御する。

【０００６】本発明は、遅延回路を用い、基準期間にわ
たって回路速度を測定する。制御回路が制御信号を発生
して周辺回路の動作を制御し、それにより、さまざまな
速度および電極特性を有する装置の分布を縮減する。本
発明のさらに完全な理解は、添付図面を参照しつつ以下
の詳細な説明を読むことにより得られる。

【０００７】

【発明の実施の形態】ここで図１を参照すると、２５６
メガビット同期ダイナミックランダムアクセスメモリ回
路のブロック図が示されている。このメモリ回路は、４
バンクの６４メガビットのメモリセルに編成されてい
る。それぞれのバンクは、バンクアドレスＢＡ０−ＢＡ
１により選択される。バンクは、列デコード回路１８お
よび行デコード回路１６と、それらそれぞれの周辺論理
回路と、によりアドレス指定され、それによって前記バ
ンクから複数のメモリセルが選択される。入出力（Ｉ／
Ｏ）回路３４は、それら複数のメモリセルと、出力端子
ＤＱ０−ＤＱ３１と、の間でデータを伝送する。

【０００８】制御回路１２は、外部信号、例えば、クロ
ック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、行イ
ネーブル信号ＲＥ、列イネーブル信号ＣＥ、書込み
イネーブル信号ＷＥ、およびチップ選択信号ＣＳを
受ける。制御回路１２は、内部制御信号、例えば、行、
センス、列、Ｉ／Ｏ、および速度検出イネーブル信号Ｓ
ＤＥＮを発生し、内部周辺論理回路を制御する。クロッ
ク信号ＣＬＫおよび速度検出イネーブル信号ＳＤＥＮ
は、物理パラメータおよび装置パラメータの変化を被る
メモリ装置の回路速度を決定する、速度検出器回路１０
に結合せしめられる。

【０００９】ここで図２を参照すると、図１の速度検出
器回路１０のブロック図が示されている。この速度検出
器回路は、基準信号を発生するクロック同期装置基準回
路２００を含む。この基準信号は、遅延段２０８、２１
２、および２１６を含む遅延回路に結合せしめられる。
この遅延回路は、２５６メガビット同期ＤＲＡＭの周辺
回路における、回路速度または論理ゲートの代表系列を
経ての伝搬遅延をエミュレートするように設計される。
さらに、この遅延回路は、周辺回路と同じ物理パラメー
タおよび装置パラメータの変化を被る。従って、遅延回
路の回路速度は、周辺回路の速度と共にリアルタイムで
変化する。遅延段からの３ビット遅延信号は、ＣＭＯＳ
伝送ゲート２２０、２２４、および２２８を経て、制御
回路に結合せしめられる。インバータ２４８および２５
４と、ＡＮＤゲート２５８、２６０、および２６２と、
ＯＲゲート２６５と、を含む制御回路は、制御信号ＦＡ
ＳＴ、ＮＯＲＭ、およびＳＬＯＷを発生する。後述され
るように、これらの制御信号は、周辺回路に結合せしめ
られ、物理パラメータおよび装置パラメータの変化を補
償することにより、それらの動作を制御する。この補償
は、異なる装置および異なる動作条件の間での速度およ
び電力の変化を減少させるのに極めて有利である。

【００１０】図１の速度検出器回路１０の動作を以下詳
述する。速度検出器信号ＳＤＥＮは最初低であり、クロ
ック信号ＣＬＫは最初高であり、ＣＭＯＳ伝送ゲート２
２０、２２４、および２２８は最初オンになっている。
速度検出器回路１０は、速度検出器イネーブル信号ＳＤ
ＥＮが高になると使用可能になる。その後のクロック信
号ＣＬＫの高から低への遷移は反転され、クロック同期
回路２００により端子２０６に結合せしめられる。端子
２０６に生じた低から高への遷移は、順次遅延段２０
８、２１２、および２１６を経て伝搬する。低から高へ
の遷移が、例えば、遅延段２０８を経て伝搬すると、端
子２１０における出力信号の低から高への遷移は、ＣＭ
ＯＳ伝送ゲート２２０を経て端子２４４へ伝送され、ラ
ッチ２３８によりラッチされる。端子２１０における低
から高への遷移は、クロック信号ＣＬＫが低から高への
遷移を行うまで、遅延回路を経て伝搬し続ける。クロッ
ク信号ＣＬＫが低から高への遷移を行うと、ＣＭＯＳ伝
送ゲート２２０、２２４、および２２８は、クロック同
期装置回路２００の端子２０２および２０４のそれぞれ
からの出力信号により、同時にターンオフされる。ラッ
チ２３８、２４０、および２４２により記憶された、端
子２４４、２４６、および２５２のそれぞれにおける生
じた遅延信号は、クロック信号ＣＬＫが低である時間の
間の、端子２１０における低から高への遷移の伝搬の範
囲を示す。ラッチされた遅延信号は、インバータ２４８
および２５４と、ＡＮＤゲート２５８、２６０、および
２６２と、を含む制御回路によりデコードされ、制御信
号ＦＡＳＴ、ＮＯＲＭ、およびＳＬＯＷのそれぞれを発
生する。例えば、端子２４４、２４６、および２５２に
おける、ラッチされた遅延信号の全３ビットが高である
時は、制御信号ＦＡＳＴは高であり、制御信号ＮＯＲＭ
およびＳＬＯＷは低であり、端子２０６における入力信
号が、遅延回路の全ての段を経て、端子２１８まで伝搬
し終わったことを示す。

【００１１】制御信号ＦＡＳＴ、ＮＯＲＭ、およびＳＬ
ＯＷの論理状態は、速度検出器イネーブル信号ＳＤＥＮ
が高に留まっている間、ラッチ２３８、２４０、および
２４２により保存される。速度検出器イネーブル信号Ｓ
ＤＥＮの高から低への遷移は、クロック同期装置回路２
００をして、ラッチ２３８、２４０、および２４２をリ
セットせしめる。さらに、クロック同期装置回路２００
は、端子２０６における遅延回路の入力信号をも低論理
レベルにリセットし、かつＣＭＯＳ伝送ゲート２２０、
２２４、および２２８を使用可能にし、それにより、制
御信号ＦＡＳＴ、ＮＯＲＭ、およびＳＬＯＷを低論理レ
ベルにリセットする。その後の回路速度測定は、速度検
出器イネーブル信号ＳＤＥＮの次の低から高への遷移に
より開始され、それにクロック信号ＣＬＫの高から低へ
の遷移が続く。

【００１２】ここで図３Ａおよび図３Ｂを参照すると、
そこには、速度検出器イネーブル信号ＳＤＥＮを発生す
るための、制御回路１２内に含まれるパワーアップ検出
器と、対応するタイミング図と、が示されている。その
パワーアップ回路は、供給電圧Ｖ_PERIのレベルを検出す
るための、直列接続されたＰチャネルトランジスタ３０
２と、Ｎチャネルトランジスタ３０６および３１０と、
を含む。電力が最初２５６メガビットＤＲＡＭに印加さ
れた時、Ｖ_PERIは時刻ｔ₀において増加し始める（図３
Ｂ）。端子３０４は、相補（ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ）パワーアップ信号ＰＵＰが最初供給電圧Ｖ_PERIと
共に高になり、それによりＮチャネルトランジスタ３０
６および３１０を伝導状態にするので、最初低に保たれ
る。供給電圧Ｖ_PERIが少なくとも、供給電圧Ｖ_SSより大
きいＰチャネルトランジスタのスレショルド電圧になる
と、Ｐチャネルトランジスタ３０２は伝導状態になる。
供給電圧Ｖ_PERIが十分なレベルに達すると、Ｐチャネル
トランジスタ３０２の、Ｎチャネルトランジスタ３０６
および３１０とのチャネル抵抗率比は、端子３０４にお
ける電圧がインバータ３２２の遷移電圧を超えるように
なる。端子３０４におけるこの電圧は、端子３２４の出
力を時刻ｔ₁において高から低へ遷移せしめ、それによ
り、ＮＯＲゲート３３４を使用可能にする。端子３０４
におけるこの電圧はまた、Ｎチャネルトランジスタ３１
６をターンオンし、かつＮＡＮＤゲート３２６を使用可
能にする。

【００１３】供給電圧Ｖ_PERIが時刻ｔ₀から増加するの
に伴い、供給電圧Ｖ_BBは供給電圧Ｖ _SSに対して負の電圧
へ低下せしめられる。供給電圧Ｖ_BBが少なくとも、供給
電圧Ｖ_SSより低いＮチャネルトランジスタのスレショル
ド電圧になった時、Ｎチャネルトランジスタ３２０は伝
導状態になる。供給電圧Ｖ_BBが十分なレベルに達した
時、Ｎチャネルトランジスタ３１６および３２０の、Ｐ
チャネルトランジスタ３１２との比は、端子３１４にお
ける電圧がＮＡＮＤゲート３３２の遷移電圧より低くな
るようになっており、それによって、時刻ｔ₂におけ
る、ＮＡＮＤゲート３２６および３３２により形成され
るラッチの、端子３２８における出力を高から低へ遷移
させる。端子３２８における、この高から低への遷移
は、ＮＯＲゲート３３４の端子３３６における出力を高
にし、それにより、端子３４０に相補パワーアップ信号
ＰＵＰを、また端子３４４にパワーアップ信号ＰＵＰ
を、発生させる。

【００１４】インバータ３４６および３５２と、キャパ
シタ３５０とは、ＮＡＮＤゲート３５６の入力への、相
補パワーアップ信号ＰＵＰの高から低への遷移の伝搬
を遅延させる遅延回路を形成する。従って、パワーアッ
プ信号ＰＵＰの低から高への遷移は、ＮＡＮＤゲート３
５６の両入力端子を高にして、速度検出器イネーブル信
号ＳＤＥＮを、時刻ｔ₃において高から低へ遷移させる
（図３Ｂ）。インバータ３４６および３５２と、キャパ
シタ３５０と、により決定される遅延の後、ＮＡＮＤゲ
ート３５６の端子３５４における入力は低になり、速度
検出器イネーブル信号ＳＤＥＮを、時刻ｔ₄において低
から高へ遷移させる。このようにして、速度検出器イネ
ーブル信号ＳＤＥＮは、パワーアップ条件に応答して速
度検出器回路１０をリセットし、回路速度の最初の測定
の準備をする。

【００１５】ここで図４Ａおよび図４Ｂを参照すると、
図２の速度検出器回路のクロック同期装置回路と、基準
信号ＣＬＫＴ発生のための対応するタイミング図と、が
示されている。速度検出器イネーブル信号ＳＤＥＮは、
最初時刻Ｔ₀以前には低である（図４Ｂ）。これは、ク
ロック信号ＣＬＫの状態にかかわらず、ＮＡＮＤゲート
４０８および４１４により形成されるラッチの端子４１
０における出力の最初の低状態を確立する。端子４１０
におけるこの低状態は、Ｐチャネルトランジスタ４１６
をターンオンし、それにより、論理的高を端子２０３
に、また論理的低を端子４２２、すなわちＮＡＮＤゲー
ト４２０および４２６により形成されたラッチの出力
に、発生する。インバータ２０５は、端子２０３におけ
る信号を反転し、それにより、基準信号ＣＬＫＴを端子
２０６に発生する。端子４２２における低信号は、相補
基準信号ＥＮＤおよび基準信号ＥＮＤのそれぞれの、
最初の高および低状態を確立する。

【００１６】時刻Ｔ₀（図４Ｂ）において、速度検出器
イネーブル信号ＳＤＥＮは高になる。もしクロック信号
ＣＬＫもまた高ならば、ＮＡＮＤゲート４０４の出力は
低になり、それにより、ＮＡＮＤゲート４０８および４
１４により形成されるラッチの状態をリセットする。こ
のリセット条件は、Ｐチャネルトランジスタ４１６をタ
ーンオフし、かつＣＭＯＳ伝送ゲート４２８をターンオ
ンし、それにより、クロック信号ＣＬＫをインバータ２
０５の入力端子に結合せしめ、基準信号ＣＬＫＴを発生
させる。時刻Ｔ₁におけるクロック信号ＣＬＫの高から
低への遷移は、ＮＡＮＤゲート４２０および４２６によ
り形成されるラッチをリセットし、それにより、端子４
２２における信号を高にして、回路速度測定のための基
準期間を開始させる。その後の、時刻Ｔ₂におけるクロ
ック信号ＣＬＫの低から高への遷移は、相補基準信号Ｅ
ＮＤおよび基準信号ＥＮＤをそれぞれ低および高に
し、それにより、回路速度測定のための基準期間を終了
させる。

【００１７】時刻Ｔ₂（図４Ｂ）における基準信号ＥＮ
Ｄの高から低への遷移は、ＡＮＤゲート４００の端子
４０２における出力を低にし、それにより、ＮＡＮＤゲ
ート４０８および４１４により形成されるラッチをセッ
トする。ＮＡＮＤゲート４０８および４１４により形成
されるラッチのこのセット状態は、ＣＭＯＳ伝送ゲート
４２８をターンオフし、かつＰチャネルトランジスタ４
１６をターンオンし、それにより、端子２０３における
信号を高に、基準信号ＣＬＫＴを低に、保持する。この
状態においては、時刻Ｔ₂の後の、クロック信号ＣＬＫ
の後の遷移は、基準信号ＣＬＫＴに対し影響をもたな
い。速度検出イネーブル信号ＳＤＥＮは、クロック信号
ＣＬＫのもう１つの高から低への遷移の前に、低になる
パルスを作ることにより、時刻Ｔ₃およびＴ₄（図４
Ｂ）の間の、次の回路速度測定基準期間を開始しなけれ
ばならない。物理パラメータおよび装置パラメータの変
化に対する補償を行うための最初の回路速度測定が、パ
ワーアップの直後に行われうるので、これは極めて有利
である。さらに、この回路速度測定および対応する補償
は、単一サイクル内において行われる。このようにし
て、回路の変化は、パワーアップ信号ＰＵＰにより読取
りまたは書込み動作が可能にされる前に、最小化され
る。

【００１８】ここで図５Ａを参照すると、図２の速度検
出器回路の遅延段の実施例が示されている。Ｐチャネル
トランジスタ５００およびＮチャネルトランジスタ５０
２は、基準信号ＣＬＫＴを受けるインバータを形成す
る。このインバータの端子５０４における出力は、Ｐチ
ャネルトランジスタ５０６およびＮチャネルトランジス
タ５０８により形成されるもう１つのインバータに結合
せしめられる。端子２１０における出力信号ＤＯＵＴ
は、次に後の遅延段に結合せしめられる。これらの直列
接続されたインバータの遅延は、トランジスタの１．５
μｍのチャネル長により生じる。この１．５μｍのチャ
ネル長は、標準的な０．５μｍのチャネル長と比較する
と、それぞれのトランジスタの抵抗およびゲートキャパ
シタンスを著しく増加させ、それにより、２５６メガビ
ットＤＲＡＭの標準的なインバータよりも大きいゲート
遅延を与える。

【００１９】ここで図５Ｂを参照すると、図２の速度検
出器回路の遅延段のもう１つの実施例が示されている。
直列接続されたインバータ５１２および５１８は、標準
サイズの論理ゲートである。これらの直列接続されたイ
ンバータの遅延は、ゲート酸化膜キャパシタ５１６およ
び５２０により与えられる。これらのゲート酸化膜キャ
パシタは、ゲート酸化膜の厚さが減少すると、遅延段の
遅延を選択的に増加させる。遅延段のこの実施例は、回
路速度測定が、他の装置パラメータに対してよりも、ゲ
ート酸化膜の装置パラメータに対して、より敏感である
という利点を提供する。従って、本発明のこの実施例に
よれば、例えば、トランジスタのスレショルド電圧また
はトランジスタのゲート長の変化よりも、ゲート酸化膜
厚の変化に対し、より敏感である周辺回路が、選択的に
補償されうる。

【００２０】ここで図５Ｃを参照すると、図２の速度検
出器回路の遅延段のさらにもう１つの実施例が示されて
いる。直列接続されたＮＡＮＤゲート５２２および５２
６は、標準サイズの論理ゲートである。共通入力構成を
なして接続された時、これらのＮＡＮＤゲートはインバ
ータとして機能する。これらの直列接続されたＮＡＮＤ
ゲートの遅延は、それぞれのＮＡＮＤゲートにおける３
つの直列接続されたＮチャネルトランジスタにより、ゲ
ート酸化膜キャパシタの増加と、駆動強度の対応した低
下と、により行われる。これらの直列接続されたＮＡＮ
Ｄゲートは、トランジスタのゲート長およびトランジス
タのスレショルド電圧の変化の増加により、遅延段の遅
延を選択的に増加させる。遅延段のこの実施例は、回路
速度測定が、他の装置パラメータに対してよりも、多結
晶シリコンゲート長の小さい変化に対して、より敏感で
あるという利点を提供する。従って、本発明のこの実施
例によれば、例えば、ゲート酸化膜厚の変化よりも、ト
ランジスタのスレショルド電圧またはトランジスタのゲ
ート長の変化に対してより敏感である周辺回路が、選択
的に補償されうる。

【００２１】ここで図６を参照すると、図２の速度検出
器回路のラッチ回路２３８が示されている。動作におい
て、ＣＭＯＳ伝送ゲート６０８は、ＣＭＯＳ伝送ゲート
２２０（図２）がオンである時にオフとなるように、端
子２０２および２０４における相補基準信号に結合せし
められる。このラッチ回路が、非起動状態にある時、端
子２０２および２０４（図６）における基準信号は、そ
れぞれ低および高であり、ＣＭＯＳ伝送ゲート６０８は
オフ状態にある。端子２４４における信号は、直列接続
されたインバータ６０４および６００により二度反転さ
れ、それにより、端子６０６に同じ論理信号を発生す
る。このラッチ回路は、端子２０２および２０４におけ
る基準信号が、それぞれ高および低になった時起動され
る。この起動状態においては、ＣＭＯＳ伝送ゲート６０
８はオン状態にあり、インバータ６００および６０４は
相互接続され、それにより、端子２４４における信号を
ラッチする。

【００２２】ここで図７を参照すると、例えば、基準供
給電圧Ｖ_BB用として用いられうる、本発明の発振器回路
の実施例の図が示されている。この発振器回路は、端子
７１６、７４２、および７６０に出力信号を発生する３
つの反転段を含む。それぞれの発振器段の機能は実質的
に同じであるので、端子７１６に出力信号を発生する第
１段のみを詳述する。この第１反転段は、入力端子７６
０における共通ゲート接続と、出力端子７１６における
共通ドレイン接続と、を有する。Ｐチャネル制御トラン
ジスタ７０８および７１０の並列結合は、Ｐチャネルト
ランジスタ７１４のソースと、供給電圧Ｖ_PERIとの間に
接続され、出力端子７１６における低から高への遷移中
に、この反転段の直列抵抗を制御する。Ｎチャネル制御
トランジスタ７３０および７３２の並列結合は、Ｎチャ
ネルトランジスタ７１８のソースと、供給電圧Ｖ_SSとの
間に接続され、出力端子７１６における高から低への遷
移中に、この反転段の直列抵抗を制御する。ＮＯＲゲー
ト７００および７０４と、インバータ７２２および７２
６とは、制御トランジスタ７０８、７１０、７３０、お
よび７３２を選択的に起動するための制御信号ＦＡＳ
Ｔ、ＮＯＲＭ、およびＳＬＯＷを受ける。

【００２３】動作において、制御信号ＳＬＯＷが高で、
制御信号ＦＡＳＴおよびＮＯＲＭが低である時は、端子
７０２および７０６における信号は低になり、それによ
り、制御トランジスタ７０８および７１０を起動し、供
給電圧端子７０と出力端子７１６との間の直列抵抗を最
小にする。同様にして、端子７２４および７２８におけ
る信号は高になり、それにより、制御トランジスタ７３
０および７３２を起動し、供給電圧端子５１０と出力端
子７１６との間の直列抵抗を最小にする。このようにし
て、制御信号ＳＬＯＷが高である時は、それぞれの反転
段の直列抵抗は最小化され、発振器周波数は最大化され
て、遅い回路速度を補償する。

【００２４】代わりに、制御信号ＦＡＳＴが高で、制御
信号ＳＬＯＷおよびＮＯＲＭが低である時は、端子７０
２および７２８における信号は低になり、端子７０６お
よび７２４における信号は高になり、それにより、制御
トランジスタ７０８および７３０のみを起動する。制御
トランジスタ７０８および７３０は、制御トランジスタ
７１０および７３２よりもそれぞれ低い駆動強度を有す
る。このようにして、制御信号ＦＡＳＴが高である時
は、それぞれの反転段の直列抵抗は最大化され、発振器
周波数は最小化されて、速い回路速度を補償する。

【００２５】最後に、制御信号ＮＯＲＭが高で、制御信
号ＳＬＯＷおよびＦＡＳＴが低である時は、制御トラン
ジスタ７１０および７３２のみが起動される。それぞれ
の反転段の直列抵抗と、対応する発振器周波数とは、速
い回路速度と、遅い回路速度と、に対する値の間の値を
有する。この可変周波数動作は、物理パラメータおよび
装置パラメータの変化の補償を行うのに極めて有利であ
る。発振器回路は、不必要に高い周波数で動作せしめら
れないので、電力は速い回路動作に対して保存される。
それに応じて、発振器回路の周波数が増加せしめられる
ので回路効率は遅い回路動作に対して保持される。

【００２６】ここで図８を参照すると、例えば、調整電
圧Ｖ_REGを発生するために用いられうる、本発明の電圧
調整器回路の実施例の図が示されている。この電圧調整
器回路は、Ｐチャネルトランジスタ８４６および８４８
により形成された、電流ミラー回路を含む。Ｎチャネル
トランジスタ８５８は、入力トランジスタ８５４および
８５６に対する共通ソース抵抗である。入力トランジス
タ８５４および８５６の導電率は、調整電圧Ｖ_REGと、
端子８３０における基準電圧と、の間の差電圧により変
化する。従って、調整電圧Ｖ_REGは、端子８３０におけ
る基準電圧により変化する。

【００２７】端子８３０における基準電圧は、直列接続
されたＰチャネルトランジスタ８１２、８２２、および
８２８と、直列接続されたＮチャネルトランジスタ８３
２、８３８、および８４２と、制御トランジスタ８１６
および８４４と、を含む抵抗性分圧器回路により発生せ
しめられる。使用可能にされた時、Ｐチャネル制御トラ
ンジスタ８１６は、Ｐチャネルトランジスタ８１２より
も遙かに導電的となり、Ｎチャネル制御トランジスタ８
４４は、Ｎチャネルトランジスタ８４２よりも遙かに導
電的となる。

【００２８】動作において、制御信号ＮＯＲＭが高で、
制御信号ＦＡＳＴおよびＳＬＯＷが低である時は、ＯＲ
ゲート８００の端子８０１における出力と、インバータ
８０３の端子８０４における出力とは、高である。ＡＮ
Ｄゲート８０２の出力は高であり、Ｐチャネル制御トラ
ンジスタ８１６はオフである。制御信号ＮＯＲＭの高状
態はまた、ＮＯＲゲート８０７の端子８０８における出
力が低であることを保証し、それにより、制御トランジ
スタ８４４をターンオフする。このようにして、直列接
続されたＰチャネルトランジスタおよびＮチャネルトラ
ンジスタは、端子８３０に標準（ｎｏｒｍａｌ）基準電
圧を、また端子８５２に標準（ｎｏｒｍａｌ）調整電圧
Ｖ_REGを、発生する。

【００２９】制御信号ＦＡＳＴが高に、制御信号ＮＯＲ
ＭおよびＳＬＯＷが低になった時は、Ｐチャネル制御ト
ランジスタ８１６はオフに留まるが、Ｎチャネル制御ト
ランジスタ８４４はターンオンされ、それにより、Ｎチ
ャネルトランジスタ８４２を効果的に分路する。これ
は、端子８３０における基準電圧および端子８５２にお
ける調整電圧Ｖ_REGを減少させる。この減少した電圧
は、回路速度および電力消費を減少させ、速度検出器回
路１０（図１）により測定された速い回路速度を補償す
る。代わりに、制御信号ＳＬＯＷが高に、制御信号ＮＯ
ＲＭおよびＦＡＳＴが低になった時は、Ｐチャネル制御
トランジスタ８１６はターンオンされ、Ｎチャネル制御
トランジスタ８４４はオフに留まり、それにより、Ｐチ
ャネルトランジスタ８１２を効果的に分路する。これ
は、端子８３０における基準電圧および端子８５２にお
ける調整電圧Ｖ_REGを増加させる。この増加した電圧
は、回路速度および電力消費を増加させ、速度検出器回
路１０（図１）により測定された遅い回路速度を補償す
る。この補償は、装置特性または物理特性における変化
としての、集積回路の動作速度および電力消費の変化を
減少させるので、極めて有利である。

【００３０】ここで図９を参照すると、本発明の入力バ
ッファの実施例の図が示されている。この入力バッファ
は、入力信号ＡＩＮを受け、出力信号ＡＯＵＴを発生す
る。出力信号ＡＯＵＴは、供給電圧Ｖ_PERIとＶ_SSとの間
で変化する。しかし、入力信号ＡＩＮは、外部信号源か
ら供給され、供給電圧Ｖ_PERIとＶ_SSとの中間の電圧であ
りうる。入力信号ＡＩＮが、論理的１であるか、または
論理的０であるかの決定は、Ｐチャネルトランジスタ９
１０、９２６、および９３０の、Ｎチャネルトランジス
タ９１４、９１８、９２０、および９２４に対する導電
率比により行われる。この導電率比が、端子９１２にお
ける電圧を、インバータ９３２の遷移電圧よりも上に上
げるのに十分なだけ高くなければ、出力信号ＡＯＵＴは
高になる。代わりに、この導電率比が、入力信号ＡＩＮ
に応答して、端子９１２における電圧を、インバータ９
３２の遷移電圧よりも上に上げるのに十分なだけ高けれ
ば、出力信号ＡＯＵＴは低になる。

【００３１】動作において、Ｎチャネルトランジスタの
導電率が回路速度決定における主要な装置パラメータで
ある時は、Ｎチャネル制御トランジスタ９１８および９
２０が前記入力バッファの導電率比を制御する。制御信
号ＮＯＲＭが高に、制御信号ＦＡＳＴおよびＳＬＯＷが
低になった時は、Ｎチャネル制御トランジスタ９２０は
ターンオンされるが、Ｎチャネル制御トランジスタ９１
８はターンオフされる。Ｎチャネルトランジスタ９２０
は、Ｎチャネルトランジスタ９１８より高い導電率を有
し、標準的な（ｎｏｒｍａｌ）入力バッファ導電率比を
確立する。

【００３２】制御信号ＦＡＳＴが高に、制御信号ＮＯＲ
ＭおよびＳＬＯＷが低になった時は、Ｎチャネルトラン
ジスタの高い導電率を示し、Ｎチャネル制御トランジス
タ９１８はターンオンされ、Ｎチャネル制御トランジス
タ９２０はターンオフされる。これは、端子９１２と供
給電圧端子５１０との間に、標準よりも高抵抗の電流路
を形成し、前記導電率比を増加させて、選択的に高いＮ
チャネルトランジスタの導電率を補償する。制御信号Ｓ
ＬＯＷが高に、制御信号ＮＯＲＭおよびＦＡＳＴが低に
なった時は、Ｎチャネルトランジスタの低い導電率を示
し、Ｎチャネル制御トランジスタ９１８および９２０は
共にターンオンされる。これは、端子９１２と供給電圧
端子５１０との間に、標準よりも低抵抗の電流路を形成
し、入力バッファの前記導電率比を減少させる。この補
償は、装置パラメータおよび物理パラメータの変化によ
る、安定した入力レベルの決定において極めて有利であ
る。

【００３３】ここで図１０を参照すると、本発明の周辺
遅延段の実施例の図が示されている。このような周辺遅
延段は、集積回路の内部制御信号のタイミングを正確に
制御するために用いられる。Ｐチャネル制御トランジス
タ１０００、１００２、および１００４は、供給電圧Ｖ
_PERIと端子１０１４との間の電流路の抵抗を制御する。
Ｐチャネル制御トランジスタ１０００は最も導電的であ
り、Ｐチャネル制御トランジスタ１００４は最も導電的
でない。入力信号ＫＩＮが高である時は、Ｐチャネルト
ランジスタ１００８はオフであり、端子１０１４はトラ
ンジスタ１０１６を経て端子５１０に結合せしめられ、
出力信号ＫＯＵＴは高である。制御信号ＮＯＲＭが高
で、制御信号ＦＡＳＴおよびＳＬＯＷが低である時は、
Ｐチャネル制御トランジスタ１０００および１００４は
ターンオンされるが、Ｐチャネル制御トランジスタ１０
０２はターンオフされる。これは、抵抗１００８および
抵抗１０１２を経てキャパシタ１０２０を充電するため
の電流路の抵抗を標準値とする。

【００３４】標準的な（ｎｏｒｍａｌ）動作において、
入力信号ＫＩＮが高から低への遷移を行う時、Ｐチャネ
ルトランジスタ１００８はターンオンし、電流はＰチャ
ネルトランジスタ１０００、１００４、および１００８
と、抵抗１０１２と、を経て流れ、キャパシタ１０２０
を充電する。標準遅延の後、端子１０１４における電圧
がインバータ１０２２の遷移電圧に達すると、出力信号
ＫＯＵＴは低になる。しかし、制御信号ＦＡＳＴが高
に、制御信号ＮＯＲＭおよびＳＬＯＷが低になると、Ｐ
チャネル制御トランジスタ１０００はオフになり、Ｐチ
ャネル制御トランジスタ１００２および１００４はオン
になり、それにより、前記電流路の抵抗および生じる遅
延を、標準から増加させる。代わりに、制御信号ＳＬＯ
Ｗが高に、制御信号ＮＯＲＭおよびＦＡＳＴが低になる
と、Ｐチャネル制御トランジスタ１００４はオフにな
り、Ｐチャネル制御トランジスタ１０００および１００
２はオンになり、それにより、前記電流路の抵抗および
生じる遅延を、標準から減少させる。このようにして、
周辺遅延段は、速度検出器回路１０（図１）により決定
された、装置パラメータおよび物理パラメータの変化を
補償される。

【００３５】本発明の実施例を、選択された実施例に関
して詳述してきたが、以上の説明は例に関するものに過
ぎず、限定的な意味のものと解釈されるべきではない。
例えば、速度検出イネーブル信号ＳＤＥＮは、集積回路
の動作中の任意の時刻に回路速度測定を繰返すために、
単独の、または組合わされた、さまざまな内部信号によ
り発生せしめられうる。ここで図１１Ａおよび図１１Ｂ
を参照すると、内部リフレッシュ信号に応答して図２の
速度検出器回路を起動するための、本発明のもう１つの
実施例の概略図および対応するタイミング図がそれぞれ
示されている。動作において、内部リフレッシュ信号Ｉ
ＲＥＮは、外部信号ＲＥ、ＣＥ、ＣＳ、ＣＫＥ、
およびＣＬＫに応答して、時刻ｔ₁において高になり
（図１１Ｂ）内部リフレッシュサイクルを開始する。こ
の内部リフレッシュサイクルは、内部リフレッシュ信号
ＩＲＥＮが低になる時刻ｔ₂に完了する。内部リフレッ
シュ信号ＩＲＥＮの、高から低へのこの遷移は、インバ
ータ１１０４の端子１１０６における出力を高にする
（図１１Ａ）。ＮＡＮＤゲート１１０８の両入力は、一
時的に高になり、速度検出イネーブル信号ＳＤＥＮを時
刻ｔ₂において低にし、速度検出器回路（図２）をリセ
ットする。インバータ１１１０および１１１６およびキ
ャパシタ１１１４（図１１Ａ）により確立された所定の
遅延の後、端子１１１８における信号は低になり、それ
により、速度検出イネーブル信号ＳＤＥＮを時刻ｔ₃に
おいて高にし（図１１Ｂ）、回路速度の新しい測定を開
始する。それぞれの内部リフレッシュサイクルによる、
この新しい速度測定は、動作電圧または温度の変化によ
る回路速度の変化を、連続的に監視して補償する利点を
有する。このようにして、装置の動作は、広い範囲の動
作条件にわたって安定化される。

【００３６】ここで図１１Ｃを参照すると、中断モード
信号に応答しての、図２の速度検出器回路の起動を示
す、図１１Ａの回路のタイミング図が示されている。こ
の回路の動作は、インバータ１１０４、１１１０、およ
び１１１６と、キャパシタ１１１４と、ＮＡＮＤゲート
１１０８と、から成るこの回路が、端子１１０２ではな
く端子１１１８に接続されていることを除外すれば、前
述と同様である。外部信号は、時刻ｔ₂（図１１Ｃ）の
後に集積回路を中断モードに入らせる。集積回路は、時
刻ｔ₄において中断モードから出て、それにより、速度
検出イネーブル信号ＳＤＥＮを低にし、速度検出器回路
１０（図２）をリセットする。所定の遅延の後、時刻ｔ
₅（図１１Ｃ）において速度検出イネーブル信号ＳＤＥ
Ｎは高になり、それにより、回路速度の新しい測定を開
始する。この新しい速度測定は、集積回路が中断モード
から出た時に行われ、動作が中断されていた間の回路速
度の変化を補償する利点を提供する。

【００３７】ここで図１２を参照すると、カウンタ信号
に応答して図２の速度検出器回路を起動する、本発明の
もう１つの実施例の図が示されている。マルチプレック
スゲート１２０４は、端子１２０８における選択信号に
応答して、外部クロック信号ＣＬＫ、または発振器１２
００の端子１２０２における出力信号、を選択する。ｎ
段カウンタ１２１０は、マルチプレックスゲートの出力
端子１２０６における信号のそれぞれのサイクルをカウ
ントし、２ⁿサイクル後に、端子１２１２に高出力信号
を発生する。この高出力は、速度検出イネーブル信号Ｓ
ＤＥＮを低にし、前述のように速度検出器回路１０（図
２）をリセットする。さらに、端子１２１２における高
出力は、別のカウントを開始するためにｎ段カウンタ１
２１０をリセットする。インバータ１２１４、１２１
８、および１２２２と、キャパシタ１２２４と、により
決定される遅延の後、速度検出イネーブル信号ＳＤＥＮ
は高になり、回路速度の新しい測定を開始する。

【００３８】ここで図１３Ａおよび図１３Ｂを参照する
と、低電力信号またはスリープモード信号に応答して
の、図２の速度検出器回路の起動のための、本発明の他
の実施例の図がそれぞれ示されている。これらの実施例
のそれぞれは、外部条件が供給電圧の変化を示した時、
集積回路を使用しているであろうコンピュータにより、
新しい回路速度測定を開始する利点を提供する。特に、
図１３Ｂの回路は、コンピュータシステムの電力管理バ
ス１３２０を、デコード回路１３２２によりデコードし
て、集積回路を制御するＡＣＴＩＶＥまたはＳＬＥＥＰ
のような、いくつかの電力管理信号を発生するために用
いられうる。これらの制御信号のいずれも、当業者にと
って公知の技術により、個々に、または論理的に組合わ
されて、用いられうる。

【００３９】ここで図１４を参照すると、図４Ａのクロ
ック同期装置に対する、基準期間を発生するための本発
明のさらにもう１つの実施例の図が示されている。この
基準期間は、速度検出イネーブル信号ＳＤＥＮの低から
高への遷移により開始され、それにより、ＮＡＮＤゲー
ト１４２２の端子３６における出力信号ＣＬＫは低にさ
れる。速度検出イネーブル信号ＳＤＥＮの低から高への
遷移に応答して、インバータ１４１０の端子１４０２に
おける出力は低になり、Ｐチャネルトランジスタ１４０
０を起動する。キャパシタ１４１４は、Ｐチャネルトラ
ンジスタ１４００および抵抗１４０６を経て、インバー
タ１４１６の遷移電圧まで充電される。その後、インバ
ータ１４１６の出力は低になり、ＮＡＮＤゲート１４２
２の端子３６における出力信号ＣＬＫを高にする。出力
信号ＣＬＫの、この低から高への遷移は、回路速度の測
定期間を終了させる。

【００４０】ここで図１５を参照すると、本発明によ
る、図１の２５６メガビットダイナミックランダムアク
セスメモリの速度検出回路の、さらにもう１つの実施例
の図が示されている。この実施例は、３ビットカウンタ
１５０４が、一連の遅延段２０８、２１２、および２１
６（図２）の代わりに用いられていることを除外すれ
ば、図２に関して前述された速度検出器と同様に動作す
る。さらに、端子２０６における信号ＣＬＫＴは、発振
器１５００を使用可能とする。発振器１５００の端子１
５０２における出力は、３ビットカウンタ１５０４への
入力をなす。

【００４１】動作において、信号ＣＬＫＴは、３ビット
カウンタ１５０４によりカウントされるクロックサイク
ルの系列を発生する発振器１５００を使用可能とする。
発振器１５００は、速度測定中において集積回路の特定
の特徴をエミュレートするように設計される。回路速度
基準期間が終了すると、カウンタの出力ビットはラッチ
２３８、２４０、および２４２内へロードされる。これ
らのラッチの内容はデコーダ１５０６によりデコードさ
れ、前述のように制御信号ＦＡＳＴ、ＮＯＲＭ、および
ＳＬＯＷを発生する。この実施例は、回路速度測定の分
解能が大きいので極めて有利である。さらに、カウンタ
１５０４の段数を３ビットを越えて拡張し、また発振器
の周波数を増加させて、分解能をさらに増大させること
ができる。

【００４２】以上の説明を参照した当業者にとって、本
発明の実施例の細部における多くの変更が明らかになる
であろうことを、さらに理解すべきである。そのような
変更および追加の実施例は、特許請求の範囲に記載され
ている本発明の精神および真の範囲内に含まれるように
考慮されている。

【００４３】以上の説明に関して更に以下の項を開示す
る。（１）基準期間を決定する基準信号を発生する基準回路
と、該基準信号に応答して遅延信号を発生する遅延回路
と、該遅延信号に応答して制御信号を発生する制御回路
と、を含む回路。

【００４４】（２）前記制御信号が、第１動作条件に応
答して第１論理状態を有し、かつ第２動作条件に応答し
て第２論理状態を有する、第１項記載の回路。（３）発振周波数を有する出力信号を発生する発振回路
であって、該発振回路が前記制御信号に応答して前記発
振周波数を制御する、前記発振回路をさらに含む、第２
項記載の回路。

【００４５】（４）前記第２論理状態および前記第２動
作条件に応答しての、前記発振回路の第２発振周波数
が、前記第１論理状態および前記第１動作条件に応答し
ての、前記発振回路の第１発振周波数よりも大きく、か
つ、前記第１論理状態および前記第２動作条件に応答し
ての、前記発振回路の第３発振周波数よりも小さい、第
３項記載の回路。（５）調整電圧を発生する電圧調整回路であって、該電
圧調整回路が前記制御信号に応答して前記調整電圧を制
御する、第２項記載の回路。

【００４６】（６）前記第２論理状態および前記第２動
作条件に応答しての、前記電圧調整回路の第２調整電圧
が、前記第１論理状態および前記第１動作条件に応答し
ての、前記電圧調整回路の第１調整電圧よりも大きく、
かつ、前記第１論理状態および前記第２動作条件に応答
しての、前記電圧調整回路の第３調整電圧よりも小さ
い、第５項記載の回路。

【００４７】（７）入力電圧を検出する入力バッファ回
路であって、該入力バッファ回路が前記制御信号に応答
して前記入力電圧の検出を制御する、前記入力バッファ
回路をさらに含む、第２項記載の回路。

【００４８】（８）前記第２論理状態および前記第２動
作条件に応答しての、前記入力バッファ回路の第２検出
入力電圧が、前記第１論理状態および前記第１動作条件
に応答しての、前記入力バッファ回路の第１検出入力電
圧より大きく、かつ、前記第１論理状態および前記第２
動作条件に応答しての、前記入力バッファ回路の第３検
出入力電圧より小さい、第７項記載の回路。

【００４９】（９）周辺信号を遅延させる周辺遅延回路
であって、該周辺遅延回路が前記制御信号に応答して前
記周辺信号の遅延を制御する、前記周辺遅延回路をさら
に含む、第２項記載の回路。

【００５０】（１０）前記第２論理状態および前記第２
動作条件に応答しての、前記周辺遅延回路の前記周辺信
号の第２遅延が、前記第１論理状態および前記第１動作
条件に応答しての、前記周辺遅延回路の前記周辺信号の
第１遅延より大きく、かつ、前記第１論理状態および前
記第２動作条件に応答しての、前記周辺遅延回路の前記
周辺信号の第３遅延より小さい、第９項記載の回路。

【００５１】（１１）前記第１動作条件が第１値の外部
電圧であり、前記第２動作条件が第２値の該外部電圧で
ある、第２項記載の回路。（１２）前記第１動作条件が第１温度であり、前記第２
動作条件が第２温度である、第２項記載の回路。

【００５２】（１３）前記第１動作条件が第１多結晶シ
リコンゲート長であり、前記第２動作条件が第２多結晶
シリコンゲート長である、第２項記載の回路。（１４）前記第１動作条件が第１ゲート酸化膜厚であ
り、前記第２動作条件が第２ゲート酸化膜厚である、第
２項記載の回路。

【００５３】（１５）前記第１動作条件が第１トランジ
スタスレショルド電圧であり、前記第２動作条件が第２
トランジスタスレショルド電圧である、第２項記載の回
路。（１６）前記制御回路に結合せしめられ前記遅延信号を
ラッチするラッチ回路をさらに含む、第１項記載の回
路。

【００５４】（１７）前記基準回路が、外部信号を受け
て前記基準信号を発生する、第１６項記載の回路。（１８）前記基準回路が、回路遅延素子に応答して前記
基準信号を発生する、第１６項記載の回路。

【００５５】（１９）前記回路遅延素子が、抵抗および
キャパシタを含む、第１６項記載の回路。（２０）前記遅延回路が、複数の遅延段であって、それ
ぞれの遅延段が遅延を有する出力信号を発生し、それぞ
れの遅延段の該遅延が前記回路の速度と共に変化する前
記複数の遅延段を含む、第１６項記載の回路。

【００５６】（２１）前記制御回路が、それぞれの前記
遅延段から前記出力信号を受けて前記制御信号を発生
し、該制御信号が複数の論理状態を有し、それぞれの論
理状態が前記回路の異なる速度に対応する、第１５項記
載の回路。

【００５７】（２２）動作条件に応答する回路であっ
て、基準期間を決定する基準信号を発生する基準回路
と、該基準信号に応答して、遅延を有する遅延信号を発
生し、該遅延が前記動作条件の変化と共に変化する、遅
延回路と、該遅延回路に結合せしめられ前記遅延信号を
ラッチするラッチ回路と、前記遅延信号に応答して制御
信号を発生する制御回路と、を含む、前記動作条件に応
答する回路。

【００５８】（２３）前記ラッチ回路が、パワーアップ
信号に応答して前記遅延信号をラッチする、第２２項記
載の回路。（２４）前記ラッチ回路が、内部リフレッシュ信号に応
答して前記遅延信号をラッチする、第２２項記載の回
路。

【００５９】（２５）前記ラッチ回路が、中断モード信
号に応答して前記遅延信号をラッチする、第２２項記載
の回路。（２６）外部信号を受ける端子をさらに含み、前記ラッ
チ回路が該外部信号に応答して前記遅延信号をラッチす
る、第２２項記載の回路。

【００６０】（２７）前記外部信号が電力管理信号であ
る、第２６項記載の回路。（２８）前記外部信号が低電力信号である、第２６項記
載の回路。（２９）所定数のクロックサイクルをカウントするカウ
ンタ回路であって、該カウンタ回路が該所定数のクロッ
クサイクルに応答して前記遅延信号をラッチする、前記
カウンタ回路をさらに含む、第２２項記載の回路。

【００６１】（３０）前記制御信号を受ける周辺回路で
あって、該周辺回路が、第１論理状態の前記論理信号、
および前記動作条件の変化、に応答して前記遅延回路の
前記遅延に対応する第１遅延を有し、前記周辺回路が、
第２論理状態の前記論理信号、および前記動作条件の変
化、に応答して第２遅延を有する、前記周辺回路をさら
に含む、第２２項記載の回路。

【００６２】（３１）前記動作条件が、選択された物理
パラメータの組を有する、第３０項記載の回路。（３２）前記動作条件が、選択された回路寸法の組を有
する、第３０項記載の回路。

【００６３】（３３）基準信号を発生する基準回路２０
０を有する回路が設計される。前記基準信号は、基準期
間を決定する。遅延回路２０８、２１２、２１６は、前
記基準信号に応答して遅延信号を発生する。制御回路２
４８、２５４、２５８、２６０、２６２は、該遅延信号
に応答して制御信号を発生する。前記遅延回路は、前記
基準期間の間集積回路の速度をエミュレートする。前記
制御回路からの制御信号は、測定された回路速度の変化
に関し該集積回路のパフォーマンスを補償する。

【図面の簡単な説明】

【図１】本発明の実施例を有する２５６メガビット同期
ダイナミックランダムアクセスメモリの図。

【図２】本発明による図１の２５６メガビット同期ダイ
ナミックランダムアクセスメモリの速度検出器回路の実
施例の図。

【図３】Ａは、図１の２５６メガビットダイナミックラ
ンダムアクセスメモリのパワーアップ検出器の概略図。
Ｂは、Ａのパワーアップ検出器におけるパワーアップシ
ーケンスを示すタイミング図。

【図４】Ａは、図２の速度検出器回路のクロック同期装
置回路の概略図。Ｂは、Ａのクロック同期装置回路の動
作を示すタイミング図。

【図５】Ａは、図２の速度検出器回路の遅延段の実施例
の図。Ｂは、図２の速度検出器回路の遅延段のもう１つ
の実施例の図。Ｃは、図２の速度検出器回路の遅延段の
さらにもう１つの実施例の図。

【図６】図２の速度検出器回路のラッチ回路の実施例の
図。

【図７】本発明の発振器回路の実施例の図。

【図８】本発明の電圧調整器の実施例の図。

【図９】本発明の入力バッファの実施例の図。

【図１０】本発明の周辺遅延段の実施例の図。

【図１１】Ａは、内部リフレッシュ信号に応答して図２
の速度検出器回路を起動する、本発明の実施例の図。Ｂ
は、内部リフレッシュ信号に応答しての図２の速度検出
器回路の起動を示す、Ａの回路のタイミング図。Ｃは、
中断モード信号に応答しての図２の速度検出器回路の起
動を示す、Ａの回路のタイミング図。

【図１２】カウンタ信号に応答して図２の速度検出器回
路を起動する、本発明の実施例の図。

【図１３】Ａは、低電力信号に応答して図２の速度検出
器回路を起動する、本発明の実施例の図。Ｂは、電力管
理信号に応答して図２の速度検出器回路を起動する、本
発明の実施例の図。

【図１４】図４Ａのクロック同期装置において基準期間
を発生する、本発明の実施例の図。

【図１５】本発明による、図１の２５６メガビットダイ
ナミックランダムアクセスメモリの速度検出器回路のも
う１つの実施例の図。

【符号の説明】

１０速度検出器回路２００クロック同期装置基準回路２０８遅延段２１２遅延段２１６遅延段２４８インバータ２５４インバータ２５８ＡＮＤゲート２６０ＡＮＤゲートＣＬＫクロック信号ＣＬＫＴ基準信号ＦＡＳＴ制御信号ＮＯＲＭ制御信号ＳＬＯＷ制御信号ＳＤＥＮ速度検出器イネーブル信号

Claims

【特許請求の範囲】

【請求項１】基準期間を決定する基準信号を発生する
基準回路と、該基準信号に応答して遅延信号を発生する遅延回路と、該遅延信号に応答して制御信号を発生する制御回路と、
を含む回路。