JP3101515B2 - Cmos半導体装置の製造方法 - Google Patents
Cmos半導体装置の製造方法Info
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Description
ジスタ及びNMOSトランジスタと、それらより厚いゲ
ート酸化膜を有する第2のPMOSトランジスタ及びN
MOSトランジスタとを同一半導体基板上に具備するC
MOS半導体装置の製造方法に関するものであり、特
に、上記4種類のMOSトランジスタのしきい値電圧の
設定方法の改良に関する。ここで、PMOSトランジス
タとは、Pチャネル型MOSトランジスタ、NMOSト
ランジスタとは、Nチャネル型MOSトランジスタ、の
意である。
来の5V系から3.3V系へ移行する傾向にある。しか
しながら、現行では5V系のLSIとのインターフェー
スをとる都合上、入出力回路(I/O)については従来
通り5Vで動作させ、かつ内部回路については3.3V
で動作させるということが行われている。この場合、ゲ
ート酸化膜にかかる電圧も異なってくるので、酸化膜の
信頼性と高速性とを実現するために、3.3V系では薄
く、5.5Vでは比較的厚いゲート酸化膜を形成する必
要がある。
膜を有するCMOS半導体装置の断面図である。図にお
いて明らかなように、この種のCMOS半導体装置では
4種類のMOSトランジスタがある。すなわち、ゲート
酸化膜厚が例えば110Åの第1のPMOS,第1のN
MOS、ゲート酸化膜厚が例えば180Åの第2のPM
OS,第2のNMOSである。
の導電型とゲート酸化膜が異なるために、しきい値電圧
をイオン注入法により所望の値に設定するには、それぞ
れイオン種、注入量を個別に選択することが必要であ
る。
CMOS半導体装置の製造方法では、4種類のMOSト
ランジスタのしきい値電圧を設定するにあたり、各トラ
ンジスタ領域に選択的にイオン注入を行うために、4回
のマスク合わせ工程を行っていた。このため、製造コス
トが高く、TATも長いという欠点があった。
に、本発明に係るCMOS半導体装置の製造方法は、第
1のPMOSトランジスタ及びNMOSトランジスタ
と、それらより厚いゲート酸化膜を有する第2のPMO
Sトランジスタ及びNMOSトランジスタとを同一半導
体基板上に具備するCMOS半導体装置の製造方法にお
いて、各トランジスタを分離するフィールド酸化膜を形
成する工程と、第1及び第2のPMOSトランジスタの
形成領域を第1のレジスト膜で被覆する工程と、第1の
レジスト膜をマスクとしてP型不純物を第1及び第2の
NMOSトランジスタの形成領域とフィールド酸化膜下
にイオン注入する工程と、第1のレジスト膜及びフィー
ルド酸化膜をマスクとしてN型不純物を第1及び第2の
NMOSトランジスタの形成領域にイオン注入する工程
と、第1のレジスト膜を除去する工程と、半導体基板の
全面にP型不純物をイオン注入する工程と、第1のゲー
ト酸化工程と、第2のPMOSトランジスタ及びNMO
Sトランジスタの形成領域を第2のレジスト膜で被覆す
る工程と、第2のレジスト膜をマスクとして、第1のP
MOSトランジスタ及びNMOSトランジスタの形成領
域にP型不純物をイオン注入する工程と、第2のレジス
ト膜をマスクとして、第1のゲート酸化工程で形成した
ゲート酸化膜をエッチングする工程と、第2のレジスト
膜を除去する工程と、第2のゲート酸化工程とを有す
る。
ば、4種類のMOSトランジスタのしきい値電圧を適切
な値に設定するために必要なマスク合わせ工程を極力少
なくすることができる。
導体装置の製造方法を図面を参照しながら説明する。 1.ウェル領域及びフィールド酸化膜の形成工程 図1において、P型シリコン基板(1)上のPMOSト
ランジスタ形成領域にNウェル領域(2)を、NMOS
トランジスタ形成領域にPウェル領域(3)を形成す
る。本工程で、Nウェル領域(2)は、リンイオン(31
P+)及びヒ素イオン(75As+)をそれぞれ加速電圧160
KeV,注入量6E12/cm2(6E12とは、6掛け
る10の12乗を意味する。以下において、同様であ
る。)の条件でイオン注入し、Pウェル領域(2)は、
ボロンイオン(11B+)を加速電圧80KeV,注入量4
E12/cm2の条件でイオン注入し、その後、1150
℃で4時間の熱拡散を行うことにより形成している。次
いで、選択酸化法により、上記各トランジスタを分離す
るために、5000Å程度のフィールド酸化膜(4)を
形成し、そのフィールド酸化膜(4)を除くトランジス
タ形成領域に400Å程度のダミー酸化膜(5)を形成
する。
形成領域を第1のレジスト膜(6)で被覆し、第1のレ
ジスト膜(6)をマスクとしてP型不純物であるボロン
イオン(11B+)を例えば加速電圧160KeV,注入量
5E12/cm2の条件で、第1及び第2のNMOSトラ
ンジスタの形成領域とフィールド酸化膜下(4)にイオ
ン注入する。このイオン注入をFPイオン注入と称す。
この第1及び第2のNMOSトランジスタの形成領域の
注入領域はいわゆる深いチャネルドープ層(7)として
短チャネル効果を抑制し、フィールド酸化膜下(4)の
注入層は、チャネルストッパ層(8)として、フィール
ドの反転を防止する。
酸化膜(4)をマスクとしてN型不純物であるヒ素イオ
ン(75As+)を例えば加速電圧160KeV,注入量1.
0E12から1.5E12/cm2の条件で、第1及び第
2のNMOSトランジスタの形成領域にイオン注入す
る。このイオン注入をNEイオン注入と称す。
コン基板(1)の全面にP型不純物であるボロンイオン
(11B+)を例えば加速電圧30KeV,注入量3.0E
12から4.0E12/cm2の条件で全面イオン注入す
る。このイオン注入をGイオン注入と称す。
程度のゲート酸化膜(9)を形成する。 6.GSイオン注入工程 図6において、第2のPMOSトランジスタ及びNMO
Sトランジスタの形成領域を第2のレジスト膜(10)
で被覆し、第2のレジスト膜(10)をマスクとして、
第1のPMOSトランジスタ及びNMOSトランジスタ
の形成領域にP型不純物であるボロンイオン(11B+)を
例えば加速電圧30KeV,注入量1.0E12から
1.5E12/cm2の条件で全面イオン注入する。この
イオン注入をGSイオン注入と称す。
て、第1のゲート酸化工程で形成したゲート酸化膜
(9)をエッチング除去する。 8.第2ゲート酸化工程 図8において、第2のレジスト膜(10)を除去し、第
2のゲート酸化工程を行う。これにより、第1のPMO
S及びNMOS形成領域に再び110Å程度の薄いゲー
ト酸化膜(11)を形成するとともに、第2のPMOS
及びNMOS形成領域に追酸化による厚いゲート酸化膜
(12)を形成する。
程 図9において、ゲート酸化膜(11,12)上にゲート
電極(13)を形成し、第1、第2のNMOSのN+型
ソース層(14)及びドレイン層(15)を形成し、さ
らに第1、第2のPMOSのP+型ソース層(16)及
びドレイン層(17)を形成する。
れば、4種類のMOSトランジスタのしきい値電圧を適
切な値に設定するために必要なマスク合わせ工程を極力
少なくすることができる。特に、本実施例によれば、マ
スク合わせ工程の兼用化により、しきい値電圧を設定す
るための専用工程は全く必要としない。以下、図10及
び図11を参照しながら、しきい値電圧の設定方法を説
明する。
いて考える。第2のPMOSについては、図11に示す
ように、Gイオン注入(全面注入)のみで、−1.0V
に設定される。そして、第2のNMOSについては、こ
のG,FP,NEの各イオン注入がなされるが、主とし
てNEイオン注入により制御される。この結果、1.0
Vに設定することができる。このとき、NEイオン注入
は、チャネルスットパ形成用のFPイオン注入のマスク
をそのまま使用できるので、マスク工程の増加を伴わな
い。
考える。第1のPMOSについては、上記のGイオン注
入がなされているが、これでは、しきい値電圧が高すぎ
るので、GSイオン注入で追加注入し、−0.8Vとい
う適切な値に設定している。このとき、GSイオン注入
のマスク合わせは、ゲート酸化膜エッチのマスク合わせ
と兼用しているので、工程の増加はない。また、第1の
NMOSについても、同様にGSイオン注入がなされる
結果、しきい値電圧は上昇し、0.7Vという適切な値
に設定された。
ゲート酸化膜厚が異なるMOSトランジスタを有するC
MOS半導体装置の製造方法において、特別なマスク合
わせ工程を使用することなく、4種類のMOSトランジ
スタのしきい値電圧を適当な値に設定することでき、従
来に比べて、製造コストの削減及びTAT短縮に大幅に
寄与することができるものである。
製造方法を説明する第1の断面図である。
製造方法を説明する第2の断面図である。
製造方法を説明する第3の断面図である。
製造方法を説明する第4の断面図である。
製造方法を説明する第5の断面図である。
製造方法を説明する第6の断面図である。
製造方法を説明する第7の断面図である。
製造方法を説明する第8の断面図である。
製造方法を説明する第9の断面図である。
量との関係を示す図である。
量との関係を示す図である。
を説明する断面図である。
Claims (1)
- 【請求項1】 第1のPMOSトランジスタ及びNMO
Sトランジスタと、それらより厚いゲート酸化膜を有す
る第2のPMOSトランジスタ及びNMOSトランジス
タとを同一半導体基板上に具備するCMOS半導体装置
の製造方法において、 各トランジスタを分離するフィールド酸化膜を形成する
工程と、 第1及び第2のPMOSトランジスタの形成領域を第1
のレジスト膜で被覆する工程と、 第1のレジスト膜をマスクとしてP型不純物を第1及び
第2のNMOSトランジスタの形成領域とフィールド酸
化膜下にイオン注入する工程と、 第1のレジスト膜及びフィールド酸化膜をマスクとして
N型不純物を第1及び第2のNMOSトランジスタの形
成領域にイオン注入する工程と、 第1のレジスト膜を除去する工程と、 半導体基板の全面にP型不純物をイオン注入する工程
と、 第1のゲート酸化工程と、 第2のPMOSトランジスタ及びNMOSトランジスタ
の形成領域を第2のレジスト膜で被覆する工程と、 第2のレジスト膜をマスクとして、第1のPMOSトラ
ンジスタ及びNMOSトランジスタの形成領域にP型不
純物をイオン注入する工程と、 第2のレジスト膜をマスクとして、第1のゲート酸化工
程で形成したゲート酸化膜をエッチングする工程と、 第2のレジスト膜を除去する工程と、 第2のゲート酸化工程と、を有することを特徴とするC
MOS半導体装置の製造方法。
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JP07007703A Expired - Fee Related JP3101515B2 (ja) | 1995-01-20 | 1995-01-20 | Cmos半導体装置の製造方法 |
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