KR100592224B1 - 횡형 디모스의 제조방법 - Google Patents
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Abstract
본 발명은 횡형 디모스의 제조방법에 관한 것으로, 특히 고온 확산공정이 필요없는 횡형 디모스의 제조방법에 관한 것이다.
본 발명의 상기 목적은 횡형 디모스의 제조방법에 있어서, 반도체 기판에 LOCOS 공정을 이용하여 버즈 비크가 발생된 소자 분리막을 형성하는 단계; 상기 기판에 이온주입 공정을 진행하여 더블 디퓨즈드 웰을 형성하는 단계 및 상기 소자 분리막을 소정 부분 제거하는 단계를 포함하는 것을 특징으로 하는 횡형 디모스의 제조방법에 의해 달성된다.
따라서, 본 발명의 횡형 디모스의 제조방법은 LOCOS 공정시 발생하는 버즈 비크을 이용하여 이온 주입 에너지 차이를 이용한 자기 정렬된 더블 디퓨즈드 웰을 형성함으로써 고온 열처리 공정이 필요없이 진행할 수 있으므로 미세 선폭의 반도체 소자를 구현할 수 있는 효과가 있다.
LDMOS, LOCOS, bird's beak, double-diffused well
Description
도 1은 종래 기술에 의한 LDMOS 소자의 단면도.
도 2a 내지 도 2d는 본 발명에 따른 횡형 디모스의 제조방법을 나타낸 공정단면도.
본 발명은 횡형 디모스(Lateral Double-diffused Metal Oxide Semiconductor; LDMOS)의 제조방법에 관한 것으로, 특히 고온 확산공정이 필요없는 횡형 디모스의 제조방법에 관한 것이다.
일반적으로 사용되는 전력 모스 전계효과 트랜지스터(MOS Field Effect Transistor; 이하 'MOSFET'이라 칭함)는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고 게이트 구동 회로가 매우 간단하며, 또한 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다. 따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다. 이와 같은 전력 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Double Diffused MOSFET) 구조가 널리 사용되고 있으며, 대표적인 LDMOS 트랜지스터가 Sel Colak의 미합중국 특허 제 4,300,150호에 개시되어 있다. 또한 LDMOS 트랜지스터를 CMOS 트랜지스터 및 바이폴라 트랜지스터와 함께 집적시킨 기술이 'A 1200 BiCMOS Technology and Its Application', ISPSD 1992, Page 322-327에 Vladimir Rumennik에 의해서 보고되었으며, 또한 'Recent Advances in Power Integrated Circuits with High Level Integration', ISPSD 1994, Page 343 - 348에 Stephen P, Robb에 의해서 보고되었다.
DMOS 트랜지스터들은 고전압을 처리할 수 있는 파워 소자에 적용하는 것이 중요하다. 그러한 소자들에 있어서, 한가지의 특징적 메리트는 단위 면적당 전류 구동 능력(a current handling capacity) 또는 단위 면적당 ON-저항(ON-resistance)에 있다. 전압 비율이 정해지기 때문에, 단위 면적당 ON-저항은 상기 MOS 소자의 셀 면적이 감소되는 것에 의해 감소될 수 있다.
파워 트랜지스터의 분야에서는, 그의 게이트와 소오스 전극을 각각 형성하는 다결정 실리콘(폴리실리콘)과 콘택 영역의 결합된 폭에 의해, 그 소자의 셀 피치가 정의된다. DMOS 파워 트랜지스터에 대해서, 상기 다결정 실리콘 영역의 폭을 줄이 기 위해 잘 알려진 기술은 p형 웰 접합 깊이를 감소시키는 것이다. 그러나, 최소한의 접합 깊이는 요구된 브레이크 다운 전압에 의해서 규정된다.
종래의 LDMOS 소자는 그의 간단한 구조 때문에 VLSI 프로세스에 적용하기에 매우 적합하다. 그러나, 이러한 LDMOS 소자들은 수직의 DMOS(VDMOS) 소자보다도 특성이 열악한 것으로 생각되어 왔고, 그결과 충분한 주목을 받지 못했다. 최근 들어, RESURF(Reduced SURface Field) LDMOS 소자가 우수한 ON-저항(Rsp)을 갖는 것이 증명되었다. 그러나 이러한 소자의 구조는 소오스가 접지되는 소자들에게만 적용될 뿐만 아니라, 매우 복잡하면서도 응용하기가 어렵다.
특히, 과거에 있어서는, DMOS 트랜지스터들은 불연속적인 파워 트랜지스터로서 또는 모노리딕(monolithic) 집적 회로에 있는 구성 요소들로서 이용되어 왔다. DMOS 트랜지스터들은 자기 정합적인 제조 시퀀스에 따라 제조되기 때문에 기본적으로 반도체 기판으로 구성된다.
채널 몸체 영역은, 그 게이트와 함께 자기정합되는 채널 영역을 마련하기 위하여, 게이트 형성 물질로 된 마스크 내의 어퍼쳐(aperture)를 통하여 한가지 유형의 도펀트(p형 또는 n형 불순물)를 주입하는 것에 의해 통상적으로 형성된다. 이때 소오스 영역은 그 어퍼쳐를 통하여 상기 채널 몸체 영역의 도전형과 반대되는 도전형의 도펀트를 주입하는 것에 의해 형성되어, 그 소오스는 상기 게이트 전극과 채널 몸체 영역 모두에 자기정합된다. 이것은 상대적으로 컴팩트한 구조를 갖게 한다.
도 1을 참고하면, 종래 기술의 LDMOS 트랜지스터 소자(10)가 예시되어 있다. 상기 소자는 실질적으로 두 개의 LDMOS 트랜지스터 (10a, 10b)를 구비하고 있다.
상기 트랜지스터 소자(10a)는 실리콘 기판(11), 버퍼 산화막 (12) 및 반도체 층(14)을 갖는 SOI 기판 상에 형성되어 있다. 상기 반도체 층(14)은 상기 실리콘 기판(11)을 덮으면서 예시되어 있다. 상기 종래 소자의 FET(field effect transistor)는 소오스 영역(16a)과 드레인 영역(18a)을 구비하고 있다. 상기 n형 도프된 소오스 영역(16a)은 p형 도프된 웰 영역(20) 내에 형성되어 있다. 상기 웰 영역(20)은 종종 P형 몸체라 칭한다. 이 P형 몸체(20)는 예시된 바와 같이 상기 반도체 층(14)을 통하여 상기 버퍼 산화막(12)의 상부 표면까지 연장될 수 있거나, 또는 상기 영역이 상기 반도체 층(14) 내에 충분히 있을 수 있다.
상기 드레인 영역(18a)은 상기 필드 절연 영역(23a)의 타단에 인접하고 있다. 그 필드 절연 영역(23a)은 예를 들어 열적으로 성장한 실리콘 옥사이드 (silicon oxide)와 같은 필드 산화막을 포함한다.
게이트 전극(26a)은 상기 반도체 층(14)의 표면 상에 형성되어 있다. 상기 게이트 전극(26a)은 상기 소오스 영역(16a)의 일부분 위로부터 상기 필드 절연 영역(23a) 위까지 연장되어 있고, 그리고 불순물로 도프된 폴리실리콘을 갖고 있다. 상기 게이트(26a)는 게이트 유전체(28a)에 의해서 상기 반도체 층(14)의 표면으로부터 격리되어 있다. 상기 게이트 유전체(28a)는 산화물 또는 질화물, 또는 그의 화합물 (즉, 적층된 NO 또는 ONO 층)을 포함할 수 있다.
측벽 절연 영역(미도시됨)은 상기 게이트 전극(26a)의 측벽 상에 형성될 수 있다. 상기 측벽 영역은 대표적으로 실리콘 옥사이드와 같은 산화물 또는 실리콘 나이트라이드와 같은 질화 물질을 포함한다.
고농도로 더욱 도핑된 몸체 영역(30)이 또한 도 1에 예시되어 있다. 이 몸체 영역(30)은 p형 몸체(20)에 대해 양호한 콘택을 갖도록 포함되어 있다. 그 몸체영역(30)은 상기 p형 몸체(20)보다 더욱 고농도로 도핑되어 있다.
소오스/드레인 콘택(32a 및 34)은 또한 상기 트랜지스터 소자(10a) 내에 포함되어 있다. 상기 콘택(32a 및 34)은 상기 소오스/드레인 영역(16a, 18a)을 그 회로 내의 다른 구성 요소에 전기적으로 결합하기 위하여 제공되어 있다. 도 1에서, 단일의 콘택(34)이 양쪽의 트랜지스터(10a, 10b)의 소오스 영역(16a, 16b)을 위해 사용된다. 이와 같은 대표적인 종래 기술이 Wia T. Ng 등의 미합중국 특허 제 5,369,045호에 개시되어 있다.
그러나 상기 기술은 채널 형성을 위한 확산 공정시 고온 열처리 공정을 동반하는데 이러한 고온 열처리 공정시 소자에 악영향을 끼치느 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, LOCOS(Local Oxidation Of Silicon) 공정시 발생하는 버즈 비크(bird's beak)를 이용하여 이온 주입 에너지(implant energy)차이를 이용한 자기 정렬된 더블 디퓨즈드 웰(self-aligned double diffused well)을 형성함으로써 고온 열처리 공정이 필요없는 횡형 디모스의 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 횡형 디모스의 제조방법에 있어서, 반도체 기판에 LOCOS 공정을 이용하여 버즈 비크가 발생된 소자 분리막을 형성하는 단계; 상기 기판에 이온주입 공정을 진행하여 더블 디퓨즈드 웰을 형성하는 단계 및 상기 소자 분리막을 소정 부분 제거하는 단계를 포함하는 것을 특징으로 하는 횡형 디모스의 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 2a에 도시된 바와 같이, 기존의 LOCOS 공정으로 소자 분리막을 형성한다. 반도체 기판(100)의 상부에 포토레지스트를 형성하고 소자 분리막이 형성될 부분을 오픈시킨 후 상기 기판에 열산화막을 형성하여 소자 분리막(101)을 형성하고 상기 포토레지스트를 제거한다. 이때 포토레지스트 영역으로 열산화막이 침투하는 버즈 비크 현상이 발생한다.
다음, 도 2b에 도시된 바와 같이, 자기 정렬된 더블 디퓨즈드 웰(102, 103)을 형성한다. 소자 분리막이 형성된 기판에 상기 소자 분리막을 마스크로 이온주입 공정을 실시하여 웰을 형성한다. 우선 3족 원소인 B 또는 Ga이온을 주입하여 P형 이온 주입층을 형성하고, 이어 5족 원소인 P 또는 As이온을 주입하여 N형 이온 주입층을 형성한다. 이어 상기 이온 주입된 기판을 급속 열처리 공정(Rapid Thermal Processing; RTP)을 실시하여 상기 이온 주입층들을 확산시켜 P-웰(102)과 N-웰(103)을 형성한다. 상기 3족 원소와 5족 원소의 이온 주입 에너지를 조절하여 단채널을 자동적으로 형성할 수 있다.
다음, 도 2c에 도시된 바와 같이, 상기 소자 분리막(101)을 소정 부분 제거한다. 상기 P-웰(102)과 N-웰(103)이 형성된 기판을 습식식각하여 상기 소자 분리막을 소정부분 제거한다. 상기 소자 분리막은 위의 부분을 제거하며, 실리콘 기판이 드러날 때까지 식각한다.
다음, 도 2d에 도시된 바와 같이, 후속 공정을 진행하여 횡형 디모스를 제조한다. 상기 기판에 공지된 기술의 횡형 디모스 제조 공정을 이용하여 횡형 디모스를 제조한다. 이러한 기술로 제조된 횡형 디모스는 LOCOS 공정시 발생하는 버즈 비크를 이용하여 이온 주입 에너지 차이를 이용한 자기 정렬된 더블 디퓨즈드 웰을 형성함으로써 고온 열처리 공정이 필요없다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 횡형 디모스의 제조방법은 LOCOS 공정시 발생하는 버즈 비크를 이용하여 이온 주입 에너지 차이를 이용한 자기 정렬된 더블 디퓨즈드 웰을 형성함으로써 고온 열처리 공정이 필요없이 진행할 수 있으므로 미세 선폭의 반도체 소자를 구현할 수 있는 효과가 있다.
Claims (5)
- 횡형 디모스의 제조방법에 있어서,반도체 기판에 LOCOS 공정을 이용하여 버즈 비크가 발생된 소자 분리막을 형성하는 단계;상기 기판에 이온 주입 에너지를 조절한 이온주입 공정을 진행하여 더블 디퓨즈드 웰을 형성하는 단계; 및상기 소자 분리막의 상부를 일부 제거하는 단계를 포함하는 것을 특징으로 하는 횡형 디모스의 제조방법.
- 제 1항에 있어서,상기 이온주입 공정은 버즈 비크된 소자 분리막을 이온 주입 마스크로 진행하는 것을 특징으로 하는 횡형 디모스의 제조방법.
- 제 1항에 있어서,상기 더블 디퓨즈드 웰은 급속 열처리 공정으로 형성하는 것을 특징으로 하는 횡형 디모스의 제조방법.
- 제 1항에 있어서,상기 소자 분리막은 습식식각으로 상부를 일부 제거하는 것을 특징으로 하는 횡형 디모스의 제조방법.
- 제 4항에 있어서,상기 습식식각은 소자 분리막의 상부를 일부를 제거하여 실리콘 기판이 드러날 때까지 식각하는 것을 특징으로 하는 횡형 디모스의 제조방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120521 Year of fee payment: 7 |
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| LAPS | Lapse due to unpaid annual fee |