JPH1065169A - 二重接合構造を持つ半導体装置およびその製造方法 - Google Patents

二重接合構造を持つ半導体装置およびその製造方法

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JPH1065169A
JPH1065169A JP9157182A JP15718297A JPH1065169A JP H1065169 A JPH1065169 A JP H1065169A JP 9157182 A JP9157182 A JP 9157182A JP 15718297 A JP15718297 A JP 15718297A JP H1065169 A JPH1065169 A JP H1065169A
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Abstract

(57)【要約】 【課題】 ＭＯＳＦＥＴにおいてソースおよびドレイン
で発生するホットキャリア効果および接合漏洩を防止す
る。 【解決手段】 半導体基板上にゲート絶縁膜を形成し、
ゲート絶縁膜上にゲート電極を形成し、そのゲート電極
部分の一方の側に、半導体基板上に第１の導電型の第１
不純物注入領域とその第１不純物注入領域の下部に第１
不純物注入領域より不純物濃度が低い第２の導電型の第
２不純物注入領域とで二重接合をなしてソース領域を形
成し、ゲート電極部分の他方の側に、半導体基板上に第
２の導電型の第３不純物注入領域とその第３不純物注入
領域の下部に第３不純物注入領域より不純物濃度が高い
第２の導電型の第４不純物注入領域とで二重接合をなし
てドレイン領域を形成し、多数キャリアが第１不純物注
入領域から第４不純物注入領域へ移動する構造とする。
ＦＥＴの高電界領域と多数キャリアの移動経路が分離さ
れ、素子の信頼性が高まる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、二重接合構造を
持つ半導体装置およびその製造方法に関するもので、特
に一般的なソースおよびドレイン構造において発生する
ホットキャリア効果（hot carrier effect）および接合
漏洩（junction leakage）を防止できる半導体装置およ
びその製造方法に関するものである。
【０００２】
【従来の技術】図４に従来のＭＯＳＦＥＴの断面構造を
示すが、このような従来のＭＯＳＦＥＴの構造において
は、半導体装置の高集積化に伴って次のような問題が発
生する。すなわち、高集積化による素子のスケールダウ
ン（scale down）に比例して半導体素子の駆動電圧の大
きさが減少できないので、ドレイン４に印加される電界
が増加することになって、ドレイン接合４の空乏領域で
発生したホットキャリアおよびソース接合５と基板１の
間の漏洩電流による素子の特性が低下する問題がある。
ホットキャリアは、電界効果トランジスタのドレイン４
とゲート絶縁膜２の近傍のように電界が集中する部分で
発生する。ホットキャリアがゲート絶縁膜２のポテンシ
ャル障壁より大きいエネルギを持つと、ホットキャリア
はゲート絶縁膜に入りそこに捕獲され、捕獲されたキャ
リア−が空間電荷を形成して、しきい値電圧などの素子
の特性に変化をもたらす。図４において３はゲート電極
を示す。
【０００３】
【発明が解決しようとする課題】この発明は、上記のよ
うな従来の問題点を解決すべくなされたもので、ＭＯＳ
ＦＥＴにおけるソースおよびドレインを二重接合構造と
して形成することにより、ドレインにおける高電界領域
とソースからドレインへの多数キャリアの移動経路とを
分離させて、半導体素子の信頼性を向上させた二重接合
構造を持つ半導体素子およびその製造方法を提供するこ
とを目的としている。
【０００４】
【課題を解決するための手段】この発明は、上記の課題
を解決するために、半導体基板上に形成されたゲート絶
縁膜と、上記ゲート絶縁膜上に形成されたゲート電極
と、上記半導体基板上に形成される第１の導電型の第１
不純物注入領域および上記第１不純物注入領域の下部に
形成されて上記第１不純物注入領域より不純物濃度が低
い第２の導電型の第２不純物注入領域が二重接合をなす
ソース領域と、上記半導体基板上に形成される第２の導
電型の第３不純物注入領域および上記第３不純物注入領
域の下部に形成されて上記第３不純物注入領域より不純
物濃度が高い第２の導電型の第４不純物注入領域が二重
接合をなすドレイン領域とを包含してなり、多数キャリ
アが上記第１不純物注入領域から上記第４不純物注入領
域へ移動することを特徴とする二重接合構造を持つ半導
体装置を提供する。
【０００５】また、この発明は、半導体基板上に形成さ
れたゲート絶縁膜と、上記ゲート絶縁膜上に形成された
ゲート電極と、上記半導体基板上に形成される高不純物
濃度の第１ソース領域と、上記第１ソース領域の下部に
形成されて上記第１ソース領域と反対の導電型を持つ低
不純物濃度の第２ソース領域と、上記半導体基板上に形
成される高不純物濃度の第１ドレインと、上記第１ドレ
イン領域の下部に上記ゲート絶縁膜と所定の間隔を置い
て形成され上記第１ドレイン領域と反対の導電型を持つ
高不純物濃度の第２ドレイン領域を包含してなる二重接
合構造を持つ半導体素子を提供する。
【０００６】そして、この発明は、第１の導電型の半導
体基板の第１の領域に選択的に第１の導電型の不純物を
高いエネルギーでイオン注入して第１導電型領域を形成
する段階と、上記第１の領域に選択的に第２の導電型の
不純物を低いエネルギーで高濃度にイオン注入して高不
純物濃度の第２導電型領域を形成する段階と、上記第１
の領域と所定間隔ほど離隔された第２の領域に第２の導
電型の不純物を高いエネルギで高濃度にイオン注入して
高不純物濃度の第２導電型領域を形成する段階と、上記
第２の領域に第１の導電型不純物を低いエネルギーでイ
オン注入して第１導電型領域を形成する段階とを包含す
ることを特徴とする二重接合構造を持つ半導体素子の製
造方法を提供する。
【０００７】
【発明の実施の形態】以下、図１〜図３を参照しなが
ら、この発明の実施の形態について説明する。なお、各
図において共通する部分や部位には同一の符号を付し、
重複する説明は省略する。
【０００８】図１は、この発明の一実施例としての二重
接合のｎＭＯＳＦＥＴの断面図を示す。図１に示すよう
に、この発明によるｎＭＯＳＦＥＴは、ｐ型半導体基板
（または半導体基板内に形成されたｐウェル領域）１０
の上にゲート絶縁膜１１およびゲート電極１２が形成さ
れて、ゲート電極１２の両側の基板の部位にソースおよ
びドレインがそれぞれ形成されるが、ソースはｎ＋型ソ
ース領域１５と上記ｎ＋型ソース領域１５の下部に隣接
して形成されたｐ型ソース領域１４とで構成され、ドレ
インはｐ型ドレイン領域１８と上記ｐ型ドレイン領域１
８の下部に隣接して形成されたｎ＋型ドレイン領域１７
とで構成される。
【０００９】上記のように構成されるこの発明の一実施
態様によるｎＭＯＳＦＥＴにおいては、図１のように、
ドレイン側の高電界領域Ａと、ソースからドレインへの
多数キャリアの移動経路Ｂが分離される。したがって、
多数キャリアが高電界領域を経なくなるので、素子の信
頼性が向上する。また、ソース側にあっては、ｎ＋ソー
ス領域１５が基板１と直接に境界をなさないで、ｐ型の
基板よりドーピング濃度が高いｐ型ソース領域１４と境
界をなすので、ビルトインポテンシャルを高めて接合漏
洩を減らすことができる。
【００１０】図２〜３は、この発明の一実施例によるｎ
ＭＯＳＦＥＴの製造方法を工程順に図示すもので、これ
らを参照してこの発明による半導体素子の製造方法を説
明する。
【００１１】まず、図２に示すように、ｐ型半導体基板
またはｐウェルが形成された半導体基板１０の上に一般
的なトランジスタの製造工程を経てゲート絶縁膜１１お
よびゲート電極１２を形成する。次に、基板１０の上に
ホトレジストを塗布して、これを選択的に露光および現
像して、トランジスタのソースが形成される部分を選択
的に露出させるホトレジストパターン１３を形成する。
次に、ｐ型不純物を高いエネルギでイオン注入して接合
の深さが深いｐ型ソース領域１４を形成し、次に、ｎ＋
イオン注入を低いエネルギで実施して上記ｐ型ソース領
域１４の上部に浅い接合の深さを持つｎ＋型ソース領域
１５を形成する。
【００１２】その後、図３のように、上記ホトレジスト
パターンを除去した後、再びフォトレジストを塗布して
それを選択的に露光および現像して、今度はドレインが
形成される部分を選択的に露出させるホトレジストパタ
ーン１６を形成する。次いで、高いエネルギでｎ＋イオ
ン注入を行ってｎ＋型ドレイン領域１７を形成した後、
続けて低いエネルギでｐ型不純物をイオン注入して上記
ｎ＋ドレイン領域１７の上部に接合の深さが浅いｐ型ド
レイン領域１８を形成することにより二重接合を持つｎ
ＭＯＳＦＥＴを完成する。
【００１３】一方、ｐＭＯＳＦＥＴの場合には、ｐ型基
板の代わりにｎ型基板を使用し、上記第１、第２ソース
領域および第１、第２ドレイン領域をそれぞれ上述のｎ
ＭＯＳＦＥＴの場合とは逆の導電型の不純物により、同
様な不純物濃度選択により形成すればよい。
【００１４】
【発明の効果】以上説明したように、この発明によれ
ば、高電界領域と多数キャリアの移動経路が分離される
ことにより素子の信頼性が向上し、併せてソース側のビ
ルトインポテンシャルの増加によりキャリアの接合漏洩
を減少させることができる。また、従来は、素子の信頼
性を向上させるためにＬＤＤ（lightly doped drain）
構造やポケット（pocket）構造を採用していたので、そ
のためのＬＤＤマスクやポケットマスクを使用して製造
工程を行うので、その製造工程が複雑であったが、この
発明では、ソース領域形成用のマスクとドレイン領域形
成用のマスクのみで素子を製造できるので、製造工程が
単純になる効果がある。
【００１５】
【付言】なお、この発明は、以上に述べた実施態様およ
び図面に限定されるものではなく、この発明の技術的思
想を逸脱しない範囲内で種々の置換や変更が可能である
ことは当然である。
【図面の簡単な説明】
【図１】 この発明によるｎＭＯＳＦＥＴの断面図であ
る。
【図２】 この発明によるｎＭＯＳＦＥＴの製造工程を
示す断面図である。
【図３】 この発明によるｎＭＯＳＦＥＴの製造工程を
示す断面図である。
【図４】 従来のｎＭＯＳＦＥＴの断面図である。
【符号の説明】
１０：基板、１１：ゲート絶縁膜、１２：ゲート電極、
１３：ホットレジストパターン、１６：ホットレジスト
パターン、１４：ｐ型ソース領域、１５：ｎ＋型ソース
領域、１７：ｎ＋型ドレイン領域、１８：ｐ型ドレイン
領域

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されたゲート絶縁膜
    と、 上記ゲート絶縁膜上に形成されたゲート電極と、 上記半導体基板上に形成される第１の導電型の第１不純
    物注入領域と上記第１不純物注入領域の下部に形成され
    て上記第１不純物注入領域より不純物濃度が低い第２の
    導電型の第２不純物注入領域とが二重接合をなすソース
    領域と、 上記半導体基板上に形成される第２の導電型の第３不純
    物注入領域と上記第３不純物注入領域の下部に形成され
    て上記第３不純物注入領域より不純物濃度が高い第１の
    導電型の第４不純物注入領域とが二重接合をなすドレイ
    ン領域とを包含してなり、 多数キャリアが上記第１不純物注入領域から上記第４不
    純物注入領域へ移動することを特徴とする二重接合構造
    を持つ半導体装置。
  2. 【請求項２】 請求項１に記載の二重接合構造を持つ半
    導体装置であって、 上記第２不純物注入領域は、上記第１不純物注入領域よ
    り接合の深さが深いことを特徴とする半導体装置。
  3. 【請求項３】 請求項１に記載の二重接合構造を持つ半
    導体装置であって、 上記第４不純物注入領域は、上記第３不純物注入領域よ
    り接合の深さが深いことを特徴とする半導体装置。
  4. 【請求項４】 請求項３に記載の二重接合構造を持つ半
    導体装置であって、 上記第２不純物注入領域の不純物濃度は、上記半導体基
    板に形成されるウェルの不純物濃度より高いことを特徴
    とする半導体装置。
  5. 【請求項５】 半導体基板上に形成されたゲート絶縁膜
    と、 上記ゲート絶縁膜上に形成されたゲート電極と、 上記半導体基板上に形成された高不純物濃度の第１ソー
    ス領域と、 上記第１ソース領域の下部に形成されて上記第１ソース
    領域と反対の導電型を持つ低不純物濃度の第２ソース領
    域と、 上記半導体基板上に形成された高不純物濃度の第１ドレ
    イン領域と、 上記第１ドレイン領域の下部に上記ゲート絶縁膜と所定
    の間隔を置いて形成されて上記第１ドレイン領域と反対
    の導電型を持つ高不純物濃度の第２ドレイン領域とを包
    含してなる二重接合構造を持つ半導体素子。
  6. 【請求項６】 請求項５に記載の二重接合構造を持つ半
    導体素子であって、 上記第２ソース領域の接合の深さは、上記第１ソース領
    域の接合の深さより深いことを特徴とする半導体素子。
  7. 【請求項７】 請求項６に記載の二重接合構造を持つ半
    導体素子であって、 上記第２ドレイン領域の接合の深さは、上記第１ドレイ
    ン領域の接合の深さより深いことを特徴とする半導体素
    子。
  8. 【請求項８】 請求項７に記載の二重接合構造を持つ半
    導体素子であって、 上記第２ソース領域の不純物濃度は、上記半導体基板上
    に形成されたウェルの不純物濃度より高いことを特徴と
    する半導体素子。
  9. 【請求項９】 第１の導電型の半導体基板の第１の領域
    に選択的に第１の導電型の不純物を高いエネルギでイオ
    ン注入して第１導電型領域を形成する段階と、 上記第１の領域に選択的に第２の導電型の不純物を低い
    エネルギで高濃度にイオン注入して高不純物濃度の第２
    導電型領域を形成する段階と、 上記第１の領域と所定間隔だけ離隔された第２の領域に
    第２の導電型の不純物を高いエネルギで高濃度にイオン
    注入して高不純物濃度の第２導電型領域を形成する段階
    と、 上記第２の領域に第１の導電型の不純物を低いエネルギ
    でイオン注入して第１導電型領域を形成する段階とを包
    含することを特徴とする二重接合構造を持つ半導体素子
    の製造方法。
  10. 【請求項１０】 請求項９に記載の二重接合構造を持つ
    半導体素子の製造方法であって、 上記第１の領域における第１導電型領域を、上記第１の
    領域における第２導電型領域の下部に隣接して形成する
    ことを特徴とする方法。
  11. 【請求項１１】 請求項９に記載の二重接合構造を持つ
    半導体素子の製造方法であって、 上記第１の領域は、ＭＯＳＦＥＴのソース領域であるこ
    とを特徴とする方法。
  12. 【請求項１２】 請求項１１に記載の二重接合構造を持
    つ半導体素子の製造方法であって、 上記第１の領域における第１導電型領域と第２導電型領
    域がＭＯＳＦＥＴのソース領域を構成することを特徴と
    する方法。
  13. 【請求項１３】 請求項９に記載の二重接合構造を持つ
    半導体素子の製造方法であって、 上記第２の領域における第２導電型領域を、上記第２の
    領域における第１導電型領域の下部に隣接して形成する
    ことを特徴とする方法。
  14. 【請求項１４】 請求項９に記載の二重接合構造を持つ
    半導体素子の製造方法であって、 上記第２の領域は、ＭＯＳＦＥＴのドレイン領域である
    ことを特徴とする方法。
  15. 【請求項１５】 請求項１４に記載の二重接合構造を持
    つ半導体素子の製造方法であって、 上記第２の領域における第１導電型領域と第２導電型領
    域がＭＯＳＦＥＴのドレイン領域を構成することを特徴
    とする方法。
JP9157182A 1996-06-15 1997-06-13 二重接合構造を持つ半導体装置およびその製造方法 Expired - Fee Related JP3058604B2 (ja)

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