JPH1065040A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH1065040A JPH1065040A JP8215578A JP21557896A JPH1065040A JP H1065040 A JPH1065040 A JP H1065040A JP 8215578 A JP8215578 A JP 8215578A JP 21557896 A JP21557896 A JP 21557896A JP H1065040 A JPH1065040 A JP H1065040A
- Authority
- JP
- Japan
- Prior art keywords
- wiring pattern
- silicon chip
- metal base
- insulating film
- base substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/142—Metallic substrates having insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
- H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
- H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Dispersion Chemistry (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 実装後半田バンプ（半田ボール）の接続状態
を観察できるようにする。半田バンプに加わる熱応力の
緩和。 【構成】 金属ベース基板１上に絶縁フィルム２を設
け、その上に配線パターン３を形成する。金属ベース基
板１上にマウント材８を介してシリコンチップ７を搭載
し、チップ７−配線パターン３間をボンディングワイヤ
９にて接続する。配線パターン３に半田バンプ５を設
け、半田バンプ５上の金属ベース基板部分を除去して開
口部１ａを形成する。配線パターン３上をカバー絶縁膜
６で覆い、シリコンチップ７を封止樹脂１０にて封止す
る。
を観察できるようにする。半田バンプに加わる熱応力の
緩和。 【構成】 金属ベース基板１上に絶縁フィルム２を設
け、その上に配線パターン３を形成する。金属ベース基
板１上にマウント材８を介してシリコンチップ７を搭載
し、チップ７−配線パターン３間をボンディングワイヤ
９にて接続する。配線パターン３に半田バンプ５を設
け、半田バンプ５上の金属ベース基板部分を除去して開
口部１ａを形成する。配線パターン３上をカバー絶縁膜
６で覆い、シリコンチップ７を封止樹脂１０にて封止す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＢＧＡと呼ばれる
半導体装置に関し、特に金属ベース基板を用いた半導体
装置に関する。
半導体装置に関し、特に金属ベース基板を用いた半導体
装置に関する。
【０００２】
【従来の技術】近年、ＢＧＡ（Ball Grid Array ）と呼
ばれる半導体装置が、従前のＱＦＰ（Quad Flat Packag
e ）タイプの半導体装置に比較して、多ピン化に有利で
あり、より高速な動作が可能なことから注目され、様々
な提案がなされている。図１２は、「ＥＬＥＣＴＲＯＮ
ＩＣ ＮＥＷＳ ＭＡＲＣＨ ６，１９９５」、「ＥＬ
ＥＣＴＲＯＮＩＣ ＮＥＷＳ ＪＡＮＵＡＲＹ ２２，
１９９６」に記載されたＳＢＧＡ（Ｓｕｐｅｒ ＢＧ
Ａ）と呼ばれる半導体装置（以下、第１の従来例とい
う）の断面図である。
ばれる半導体装置が、従前のＱＦＰ（Quad Flat Packag
e ）タイプの半導体装置に比較して、多ピン化に有利で
あり、より高速な動作が可能なことから注目され、様々
な提案がなされている。図１２は、「ＥＬＥＣＴＲＯＮ
ＩＣ ＮＥＷＳ ＭＡＲＣＨ ６，１９９５」、「ＥＬ
ＥＣＴＲＯＮＩＣ ＮＥＷＳ ＪＡＮＵＡＲＹ ２２，
１９９６」に記載されたＳＢＧＡ（Ｓｕｐｅｒ ＢＧ
Ａ）と呼ばれる半導体装置（以下、第１の従来例とい
う）の断面図である。
【０００３】金属基板８０１と、同じく金属から成る金
属リング８１２が絶縁性または導電性接着剤で貼り合わ
されている。この金属リング８１２上に絶縁フィルム８
０２が設けられ、さらにその上に配線パターン８０３が
形成されている。また、配線パターン８０３は、半田バ
ンプ８０５の形成領域およびワイヤボンディングに用い
られる領域を除いてカバー絶縁膜８０６により被覆され
ている。金属基板８０１のシリコンチップ８０７が搭載
される部分は露出されており、その部分にマウント材８
０８を用いてシリコンチップ８０７がボンディングされ
ている。シリコンチップの電極と配線パターンの先端部
はボンディンクワイヤ８０９により結線されている。そ
して、シリコンチップ８０７、ボンディングワイヤ８０
９およびその周辺が封止樹脂８１０により封止されてい
る。
属リング８１２が絶縁性または導電性接着剤で貼り合わ
されている。この金属リング８１２上に絶縁フィルム８
０２が設けられ、さらにその上に配線パターン８０３が
形成されている。また、配線パターン８０３は、半田バ
ンプ８０５の形成領域およびワイヤボンディングに用い
られる領域を除いてカバー絶縁膜８０６により被覆され
ている。金属基板８０１のシリコンチップ８０７が搭載
される部分は露出されており、その部分にマウント材８
０８を用いてシリコンチップ８０７がボンディングされ
ている。シリコンチップの電極と配線パターンの先端部
はボンディンクワイヤ８０９により結線されている。そ
して、シリコンチップ８０７、ボンディングワイヤ８０
９およびその周辺が封止樹脂８１０により封止されてい
る。
【０００４】図１３は、「日経マイクロデバイス １９
９５年６月号 ６１〜６５頁」に記載された半導体装置
（以下、第２の従来例という）の断面図である。絶縁フ
ィルム９０２上に、配線パターン９０３が形成されてお
り、その先端部にシリコンチップ９０７の電極がボンデ
ィングされている。また、シリコンチップ９０７が搭載
される部分の絶縁フィルム９０２は除去されている（通
常、デバイスホールと呼ばれる）。配線パターン９０３
上は、半田バンプ９０５の形成領域およびシリコンチッ
プ９０７の電極がボンディングされる先端部を除いてカ
バー絶縁膜９０６により被覆される。パッケージの外端
部周辺にはパッケージの平坦性を保つためサポートリン
グ９１３が設けられる。シリコンチップ９０７およびそ
の周辺は封止樹脂９１０により封止されている。
９５年６月号 ６１〜６５頁」に記載された半導体装置
（以下、第２の従来例という）の断面図である。絶縁フ
ィルム９０２上に、配線パターン９０３が形成されてお
り、その先端部にシリコンチップ９０７の電極がボンデ
ィングされている。また、シリコンチップ９０７が搭載
される部分の絶縁フィルム９０２は除去されている（通
常、デバイスホールと呼ばれる）。配線パターン９０３
上は、半田バンプ９０５の形成領域およびシリコンチッ
プ９０７の電極がボンディングされる先端部を除いてカ
バー絶縁膜９０６により被覆される。パッケージの外端
部周辺にはパッケージの平坦性を保つためサポートリン
グ９１３が設けられる。シリコンチップ９０７およびそ
の周辺は封止樹脂９１０により封止されている。
【０００５】更に、別の従来技術のＢＧＡ（以下、第３
の従来例という）を図１４を参照して説明する。これは
１９９５年１２月１日（金）に東京・早稲田大学でＴｅ
ｃｈＳｅａｒｃｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ，Ｉｎ
ｃ．他によって行われたＡｒｅａ Ａｒｒａｙ Ｐａｃ
ｋａｇｉｎｇ Ｓｅｍｉｎａｒの中で紹介されたＢＧＡ
である。図１４に示されるように、絶縁フィルム１００
２の両側に配置された配線パターン１００３は、スルー
ホール１０１４により接続されており、一方の面側に形
成された配線パターン１００３の端部にシリコンチップ
１００７がＣ４（ｃｏｎｔｒｏｌ ｃｏｌｌａｐｓｅｄ
ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ）バンプ１００７ａ
により接続されている。この可撓性基板は、基板全体の
取り扱いやフラットネスを考慮して接着剤１０１７によ
りその周囲がスティフナ１０１６に接着されている。ま
た、シリコンチップ１００７の放熱性を考慮してシリコ
ンチップ１００７の裏面およびスティフナ１０１６がヒ
ートシンク１００１に熱伝導性接着剤１０１５により接
着されている。基板のシリコンチップ１００７と接続さ
れない側に形成された配線パターン１００３には外部と
の電気的接続をとるための半田バンプ１００５が形成さ
れる。シリコンチップ１００７と基板の間は封止樹脂１
０１０によって封止されている。
の従来例という）を図１４を参照して説明する。これは
１９９５年１２月１日（金）に東京・早稲田大学でＴｅ
ｃｈＳｅａｒｃｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ，Ｉｎ
ｃ．他によって行われたＡｒｅａ Ａｒｒａｙ Ｐａｃ
ｋａｇｉｎｇ Ｓｅｍｉｎａｒの中で紹介されたＢＧＡ
である。図１４に示されるように、絶縁フィルム１００
２の両側に配置された配線パターン１００３は、スルー
ホール１０１４により接続されており、一方の面側に形
成された配線パターン１００３の端部にシリコンチップ
１００７がＣ４（ｃｏｎｔｒｏｌ ｃｏｌｌａｐｓｅｄ
ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ）バンプ１００７ａ
により接続されている。この可撓性基板は、基板全体の
取り扱いやフラットネスを考慮して接着剤１０１７によ
りその周囲がスティフナ１０１６に接着されている。ま
た、シリコンチップ１００７の放熱性を考慮してシリコ
ンチップ１００７の裏面およびスティフナ１０１６がヒ
ートシンク１００１に熱伝導性接着剤１０１５により接
着されている。基板のシリコンチップ１００７と接続さ
れない側に形成された配線パターン１００３には外部と
の電気的接続をとるための半田バンプ１００５が形成さ
れる。シリコンチップ１００７と基板の間は封止樹脂１
０１０によって封止されている。
【０００６】
【発明が解決しようとする課題】上述した第１の従来例
（図１２）では、ＢＧＡ全体を金属基板が覆っているた
め、この半導体装置を実装基板上に搭載した後に、半田
バンプの実装状態を観察することができず、実装検査が
できないという問題点があった。この点については、パ
ッケージ全体がヒートシンクにより覆われている第３の
従来例（図１４）についても同様である。また、第１の
従来例では、実装基板に用いられる材質とパッケージに
用いられている金属との間に熱膨張係数に差があり、そ
のため温度変化により熱応力が半田バンプに加わる。そ
の結果、時間経過とともに半田バンプが劣化して接続部
の信頼性が低下する。
（図１２）では、ＢＧＡ全体を金属基板が覆っているた
め、この半導体装置を実装基板上に搭載した後に、半田
バンプの実装状態を観察することができず、実装検査が
できないという問題点があった。この点については、パ
ッケージ全体がヒートシンクにより覆われている第３の
従来例（図１４）についても同様である。また、第１の
従来例では、実装基板に用いられる材質とパッケージに
用いられている金属との間に熱膨張係数に差があり、そ
のため温度変化により熱応力が半田バンプに加わる。そ
の結果、時間経過とともに半田バンプが劣化して接続部
の信頼性が低下する。
【０００７】さらに、第１〜第３の従来例では、金属基
板やヒートシンク、スティフナ、サポートリングなどは
加工した状態で配線パターンを有する基材に貼り付けら
れるため、取り扱いが煩雑で工程数および部品点数が増
加しコストが上昇する。また、第２の従来例では、シリ
コンチップで発生した熱を効率的に放熱することが難し
いという欠点がある。さらに、導電層が配線パターンの
１層のみであるため、接地電位や電源電位を強化して、
信号配線の安定化や低ノイズ化を図ることが困難である
という問題があった。したがって、本発明の解決すべき
課題は、放熱性が高くかつ接地（または電源）配線を強
化しうる構造の半導体装置において、実装状態の目視検
査を可能ならしめ、実装基板上への接続部の信頼性を向
上させ、さらに、安価に製品を提供しうるようにするこ
とである。
板やヒートシンク、スティフナ、サポートリングなどは
加工した状態で配線パターンを有する基材に貼り付けら
れるため、取り扱いが煩雑で工程数および部品点数が増
加しコストが上昇する。また、第２の従来例では、シリ
コンチップで発生した熱を効率的に放熱することが難し
いという欠点がある。さらに、導電層が配線パターンの
１層のみであるため、接地電位や電源電位を強化して、
信号配線の安定化や低ノイズ化を図ることが困難である
という問題があった。したがって、本発明の解決すべき
課題は、放熱性が高くかつ接地（または電源）配線を強
化しうる構造の半導体装置において、実装状態の目視検
査を可能ならしめ、実装基板上への接続部の信頼性を向
上させ、さらに、安価に製品を提供しうるようにするこ
とである。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、金属ベース基板と、該金属ベース
基板の裏面に接着された絶縁フィルムと、該絶縁フィル
ムの下面に形成された金属箔から成る配線パターンと、
該配線パターンの一端に電極が接続されたシリコンチッ
プと、前記配線パターンの他方の端部に形成された外部
端子と、を備え、前記金属ベース基板の外部端子上の部
分は除去されていることを特徴とする半導体装置が提供
される。
め、本発明によれば、金属ベース基板と、該金属ベース
基板の裏面に接着された絶縁フィルムと、該絶縁フィル
ムの下面に形成された金属箔から成る配線パターンと、
該配線パターンの一端に電極が接続されたシリコンチッ
プと、前記配線パターンの他方の端部に形成された外部
端子と、を備え、前記金属ベース基板の外部端子上の部
分は除去されていることを特徴とする半導体装置が提供
される。
【０００９】［作用］本発明によれば、金属ベース基板
には外部端子（例えば半田バンプ）上において開口部が
開設されるため、そこに絶縁フィルムの表面が露出する
ことになる。そのため、その絶縁フィルムを透して下層
の半田バンプの接続状態を確認することができる。ま
た、この露出した絶縁フィルムの反対側にある金属箔配
線パターン上に、半田バンプが形成されている。絶縁フ
ィルムは通常ポリイミドなどの高分子材料により形成さ
れているため、外部端子である半田バンプの周囲はフレ
キシブルな絶縁フィルムにより支持されることになり、
接続後に生じる熱応力がフレキシブルなフィルム内で吸
収され、接続部へ加わる応力は緩和される。
には外部端子（例えば半田バンプ）上において開口部が
開設されるため、そこに絶縁フィルムの表面が露出する
ことになる。そのため、その絶縁フィルムを透して下層
の半田バンプの接続状態を確認することができる。ま
た、この露出した絶縁フィルムの反対側にある金属箔配
線パターン上に、半田バンプが形成されている。絶縁フ
ィルムは通常ポリイミドなどの高分子材料により形成さ
れているため、外部端子である半田バンプの周囲はフレ
キシブルな絶縁フィルムにより支持されることになり、
接続後に生じる熱応力がフレキシブルなフィルム内で吸
収され、接続部へ加わる応力は緩和される。
【００１０】本発明では金属ベース基板と絶縁フィル
ム、金属箔からなる３層構造の基板を用い、ケミカルエ
ッチングによるパターニング、ビアホールの金属メッキ
による導通化処理などにより製造できるため、従来技術
のようにスティフナやサポートリングへの貼り付けなど
の工程が必要となることはなく、製造コストを低く抑え
ることができる。さらに、シリコンチップが金属ベース
基板に直に取り付けられ、かつ金属ベース基板をグラン
ド電位にすることができるため、放熱経路が短く熱伝導
性も良好なことから低熱抵抗化を図ることができるとと
もに電気的特性を改善することができる。
ム、金属箔からなる３層構造の基板を用い、ケミカルエ
ッチングによるパターニング、ビアホールの金属メッキ
による導通化処理などにより製造できるため、従来技術
のようにスティフナやサポートリングへの貼り付けなど
の工程が必要となることはなく、製造コストを低く抑え
ることができる。さらに、シリコンチップが金属ベース
基板に直に取り付けられ、かつ金属ベース基板をグラン
ド電位にすることができるため、放熱経路が短く熱伝導
性も良好なことから低熱抵抗化を図ることができるとと
もに電気的特性を改善することができる。
【００１１】
【発明の実施の形態】図１は、本発明の実施の形態を説
明するための半導体装置の断面図である。同図に示され
るように、金属ベース基板１のシリコンチップ７の搭載
される中央部には、シリコンチップ７の厚みと同等また
はそれ以上の深さにディンプル加工が加えられている。
ディンプル加工部以外の金属ベース基板１上にポリイミ
ドなどからなる絶縁フィルム２が設けられ、その上に
は、銅箔などからなる配線パターン３が設けられてい
る。また、配線パターン３の所定の位置にビアホール４
が設けられ、特定の配線パターン３と金属ベース基板１
との電気的導通が図られている。
明するための半導体装置の断面図である。同図に示され
るように、金属ベース基板１のシリコンチップ７の搭載
される中央部には、シリコンチップ７の厚みと同等また
はそれ以上の深さにディンプル加工が加えられている。
ディンプル加工部以外の金属ベース基板１上にポリイミ
ドなどからなる絶縁フィルム２が設けられ、その上に
は、銅箔などからなる配線パターン３が設けられてい
る。また、配線パターン３の所定の位置にビアホール４
が設けられ、特定の配線パターン３と金属ベース基板１
との電気的導通が図られている。
【００１２】配線パターン３上には、外部端子となる半
田バンプ５が設けられ、配線パターン３上は、半田バン
プ５の形成領域（ランド部）とボンディングワイヤ９の
接続部（ステッチ部）を除いて有機系のカバー絶縁膜６
により被覆されている。金属ベース基板１の半田バンプ
５上の部分は除去されてそこに金属ベース開口部１ａが
形成されている。そのため、この開口部１ａに絶縁フィ
ルム２が露出することになり、その絶縁フィルム２を透
かして下層の配線パターンおよび半田バンプ５を見るこ
とができ、また半田バンプの接続状態を観察することが
可能になる。
田バンプ５が設けられ、配線パターン３上は、半田バン
プ５の形成領域（ランド部）とボンディングワイヤ９の
接続部（ステッチ部）を除いて有機系のカバー絶縁膜６
により被覆されている。金属ベース基板１の半田バンプ
５上の部分は除去されてそこに金属ベース開口部１ａが
形成されている。そのため、この開口部１ａに絶縁フィ
ルム２が露出することになり、その絶縁フィルム２を透
かして下層の配線パターンおよび半田バンプ５を見るこ
とができ、また半田バンプの接続状態を観察することが
可能になる。
【００１３】金属ベース基板１のディンプル部分に銀ペ
ーストなどのマウント材８によりシリコンチップ７が搭
載される。シリコンチップ７の電極と所定の配線パター
ン３間はボンディングワイヤ９により電気的に接続され
る。シリコンチップ７およびボンディングワイヤ９は封
止樹脂１０により封止される。封止樹脂１０の周囲には
樹脂流れ止めの樹脂ダム１１が形成されている。
ーストなどのマウント材８によりシリコンチップ７が搭
載される。シリコンチップ７の電極と所定の配線パター
ン３間はボンディングワイヤ９により電気的に接続され
る。シリコンチップ７およびボンディングワイヤ９は封
止樹脂１０により封止される。封止樹脂１０の周囲には
樹脂流れ止めの樹脂ダム１１が形成されている。
【００１４】以上の実施の形態は次のように変更を加え
ることができる。シリコンチップ７はフリップチップタ
イプのものを用いることができる。この場合には、ディ
ンプル領域内に絶縁フィルム２および配線パターン３を
引き延ばす必要がある。また、ワイヤボンディング方式
を用いる場合にもディンプル領域内に絶縁フィルム２お
よび配線パターン３を引き延ばしディンプル領域内の配
線パターン上にワイヤボンディングを行うようにするこ
とができる。さらに、ディンプル加工を行うことなく、
平坦なパッケージを形成し平坦面にシリコンチップを搭
載するようにしてもよい。また、シリコンチップを金属
ベース基板にダイボンドする方式に代え絶縁フィルム上
に銅箔などによりアイランドを形成しこの上にダイボン
ドするようにしてもよい。金属ベース開口部１ａは、個
々の半田バンプ毎に形成するようにしてもよいが複数の
半田バンプに共通の開口部を形成してもよい。また、外
部端子として半田バンプに代え銅ボールなど他の導電材
料を用いることができる。
ることができる。シリコンチップ７はフリップチップタ
イプのものを用いることができる。この場合には、ディ
ンプル領域内に絶縁フィルム２および配線パターン３を
引き延ばす必要がある。また、ワイヤボンディング方式
を用いる場合にもディンプル領域内に絶縁フィルム２お
よび配線パターン３を引き延ばしディンプル領域内の配
線パターン上にワイヤボンディングを行うようにするこ
とができる。さらに、ディンプル加工を行うことなく、
平坦なパッケージを形成し平坦面にシリコンチップを搭
載するようにしてもよい。また、シリコンチップを金属
ベース基板にダイボンドする方式に代え絶縁フィルム上
に銅箔などによりアイランドを形成しこの上にダイボン
ドするようにしてもよい。金属ベース開口部１ａは、個
々の半田バンプ毎に形成するようにしてもよいが複数の
半田バンプに共通の開口部を形成してもよい。また、外
部端子として半田バンプに代え銅ボールなど他の導電材
料を用いることができる。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図２は、本発明の第１の実施例を示す
断面図であり、図３はその斜め上方からみた斜視図であ
る。０．１５〜０．２０ｍｍ厚の銅製の金属ベース基板
１０１のシリコンチップ１０７の搭載される中央部に
は、ディンプル加工が加えられ、深さ０．３５〜０．４
５ｍｍのキャビティが形成されている。ディンプル加工
部以外の金属ベース基板１０１上にポリイミドからなる
厚さ２０〜５５μｍの絶縁フィルム１０２が設けられ、
その上には、１８〜３５μｍ厚の銅箔からなる配線パタ
ーン１０３が設けられている。また、配線パターン１０
３の所定の位置にビアホール１０４が設けられ、特定の
配線パターン１０３と金属ベース基板１０１間の電気的
導通が図られている。ビアホールは、０．１〜０．３ｍ
ｍφの開口を配線パターン１０３および絶縁フィルム１
０２に形成しこの開口内を銅めっきにより充填すること
によって形成される。
て説明する。 ［第１の実施例］図２は、本発明の第１の実施例を示す
断面図であり、図３はその斜め上方からみた斜視図であ
る。０．１５〜０．２０ｍｍ厚の銅製の金属ベース基板
１０１のシリコンチップ１０７の搭載される中央部に
は、ディンプル加工が加えられ、深さ０．３５〜０．４
５ｍｍのキャビティが形成されている。ディンプル加工
部以外の金属ベース基板１０１上にポリイミドからなる
厚さ２０〜５５μｍの絶縁フィルム１０２が設けられ、
その上には、１８〜３５μｍ厚の銅箔からなる配線パタ
ーン１０３が設けられている。また、配線パターン１０
３の所定の位置にビアホール１０４が設けられ、特定の
配線パターン１０３と金属ベース基板１０１間の電気的
導通が図られている。ビアホールは、０．１〜０．３ｍ
ｍφの開口を配線パターン１０３および絶縁フィルム１
０２に形成しこの開口内を銅めっきにより充填すること
によって形成される。
【００１６】配線パターン１０３のランド部上には、外
部端子となる半田バンプ１０５が半田ボールを用いて形
成されており、配線パターン１０３上は、半田バンプ１
０５の形成領域（ランド部）とボンディングワイヤ１０
９の接続部（ステッチ部）を除いて有機系のカバー絶縁
膜１０６により被覆されている。金属ベース基板１０１
の半田バンプ１０５上の部分は除去されてそこに０．４
〜０．９ｍｍφの金属ベース開口部１０１ａが形成され
ている。そして、この開口部１０１ａに絶縁フィルム１
０２が露出している。開口部１０１ａは、プレスまたは
ケミカルエッチングにより形成することができる。ケミ
カルエッチングを用いる場合には、絶縁フィルムや銅箔
を積層した後に開口部を形成することができる。
部端子となる半田バンプ１０５が半田ボールを用いて形
成されており、配線パターン１０３上は、半田バンプ１
０５の形成領域（ランド部）とボンディングワイヤ１０
９の接続部（ステッチ部）を除いて有機系のカバー絶縁
膜１０６により被覆されている。金属ベース基板１０１
の半田バンプ１０５上の部分は除去されてそこに０．４
〜０．９ｍｍφの金属ベース開口部１０１ａが形成され
ている。そして、この開口部１０１ａに絶縁フィルム１
０２が露出している。開口部１０１ａは、プレスまたは
ケミカルエッチングにより形成することができる。ケミ
カルエッチングを用いる場合には、絶縁フィルムや銅箔
を積層した後に開口部を形成することができる。
【００１７】金属ベース基板１０１のキャビティ底部に
銀ペーストなどのマウント材１０８によりシリコンチッ
プ１０７が搭載される。シリコンチップ１０７の電極と
所定の配線パターン１０３間はボンディングワイヤ１０
９により電気的に接続されている。シリコンチップ１０
７およびボンディングワイヤ１０９はエポキシ系樹脂の
ポッティングにより形成された封止樹脂１１０により封
止される。封止樹脂１１０の周囲には樹脂流れ止めの樹
脂ダム１１１が形成されている。ポッティング法に代
え、トランスファモールド法により樹脂封止を行うよう
にしてもよい。
銀ペーストなどのマウント材１０８によりシリコンチッ
プ１０７が搭載される。シリコンチップ１０７の電極と
所定の配線パターン１０３間はボンディングワイヤ１０
９により電気的に接続されている。シリコンチップ１０
７およびボンディングワイヤ１０９はエポキシ系樹脂の
ポッティングにより形成された封止樹脂１１０により封
止される。封止樹脂１１０の周囲には樹脂流れ止めの樹
脂ダム１１１が形成されている。ポッティング法に代
え、トランスファモールド法により樹脂封止を行うよう
にしてもよい。
【００１８】［第２の実施例］図４は、本発明の第２の
実施例を示す断面図であり、図５はその斜め上方からみ
た斜視図である。図４、図５において、図２、図３に示
した第１の実施例の部分と共通する部分には下２桁が共
通する参照番号が付されているので重複する説明は省略
する。図４、図５に示されるように、本実施例において
は、金属ベース基板２０１は、キャビティを形成する中
央のデインプル部分と外周部の金属ベース枠部２０１ｂ
のみを残してケミカルエッチングにより除去されてい
る。残されたディンプル部分はチップサイズより２〜６
ｍｍ大きい範囲であり、また、枠部２０１ｂの幅は約１
ｍｍである。金属ベースの除去された部分はリング状の
金属ベース開口部２０１ａとなっており、本実施例によ
れば、広い面積にわたって絶縁フィルム２０２が露出さ
れたことにより、下層の配線パターン２０３や半田バン
プ２０５をよりよく観察できるようになっている。ま
た、第１の実施例に比較して軽量化されている。
実施例を示す断面図であり、図５はその斜め上方からみ
た斜視図である。図４、図５において、図２、図３に示
した第１の実施例の部分と共通する部分には下２桁が共
通する参照番号が付されているので重複する説明は省略
する。図４、図５に示されるように、本実施例において
は、金属ベース基板２０１は、キャビティを形成する中
央のデインプル部分と外周部の金属ベース枠部２０１ｂ
のみを残してケミカルエッチングにより除去されてい
る。残されたディンプル部分はチップサイズより２〜６
ｍｍ大きい範囲であり、また、枠部２０１ｂの幅は約１
ｍｍである。金属ベースの除去された部分はリング状の
金属ベース開口部２０１ａとなっており、本実施例によ
れば、広い面積にわたって絶縁フィルム２０２が露出さ
れたことにより、下層の配線パターン２０３や半田バン
プ２０５をよりよく観察できるようになっている。ま
た、第１の実施例に比較して軽量化されている。
【００１９】［第３の実施例］図６は、本発明の第３の
実施例を示す断面図であり、図７はその斜め上方からみ
た斜視図である。図６、図７において、図２〜図５に示
した第１、第２の実施例の部分と共通する部分には下２
桁が共通する参照番号が付されているので重複する説明
は省略するが、本実施例においては、第２の実施例に対
し、金属ベース基板３０１が、中央のディンプル部分と
外周部の金属ベース枠部３０１ｂ間が４本の金属ベース
吊りパターン３０１ｃにより接続された構造となってい
る。中央のディンプル部分はチップサイズより２〜６ｍ
ｍ大きく形成され、また、枠部３０１ｂの幅は約１ｍ
ｍ、吊りパターン３０１ｃの幅は０．１〜１ｍｍであ
る。これにより、第２の実施例に比較して、パッケージ
全体の強度を向上させることができる。また、吊りパタ
ーン３０１ｃと配線パターン３０３間をビアホールで接
続することができるので、本実施例によれば、第２の実
施例に比較して、グランド用配線パターンの設計上の自
由度が高くなっている。図示した例では、４コーナ部の
みに金属べ一ス吊りパターン３０１ｃが設けられている
が、吊りパターンの数や場所は限定されず、用途の応じ
て自由に形成できる。
実施例を示す断面図であり、図７はその斜め上方からみ
た斜視図である。図６、図７において、図２〜図５に示
した第１、第２の実施例の部分と共通する部分には下２
桁が共通する参照番号が付されているので重複する説明
は省略するが、本実施例においては、第２の実施例に対
し、金属ベース基板３０１が、中央のディンプル部分と
外周部の金属ベース枠部３０１ｂ間が４本の金属ベース
吊りパターン３０１ｃにより接続された構造となってい
る。中央のディンプル部分はチップサイズより２〜６ｍ
ｍ大きく形成され、また、枠部３０１ｂの幅は約１ｍ
ｍ、吊りパターン３０１ｃの幅は０．１〜１ｍｍであ
る。これにより、第２の実施例に比較して、パッケージ
全体の強度を向上させることができる。また、吊りパタ
ーン３０１ｃと配線パターン３０３間をビアホールで接
続することができるので、本実施例によれば、第２の実
施例に比較して、グランド用配線パターンの設計上の自
由度が高くなっている。図示した例では、４コーナ部の
みに金属べ一ス吊りパターン３０１ｃが設けられている
が、吊りパターンの数や場所は限定されず、用途の応じ
て自由に形成できる。
【００２０】［第４の実施例］図８は、本発明の第４の
実施例を示す断面図であって、図８において、他の実施
例の部分と共通する部分には下２桁が共通する参照番号
が付されているので重複する説明は省略する。本実施例
の第２または第３の実施例と相違する点は、金属ベース
基板４０１がディンプル加工されておらず、シリコンチ
ップ４０７が、ベース基板の平坦な面に搭載されている
点である。
実施例を示す断面図であって、図８において、他の実施
例の部分と共通する部分には下２桁が共通する参照番号
が付されているので重複する説明は省略する。本実施例
の第２または第３の実施例と相違する点は、金属ベース
基板４０１がディンプル加工されておらず、シリコンチ
ップ４０７が、ベース基板の平坦な面に搭載されている
点である。
【００２１】［第５の実施例］図９は、本発明の第５の
実施例を示す断面図であって、図９において他の実施例
の部分と共通する部分には下２桁が共通する参照番号が
付されているので重複する説明は省略する。本実施例に
おいても、先の第４の実施例と同様に、シリコンチップ
が搭載される金属ベース基板５０１がフラットな構造を
となっている。本実施例の図８に示した第４の実施例と
相違する点は、金属ベース基板５０１のチップ搭載部の
絶縁フィルム５０２が除去されておらず、かつ、シリコ
ンチップ５０７が配線パターン５０３にフリツプチツプ
接続されている点である。すなわち、図９に示されるよ
うに、絶縁フィルム５０２上に引き延ばされた配線パタ
ーン５０３上に、シリコンチップ５０７上に形成された
導電性バンプ５０７ａがフェースダウン方式でボンディ
ングされている。
実施例を示す断面図であって、図９において他の実施例
の部分と共通する部分には下２桁が共通する参照番号が
付されているので重複する説明は省略する。本実施例に
おいても、先の第４の実施例と同様に、シリコンチップ
が搭載される金属ベース基板５０１がフラットな構造を
となっている。本実施例の図８に示した第４の実施例と
相違する点は、金属ベース基板５０１のチップ搭載部の
絶縁フィルム５０２が除去されておらず、かつ、シリコ
ンチップ５０７が配線パターン５０３にフリツプチツプ
接続されている点である。すなわち、図９に示されるよ
うに、絶縁フィルム５０２上に引き延ばされた配線パタ
ーン５０３上に、シリコンチップ５０７上に形成された
導電性バンプ５０７ａがフェースダウン方式でボンディ
ングされている。
【００２２】［第６の実施例］図１０は、本発明の第６
の実施例を示す断面図であって、図１０において、他の
実施例の部分と共通する部分には下２桁が共通する参照
番号が付されているので重複する説明は省略する。本実
施例の図４〜図８に示した第２、第３の実施例と相違す
る点は、配線パターン６０３のステッチ部（ボンディン
グワイヤの接続部）がディンプル構造の底面まで延長さ
れており、ワイヤボンディングがディンプル構造の底面
において行われている点である。ステッチ部は６０〜７
０μｍの線幅に加工されている。このディンプルは、金
属ベース基板６０１、絶縁フィルム６０２および配線パ
ターン６０３を同時に金型でしぼって形成されたもので
ある。配線パターンの全てのステッチ部をディンプル構
造の底部に設けてもよいが一部のステッチ部のみをディ
ンプル底部にまで延長するようにしてもよい。
の実施例を示す断面図であって、図１０において、他の
実施例の部分と共通する部分には下２桁が共通する参照
番号が付されているので重複する説明は省略する。本実
施例の図４〜図８に示した第２、第３の実施例と相違す
る点は、配線パターン６０３のステッチ部（ボンディン
グワイヤの接続部）がディンプル構造の底面まで延長さ
れており、ワイヤボンディングがディンプル構造の底面
において行われている点である。ステッチ部は６０〜７
０μｍの線幅に加工されている。このディンプルは、金
属ベース基板６０１、絶縁フィルム６０２および配線パ
ターン６０３を同時に金型でしぼって形成されたもので
ある。配線パターンの全てのステッチ部をディンプル構
造の底部に設けてもよいが一部のステッチ部のみをディ
ンプル底部にまで延長するようにしてもよい。
【００２３】［第７の実施例］図１１は、本発明の第７
の実施例を示す断面図であって、図１１において、他の
実施例の部分と共通する部分には下２桁が共通する参照
番号が付されているので重複する説明は省略する。本実
施例の図９に示した第５の実施例と相違する点は、金属
ベース基板７０５にディンプル加工が加えられ、形成さ
れたキャビティ内にフリップチップ型のシリコンチップ
７０７が搭載されている点である。本実施例において、
６０〜７５μｍ幅の配線パターン７０３は０．３〜０．
５ｍｍの金属ベース基板７０１の窪み底面まで延びた構
造となっているが、この構造は、金属ベース基板７０
１、絶縁フィルム７０２および配線パターン７０３を同
時に金型でしぼって形成される。各配線パターン７０３
の先端は窪み底面のフラットな部分まで延びており、シ
リコンチップ７０７は底面の平坦部においてボンディン
グされる。なお、第５、第７の実施例において、導電性
バンプはシリコンチップ側に形成されていたが、配線パ
ターン側に導電性バンプを設け、これにチップ側の電極
をボンディングするようにしてもよい。
の実施例を示す断面図であって、図１１において、他の
実施例の部分と共通する部分には下２桁が共通する参照
番号が付されているので重複する説明は省略する。本実
施例の図９に示した第５の実施例と相違する点は、金属
ベース基板７０５にディンプル加工が加えられ、形成さ
れたキャビティ内にフリップチップ型のシリコンチップ
７０７が搭載されている点である。本実施例において、
６０〜７５μｍ幅の配線パターン７０３は０．３〜０．
５ｍｍの金属ベース基板７０１の窪み底面まで延びた構
造となっているが、この構造は、金属ベース基板７０
１、絶縁フィルム７０２および配線パターン７０３を同
時に金型でしぼって形成される。各配線パターン７０３
の先端は窪み底面のフラットな部分まで延びており、シ
リコンチップ７０７は底面の平坦部においてボンディン
グされる。なお、第５、第７の実施例において、導電性
バンプはシリコンチップ側に形成されていたが、配線パ
ターン側に導電性バンプを設け、これにチップ側の電極
をボンディングするようにしてもよい。
【００２４】
【発明の効果】以上説明したように、本発明による半導
体装置は、金属ベース基板上に絶縁フィルムと配線パタ
ーンを設け、配線パターンの外部端子形成領域上の金属
ベース基板に開口を設けたものであるので、本発明によ
れば、外部端子の実装基板上での接続状態を絶縁フィル
ムを通して観察することが可能になる。また、外部端子
が形成される配線パターンの周辺部分はフレキシブル性
を有する絶縁フィルムで支持されているため、実装基板
とパッケージとの熱膨張係数の差により発生する熱応力
は絶縁フィルムにより吸収される。したがって、本発明
によれば、外部端子接続部に加わる熱応力を緩和するこ
とができ、接続部の信頼性を向上させることができる。
体装置は、金属ベース基板上に絶縁フィルムと配線パタ
ーンを設け、配線パターンの外部端子形成領域上の金属
ベース基板に開口を設けたものであるので、本発明によ
れば、外部端子の実装基板上での接続状態を絶縁フィル
ムを通して観察することが可能になる。また、外部端子
が形成される配線パターンの周辺部分はフレキシブル性
を有する絶縁フィルムで支持されているため、実装基板
とパッケージとの熱膨張係数の差により発生する熱応力
は絶縁フィルムにより吸収される。したがって、本発明
によれば、外部端子接続部に加わる熱応力を緩和するこ
とができ、接続部の信頼性を向上させることができる。
【図１】本発明の実施の形態を説明するための半導体装
置の断面図。
置の断面図。
【図２】本発明の第１の実施例の断面図。
【図３】本発明の第１の実施例の斜視図。
【図４】本発明の第２の実施例の断面図。
【図５】本発明の第２の実施例の斜視図。
【図６】本発明の第３の実施例の断面図。
【図７】本発明の第３の実施例の斜視図。
【図８】本発明の第４の実施例の断面図。
【図９】本発明の第５の実施例の断面図。
【図１０】本発明の第６の実施例の断面図。
【図１１】本発明の第７の実施例の断面図。
【図１２】第１の従来例を示す断面図。
【図１３】第２の従来例を示す断面図。
【図１４】第３の従来例を示す断面図。
１、１０１、２０１、３０１、４０１、５０１、６０
１、７０１ 金属ベース基板 ８０１ 金属基板 １００１ ヒートシンク １ａ、１０１ａ、２０１ａ、３０１ａ、４０１ａ、５０
１ａ、６０１ａ、７０１ａ 金属ベース開口部 ２０１ｂ、３０１ｂ、４０１ｂ、５０１ｂ、６０１ｂ、
７０１ｂ 金属ベース枠部 ３０１ｃ 金属ベース吊りパターン ２、１０２、２０２、３０２、４０２、５０２、６０
２、７０２、８０２、９０２、１００２ 絶縁フィルム ３、１０３、２０３、３０３、４０３、５０３、６０
３、７０３、８０３、９０３、１００３ 配線パターン ４、１０４、２０４、３０４、４０４、５０４、６０
４、７０４ ビアホール５、１０５、２０５、３０５、
４０５、５０５、６０５、７０５、８０５、９０５、１
００５ 半田バンプ ６、１０６、２０６、３０６、４０６、５０６、６０
６、７０６、８０６、９０６ カバー絶縁膜 ７、１０７、２０７、３０７、４０７、５０７、６０
７、７０７、８０７、９０７、１００７ シリコンチッ
プ ５０７ａ、７０７ａ 導電性バンプ １００７ａ Ｃ４バンプ ８、１０８、２０８、３０８、４０８、６０８、８０８
マウント材 ９、１０９、２０９、３０９、４０９、６０９、８０９
ボンディングワイヤ １０、１１０、２１０、３１０、４１０、５１０、６１
０、７１０、８１０、９１０、１０１０ 封止樹脂 １１、１１１、２１１、３１１、４１１、６１１、７１
１ 樹脂ダム ８１２ 金属リング ９１３ サポートリング １０１４ スルーホール １０１５ 熱伝導性接着剤 １０１６ スティフナ １０１７ 接着剤
１、７０１ 金属ベース基板 ８０１ 金属基板 １００１ ヒートシンク １ａ、１０１ａ、２０１ａ、３０１ａ、４０１ａ、５０
１ａ、６０１ａ、７０１ａ 金属ベース開口部 ２０１ｂ、３０１ｂ、４０１ｂ、５０１ｂ、６０１ｂ、
７０１ｂ 金属ベース枠部 ３０１ｃ 金属ベース吊りパターン ２、１０２、２０２、３０２、４０２、５０２、６０
２、７０２、８０２、９０２、１００２ 絶縁フィルム ３、１０３、２０３、３０３、４０３、５０３、６０
３、７０３、８０３、９０３、１００３ 配線パターン ４、１０４、２０４、３０４、４０４、５０４、６０
４、７０４ ビアホール５、１０５、２０５、３０５、
４０５、５０５、６０５、７０５、８０５、９０５、１
００５ 半田バンプ ６、１０６、２０６、３０６、４０６、５０６、６０
６、７０６、８０６、９０６ カバー絶縁膜 ７、１０７、２０７、３０７、４０７、５０７、６０
７、７０７、８０７、９０７、１００７ シリコンチッ
プ ５０７ａ、７０７ａ 導電性バンプ １００７ａ Ｃ４バンプ ８、１０８、２０８、３０８、４０８、６０８、８０８
マウント材 ９、１０９、２０９、３０９、４０９、６０９、８０９
ボンディングワイヤ １０、１１０、２１０、３１０、４１０、５１０、６１
０、７１０、８１０、９１０、１０１０ 封止樹脂 １１、１１１、２１１、３１１、４１１、６１１、７１
１ 樹脂ダム ８１２ 金属リング ９１３ サポートリング １０１４ スルーホール １０１５ 熱伝導性接着剤 １０１６ スティフナ １０１７ 接着剤
Claims (8)
- 【請求項１】 金属ベース基板と、該金属ベース基板の
裏面に接着された絶縁フィルムと、該絶縁フィルムの下
面に形成された金属箔から成る配線パターンと、該配線
パターンの一端に電極が接続されたシリコンチップと、
前記配線パターンの他方の端部に形成された外部端子
と、を備える半導体装置において、前記金属ベース基板
の前記外部端子上の部分は除去されていることを特徴と
する半導体装置。 - 【請求項２】 前記シリコンチップは、前記金属ベース
基板の裏面にダイボンドされており、前記シリコンチッ
プ上の電極は前記配線パターンの一端と金属細線により
接続されていることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 前記絶縁フィルムの裏面には金属箔から
なるアイランドが形成されており、前記シリコンチップ
は、該アイランド上にダイボンドされ、前記シリコンチ
ップ上の電極は前記配線パターンの一端と金属細線によ
り接続されていることを特徴とする請求項１記載の半導
体装置。 - 【請求項４】 前記シリコンチップは、フリップチップ
構造のチップであってそのバンプ電極が前記配線パター
ンに接続されていることを特徴とする請求項１記載の半
導体装置。 - 【請求項５】 前記金属ベース基板の前記シリコンチッ
プの搭載部は、チップを収容するキャビティを形成する
ために上に凸に加工されていることを特徴とする請求項
１記載の半導体装置。 - 【請求項６】 金属ベース基板の前記外部端子上の除去
部分が複数の外部端子に共通に形成されていることを特
徴とする請求項１記載の半導体装置。 - 【請求項７】 金属ベース基板は、前記絶縁フィルムに
形成されたビアホールを介して前記配線パターンと接続
され、接地電位に保持されることを特徴とする請求項１
記載の半導体装置。 - 【請求項８】 前記配線パターンは、前記外部端子の形
成される領域と前記シリコンチップの電極の接続される
領域を除いてカバー絶縁膜により被覆されていることを
特徴とする請求項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8215578A JP2828053B2 (ja) | 1996-08-15 | 1996-08-15 | 半導体装置 |
| US09/086,600 US5977633A (en) | 1996-08-15 | 1998-05-29 | Semiconductor device with metal base substrate having hollows |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8215578A JP2828053B2 (ja) | 1996-08-15 | 1996-08-15 | 半導体装置 |
| US09/086,600 US5977633A (en) | 1996-08-15 | 1998-05-29 | Semiconductor device with metal base substrate having hollows |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065040A true JPH1065040A (ja) | 1998-03-06 |
| JP2828053B2 JP2828053B2 (ja) | 1998-11-25 |
Family
ID=26520939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8215578A Expired - Lifetime JP2828053B2 (ja) | 1996-08-15 | 1996-08-15 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5977633A (ja) |
| JP (1) | JP2828053B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464563B1 (ko) * | 2000-07-12 | 2004-12-31 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그 제조방법 |
| JP2008053751A (ja) * | 2002-08-23 | 2008-03-06 | Shinko Electric Ind Co Ltd | 半導体パッケージ |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3460559B2 (ja) * | 1997-12-12 | 2003-10-27 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
| JP3939429B2 (ja) | 1998-04-02 | 2007-07-04 | 沖電気工業株式会社 | 半導体装置 |
| JP2000077563A (ja) * | 1998-08-31 | 2000-03-14 | Sharp Corp | 半導体装置およびその製造方法 |
| US6404048B2 (en) * | 1998-09-03 | 2002-06-11 | Micron Technology, Inc. | Heat dissipating microelectronic package |
| JP3420706B2 (ja) * | 1998-09-22 | 2003-06-30 | 株式会社東芝 | 半導体装置、半導体装置の製造方法、回路基板、回路基板の製造方法 |
| TW400631B (en) * | 1999-01-06 | 2000-08-01 | Walsin Advanced Electronics | Chip package structure |
| US6221693B1 (en) * | 1999-06-14 | 2001-04-24 | Thin Film Module, Inc. | High density flip chip BGA |
| US6867499B1 (en) * | 1999-09-30 | 2005-03-15 | Skyworks Solutions, Inc. | Semiconductor packaging |
| JP3485507B2 (ja) * | 1999-10-25 | 2004-01-13 | 沖電気工業株式会社 | 半導体装置 |
| EP1264520A4 (en) * | 2000-03-10 | 2007-02-28 | Chippac Inc | PACKAGING STRUCTURE AND METHOD |
| JP3442721B2 (ja) | 2000-05-24 | 2003-09-02 | 沖電気工業株式会社 | 半導体装置 |
| US6841862B2 (en) * | 2000-06-30 | 2005-01-11 | Nec Corporation | Semiconductor package board using a metal base |
| US6420208B1 (en) * | 2000-09-14 | 2002-07-16 | Motorola, Inc. | Method of forming an alternative ground contact for a semiconductor die |
| WO2002045164A2 (en) | 2000-12-01 | 2002-06-06 | Broadcom Corporation | Thermally and electrically enhanced ball grid array packaging |
| US6906414B2 (en) | 2000-12-22 | 2005-06-14 | Broadcom Corporation | Ball grid array package with patterned stiffener layer |
| US7161239B2 (en) * | 2000-12-22 | 2007-01-09 | Broadcom Corporation | Ball grid array package enhanced with a thermal and electrical connector |
| US20020079572A1 (en) * | 2000-12-22 | 2002-06-27 | Khan Reza-Ur Rahman | Enhanced die-up ball grid array and method for making the same |
| US7132744B2 (en) | 2000-12-22 | 2006-11-07 | Broadcom Corporation | Enhanced die-up ball grid array packages and method for making the same |
| US6853070B2 (en) | 2001-02-15 | 2005-02-08 | Broadcom Corporation | Die-down ball grid array package with die-attached heat spreader and method for making the same |
| US6380062B1 (en) * | 2001-03-09 | 2002-04-30 | Walsin Advanced Electronics Ltd. | Method of fabricating semiconductor package having metal peg leads and connected by trace lines |
| US7259448B2 (en) * | 2001-05-07 | 2007-08-21 | Broadcom Corporation | Die-up ball grid array package with a heat spreader and method for making the same |
| US7061102B2 (en) | 2001-06-11 | 2006-06-13 | Xilinx, Inc. | High performance flipchip package that incorporates heat removal with minimal thermal mismatch |
| US6879039B2 (en) | 2001-12-18 | 2005-04-12 | Broadcom Corporation | Ball grid array package substrates and method of making the same |
| US7550845B2 (en) * | 2002-02-01 | 2009-06-23 | Broadcom Corporation | Ball grid array package with separated stiffener layer |
| US6825108B2 (en) | 2002-02-01 | 2004-11-30 | Broadcom Corporation | Ball grid array package fabrication with IC die support structures |
| US6861750B2 (en) | 2002-02-01 | 2005-03-01 | Broadcom Corporation | Ball grid array package with multiple interposers |
| US6876553B2 (en) | 2002-03-21 | 2005-04-05 | Broadcom Corporation | Enhanced die-up ball grid array package with two substrates |
| US7196415B2 (en) | 2002-03-22 | 2007-03-27 | Broadcom Corporation | Low voltage drop and high thermal performance ball grid array package |
| TW554500B (en) * | 2002-07-09 | 2003-09-21 | Via Tech Inc | Flip-chip package structure and the processing method thereof |
| TWI283049B (en) * | 2002-08-16 | 2007-06-21 | Advanced Semiconductor Eng | Cavity down ball grid array package |
| US20050051893A1 (en) * | 2003-09-05 | 2005-03-10 | Taiwan Semiconductor Manufacturing Co. | SBGA design for low-k integrated circuits (IC) |
| US7180173B2 (en) * | 2003-11-20 | 2007-02-20 | Taiwan Semiconductor Manufacturing Co. Ltd. | Heat spreader ball grid array (HSBGA) design for low-k integrated circuits (IC) |
| US7411281B2 (en) | 2004-06-21 | 2008-08-12 | Broadcom Corporation | Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same |
| US7482686B2 (en) | 2004-06-21 | 2009-01-27 | Braodcom Corporation | Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same |
| US7432586B2 (en) | 2004-06-21 | 2008-10-07 | Broadcom Corporation | Apparatus and method for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages |
| US7786591B2 (en) | 2004-09-29 | 2010-08-31 | Broadcom Corporation | Die down ball grid array package |
| KR100651124B1 (ko) * | 2004-11-08 | 2006-12-06 | 삼성전자주식회사 | Ｗｂｇａ형 반도체 패키지 및 그 제조방법 |
| US8183680B2 (en) | 2006-05-16 | 2012-05-22 | Broadcom Corporation | No-lead IC packages having integrated heat spreader for electromagnetic interference (EMI) shielding and thermal enhancement |
| US7851904B2 (en) * | 2006-12-06 | 2010-12-14 | Panasonic Corporation | Semiconductor device, method for manufacturing the same, and semiconductor device mounting structure |
| US8569869B2 (en) | 2010-03-23 | 2013-10-29 | Stats Chippac Ltd. | Integrated circuit packaging system with encapsulation and method of manufacture thereof |
| JP5572890B2 (ja) * | 2010-06-08 | 2014-08-20 | ミヨシ電子株式会社 | 半導体モジュールおよび半導体装置 |
| KR102084696B1 (ko) * | 2013-01-23 | 2020-03-05 | 삼성디스플레이 주식회사 | 표시장치용 박막 증착 장치, 표시장치의 박막 증착용 마스크 유닛, 표시장치 및 그 제조방법 |
| US9711376B2 (en) * | 2013-12-06 | 2017-07-18 | Enablink Technologies Limited | System and method for manufacturing a fabricated carrier |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2595909B2 (ja) * | 1994-09-14 | 1997-04-02 | 日本電気株式会社 | 半導体装置 |
| JPH08148608A (ja) * | 1994-09-20 | 1996-06-07 | Fujitsu Ltd | 半導体装置及びその製造方法及び半導体装置用基板 |
| US5835355A (en) * | 1997-09-22 | 1998-11-10 | Lsi Logic Corporation | Tape ball grid array package with perforated metal stiffener |
-
1996
- 1996-08-15 JP JP8215578A patent/JP2828053B2/ja not_active Expired - Lifetime
-
1998
- 1998-05-29 US US09/086,600 patent/US5977633A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464563B1 (ko) * | 2000-07-12 | 2004-12-31 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그 제조방법 |
| JP2008053751A (ja) * | 2002-08-23 | 2008-03-06 | Shinko Electric Ind Co Ltd | 半導体パッケージ |
| JP4629082B2 (ja) * | 2002-08-23 | 2011-02-09 | 新光電気工業株式会社 | 半導体パッケージ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2828053B2 (ja) | 1998-11-25 |
| US5977633A (en) | 1999-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2828053B2 (ja) | 半導体装置 | |
| US6388313B1 (en) | Multi-chip module | |
| US8866280B2 (en) | Chip package | |
| US6853070B2 (en) | Die-down ball grid array package with die-attached heat spreader and method for making the same | |
| US7259457B2 (en) | Die-up ball grid array package including a substrate capable of mounting an integrated circuit die and method for making the same | |
| US5835355A (en) | Tape ball grid array package with perforated metal stiffener | |
| KR100201924B1 (ko) | 반도체 장치 | |
| JP3123638B2 (ja) | 半導体装置 | |
| US5903052A (en) | Structure for semiconductor package for improving the efficiency of spreading heat | |
| US6278613B1 (en) | Copper pads for heat spreader attach | |
| US6531337B1 (en) | Method of manufacturing a semiconductor structure having stacked semiconductor devices | |
| JP3627158B2 (ja) | 低プロファイル・ボール・グリッド・アレイ半導体パッケージおよびその製造方法 | |
| JP2000216281A (ja) | 樹脂封止型半導体装置 | |
| JPH09260527A (ja) | チップキャリアおよびこれを用いた半導体装置 | |
| JP3314757B2 (ja) | 半導体回路装置の製造方法 | |
| US5138433A (en) | Multi-chip package type semiconductor device | |
| US6650015B2 (en) | Cavity-down ball grid array package with semiconductor chip solder ball | |
| US6819565B2 (en) | Cavity-down ball grid array semiconductor package with heat spreader | |
| JP2001156251A (ja) | 半導体装置 | |
| JP2000232186A (ja) | 半導体装置およびその製造方法 | |
| JPH09326450A (ja) | 半導体装置およびその製造方法 | |
| KR100533761B1 (ko) | 반도체패키지 | |
| JP3506029B2 (ja) | テープ状配線基板及びそれを用いた半導体装置 | |
| KR20070079654A (ko) | 플립 칩 본딩용 인쇄회로기판 및 그를 이용한 볼 그리드어레이 패키지 제조 방법 | |
| US20020135059A1 (en) | Chip packaging structure |