JPH1056154A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1056154A JPH1056154A JP9090821A JP9082197A JPH1056154A JP H1056154 A JPH1056154 A JP H1056154A JP 9090821 A JP9090821 A JP 9090821A JP 9082197 A JP9082197 A JP 9082197A JP H1056154 A JPH1056154 A JP H1056154A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000137 annealing Methods 0.000 claims abstract description 45
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 42
- 230000008021 deposition Effects 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 52
- 229910052710 silicon Inorganic materials 0.000 claims description 50
- 239000010703 silicon Substances 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 39
- 238000000151 deposition Methods 0.000 claims description 30
- 229910052760 oxygen Inorganic materials 0.000 claims description 16
- 238000005137 deposition process Methods 0.000 claims 1
- 239000000463 material Substances 0.000 abstract description 11
- 239000011800 void material Substances 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 230000008569 process Effects 0.000 description 13
- 238000001020 plasma etching Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 239000002210 silicon-based material Substances 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Chemical group 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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Abstract
(57)【要約】
【課題】 シリコン基板に形成された深いトレンチを充
填材料で充填する際、充填材料中にボイドや亀裂が発生
していた。 【解決手段】 トレンチ内にトレンチを閉塞しないよう
な十分に薄い多結晶シリコン膜１０６を形成し、基板１
０１の表面とトレンチ内とに位置する多結晶シリコン膜
１０６上にアモルファスシリコン膜１０５を形成する。
このアモルファスシリコン膜１０５をアニーリングし、
トレンチを充填するようにアモルファスシリコン層を移
動させる。堆積とアニーリング工程は、Ｈ2 Ｏ及び０2
の低い分圧を有する雰囲気中で行われ、アニーリング時
の雰囲気の圧力は堆積時の雰囲気の圧力より高くされ
る。
填材料で充填する際、充填材料中にボイドや亀裂が発生
していた。 【解決手段】 トレンチ内にトレンチを閉塞しないよう
な十分に薄い多結晶シリコン膜１０６を形成し、基板１
０１の表面とトレンチ内とに位置する多結晶シリコン膜
１０６上にアモルファスシリコン膜１０５を形成する。
このアモルファスシリコン膜１０５をアニーリングし、
トレンチを充填するようにアモルファスシリコン層を移
動させる。堆積とアニーリング工程は、Ｈ2 Ｏ及び０2
の低い分圧を有する雰囲気中で行われ、アニーリング時
の雰囲気の圧力は堆積時の雰囲気の圧力より高くされ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特に、シリコン基板に形成された深いト
レンチを充填材にボイドや亀裂を発生することなく充填
可能とする半導体装置の製造方法に関する。
方法に係わり、特に、シリコン基板に形成された深いト
レンチを充填材にボイドや亀裂を発生することなく充填
可能とする半導体装置の製造方法に関する。
【０００２】
【従来の技術】例えば半導体メモリ装置のような半導体
装置を製造する際、複数のトレンチが例えば反応性イオ
ンエッチング（ＲＩＥ）あるいは他の周知の処理方法を
用いて半導体基板の表面に形成される。これらトレンチ
はその後シリコン材料で充填される。このシリコン材料
は個々のトレンチ内に堆積され、例えば半導体メモリ装
置のキャパシタを形成する。
装置を製造する際、複数のトレンチが例えば反応性イオ
ンエッチング（ＲＩＥ）あるいは他の周知の処理方法を
用いて半導体基板の表面に形成される。これらトレンチ
はその後シリコン材料で充填される。このシリコン材料
は個々のトレンチ内に堆積され、例えば半導体メモリ装
置のキャパシタを形成する。
【０００３】前記シリコン材料でトレンチを充填すると
き、深いトレンチを充填する材料中に発生するボイドや
亀裂（空隙や不所望のオープニング）を減少させ、理想
的には完全に除去することが必要である。
き、深いトレンチを充填する材料中に発生するボイドや
亀裂（空隙や不所望のオープニング）を減少させ、理想
的には完全に除去することが必要である。
【０００４】周知の処理方法に従って、例えば低圧化学
気相成長法（ＬＰＣＶＤ）によりシリコン膜が個々の深
いトレンチの内部に形成される。ウエハが堆積炉から取
り出される場合、大気に晒されることにより、意図しな
い酸化膜（例えば自然酸化膜）が堆積されたシリコン膜
上に形成される。このため、次のアニーリング（例えば
堆積されたシリコン膜中のドーパントを活性化するため
に行う）は、シリコン膜上に意図しない酸化膜が形成さ
れた状態で行われる。この結果、従来のプロセスではト
レンチを充填する材料中に多数のボイドや亀裂を生じ
る。
気相成長法（ＬＰＣＶＤ）によりシリコン膜が個々の深
いトレンチの内部に形成される。ウエハが堆積炉から取
り出される場合、大気に晒されることにより、意図しな
い酸化膜（例えば自然酸化膜）が堆積されたシリコン膜
上に形成される。このため、次のアニーリング（例えば
堆積されたシリコン膜中のドーパントを活性化するため
に行う）は、シリコン膜上に意図しない酸化膜が形成さ
れた状態で行われる。この結果、従来のプロセスではト
レンチを充填する材料中に多数のボイドや亀裂を生じ
る。
【０００５】これらのボイド及び亀裂は次の製造工程中
に、トレンチを充填する材料の凹部を優先的にエッチン
グする原因となる。さらに、このようなボイド及び亀裂
は凹部のエッチング工程後に行われる酸化工程の際にシ
リコン基板に転位を生じさせる。優先的エッチング及び
／又は転位がコンタクトを絶縁する割れ目を生成し、ノ
ードの抵抗を増加させる。このように、トレンチを充填
する材料中に形成されるボイド及び亀裂は半導体装置の
性能を劣化させる。
に、トレンチを充填する材料の凹部を優先的にエッチン
グする原因となる。さらに、このようなボイド及び亀裂
は凹部のエッチング工程後に行われる酸化工程の際にシ
リコン基板に転位を生じさせる。優先的エッチング及び
／又は転位がコンタクトを絶縁する割れ目を生成し、ノ
ードの抵抗を増加させる。このように、トレンチを充填
する材料中に形成されるボイド及び亀裂は半導体装置の
性能を劣化させる。
【０００６】
【発明が解決しようとする課題】上記のように、トレン
チを充填する材料中にボイド及び亀裂が形成された場
合、半導体装置の性能を劣化させるという問題を有して
いる。本発明は、上記課題を解決するためになされたも
のであり、トレンチを充填する材料中のボイド及び亀裂
を著しく減少させ、あるいは除去することが可能な半導
体装置の製造方法を提供しようとするものである。
チを充填する材料中にボイド及び亀裂が形成された場
合、半導体装置の性能を劣化させるという問題を有して
いる。本発明は、上記課題を解決するためになされたも
のであり、トレンチを充填する材料中のボイド及び亀裂
を著しく減少させ、あるいは除去することが可能な半導
体装置の製造方法を提供しようとするものである。
【０００７】
【課題を解決するための手段】本発明によるシリコン膜
の堆積とシリコン移動とを用いた深いトレンチを充填す
る方法は、トレンチを充填する材料中に実質上殆どある
いは全くボイド及び亀裂を生じることなく、半導体基板
中の深いトレンチを充填することができる。
の堆積とシリコン移動とを用いた深いトレンチを充填す
る方法は、トレンチを充填する材料中に実質上殆どある
いは全くボイド及び亀裂を生じることなく、半導体基板
中の深いトレンチを充填することができる。
【０００８】本発明による方法では、不純物がドープさ
れたアモルファスシリコン膜（例えばリンとヒ素原子が
ドープされたシリコン膜）が、ＣＶＤあるいはスパッタ
リングプロセスを用いたトレンチ中及び基板の表面上に
形成される。このシリコン膜はトレンチを完全には充填
しない。この処理中の堆積温度と圧力は、シリコン膜内
の酸素を非常に低レベルとするために重要である。続い
てアモルファスシリコン膜がアニールされ、トレンチの
中にアモルファスシリコン膜を移動させ、シリコン材料
で各トレンチを充填する。特に、シリコンの移動工程
は、トレンチ中に形成されシリコン膜上に実質的にシリ
コン酸化物がない場合にのみ生じ、このシリコン膜が形
成されたトレンチは、移動しているシリコンとトレンチ
内に既にあるシリコン膜との間の表面エネルギーが最小
である必要がある。したがって、アニーリングが行われ
る圧力とアニーリングの雰囲気もまた重要である。
れたアモルファスシリコン膜（例えばリンとヒ素原子が
ドープされたシリコン膜）が、ＣＶＤあるいはスパッタ
リングプロセスを用いたトレンチ中及び基板の表面上に
形成される。このシリコン膜はトレンチを完全には充填
しない。この処理中の堆積温度と圧力は、シリコン膜内
の酸素を非常に低レベルとするために重要である。続い
てアモルファスシリコン膜がアニールされ、トレンチの
中にアモルファスシリコン膜を移動させ、シリコン材料
で各トレンチを充填する。特に、シリコンの移動工程
は、トレンチ中に形成されシリコン膜上に実質的にシリ
コン酸化物がない場合にのみ生じ、このシリコン膜が形
成されたトレンチは、移動しているシリコンとトレンチ
内に既にあるシリコン膜との間の表面エネルギーが最小
である必要がある。したがって、アニーリングが行われ
る圧力とアニーリングの雰囲気もまた重要である。
【０００９】本発明による方法は、トレンチ内にトレン
チを閉塞しないように十分薄い多結晶シリコン薄を形成
する工程と、深いトレンチが完全にシリコンで充填され
ないよう、多結晶シリコン膜上と基板の表面とトレンチ
内とにアモルファスシリコン膜を形成する工程と、アモ
ルファスシリコンがトレンチ中へ移動するようにアモル
ファスシリコン膜をアニーリングし、トレンチを充填す
る工程とを有している。堆積とアニーリングのステップ
はＨ2 ０及び０2 の低い分圧を有する雰囲気で行われ
る。アニーリング温度は堆積温度より高く、アニーリン
グ圧力は堆積圧力より高い。
チを閉塞しないように十分薄い多結晶シリコン薄を形成
する工程と、深いトレンチが完全にシリコンで充填され
ないよう、多結晶シリコン膜上と基板の表面とトレンチ
内とにアモルファスシリコン膜を形成する工程と、アモ
ルファスシリコンがトレンチ中へ移動するようにアモル
ファスシリコン膜をアニーリングし、トレンチを充填す
る工程とを有している。堆積とアニーリングのステップ
はＨ2 ０及び０2 の低い分圧を有する雰囲気で行われ
る。アニーリング温度は堆積温度より高く、アニーリン
グ圧力は堆積圧力より高い。
【００１０】本発明によるシリコン基板に形成された１
個以上のトレンチを充填する別の方法は、トレンチが完
全にシリコンで充填されないような１個以上のトレンチ
中とシリコン基板表面上にアモルファスシリコン膜を堆
積する工程と、アモルファスシリコン膜がトレンチ中を
移動するようにアモルファスシリコン膜をアニーリング
し、トレンチを充填する工程を有している。堆積とアニ
ーリングの工程はＨ2０と０2 の低い分圧を有する雰囲
気中で行われる。アニーリング温度は堆積温度より高
く、アニーリング圧力は堆積圧より高いことが好まし
い。
個以上のトレンチを充填する別の方法は、トレンチが完
全にシリコンで充填されないような１個以上のトレンチ
中とシリコン基板表面上にアモルファスシリコン膜を堆
積する工程と、アモルファスシリコン膜がトレンチ中を
移動するようにアモルファスシリコン膜をアニーリング
し、トレンチを充填する工程を有している。堆積とアニ
ーリングの工程はＨ2０と０2 の低い分圧を有する雰囲
気中で行われる。アニーリング温度は堆積温度より高
く、アニーリング圧力は堆積圧より高いことが好まし
い。
【００１１】本発明による第３の方法は１個以上のトレ
ンチ内及びシリコン基板の表面上にアモルファスシリコ
ン膜を堆積し、アモルファスシリコン膜がトレンチを封
止する工程を含む。堆積工程は第１の雰囲気圧力で行わ
れる。この方法はアモルファスシリコン層がトレンチの
開口部の方へ移動するようにアモルファスシリコン膜の
アニーリング工程を含んでいる。アニーリング工程は第
１の雰囲気圧力より大きい第２の雰囲気圧力で行われ、
アモルファスシリコン層が開口内の圧力（第１の雰囲気
圧力）と第２の雰囲気圧力との圧力差の結果としてトレ
ンチの開口内へ移動する。堆積とアニーリングの工程は
Ｈ2 ０と０2 の低い分圧を有する雰囲気中で行われ、ア
ニーリング温度は堆積温度より高い。
ンチ内及びシリコン基板の表面上にアモルファスシリコ
ン膜を堆積し、アモルファスシリコン膜がトレンチを封
止する工程を含む。堆積工程は第１の雰囲気圧力で行わ
れる。この方法はアモルファスシリコン層がトレンチの
開口部の方へ移動するようにアモルファスシリコン膜の
アニーリング工程を含んでいる。アニーリング工程は第
１の雰囲気圧力より大きい第２の雰囲気圧力で行われ、
アモルファスシリコン層が開口内の圧力（第１の雰囲気
圧力）と第２の雰囲気圧力との圧力差の結果としてトレ
ンチの開口内へ移動する。堆積とアニーリングの工程は
Ｈ2 ０と０2 の低い分圧を有する雰囲気中で行われ、ア
ニーリング温度は堆積温度より高い。
【００１２】本発明を特徴付ける様々な付加的な利点と
特徴はさらに次の請求の範囲に記載されている。しかし
ながら本発明とその利点をー層良く理解するために、本
発明の好ましい実施の形態を図示し、説明する付加図面
と記載事項を参照すべきである。
特徴はさらに次の請求の範囲に記載されている。しかし
ながら本発明とその利点をー層良く理解するために、本
発明の好ましい実施の形態を図示し、説明する付加図面
と記載事項を参照すべきである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。図１（ａ）及至（ｄ）は
本発明の第１の実施の形態を示すものであり、深いトレ
ンチを充填する方法を示している。同図は、特にトレン
チ充填部の下方部内のボイド及び亀裂を除去あるいは大
幅に減少する。この工程は、アモルファスシリコン膜を
堆積する工程及び膜がトレンチ内へ移動し、その内部で
移動するよう堆積されたシリコン膜をアニールし、ボイ
ド及び亀裂を最小あるいは完全に除去する工程を含む。
結果としてシリコン原子の移動はトレンチを充填する。
以下、この方法について詳細に説明する。
て、図面を参照して説明する。図１（ａ）及至（ｄ）は
本発明の第１の実施の形態を示すものであり、深いトレ
ンチを充填する方法を示している。同図は、特にトレン
チ充填部の下方部内のボイド及び亀裂を除去あるいは大
幅に減少する。この工程は、アモルファスシリコン膜を
堆積する工程及び膜がトレンチ内へ移動し、その内部で
移動するよう堆積されたシリコン膜をアニールし、ボイ
ド及び亀裂を最小あるいは完全に除去する工程を含む。
結果としてシリコン原子の移動はトレンチを充填する。
以下、この方法について詳細に説明する。
【００１４】図１（ａ）において、深いトレンチ１０１
ａは、反応性イオンエッチング（ＲＩＥ）を用いてシリ
コン基板１０１の表面に形成される。このエッチング工
程の際、二酸化シリコン層１０２（パッド酸化物）と窒
化シリコン層１０３（パッドＳｉＮ）と二酸化シリコン
層１０４（パッドＴＥＯＳ）は基板の表面をマスクす
る。
ａは、反応性イオンエッチング（ＲＩＥ）を用いてシリ
コン基板１０１の表面に形成される。このエッチング工
程の際、二酸化シリコン層１０２（パッド酸化物）と窒
化シリコン層１０３（パッドＳｉＮ）と二酸化シリコン
層１０４（パッドＴＥＯＳ）は基板の表面をマスクす
る。
【００１５】次に、図１（ｂ）に示すように、薄い多結
晶シリコン層１０６がトレンチの内部と基板１０１の表
面上に堆積されあるいは成長される。この膜はトレンチ
を閉塞しないよう十分薄く、例えばほぼ２００オングス
トロームの厚さを有している。この多結晶シリコン層１
０６は、ほぼ６２３℃の温度によりＣＶＤ工程を用いて
堆積される。
晶シリコン層１０６がトレンチの内部と基板１０１の表
面上に堆積されあるいは成長される。この膜はトレンチ
を閉塞しないよう十分薄く、例えばほぼ２００オングス
トロームの厚さを有している。この多結晶シリコン層１
０６は、ほぼ６２３℃の温度によりＣＶＤ工程を用いて
堆積される。
【００１６】さらに、図１（ｃ）に示すように、ほぼ１
０００オングストローム及至２５００オングストローム
の厚さを有するアモルファスシリコン層１０５が、基板
表面上及びトレンチ内に既知のＣＶＤ法あるいはスパッ
タリングを用いて成長または堆積される。この処理工程
において、深いトレンチは完全にアモルファスシリコン
層１０５で満たされない。
０００オングストローム及至２５００オングストローム
の厚さを有するアモルファスシリコン層１０５が、基板
表面上及びトレンチ内に既知のＣＶＤ法あるいはスパッ
タリングを用いて成長または堆積される。この処理工程
において、深いトレンチは完全にアモルファスシリコン
層１０５で満たされない。
【００１７】本発明の方法において、ＣＶＤプロセスは
ＳｉＨ4 あるいはＳｉＨ6 を原料ガスとしてシリコン層
１０５を堆積するために用いられる。この際、堆積温度
は４５０℃及至５５０℃の範囲であり、堆積ガス圧力は
０．１ Torr から１００ Torr の範囲である。堆積ガス
のＨ2 ０と０2 の分圧は例えば１０-6 Torr より低く設
定されている。この低い分圧はアモルファスシリコン層
１０５中の酸素濃度を例えば１０18ｃｍ-3と非常に低く
するためである。この低い酸素濃度は、次のアニール工
程において、シリコンの移動のために必要である。アモ
ルファスシリコン層１０５はリン、ヒ素、またはボロン
原子を含み、ゲート導体材料として用いられる。このシ
リコン層１０５は同様の条件下でスパッタリング工程を
用いても形成できる。
ＳｉＨ4 あるいはＳｉＨ6 を原料ガスとしてシリコン層
１０５を堆積するために用いられる。この際、堆積温度
は４５０℃及至５５０℃の範囲であり、堆積ガス圧力は
０．１ Torr から１００ Torr の範囲である。堆積ガス
のＨ2 ０と０2 の分圧は例えば１０-6 Torr より低く設
定されている。この低い分圧はアモルファスシリコン層
１０５中の酸素濃度を例えば１０18ｃｍ-3と非常に低く
するためである。この低い酸素濃度は、次のアニール工
程において、シリコンの移動のために必要である。アモ
ルファスシリコン層１０５はリン、ヒ素、またはボロン
原子を含み、ゲート導体材料として用いられる。このシ
リコン層１０５は同様の条件下でスパッタリング工程を
用いても形成できる。
【００１８】図１（ｄ）に示すように、前記堆積された
アモルファスシリコン層１０５が、アニーリングされ
る。このアニーリングはアモルファスシリコン層１０５
を堆積する際の温度より高い温度で実行され、シリコン
層がトレンチの中へ、あるいは内部で流れあるいは移動
するようにする。このアニーリングの温度は、例えば６
００℃及至１１００℃の範囲であり、酸素が非常に少な
い７６３ Torr の窒素（Ｎ2 ）あるいはアルゴン（Ａ
ｒ）のアニーリング用アンビエントガスが使用される。
多結晶シリコン層１０６はアニーリングの際、トレンチ
の内壁からシリコン原子の望ましくない流れを防ぐ接着
層として作用する。この結果、シリコンのトレンチ充填
物、特にトレンチ底部の充填物は、殆どあるいは全くボ
イド及び亀裂を含まないため、半導体装置の性能を改善
できる。
アモルファスシリコン層１０５が、アニーリングされ
る。このアニーリングはアモルファスシリコン層１０５
を堆積する際の温度より高い温度で実行され、シリコン
層がトレンチの中へ、あるいは内部で流れあるいは移動
するようにする。このアニーリングの温度は、例えば６
００℃及至１１００℃の範囲であり、酸素が非常に少な
い７６３ Torr の窒素（Ｎ2 ）あるいはアルゴン（Ａ
ｒ）のアニーリング用アンビエントガスが使用される。
多結晶シリコン層１０６はアニーリングの際、トレンチ
の内壁からシリコン原子の望ましくない流れを防ぐ接着
層として作用する。この結果、シリコンのトレンチ充填
物、特にトレンチ底部の充填物は、殆どあるいは全くボ
イド及び亀裂を含まないため、半導体装置の性能を改善
できる。
【００１９】本発明の方法によるアニーリング工程中、
処理チャンバー内のＨ2 ０と、Ｏ2の分圧比が１０-6 To
rr より低い状態であることを保証するため、チャンバ
ーを監視しなければならない。これらの物質はチャンバ
ーの封止欠陥により、外部からチャンバー内へ漏洩した
り、チャンバーの内壁に付着した汚染物から生じる可能
性がある。Ｈ2 ０と０2 のいずれかの分圧が１０-6 Tor
r を越えている場合、適宜チャンバーを再封止しクリー
ニングする必要がある。
処理チャンバー内のＨ2 ０と、Ｏ2の分圧比が１０-6 To
rr より低い状態であることを保証するため、チャンバ
ーを監視しなければならない。これらの物質はチャンバ
ーの封止欠陥により、外部からチャンバー内へ漏洩した
り、チャンバーの内壁に付着した汚染物から生じる可能
性がある。Ｈ2 ０と０2 のいずれかの分圧が１０-6 Tor
r を越えている場合、適宜チャンバーを再封止しクリー
ニングする必要がある。
【００２０】このようにすることにより、アモルファス
シリコン層１０５の移動を妨げる酸化シリコンは、アニ
ーリングの際アモルファスシリコン層１０５上に形成さ
れない。この結果、アニーリングの際にトレンチ内への
あるいは内でシリコンが移動する。各深いトレンチは、
このシリコンの大量な流れによりシリコンによりある高
さまで満たされ、その結果、シリコン層間には低表面エ
ネルギーが生じる。シリコン層間の低い表面エネルギー
はボイドと亀裂がないトレンチの充填を可能とする。
シリコン層１０５の移動を妨げる酸化シリコンは、アニ
ーリングの際アモルファスシリコン層１０５上に形成さ
れない。この結果、アニーリングの際にトレンチ内への
あるいは内でシリコンが移動する。各深いトレンチは、
このシリコンの大量な流れによりシリコンによりある高
さまで満たされ、その結果、シリコン層間には低表面エ
ネルギーが生じる。シリコン層間の低い表面エネルギー
はボイドと亀裂がないトレンチの充填を可能とする。
【００２１】アニーリング工程において、アンビエント
ガスとして窒素を用いる場合、この工程はトレンチ内へ
のシリコンの移動を阻止する窒化を避けるため監視する
必要がある。
ガスとして窒素を用いる場合、この工程はトレンチ内へ
のシリコンの移動を阻止する窒化を避けるため監視する
必要がある。
【００２２】また、アニーリングの際、アモルファスシ
リコン層１０５の体積が減少する。この減少は、トレン
チを充填するのに十分なシリコンを堆積するためにシリ
コン層１０５の厚さを決定するときに考慮されなければ
ならない。
リコン層１０５の体積が減少する。この減少は、トレン
チを充填するのに十分なシリコンを堆積するためにシリ
コン層１０５の厚さを決定するときに考慮されなければ
ならない。
【００２３】本発明の実施の形態においては、アニーリ
ング温度は堆積温度より高く、アニーリング圧力は堆積
圧力よりも高い。上述したトレンチを充填する技術は、
例えばダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）装置を製造する工程に用いられる。このような装置
は、例えばNesbitほかによる“A 0.6 μｍ2 256Mb Tren
ch DRAM Cell With Self-AligningBuried Strap(BEST),
”I.E.D.M.93-627-630 に記載されている。
ング温度は堆積温度より高く、アニーリング圧力は堆積
圧力よりも高い。上述したトレンチを充填する技術は、
例えばダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）装置を製造する工程に用いられる。このような装置
は、例えばNesbitほかによる“A 0.6 μｍ2 256Mb Tren
ch DRAM Cell With Self-AligningBuried Strap(BEST),
”I.E.D.M.93-627-630 に記載されている。
【００２４】図２（ａ）及至（ｃ）は、本発明の第２の
実施の形態を示している。図２（ａ）において、深いト
レンチ２０１ａは反応性イオンエッチング（ＲＩＥ）を
用いてシリコン基板２０１の表面に形成される。このエ
ッチング工程の際、二酸化シリコン層２０２（パッド酸
化物）、窒化シリコン層２０３（パッドＳｉＮ）、及び
二酸化シリコン層２０４（パッドＴＥＯＳ）が周知の方
法を用いて基板表面をマスクするために使用される。
実施の形態を示している。図２（ａ）において、深いト
レンチ２０１ａは反応性イオンエッチング（ＲＩＥ）を
用いてシリコン基板２０１の表面に形成される。このエ
ッチング工程の際、二酸化シリコン層２０２（パッド酸
化物）、窒化シリコン層２０３（パッドＳｉＮ）、及び
二酸化シリコン層２０４（パッドＴＥＯＳ）が周知の方
法を用いて基板表面をマスクするために使用される。
【００２５】次に、図２（ｂ）に示すように、アモルフ
ァスシリコン膜２０５が、図１（ｃ）の部分で述べたよ
うに、周知のＣＶＤ法あるいはスパッタリング工程を用
いてトレンチ内と基板２０１の表面に形成される。
ァスシリコン膜２０５が、図１（ｃ）の部分で述べたよ
うに、周知のＣＶＤ法あるいはスパッタリング工程を用
いてトレンチ内と基板２０１の表面に形成される。
【００２６】最後に、図２（ｃ）に示すように、堆積さ
れたアモルファスシリコン層２０５が、図１（ｄ）の部
分で述べたように、堆積温度より高い温度でアニーリン
グされ、シリコン層はトレンチ内へ及びトレンチ内で移
動する。この結果、トレンチを充填したシリコン内から
ボイド及び亀裂を減少することができる。
れたアモルファスシリコン層２０５が、図１（ｄ）の部
分で述べたように、堆積温度より高い温度でアニーリン
グされ、シリコン層はトレンチ内へ及びトレンチ内で移
動する。この結果、トレンチを充填したシリコン内から
ボイド及び亀裂を減少することができる。
【００２７】図３（ａ）乃至（ｃ）は、本発明の第３の
実施の形態を示している。図３（ａ）において、深いト
レンチ３０１ａは、反応性イオンエッチング（ＲＩＥ）
を用いてシリコン基板３０１の表面に形成される。この
エッチング工程の間、二酸化シリコン層３０２（パッド
酸化物）、窒化シリコン層３０３（パッドＳｉＮ）、及
び二酸化シリコン層３０４（パッドＴＥＯＳ）は基板の
表面をマスクするために使用される。
実施の形態を示している。図３（ａ）において、深いト
レンチ３０１ａは、反応性イオンエッチング（ＲＩＥ）
を用いてシリコン基板３０１の表面に形成される。この
エッチング工程の間、二酸化シリコン層３０２（パッド
酸化物）、窒化シリコン層３０３（パッドＳｉＮ）、及
び二酸化シリコン層３０４（パッドＴＥＯＳ）は基板の
表面をマスクするために使用される。
【００２８】図３（ｂ）に示すように、アモルファスシ
リコン膜３０５が図１（ｃ）の部分で述べたように、周
知のＣＶＤ法あるいはスパッタリング工程を用いてトレ
ンチ内及び基板３０１の表面上に堆積される。トレンチ
の頂部はアモルファスシリコン膜３０５で閉塞されてお
り、トレンチの下部にはボイド及び亀裂が残っている。
リコン膜３０５が図１（ｃ）の部分で述べたように、周
知のＣＶＤ法あるいはスパッタリング工程を用いてトレ
ンチ内及び基板３０１の表面上に堆積される。トレンチ
の頂部はアモルファスシリコン膜３０５で閉塞されてお
り、トレンチの下部にはボイド及び亀裂が残っている。
【００２９】次に、図３（ｃ）に示すように、図１
（ｄ）の部分で述べたような堆積圧力より高い圧力でア
ニーリングされる。アニーリング処理において、シリコ
ン原子はボイド及び亀裂中の圧力（実質上堆積圧と等し
い）とアンビエントガスのアニーリング圧力との圧力差
によりボイド及び亀裂へ移動する。この方法で、トレン
チ内へのシリコンの移動を妨げる酸化物の形成を防止す
るため、処理チャンバー内のＨ2 ０と０2 の分圧は、１
０-6 Torr より低い状態に維持するよう、監視しなけれ
ばならない。この結果、トレンチを充填したシリコン内
からボイド及び亀裂を減少でき、半導体装置の性能を向
上できる。
（ｄ）の部分で述べたような堆積圧力より高い圧力でア
ニーリングされる。アニーリング処理において、シリコ
ン原子はボイド及び亀裂中の圧力（実質上堆積圧と等し
い）とアンビエントガスのアニーリング圧力との圧力差
によりボイド及び亀裂へ移動する。この方法で、トレン
チ内へのシリコンの移動を妨げる酸化物の形成を防止す
るため、処理チャンバー内のＨ2 ０と０2 の分圧は、１
０-6 Torr より低い状態に維持するよう、監視しなけれ
ばならない。この結果、トレンチを充填したシリコン内
からボイド及び亀裂を減少でき、半導体装置の性能を向
上できる。
【００３０】本発明によるシリコンの移動によってトレ
ンチを充填する方法は、類似した処理工程を用いてコン
タクトやシリコン基板の表面に形成された他の適した領
域を充填する場合にも適用できる。本発明は、上記実施
の形態に限定されるものではなく、発明の要旨を変えな
い範囲において種々変形実施可能であることは勿論であ
る。
ンチを充填する方法は、類似した処理工程を用いてコン
タクトやシリコン基板の表面に形成された他の適した領
域を充填する場合にも適用できる。本発明は、上記実施
の形態に限定されるものではなく、発明の要旨を変えな
い範囲において種々変形実施可能であることは勿論であ
る。
【００３１】
【発明の効果】本発明によれば、トレンチを充填する材
料中のボイド及び亀裂を著しく減少させ、あるいは除去
することができ半導体装置の性能を向上することが可能
な半導体装置の製造方法を提供できる。
料中のボイド及び亀裂を著しく減少させ、あるいは除去
することができ半導体装置の性能を向上することが可能
な半導体装置の製造方法を提供できる。
【図１】図１（ａ）乃至図１（ｄ）は本発明による深い
トレンチを充填する方法の第１の実施の形態を示す断面
図。
トレンチを充填する方法の第１の実施の形態を示す断面
図。
【図２】図２（ａ）乃至図２（ｃ）は本発明による深い
トレンチを充填する方法の第２の実施の形態を示す断面
図。
トレンチを充填する方法の第２の実施の形態を示す断面
図。
【図３】図３（ａ）乃至図３（ｃ）は本発明による深い
トレンチを充填する方法の第３の実施の形態を示す断面
図。
トレンチを充填する方法の第３の実施の形態を示す断面
図。
１０１、２０１、３０１…半導体基板、 １０１ａ、２０１ａ、３０１ａ…トレンチ、 １０５、２０５、３０５…アモルファスシリコン膜、 １０６…多結晶シリコン膜。
Claims (7)
- 【請求項１】 シリコン基板に形成される１個以上のト
レンチを充填する方法であって、 前記シリコン基板上及び前記トレンチ内にトレンチを閉
塞しないような十分薄い多結晶シリコン膜を形成する工
程と、 前記シリコン基板表面上とトレンチ内の前記多結晶シリ
コン膜上にアモルファスシリコン膜を形成する工程と、 前記アモルファスシリコン膜をアニーリングし、前記ト
レンチを充填するように前記アモルファスシリコン膜を
移動させる工程とを具備し、 前記堆積とアニーリング工程は、Ｈ2 Ｏ及びＯ2 の分圧
が低い雰囲気中で行われることを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記アニーリングの温度は、前記アモル
ファスシリコン膜を形成する温度より高いことを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記アニーリング時の雰囲気の圧力は、
前記アモルファスシリコン膜を形成する時の雰囲気圧力
より高いことを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項４】 シリコン基板に形成された１個以上のト
レンチを充填する方法であって、 前記シリコン基板の表面と前記１以上のトレンチ内にア
モルファスシリコン膜を堆積する工程と、 前記アモルファスシリコン膜をアニーリングし、前記ト
レンチを充填するようにアモルファスシリコン膜を移動
する工程とを具備し、 前記堆積とアニーリング工程はＨ2 Ｏ及びＯ2 の分圧が
低い雰囲気で行われ、アニーリング温度は堆積温度より
高く、アニーリング時の雰囲気の圧力は堆積時の雰囲気
の圧力より高いことを特徴とする半導体装置の製造方
法。 - 【請求項５】 シリコン基板に形成される１個以上のト
レンチを充填する方法であって、 前記シリコン基板の表面と１個以上のトレンチ内にアモ
ルファスシリコン膜を堆積する工程、前記アモルファス
シリコン膜は１個以上のトレンチを密封し、前記堆積処
理は第１の雰囲気圧力で行われる、 前記アモルファスシリコン層がトレンチの開口部内へ移
動するようにアモルファスシリコン膜をアニーリングす
る工程、前記アニーリング工程は第１の雰囲気圧力より
高い第２の雰囲気圧力で行われ、前記アモルファスシリ
コン層は開口部の圧力である第１の雰囲気圧力と第２の
雰囲気圧力との圧力差によりトレンチの開口部内へ移動
し、前記堆積工程とアニーリング工程がＨ2 Ｏ及びＯ2
の分圧が低い雰囲気内で行われ、アニーリング温度は堆
積温度より高いことを特徴とする半導体装置の製造方
法。 - 【請求項６】 前記Ｈ2 Ｏ及びＯ2 の分圧は、１０-6 T
orr より低いことを特徴とする請求項１、４、５の何れ
かに記載の半導体装置の製造方法。 - 【請求項７】 前記アニーリング温度は、６００℃乃至
１１００℃の範囲であり、前記堆積温度は４５０℃乃至
５５０℃の範囲であることを特徴とする請求項１、４、
５の何れかに記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US628094 | 1984-07-05 | ||
| US08/628,094 US5888876A (en) | 1996-04-09 | 1996-04-09 | Deep trench filling method using silicon film deposition and silicon migration |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056154A true JPH1056154A (ja) | 1998-02-24 |
Family
ID=24517446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9090821A Pending JPH1056154A (ja) | 1996-04-09 | 1997-04-09 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5888876A (ja) |
| JP (1) | JPH1056154A (ja) |
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| JP2016092029A (ja) * | 2014-10-29 | 2016-05-23 | 東京エレクトロン株式会社 | 凹部を充填する方法及び処理装置 |
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| KR20170104381A (ko) | 2016-03-07 | 2017-09-15 | 도쿄엘렉트론가부시키가이샤 | 오목부 내의 결정 성장 방법 및 처리 장치 |
| KR20170134928A (ko) * | 2016-05-27 | 2017-12-07 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| US10283405B2 (en) | 2016-03-30 | 2019-05-07 | Tokyo Electron Limited | Method and apparatus for forming silicon film and storage medium |
| JP2020526923A (ja) * | 2017-07-12 | 2020-08-31 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | Ｓｉ間隙充填のための周期的な共形堆積／アニーリング／エッチング |
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| KR100652909B1 (ko) * | 1998-03-06 | 2006-12-01 | 에이에스엠 아메리카, 인코포레이티드 | 하이 스텝 커버리지를 갖는 실리콘 증착 방법 |
| KR20020051351A (ko) * | 2000-12-22 | 2002-06-29 | 박종섭 | 반도체장치의 소자격리방법 |
| US6559030B1 (en) | 2001-12-13 | 2003-05-06 | International Business Machines Corporation | Method of forming a recessed polysilicon filled trench |
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| KR100603930B1 (ko) * | 2004-11-16 | 2006-07-24 | 삼성전자주식회사 | 비휘발성 기억 소자의 형성 방법 |
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| FR2907916B1 (fr) * | 2006-10-31 | 2009-01-23 | Commissariat Energie Atomique | Nouvelle structure de guide a fente |
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