JP3383632B2 - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
- Publication number
- JP3383632B2 JP3383632B2 JP2000045278A JP2000045278A JP3383632B2 JP 3383632 B2 JP3383632 B2 JP 3383632B2 JP 2000045278 A JP2000045278 A JP 2000045278A JP 2000045278 A JP2000045278 A JP 2000045278A JP 3383632 B2 JP3383632 B2 JP 3383632B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film layer
- silicon nitride
- silicon
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 60
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 81
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 81
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 73
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 73
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 67
- 239000000758 substrate Substances 0.000 claims description 47
- 238000010438 heat treatment Methods 0.000 claims description 39
- 239000004065 semiconductor Substances 0.000 claims description 37
- 229910052757 nitrogen Inorganic materials 0.000 claims description 35
- 238000005204 segregation Methods 0.000 claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- 238000000137 annealing Methods 0.000 claims description 17
- 238000004151 rapid thermal annealing Methods 0.000 claims description 17
- 239000007789 gas Substances 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 14
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 9
- 229910001882 dioxygen Inorganic materials 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 239000011261 inert gas Substances 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims 1
- 230000000903 blocking effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 108
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 30
- 229910001936 tantalum oxide Inorganic materials 0.000 description 29
- 239000000463 material Substances 0.000 description 20
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 18
- 238000005530 etching Methods 0.000 description 14
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 11
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- 229910021529 ammonia Inorganic materials 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000007772 electrode material Substances 0.000 description 5
- -1 nitrogen ions Chemical class 0.000 description 5
- 229960001730 nitrous oxide Drugs 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 4
- 125000004433 nitrogen atom Chemical group N* 0.000 description 4
- 235000013842 nitrous oxide Nutrition 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 229910001873 dinitrogen Inorganic materials 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 150000002829 nitrogen Chemical class 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タの製造方法に関し、特に、優れた電気特性を示すＭＯ
Ｓトランジスタの製造方法に関する。
タの製造方法に関し、特に、優れた電気特性を示すＭＯ
Ｓトランジスタの製造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタを集積してなるＬＳ
Ｉの半導体基板には、一般的に、シリコン半導体基板が
用いられている。このＬＳＩの動作速度の向上を図るに
は、ＭＯＳトランジスタのための半導体基板の活性領域
上にゲート酸化膜を介して形成されるゲートと該ゲート
下の活性領域との間の前記ゲート酸化膜を経る静電容量
の増大を図ることが考えられる。この静電容量は、ゲー
ト酸化膜の厚さおよびゲート酸化膜の材料の誘電率に関
連し、例えば、比誘電率が約２５という大きな値を示す
酸化タンタル（Ta2O5）をゲート酸化膜材料として用い
ることにより、ゲート酸化膜の薄膜化による漏洩電流の
問題を招く程にゲート酸化膜を薄くすることなく、静電
容量の増大を図ることができる。
Ｉの半導体基板には、一般的に、シリコン半導体基板が
用いられている。このＬＳＩの動作速度の向上を図るに
は、ＭＯＳトランジスタのための半導体基板の活性領域
上にゲート酸化膜を介して形成されるゲートと該ゲート
下の活性領域との間の前記ゲート酸化膜を経る静電容量
の増大を図ることが考えられる。この静電容量は、ゲー
ト酸化膜の厚さおよびゲート酸化膜の材料の誘電率に関
連し、例えば、比誘電率が約２５という大きな値を示す
酸化タンタル（Ta2O5）をゲート酸化膜材料として用い
ることにより、ゲート酸化膜の薄膜化による漏洩電流の
問題を招く程にゲート酸化膜を薄くすることなく、静電
容量の増大を図ることができる。
【０００３】ところで、前記したような酸化タンタルか
らなるゲート酸化膜の形成は、酸素ガス雰囲気下で行わ
れる。そのため、酸化タンタルの形成に際し、酸化タン
タルとシリコン半導体基板との間に、誘電率の低いシリ
コン酸化膜（SiO2）が形成されてしまい、このシリコン
酸化膜が静電容量の増大の妨げとなる。そこで、酸化シ
リコンの誘電率よりも大きな誘電率を示しかつ酸化シリ
コンの成長を抑制する作用をなすシリコン窒化膜層（Si
3N4）を活性領域上に形成した後、このシリコン窒化膜
層上に酸化タンタル層を形成することにより、シリコン
窒化膜層および酸化タンタル層からなる積層構造のゲー
ト酸化膜を採用することが提案されている（例えば、特
開平５−１６７００８号公報）。
らなるゲート酸化膜の形成は、酸素ガス雰囲気下で行わ
れる。そのため、酸化タンタルの形成に際し、酸化タン
タルとシリコン半導体基板との間に、誘電率の低いシリ
コン酸化膜（SiO2）が形成されてしまい、このシリコン
酸化膜が静電容量の増大の妨げとなる。そこで、酸化シ
リコンの誘電率よりも大きな誘電率を示しかつ酸化シリ
コンの成長を抑制する作用をなすシリコン窒化膜層（Si
3N4）を活性領域上に形成した後、このシリコン窒化膜
層上に酸化タンタル層を形成することにより、シリコン
窒化膜層および酸化タンタル層からなる積層構造のゲー
ト酸化膜を採用することが提案されている（例えば、特
開平５−１６７００８号公報）。
【０００４】シリコン窒化膜層は、シリコン基板の活性
領域上への酸化タンタル層の形成に先立ち、活性領域を
覆うことにより、このシリコン窒化膜上への酸化タンタ
ル層の形成に際してのシリコン基板への酸素の透過を阻
止する。これにより、シリコン酸化膜層の成長が抑制さ
れることから、このシリコン酸化膜層の成長による静電
容量の低減が防止され、所望の静電容量が確保される。
領域上への酸化タンタル層の形成に先立ち、活性領域を
覆うことにより、このシリコン窒化膜上への酸化タンタ
ル層の形成に際してのシリコン基板への酸素の透過を阻
止する。これにより、シリコン酸化膜層の成長が抑制さ
れることから、このシリコン酸化膜層の成長による静電
容量の低減が防止され、所望の静電容量が確保される。
【０００５】前記したようなシリコン半導体基板上への
シリコン窒化膜層の形成方法として、アンモニアガス雰
囲気下でシリコン半導体基板を直接的に窒化するＲＴＮ
（Rapid Thermal Nitrization）法（特開平５−１６７
００８号公報）、低圧ＣＶＤ（ＬＰＣＶＤ）法（特開平
４−２６９８５９号公報）、Jet Vaper Deposition法
（S. Mahapatra 他による1999年、VLSI Tech. Dig.第７
９頁）あるいは高密度プラズマを用いて窒化する方法
（Katsuyuki Sekine 他、1999年、VLSI Tech. Dig.第１
１５頁）がある。
シリコン窒化膜層の形成方法として、アンモニアガス雰
囲気下でシリコン半導体基板を直接的に窒化するＲＴＮ
（Rapid Thermal Nitrization）法（特開平５−１６７
００８号公報）、低圧ＣＶＤ（ＬＰＣＶＤ）法（特開平
４−２６９８５９号公報）、Jet Vaper Deposition法
（S. Mahapatra 他による1999年、VLSI Tech. Dig.第７
９頁）あるいは高密度プラズマを用いて窒化する方法
（Katsuyuki Sekine 他、1999年、VLSI Tech. Dig.第１
１５頁）がある。
【０００６】
【発明が解決しようとする課題】しかしながら、これら
の方法は、いずれも、窒化ガスとして、アンモニア（NH
3）を用いており、このアンモニア雰囲気下での熱処理
により、半導体基板上の自然酸化膜中の酸素と、アンモ
ニア中の水素との結合による水酸基（OH）がゲート酸化
膜中に導入されてしまう。このゲート酸化膜中の水酸基
は、電荷トラップとして作用することから、ＭＯＳトラ
ンジスタの電気特性の劣化を招く。
の方法は、いずれも、窒化ガスとして、アンモニア（NH
3）を用いており、このアンモニア雰囲気下での熱処理
により、半導体基板上の自然酸化膜中の酸素と、アンモ
ニア中の水素との結合による水酸基（OH）がゲート酸化
膜中に導入されてしまう。このゲート酸化膜中の水酸基
は、電荷トラップとして作用することから、ＭＯＳトラ
ンジスタの電気特性の劣化を招く。
【０００７】
【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成〉本発明は、シリコン半導体基板の活性領域上に
形成され、酸素の透過を阻止するためのシリコン窒化膜
層および該シリコン窒化膜層の誘電率よりも高い誘電率
を有する高誘電体酸化膜層からなるゲート酸化膜を備え
るＭＯＳトランジスタの製造方法であって、前記活性領
域上に窒素成分を含むシリコン酸化膜を形成するための
前処理工程と、前記シリコン基板と前記シリコン酸化膜
との界面にシリコン窒化膜層を偏析させるべく前記前処
理を受けた前記シリコン基板に不活性ガス雰囲気下で熱
処理を施す偏析工程と、偏析したシリコン窒化膜層を露
出させるべく該シリコン窒化膜層上の不要なシリコン酸
化膜を除去し、露出したシリコン窒化膜層上に前記高誘
電体酸化膜層を形成する高誘電体膜形成工程と、前記シ
リコン窒化膜層および前記高誘電体酸化膜層からなるゲ
ート酸化膜上にゲートを形成する工程とを含むことを特
徴とする。
決するために、次の構成を採用する。 〈構成〉本発明は、シリコン半導体基板の活性領域上に
形成され、酸素の透過を阻止するためのシリコン窒化膜
層および該シリコン窒化膜層の誘電率よりも高い誘電率
を有する高誘電体酸化膜層からなるゲート酸化膜を備え
るＭＯＳトランジスタの製造方法であって、前記活性領
域上に窒素成分を含むシリコン酸化膜を形成するための
前処理工程と、前記シリコン基板と前記シリコン酸化膜
との界面にシリコン窒化膜層を偏析させるべく前記前処
理を受けた前記シリコン基板に不活性ガス雰囲気下で熱
処理を施す偏析工程と、偏析したシリコン窒化膜層を露
出させるべく該シリコン窒化膜層上の不要なシリコン酸
化膜を除去し、露出したシリコン窒化膜層上に前記高誘
電体酸化膜層を形成する高誘電体膜形成工程と、前記シ
リコン窒化膜層および前記高誘電体酸化膜層からなるゲ
ート酸化膜上にゲートを形成する工程とを含むことを特
徴とする。
【０００８】〈作用〉本発明に係る前記製造方法では、
前記前処理工程で前記活性領域上に形成された窒素成分
を含むシリコン酸化膜と前記シリコン基板との界面に
は、前記前処理後の前記偏析工程により、シリコン窒化
膜層が偏析される。シリコン窒化膜層上の不要なシリコ
ン酸化膜は除去され、露出したシリコン窒化膜層上に該
シリコン窒化膜の誘電率よりも大きな誘電率を有する高
誘電体酸化膜層が形成される。これにより、前記シリコ
ン窒化膜層および前記高誘電体酸化膜層からなる積層構
造を有するゲート酸化膜が形成され、該ゲート酸化膜上
にゲートが形成される。
前記前処理工程で前記活性領域上に形成された窒素成分
を含むシリコン酸化膜と前記シリコン基板との界面に
は、前記前処理後の前記偏析工程により、シリコン窒化
膜層が偏析される。シリコン窒化膜層上の不要なシリコ
ン酸化膜は除去され、露出したシリコン窒化膜層上に該
シリコン窒化膜の誘電率よりも大きな誘電率を有する高
誘電体酸化膜層が形成される。これにより、前記シリコ
ン窒化膜層および前記高誘電体酸化膜層からなる積層構
造を有するゲート酸化膜が形成され、該ゲート酸化膜上
にゲートが形成される。
【０００９】偏析により形成されたシリコン窒化膜層に
は、水酸基のような不純物は含まれず、該シリコン窒化
膜層上の不要なシリコン酸化膜は除去されることから、
このシリコン酸化膜に電荷トラップの原因となる水酸基
が例え形成されたとしても、前記シリコン窒化膜層およ
び該シリコン窒化膜層上の前記高誘電体酸化膜層からな
るゲート酸化膜に、従来のような電荷トラップが形成さ
れることはない。従って、本発明によれば、ゲート酸化
膜中の電荷トラップによる特性の劣化を招くことのない
ＭＯＳトランジスタの形成が可能となる。
は、水酸基のような不純物は含まれず、該シリコン窒化
膜層上の不要なシリコン酸化膜は除去されることから、
このシリコン酸化膜に電荷トラップの原因となる水酸基
が例え形成されたとしても、前記シリコン窒化膜層およ
び該シリコン窒化膜層上の前記高誘電体酸化膜層からな
るゲート酸化膜に、従来のような電荷トラップが形成さ
れることはない。従って、本発明によれば、ゲート酸化
膜中の電荷トラップによる特性の劣化を招くことのない
ＭＯＳトランジスタの形成が可能となる。
【００１０】前記高誘電体酸化膜層は、酸素ガス雰囲気
下で形成することができる。また、前記前処理工程とし
て、アンモニアガスを含まない酸化窒素ガス雰囲気下で
のアニーリング処理を採用することができ、このアニー
リング処理に代えて、前記活性領域への窒素成分の導入
のための窒素イオン注入ステップと、シリコン酸化膜の
形成のための熱処理ステップとを含む処理を採用するこ
とができる。これらの前処理工程は、いずれもアンモニ
アガスを含まないことから、電荷トラップの原因となる
水酸基の生成を確実に防止できる点で、アンモニアガス
を用いる前処理工程に比較して、より望ましい。
下で形成することができる。また、前記前処理工程とし
て、アンモニアガスを含まない酸化窒素ガス雰囲気下で
のアニーリング処理を採用することができ、このアニー
リング処理に代えて、前記活性領域への窒素成分の導入
のための窒素イオン注入ステップと、シリコン酸化膜の
形成のための熱処理ステップとを含む処理を採用するこ
とができる。これらの前処理工程は、いずれもアンモニ
アガスを含まないことから、電荷トラップの原因となる
水酸基の生成を確実に防止できる点で、アンモニアガス
を用いる前処理工程に比較して、より望ましい。
【００１１】前記偏析工程は、急速加熱アニーリング法
（ＲＴＡ）によるアニーリング処理を採用することがで
きる。この急速加熱アニーリング法を採用することによ
り、前記シリコン酸化膜と前記シリコン基板との界面
に、シリコン窒化膜層をより効率的に偏析させることが
できる。
（ＲＴＡ）によるアニーリング処理を採用することがで
きる。この急速加熱アニーリング法を採用することによ
り、前記シリコン酸化膜と前記シリコン基板との界面
に、シリコン窒化膜層をより効率的に偏析させることが
できる。
【００１２】
【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例１〉図１は、本発明に係るＭＯＳトランジスタ
の製造方法の具体例１を示す製造工程図である。図１に
示す例では、半導体基板として、例えばｐ形のシリコン
半導体基板が用いられている。
について詳細に説明する。 〈具体例１〉図１は、本発明に係るＭＯＳトランジスタ
の製造方法の具体例１を示す製造工程図である。図１に
示す例では、半導体基板として、例えばｐ形のシリコン
半導体基板が用いられている。
【００１３】図１（ａ）に示されているように、ｐ形シ
リコン半導体基板１０の表面には、例えば従来よく知ら
れたＬＯＣＯＳ法を用いて形成された約５０ｎｍ〜３０
０ｎｍの厚さ寸法を有するフィールド酸化膜からなる素
子分離領域１１により、素子形成領域である活性領域１
２が区画される。
リコン半導体基板１０の表面には、例えば従来よく知ら
れたＬＯＣＯＳ法を用いて形成された約５０ｎｍ〜３０
０ｎｍの厚さ寸法を有するフィールド酸化膜からなる素
子分離領域１１により、素子形成領域である活性領域１
２が区画される。
【００１４】活性領域１２の形成後、半導体基板１０
は、例えば一酸化二窒素ガス（Ｎ2Ｏ）雰囲気下で、第
１の熱処理すなわち第１のアニーリング処理を受ける。
この熱処理にはＲＴＡ（急速加熱アニーリング）法を用
いることが望ましく、例えば７００℃〜１２００℃での
ＲＴＡ法を用いた前処理により、半導体基板１０の活性
領域１２上には、図１（ｂ）に示されているように、窒
素成分を含む例えば１ｎｍ〜２０ｎｍの厚さ寸法を有す
るシリコン酸化膜１３が形成される。
は、例えば一酸化二窒素ガス（Ｎ2Ｏ）雰囲気下で、第
１の熱処理すなわち第１のアニーリング処理を受ける。
この熱処理にはＲＴＡ（急速加熱アニーリング）法を用
いることが望ましく、例えば７００℃〜１２００℃での
ＲＴＡ法を用いた前処理により、半導体基板１０の活性
領域１２上には、図１（ｂ）に示されているように、窒
素成分を含む例えば１ｎｍ〜２０ｎｍの厚さ寸法を有す
るシリコン酸化膜１３が形成される。
【００１５】シリコン酸化膜１３の形成後、例えば窒素
ガス（Ｎ2）のような不活性ガス雰囲気下で、半導体基
板１０は、前処理である前記第１の熱処理後の第２の熱
処理を受ける。この第２の熱処理すなわち第２のアニー
リング処理は、前処理におけると同様な例えば７００℃
〜１２００℃でのＲＴＡ法を用いることができる。この
第２の熱処理により、図１（ｃ）に示されているよう
に、半導体基板１０とシリコン酸化膜１３との間には、
該シリコン酸化膜中の窒素原子の偏析すなわちパイルア
ップにより、例えば０．４ｎｍ〜２ｎｍの厚さ寸法を有
するシリコン窒化膜層１４が形成される。
ガス（Ｎ2）のような不活性ガス雰囲気下で、半導体基
板１０は、前処理である前記第１の熱処理後の第２の熱
処理を受ける。この第２の熱処理すなわち第２のアニー
リング処理は、前処理におけると同様な例えば７００℃
〜１２００℃でのＲＴＡ法を用いることができる。この
第２の熱処理により、図１（ｃ）に示されているよう
に、半導体基板１０とシリコン酸化膜１３との間には、
該シリコン酸化膜中の窒素原子の偏析すなわちパイルア
ップにより、例えば０．４ｎｍ〜２ｎｍの厚さ寸法を有
するシリコン窒化膜層１４が形成される。
【００１６】この窒素原子の偏析によるシリコン窒化膜
層の偏析現象は、例えばＳＳＤＭ（応用物理学会、固体
素子および材料）１９９８年、第１０６および１０７頁
に記載されている。シリコン窒化膜層１４の偏析工程と
して、ＲＴＡ法以外の熱処理を採用することができる。
しかしながら、窒素原子の効果的な偏析により、シリコ
ン窒化膜層１４を効率的に形成する上で、すなわち効果
的にシリコン窒化膜層１４を偏析させる上で、前記した
ＲＴＡ法を用いることが望ましい。
層の偏析現象は、例えばＳＳＤＭ（応用物理学会、固体
素子および材料）１９９８年、第１０６および１０７頁
に記載されている。シリコン窒化膜層１４の偏析工程と
して、ＲＴＡ法以外の熱処理を採用することができる。
しかしながら、窒素原子の効果的な偏析により、シリコ
ン窒化膜層１４を効率的に形成する上で、すなわち効果
的にシリコン窒化膜層１４を偏析させる上で、前記した
ＲＴＡ法を用いることが望ましい。
【００１７】シリコン窒化膜層１４の形成後、該シリコ
ン窒化膜層１４上の不要なシリコン酸化膜１３が、図１
（ｄ）に示されているように、除去される。このシリコ
ン酸化膜１３の除去には、例えば濃度が０．１％〜１０
％のフッ化水素酸溶液を用いたエッチング処理を用いる
ことができる。このエッチング処理により、シリコン酸
化膜１３が除去されることから、シリコン酸化膜１３に
たとえ水酸基のような不純物等が含まれていても、これ
ら不純物はシリコン酸化膜１３と共に除去される。
ン窒化膜層１４上の不要なシリコン酸化膜１３が、図１
（ｄ）に示されているように、除去される。このシリコ
ン酸化膜１３の除去には、例えば濃度が０．１％〜１０
％のフッ化水素酸溶液を用いたエッチング処理を用いる
ことができる。このエッチング処理により、シリコン酸
化膜１３が除去されることから、シリコン酸化膜１３に
たとえ水酸基のような不純物等が含まれていても、これ
ら不純物はシリコン酸化膜１３と共に除去される。
【００１８】シリコン酸化膜１３の除去によって活性領
域１２上で露出するシリコン窒化膜層１４および素子分
離領域１１上には、図１（ｅ）に示されているように、
シリコン窒化膜層１４よりも高い誘電率を有する例えば
酸化タンタル層（Ｔａ2Ｏ5）１５が形成される。酸化タ
ンタル層１５は、例えばＭＯＣＶＤ法により、酸素ガス
雰囲気下で例えば２ｎｍ〜２０ｎｍの厚さ寸法に形成さ
れる。酸化タンタル層１５の形成後、該酸化タンタル層
は、酸素ガス雰囲気下で例えばＲＴＡ法による酸化アニ
ーリング処理を受ける。
域１２上で露出するシリコン窒化膜層１４および素子分
離領域１１上には、図１（ｅ）に示されているように、
シリコン窒化膜層１４よりも高い誘電率を有する例えば
酸化タンタル層（Ｔａ2Ｏ5）１５が形成される。酸化タ
ンタル層１５は、例えばＭＯＣＶＤ法により、酸素ガス
雰囲気下で例えば２ｎｍ〜２０ｎｍの厚さ寸法に形成さ
れる。酸化タンタル層１５の形成後、該酸化タンタル層
は、酸素ガス雰囲気下で例えばＲＴＡ法による酸化アニ
ーリング処理を受ける。
【００１９】前記した酸化タンタル層１５の形成および
そのアニーリング処理は、前記したとおり、酸化ガス雰
囲気下で行われるが、酸化タンタル層１５の形成に先立
ち、活性領域１２は酸素の透過を阻止するシリコン窒化
膜層１４で覆われていることから、酸化タンタル層１５
下での誘電率の低いシリコン酸化膜の成長が効果的に抑
制される。従って、酸化タンタル層１５下でのシリコン
酸化膜の形成が実質的に阻止される。
そのアニーリング処理は、前記したとおり、酸化ガス雰
囲気下で行われるが、酸化タンタル層１５の形成に先立
ち、活性領域１２は酸素の透過を阻止するシリコン窒化
膜層１４で覆われていることから、酸化タンタル層１５
下での誘電率の低いシリコン酸化膜の成長が効果的に抑
制される。従って、酸化タンタル層１５下でのシリコン
酸化膜の形成が実質的に阻止される。
【００２０】酸化タンタル層１５の形成により、半導体
基板１０の活性領域１２上には、シリコン窒化膜層１４
および酸化タンタル層１５からなる積層構造を有するゲ
ート酸化膜（１４および１５）が形成される。このゲー
ト酸化膜（１４および１５）上には、例えば従来よく知
られたスパッタ法によりゲート電極材料となる窒化チタ
ン（ＴｉＮ）が形成された後、この窒化チタン膜へのフ
ォトリソグラフィおよびエッチング処理により、図１
（ｆ）に示すようなゲート電極１６が形成される。
基板１０の活性領域１２上には、シリコン窒化膜層１４
および酸化タンタル層１５からなる積層構造を有するゲ
ート酸化膜（１４および１５）が形成される。このゲー
ト酸化膜（１４および１５）上には、例えば従来よく知
られたスパッタ法によりゲート電極材料となる窒化チタ
ン（ＴｉＮ）が形成された後、この窒化チタン膜へのフ
ォトリソグラフィおよびエッチング処理により、図１
（ｆ）に示すようなゲート電極１６が形成される。
【００２１】このゲート電極１６をマスクとして、例え
ばリンがイオン注入法により、選択的に活性領域１２に
注入され、半導体基板１０が熱処理を受けることによ
り、その活性領域１２に、一対の拡散領域からなる従来
よく知られたソース・ドレイン領域１７および１７が形
成される。
ばリンがイオン注入法により、選択的に活性領域１２に
注入され、半導体基板１０が熱処理を受けることによ
り、その活性領域１２に、一対の拡散領域からなる従来
よく知られたソース・ドレイン領域１７および１７が形
成される。
【００２２】その後、半導体基板１０上には、図１
（ｇ）に示されているように、ゲート電極１６を埋設す
べく、例えばＣＶＤ法により、例えば酸化シリコンから
なる層間絶縁膜１８が形成される。この層間絶縁膜１８
には、従来よく知られているように、例えばフォトリソ
エッチング技術を用いて、ソース・ドレイン領域１７お
よび１７に開放するコンタクト孔１９が形成される。層
間絶縁膜１８上には、コンタクト孔１９を充填すべく、
例えばスパッタ法により、アルミニゥムのような金属材
料が堆積され、この堆積された不要な金属材料がフォト
リソエッチング技術により、除去されることにより、各
ソース・ドレイン領域１７および１７に至る配線２０が
形成され、これにより、ＭＯＳトランジスタ２１が形成
される。
（ｇ）に示されているように、ゲート電極１６を埋設す
べく、例えばＣＶＤ法により、例えば酸化シリコンから
なる層間絶縁膜１８が形成される。この層間絶縁膜１８
には、従来よく知られているように、例えばフォトリソ
エッチング技術を用いて、ソース・ドレイン領域１７お
よび１７に開放するコンタクト孔１９が形成される。層
間絶縁膜１８上には、コンタクト孔１９を充填すべく、
例えばスパッタ法により、アルミニゥムのような金属材
料が堆積され、この堆積された不要な金属材料がフォト
リソエッチング技術により、除去されることにより、各
ソース・ドレイン領域１７および１７に至る配線２０が
形成され、これにより、ＭＯＳトランジスタ２１が形成
される。
【００２３】本発明に係るＭＯＳトランジスタ２１の前
記した製造方法では、シリコン酸化膜１３の形成が水酸
基の元となる水素成分を含まないガス雰囲気下で形成さ
れることから、従来のような水酸基による電荷トラップ
がシリコン酸化膜１３に形成されることはなく、この水
酸基による電荷とラップの影響を受けることはない。ま
た、酸素の透過を阻止するシリコン窒化膜層１４は、シ
リコン酸化膜１３と半導体基板１０との間への窒素原子
の偏析により形成されることから、例えば０．５ｎｍ以
下と言う極めて薄い厚さ寸法に適正に制御することがで
き、比較的容易に、厚さ寸法の均一化を図ることができ
る。
記した製造方法では、シリコン酸化膜１３の形成が水酸
基の元となる水素成分を含まないガス雰囲気下で形成さ
れることから、従来のような水酸基による電荷トラップ
がシリコン酸化膜１３に形成されることはなく、この水
酸基による電荷とラップの影響を受けることはない。ま
た、酸素の透過を阻止するシリコン窒化膜層１４は、シ
リコン酸化膜１３と半導体基板１０との間への窒素原子
の偏析により形成されることから、例えば０．５ｎｍ以
下と言う極めて薄い厚さ寸法に適正に制御することがで
き、比較的容易に、厚さ寸法の均一化を図ることができ
る。
【００２４】従って、ゲート電極１６下に、誘電率の低
下を招く酸化シリコンを成長させることなく、不要な電
荷とラップを形成させることなく、適正な誘電率を示す
積層構造のゲート酸化膜（１４および１５）を形成する
ことができ、これにより良好な電気特性を示すＭＯＳト
ランジスタ２１が比較的容易に形成される。
下を招く酸化シリコンを成長させることなく、不要な電
荷とラップを形成させることなく、適正な誘電率を示す
積層構造のゲート酸化膜（１４および１５）を形成する
ことができ、これにより良好な電気特性を示すＭＯＳト
ランジスタ２１が比較的容易に形成される。
【００２５】前記したところでは、窒素成分を含むシリ
コン酸化膜１３の形成は、アンモニア雰囲気を用いるこ
となく行われる例を示した。このシリコン酸化膜１３
は、その下にシリコン窒化膜層１４を偏析させた後、不
要部として除去されることから、このシリコン酸化膜１
３の不純物の影響を大きく受けることはない。従って、
前記した例に代えて、窒素成分を含むシリコン酸化膜１
３をアンモニア雰囲気下で形成することができるが、水
酸基による電荷トラップの発生をより確実に防止する上
で、前記したとおり、窒素成分を含むシリコン酸化膜１
３をアンモニアを含まない酸化窒素ガスのような非アン
モニア酸化窒素ガス雰囲気下で形成することが望まし
い。
コン酸化膜１３の形成は、アンモニア雰囲気を用いるこ
となく行われる例を示した。このシリコン酸化膜１３
は、その下にシリコン窒化膜層１４を偏析させた後、不
要部として除去されることから、このシリコン酸化膜１
３の不純物の影響を大きく受けることはない。従って、
前記した例に代えて、窒素成分を含むシリコン酸化膜１
３をアンモニア雰囲気下で形成することができるが、水
酸基による電荷トラップの発生をより確実に防止する上
で、前記したとおり、窒素成分を含むシリコン酸化膜１
３をアンモニアを含まない酸化窒素ガスのような非アン
モニア酸化窒素ガス雰囲気下で形成することが望まし
い。
【００２６】〈具体例２〉図２は、窒素成分を含むシリ
コン酸化膜１３の形成にイオン注入法を利用した例を示
す。図２（ａ）に示すように、前記したと同様な半導体
基板１０には、具体例１に説明したと同様に、活性領域
１２を区画する素子分離領域１１が形成される。活性領
域１２には、その表面から、図２（ｂ）に示されている
ように、窒素イオン２２が例えば１０ｋＶ〜１００ｋＶ
の加速電圧で注入される。
コン酸化膜１３の形成にイオン注入法を利用した例を示
す。図２（ａ）に示すように、前記したと同様な半導体
基板１０には、具体例１に説明したと同様に、活性領域
１２を区画する素子分離領域１１が形成される。活性領
域１２には、その表面から、図２（ｂ）に示されている
ように、窒素イオン２２が例えば１０ｋＶ〜１００ｋＶ
の加速電圧で注入される。
【００２７】イオン注入法により、活性領域１２の表面
のほぼ全域に窒素成分が導入された半導体基板１０は、
一酸化二窒素ガス雰囲気下で、熱処理を受ける。この熱
処理には、前記したと同様な例えば７００℃〜１２００
℃のＲＴＡ法を用いることが望ましい。この第１の熱処
理を含む前処理工程により、活性領域１２には、図１
（ｂ）に示したと同様な窒素成分を含むシリコン酸化膜
１３（図２（ｃ）参照）が形成される。
のほぼ全域に窒素成分が導入された半導体基板１０は、
一酸化二窒素ガス雰囲気下で、熱処理を受ける。この熱
処理には、前記したと同様な例えば７００℃〜１２００
℃のＲＴＡ法を用いることが望ましい。この第１の熱処
理を含む前処理工程により、活性領域１２には、図１
（ｂ）に示したと同様な窒素成分を含むシリコン酸化膜
１３（図２（ｃ）参照）が形成される。
【００２８】このシリコン酸化膜１３が形成された半導
体基板１０は、具体例１に示したと同様な第２の熱処理
を受ける。この第２の熱処理により、図２（ｃ）に示さ
れているように、シリコン酸化膜１３と半導体基板１０
との間に、具体例１におけると同様なシリコン窒化膜層
１４が偏析する。
体基板１０は、具体例１に示したと同様な第２の熱処理
を受ける。この第２の熱処理により、図２（ｃ）に示さ
れているように、シリコン酸化膜１３と半導体基板１０
との間に、具体例１におけると同様なシリコン窒化膜層
１４が偏析する。
【００２９】シリコン窒化膜層１４上のシリコン酸化膜
１３が具体例１におけると同様なエッチング処理により
除去された後、図２（ｄ）に示されているように、具体
例１におけると同様な酸化タンタル層１５が形成され、
これにより活性領域１２上には、前記したと同様な積層
構造を有するゲート酸化膜（１４および１５）が形成さ
れる。
１３が具体例１におけると同様なエッチング処理により
除去された後、図２（ｄ）に示されているように、具体
例１におけると同様な酸化タンタル層１５が形成され、
これにより活性領域１２上には、前記したと同様な積層
構造を有するゲート酸化膜（１４および１５）が形成さ
れる。
【００３０】このゲート酸化膜（１４および１５）を経
るイオン注入により、図２（ｄ）に示されているよう
に、前記したと同様なソース・ドレイン領域１７および
１７が形成される。また、ゲート酸化膜（１４および１
５）上には、具体例１におけると同様なゲート電極１
６、該ゲート電極を埋設する層間絶縁膜１８、該層間絶
縁膜を経てソース・ドレイン領域１７および１７に至る
コンタクト孔１９および該コンタクト孔を充填する配線
２０が形成されることにより、ＭＯＳトランジスタ２１
が形成される。
るイオン注入により、図２（ｄ）に示されているよう
に、前記したと同様なソース・ドレイン領域１７および
１７が形成される。また、ゲート酸化膜（１４および１
５）上には、具体例１におけると同様なゲート電極１
６、該ゲート電極を埋設する層間絶縁膜１８、該層間絶
縁膜を経てソース・ドレイン領域１７および１７に至る
コンタクト孔１９および該コンタクト孔を充填する配線
２０が形成されることにより、ＭＯＳトランジスタ２１
が形成される。
【００３１】具体例２によれば、窒素成分を含むシリコ
ン酸化膜１３の形成に、イオン注入法を用いることによ
り、具体例１に比較してより効果的にシリコン酸化膜１
３に窒素成分を導入することができることから、このイ
オン注入を含む前処理工程後の偏析工程すなわち前記第
２の熱処理で、効果的にシリコン窒化膜層１４を偏析さ
せることが可能となる。従って、偏析のための熱処理温
度の低減化および熱処理時間の短縮化が可能となり、こ
れにより半導体基板１０が高熱処理を受けることによる
転位の発生および増大等の熱処理損傷を防止することが
でき、この熱処理損傷によるＭＯＳトランジスタ２１の
性能の低減を防止し、性能の向上を図ることができる。
ン酸化膜１３の形成に、イオン注入法を用いることによ
り、具体例１に比較してより効果的にシリコン酸化膜１
３に窒素成分を導入することができることから、このイ
オン注入を含む前処理工程後の偏析工程すなわち前記第
２の熱処理で、効果的にシリコン窒化膜層１４を偏析さ
せることが可能となる。従って、偏析のための熱処理温
度の低減化および熱処理時間の短縮化が可能となり、こ
れにより半導体基板１０が高熱処理を受けることによる
転位の発生および増大等の熱処理損傷を防止することが
でき、この熱処理損傷によるＭＯＳトランジスタ２１の
性能の低減を防止し、性能の向上を図ることができる。
【００３２】〈具体例３〉図３は、窒素成分を含むシリ
コン酸化膜１３の形成に、活性領域１２の中央部を部分
的に露出させるマスクおよびイオン注入法を用いた例を
示す。図３（ａ）に示されているように、半導体基板１
０上の素子分離領域１１および該素子分離領域により区
画された活性領域１２を覆う例えば１０ｎｍ〜２００ｎ
ｍの厚さ寸法を有する酸化シリコンのようなマスク材料
２３が、例えばＣＶＤ法により、堆積される。マスク材
料２３には、例えば、フォトリソグラフィおよびエッチ
ング技術により、開口２３ａが形成され、この開口２３
ａにより、活性領域１２の中央部が選択的に露出され
る。開口２３ａは、必要に応じて、円形あるいは長方形
の開口とすることができる。
コン酸化膜１３の形成に、活性領域１２の中央部を部分
的に露出させるマスクおよびイオン注入法を用いた例を
示す。図３（ａ）に示されているように、半導体基板１
０上の素子分離領域１１および該素子分離領域により区
画された活性領域１２を覆う例えば１０ｎｍ〜２００ｎ
ｍの厚さ寸法を有する酸化シリコンのようなマスク材料
２３が、例えばＣＶＤ法により、堆積される。マスク材
料２３には、例えば、フォトリソグラフィおよびエッチ
ング技術により、開口２３ａが形成され、この開口２３
ａにより、活性領域１２の中央部が選択的に露出され
る。開口２３ａは、必要に応じて、円形あるいは長方形
の開口とすることができる。
【００３３】開口２３ａを経て露出する活性領域１２の
中央部分には、図３（ｂ）に示すように、具体例２に示
したと同様なイオン注入技術により、窒素イオン２２が
注入される。この窒素イオン２２の活性領域１２の中央
部への部分的な導入後、半導体基板１０は、具体例２に
おけると同様、一酸化二窒素ガス雰囲気下で、望ましく
は前記したＲＴＡ法による第１の熱処理を受ける。
中央部分には、図３（ｂ）に示すように、具体例２に示
したと同様なイオン注入技術により、窒素イオン２２が
注入される。この窒素イオン２２の活性領域１２の中央
部への部分的な導入後、半導体基板１０は、具体例２に
おけると同様、一酸化二窒素ガス雰囲気下で、望ましく
は前記したＲＴＡ法による第１の熱処理を受ける。
【００３４】前記した窒素イオン２２の活性領域１２へ
の注入は、マスク材料２３の開口２３ａを通して行われ
ることから、この窒素成分は、開口２３ａに対応した領
域からはみ出して大きく広がることはなく、ほぼ開口２
３ａに対応した活性領域１２の中央部分に導入される。
また、前記した第１の熱処理は前記したマスク材料２３
を残した状態で行われることから、窒素成分を含むシリ
コン酸化膜１３は、マスク材料２３の開口２３ａに対応
した前記中央部分に形成される。
の注入は、マスク材料２３の開口２３ａを通して行われ
ることから、この窒素成分は、開口２３ａに対応した領
域からはみ出して大きく広がることはなく、ほぼ開口２
３ａに対応した活性領域１２の中央部分に導入される。
また、前記した第１の熱処理は前記したマスク材料２３
を残した状態で行われることから、窒素成分を含むシリ
コン酸化膜１３は、マスク材料２３の開口２３ａに対応
した前記中央部分に形成される。
【００３５】前記したイオン注入および第１の熱処理を
含む前処理工程により、窒素成分を含むシリコン酸化膜
１３を形成した後、半導体基板１０には、前記したと同
様な第２の熱処理からなる偏析工程が施される。この偏
析工程により、活性領域１２の中央部分に形成されたシ
リコン酸化膜１３と半導体基板１０との間には、マスク
材料２３の開口２３ａにほぼ対応したシリコン窒化膜層
１４が形成される。
含む前処理工程により、窒素成分を含むシリコン酸化膜
１３を形成した後、半導体基板１０には、前記したと同
様な第２の熱処理からなる偏析工程が施される。この偏
析工程により、活性領域１２の中央部分に形成されたシ
リコン酸化膜１３と半導体基板１０との間には、マスク
材料２３の開口２３ａにほぼ対応したシリコン窒化膜層
１４が形成される。
【００３６】シリコン窒化膜層１４の形成後、前記した
と同様なフッ化水素酸溶液を用いたエッチング処理によ
り、マスク材料２３および該マスク材料の開口２３ａに
対応して形成されたシリコン酸化膜１３が除去される。
その結果、図３（ｃ）に示されているように、活性領域
１２のほぼ中央部分には、シリコン窒化膜層１４が形成
されることから、活性領域１２の中央部分はこのシリコ
ン窒化膜層１４で覆われる。これに対し、活性領域１２
の周辺部分であるシリコン窒化膜層１４の外方は、半導
体基板１０の表面が露出する。
と同様なフッ化水素酸溶液を用いたエッチング処理によ
り、マスク材料２３および該マスク材料の開口２３ａに
対応して形成されたシリコン酸化膜１３が除去される。
その結果、図３（ｃ）に示されているように、活性領域
１２のほぼ中央部分には、シリコン窒化膜層１４が形成
されることから、活性領域１２の中央部分はこのシリコ
ン窒化膜層１４で覆われる。これに対し、活性領域１２
の周辺部分であるシリコン窒化膜層１４の外方は、半導
体基板１０の表面が露出する。
【００３７】シリコン窒化膜層１４の形成後、図３
（ｄ）に示されているように、前記した各具体例におけ
ると同様なＭＯＣＶＤ法により、酸素ガス雰囲気下で例
えば２ｎｍ〜２０ｎｍの厚さ寸法を有する酸化タンタル
層１５が形成され、さらに、該酸化タンタル層は、酸素
ガス雰囲気下で例えばＲＴＡ法による酸化アニーリング
処理を受ける。
（ｄ）に示されているように、前記した各具体例におけ
ると同様なＭＯＣＶＤ法により、酸素ガス雰囲気下で例
えば２ｎｍ〜２０ｎｍの厚さ寸法を有する酸化タンタル
層１５が形成され、さらに、該酸化タンタル層は、酸素
ガス雰囲気下で例えばＲＴＡ法による酸化アニーリング
処理を受ける。
【００３８】この酸化ガス雰囲気中での酸化タンタル層
１５の形成およびその酸化アニーリング処理では、活性
領域１２の中央部分を覆うシリコン窒化膜層１４の酸素
の透過を阻止する作用により、シリコン窒化膜層１４の
下に酸化シリコンが成長することはない。これに対し、
このシリコン窒化膜層１４から露出する活性領域１２の
前記周辺部分には、図３（ｄ）に示されているように、
シリコン窒化膜層１４を取り巻いて該シリコン窒化膜層
１４と素子分離領域１１との間を覆うように、シリコン
酸化膜２４が成長する。
１５の形成およびその酸化アニーリング処理では、活性
領域１２の中央部分を覆うシリコン窒化膜層１４の酸素
の透過を阻止する作用により、シリコン窒化膜層１４の
下に酸化シリコンが成長することはない。これに対し、
このシリコン窒化膜層１４から露出する活性領域１２の
前記周辺部分には、図３（ｄ）に示されているように、
シリコン窒化膜層１４を取り巻いて該シリコン窒化膜層
１４と素子分離領域１１との間を覆うように、シリコン
酸化膜２４が成長する。
【００３９】その後、シリコン窒化膜層１４および酸化
タンタル層１５からなるゲート酸化膜（１４および１
５）上には、前記したと同様な例えばスパッタ法による
ゲート電極材料の堆積および前記したと同様なフォトリ
ソグラフィおよびエッチング処理により、図３（ｅ）に
示すように、ゲート電極１６が形成される。この具体例
３では、ゲート電極１６からはみ出す酸化タンタル層１
５の不要部分は、前記したゲート電極材料の不要部分の
除去処理により、これと同時に除去される。
タンタル層１５からなるゲート酸化膜（１４および１
５）上には、前記したと同様な例えばスパッタ法による
ゲート電極材料の堆積および前記したと同様なフォトリ
ソグラフィおよびエッチング処理により、図３（ｅ）に
示すように、ゲート電極１６が形成される。この具体例
３では、ゲート電極１６からはみ出す酸化タンタル層１
５の不要部分は、前記したゲート電極材料の不要部分の
除去処理により、これと同時に除去される。
【００４０】ゲート電極１６の形成後、該ゲート電極下
のシリコン窒化膜層１４を取り巻きかつゲート電極１６
からはみ出したシリコン酸化膜２４を通して、イオン注
入法および熱処理により、図３（ｆ）に示されているよ
うに、前記した具体例におけると同様なソース・ドレイ
ン領域１７および１７が形成される。さらに、ゲート電
極１６を覆う層間絶縁膜１８、該層間絶縁膜およびシリ
コン酸化膜２４を経てソース・ドレイン領域１７および
１７に至るコンタクト孔１９および該コンタクト孔を充
填する配線２０が形成されることにより、ＭＯＳトラン
ジスタ２１が形成される。
のシリコン窒化膜層１４を取り巻きかつゲート電極１６
からはみ出したシリコン酸化膜２４を通して、イオン注
入法および熱処理により、図３（ｆ）に示されているよ
うに、前記した具体例におけると同様なソース・ドレイ
ン領域１７および１７が形成される。さらに、ゲート電
極１６を覆う層間絶縁膜１８、該層間絶縁膜およびシリ
コン酸化膜２４を経てソース・ドレイン領域１７および
１７に至るコンタクト孔１９および該コンタクト孔を充
填する配線２０が形成されることにより、ＭＯＳトラン
ジスタ２１が形成される。
【００４１】具体例３に示した方法によれば、ゲート電
極１６下でシリコン窒化膜層１４を取り巻いて形成され
るシリコン酸化膜２４を、ゲート電極１６の形成のため
にその電極材料の不要部を除去するためのエッチング処
理でエッチングストッパ膜として利用することができ
る。従って、このゲート電極１６の形成のための前記し
たエッチング処理工程の許容誤差を比較的大きくとるこ
とができ、性能にばらつきの無い均一な特性を示すＭＯ
Ｓトランジスタ２１を比較的容易に製造することが可能
となる。
極１６下でシリコン窒化膜層１４を取り巻いて形成され
るシリコン酸化膜２４を、ゲート電極１６の形成のため
にその電極材料の不要部を除去するためのエッチング処
理でエッチングストッパ膜として利用することができ
る。従って、このゲート電極１６の形成のための前記し
たエッチング処理工程の許容誤差を比較的大きくとるこ
とができ、性能にばらつきの無い均一な特性を示すＭＯ
Ｓトランジスタ２１を比較的容易に製造することが可能
となる。
【００４２】また、具体例３に示した方法により製造さ
れたＭＯＳトランジスタ２１では、高い誘電率を示すシ
リコン窒化膜層１４がゲート電極１６からはみ出すこと
がないことから、隣接する他のＭＯＳトランジスタとの
間隔を小さく設定することが可能となり、コンパクト化
の上で有利となる。さらに、シリコン窒化膜層１４を取
り巻いて該シリコン窒化膜層よりも低い誘電率を示すシ
リコン酸化膜２４が形成されることから、ゲート電極１
６に電圧が印加されたときのソース・ドレイン領域１７
および１７への誘起電界の急激な変化が緩和されること
から、短チャンネル効果を抑制することができ、この短
チャンネル効果による性能低下が防止される。
れたＭＯＳトランジスタ２１では、高い誘電率を示すシ
リコン窒化膜層１４がゲート電極１６からはみ出すこと
がないことから、隣接する他のＭＯＳトランジスタとの
間隔を小さく設定することが可能となり、コンパクト化
の上で有利となる。さらに、シリコン窒化膜層１４を取
り巻いて該シリコン窒化膜層よりも低い誘電率を示すシ
リコン酸化膜２４が形成されることから、ゲート電極１
６に電圧が印加されたときのソース・ドレイン領域１７
および１７への誘起電界の急激な変化が緩和されること
から、短チャンネル効果を抑制することができ、この短
チャンネル効果による性能低下が防止される。
【００４３】〈具体例４〉図４は、窒素成分を含むシリ
コン酸化膜１３の形成に、活性領域１２の中央部を部分
的に露出させるマスクおよび熱拡散法を用いた例を示
す。図４（ａ）に示されているように、半導体基板１０
上の素子分離領域１１および該素子分離領域により区画
された活性領域１２を覆う酸化シリコンのようなマスク
材料２３が、具体例３におけると同様に、例えばＣＶＤ
法により、堆積される。マスク材料２３には、具体例３
におけると同様な開口２３ａが形成され、この開口２３
ａにより、活性領域１２の中央部が選択的に露出され
る。
コン酸化膜１３の形成に、活性領域１２の中央部を部分
的に露出させるマスクおよび熱拡散法を用いた例を示
す。図４（ａ）に示されているように、半導体基板１０
上の素子分離領域１１および該素子分離領域により区画
された活性領域１２を覆う酸化シリコンのようなマスク
材料２３が、具体例３におけると同様に、例えばＣＶＤ
法により、堆積される。マスク材料２３には、具体例３
におけると同様な開口２３ａが形成され、この開口２３
ａにより、活性領域１２の中央部が選択的に露出され
る。
【００４４】開口２３ａを有するマスク材料２３により
活性領域１２を覆った状態で、半導体基板１０は、具体
例１で示したと同様な一酸化二窒素ガス雰囲気下で、例
えばＲＴＡ法による第１の熱処理を受ける。この第１の
熱処理により、活性領域１２の中央部分には、図４
（ｂ）に示されているように、窒素成分を含む例えば１
ｎｍ〜２０ｎｍの厚さ寸法を有するシリコン酸化膜１３
が形成される。第１の熱処理に引き続く前記したと同様
な第２の熱処理により、図４（ｂ）に示されているよう
に、シリコン酸化膜１３と半導体基板１０との間には、
前記した窒素成分の偏析により、例えば０．４ｎｍ〜２
ｎｍの厚さ寸法を有するシリコン窒化膜層１４が形成さ
れる。
活性領域１２を覆った状態で、半導体基板１０は、具体
例１で示したと同様な一酸化二窒素ガス雰囲気下で、例
えばＲＴＡ法による第１の熱処理を受ける。この第１の
熱処理により、活性領域１２の中央部分には、図４
（ｂ）に示されているように、窒素成分を含む例えば１
ｎｍ〜２０ｎｍの厚さ寸法を有するシリコン酸化膜１３
が形成される。第１の熱処理に引き続く前記したと同様
な第２の熱処理により、図４（ｂ）に示されているよう
に、シリコン酸化膜１３と半導体基板１０との間には、
前記した窒素成分の偏析により、例えば０．４ｎｍ〜２
ｎｍの厚さ寸法を有するシリコン窒化膜層１４が形成さ
れる。
【００４５】シリコン窒化膜層１４の形成後、前記した
フッ化水素酸溶液のようなエッチング液を用いて、シリ
コン窒化膜層１４上のシリコン酸化膜１３およびマスク
材料２３が除去され、これにより、図４（ｃ）に示され
ているように、活性領域１２の中央部分を覆うシリコン
窒化膜層１４が露出される。
フッ化水素酸溶液のようなエッチング液を用いて、シリ
コン窒化膜層１４上のシリコン酸化膜１３およびマスク
材料２３が除去され、これにより、図４（ｃ）に示され
ているように、活性領域１２の中央部分を覆うシリコン
窒化膜層１４が露出される。
【００４６】このシリコン窒化膜層１４は、前記したよ
うに、マスク材料２３を用いた窒素ガス雰囲気下での熱
拡散により該マスク材料の開口２３ａを通して半導体基
板１０の活性領域１２内に導入された窒素成分の反応に
より形成され、この熱拡散による窒素成分の導入は、イ
オン注入法に比較して開口２３ａに対応する領域よりも
その縁部に広がる広い領域でなされる。そのため、シリ
コン窒化膜層１４は、ほぼ均等な厚さ寸法を有する底部
１４ａと、該底部の縁部から立ち上がるほぼ均等な厚さ
寸法を有する環状立ち上がり部１４ｂとを備える。
うに、マスク材料２３を用いた窒素ガス雰囲気下での熱
拡散により該マスク材料の開口２３ａを通して半導体基
板１０の活性領域１２内に導入された窒素成分の反応に
より形成され、この熱拡散による窒素成分の導入は、イ
オン注入法に比較して開口２３ａに対応する領域よりも
その縁部に広がる広い領域でなされる。そのため、シリ
コン窒化膜層１４は、ほぼ均等な厚さ寸法を有する底部
１４ａと、該底部の縁部から立ち上がるほぼ均等な厚さ
寸法を有する環状立ち上がり部１４ｂとを備える。
【００４７】底部１４ａおよび立ち上がり部１４ｂを有
するシリコン窒化膜層１４が形成された後、マスク材料
２３および該マスク材料の開口２３ａに対応して形成さ
れたシリコン酸化膜１３が除去されると、その後、図４
（ｄ）に示されているように、前記したと同様なＭＯＣ
ＶＤ法により、酸素ガス雰囲気下で例えば２ｎｍ〜２０
ｎｍの厚さ寸法を有する酸化タンタル層１５が形成さ
れ、さらに、該酸化タンタル層は、酸素ガス雰囲気下で
例えばＲＴＡ法による酸化アニーリング処理を受ける。
するシリコン窒化膜層１４が形成された後、マスク材料
２３および該マスク材料の開口２３ａに対応して形成さ
れたシリコン酸化膜１３が除去されると、その後、図４
（ｄ）に示されているように、前記したと同様なＭＯＣ
ＶＤ法により、酸素ガス雰囲気下で例えば２ｎｍ〜２０
ｎｍの厚さ寸法を有する酸化タンタル層１５が形成さ
れ、さらに、該酸化タンタル層は、酸素ガス雰囲気下で
例えばＲＴＡ法による酸化アニーリング処理を受ける。
【００４８】この酸化ガス雰囲気中での酸化タンタル層
１５の形成およびその酸化アニーリング処理により、シ
リコン窒化膜層１４から露出する活性領域１２の周辺部
分には、シリコン窒化膜層１４を取り巻いて該シリコン
窒化膜層１４と素子分離領域１１との間を覆うように、
具体例３におけると同様なシリコン酸化膜２４が成長す
る。
１５の形成およびその酸化アニーリング処理により、シ
リコン窒化膜層１４から露出する活性領域１２の周辺部
分には、シリコン窒化膜層１４を取り巻いて該シリコン
窒化膜層１４と素子分離領域１１との間を覆うように、
具体例３におけると同様なシリコン酸化膜２４が成長す
る。
【００４９】その後、具体例３におけると同様に、シリ
コン窒化膜層１４および酸化タンタル層１５からなるゲ
ート酸化膜（１４および１５）上には、前記したと同様
な例えばスパッタ法によるゲート電極材料の堆積および
前記したと同様なフォトリソグラフィおよびエッチング
処理により、図４（ｅ）に示すように、ゲート電極１６
が形成される。
コン窒化膜層１４および酸化タンタル層１５からなるゲ
ート酸化膜（１４および１５）上には、前記したと同様
な例えばスパッタ法によるゲート電極材料の堆積および
前記したと同様なフォトリソグラフィおよびエッチング
処理により、図４（ｅ）に示すように、ゲート電極１６
が形成される。
【００５０】また、ゲート電極１６の形成後、該ゲート
電極下のシリコン窒化膜層１４を取り巻きかつゲート電
極１６からはみ出したシリコン酸化膜２４を通して、イ
オン注入法および熱処理により、図４（ｆ）に示されて
いるように、前記した具体例におけると同様なソース・
ドレイン領域１７および１７が形成される。さらに、ゲ
ート電極１６を覆う層間絶縁膜１８、該層間絶縁膜およ
びシリコン酸化膜２４を経てソース・ドレイン領域１７
および１７に至るコンタクト孔１９および該コンタクト
孔を充填する配線２０が形成されることにより、ＭＯＳ
トランジスタ２１が形成される。
電極下のシリコン窒化膜層１４を取り巻きかつゲート電
極１６からはみ出したシリコン酸化膜２４を通して、イ
オン注入法および熱処理により、図４（ｆ）に示されて
いるように、前記した具体例におけると同様なソース・
ドレイン領域１７および１７が形成される。さらに、ゲ
ート電極１６を覆う層間絶縁膜１８、該層間絶縁膜およ
びシリコン酸化膜２４を経てソース・ドレイン領域１７
および１７に至るコンタクト孔１９および該コンタクト
孔を充填する配線２０が形成されることにより、ＭＯＳ
トランジスタ２１が形成される。
【００５１】具体例４に示した方法によれば、活性領域
１２への窒素成分の導入が、イオン注入法に代えて、マ
スク材料２３を用いた選択的な熱拡散により行われるこ
とから、イオン注入による半導体基板１０での電荷の蓄
積を防止することができ、この電荷の蓄積によるゲート
酸化膜（１４および１５）の損傷を防止することができ
る。この利点は、ＳＯＩのような、基板が酸化膜で絶縁
されているデバイスに、特に有効である。
１２への窒素成分の導入が、イオン注入法に代えて、マ
スク材料２３を用いた選択的な熱拡散により行われるこ
とから、イオン注入による半導体基板１０での電荷の蓄
積を防止することができ、この電荷の蓄積によるゲート
酸化膜（１４および１５）の損傷を防止することができ
る。この利点は、ＳＯＩのような、基板が酸化膜で絶縁
されているデバイスに、特に有効である。
【００５２】また、熱拡散による活性領域１２への窒素
成分の導入後に行われる偏析工程で形成されるシリコン
窒化膜層１４には、前記したとおり、底部１４ａの縁部
からほぼ均一な厚さ寸法を有する立ち上がり部１４ｂが
形成される。この立ち上がり部１４ｂは、図４（ｆ）に
示されているとおり、ゲート電極１６と、シリコン酸化
膜２４およびソース・ドレイン領域１７および１７との
間に介在することにより、ソース・ドレイン領域１７お
よび１７からゲート電極１６への不純物の拡散に対する
障壁として機能する。
成分の導入後に行われる偏析工程で形成されるシリコン
窒化膜層１４には、前記したとおり、底部１４ａの縁部
からほぼ均一な厚さ寸法を有する立ち上がり部１４ｂが
形成される。この立ち上がり部１４ｂは、図４（ｆ）に
示されているとおり、ゲート電極１６と、シリコン酸化
膜２４およびソース・ドレイン領域１７および１７との
間に介在することにより、ソース・ドレイン領域１７お
よび１７からゲート電極１６への不純物の拡散に対する
障壁として機能する。
【００５３】従って、具体例４に示した方法によれば、
ソース・ドレイン領域１７および１７からゲート電極１
６への不純物の拡散により生じるゲート電極１６の耐圧
性の低下を防止することができ、相対的にゲート電極１
６の耐圧性の向上を図ることができ、この耐圧性に優れ
たＭＯＳトランジスタ２１を製造することが可能とな
る。
ソース・ドレイン領域１７および１７からゲート電極１
６への不純物の拡散により生じるゲート電極１６の耐圧
性の低下を防止することができ、相対的にゲート電極１
６の耐圧性の向上を図ることができ、この耐圧性に優れ
たＭＯＳトランジスタ２１を製造することが可能とな
る。
【００５４】前記したところでは、前処理のためのガス
雰囲気として、一酸化二窒素（Ｎ2Ｏ）ガスを用いた
が、これに代えて例えば一酸化窒素（ＮＯ）のようなＮ
原子を含むガス雰囲気を適宜選択することができる。ま
た、前処理のための熱処理は、ＲＴＡ法に代えて、通常
の加熱炉等を用いたアニーリング処理を採用することが
できる。
雰囲気として、一酸化二窒素（Ｎ2Ｏ）ガスを用いた
が、これに代えて例えば一酸化窒素（ＮＯ）のようなＮ
原子を含むガス雰囲気を適宜選択することができる。ま
た、前処理のための熱処理は、ＲＴＡ法に代えて、通常
の加熱炉等を用いたアニーリング処理を採用することが
できる。
【００５５】さらに、偏析工程のためのガス雰囲気に
は、前記した窒素ガスに限らず、アルゴン等の不活性ガ
スを用いることができ、さらに偏析工程では、前処理に
おけると同様に、ＲＴＡ法に代えて、通常の加熱炉等を
用いたアニーリング処理を採用することができる。
は、前記した窒素ガスに限らず、アルゴン等の不活性ガ
スを用いることができ、さらに偏析工程では、前処理に
おけると同様に、ＲＴＡ法に代えて、通常の加熱炉等を
用いたアニーリング処理を採用することができる。
【００５６】この偏析工程で加熱炉を用いたアニーリン
グ処理を採用する場合、大気圧あるいは減圧下でのガス
雰囲気を採用することができるが、効率的な窒素の偏析
を得る上で、高圧雰囲気を採用することが望ましい。
グ処理を採用する場合、大気圧あるいは減圧下でのガス
雰囲気を採用することができるが、効率的な窒素の偏析
を得る上で、高圧雰囲気を採用することが望ましい。
【００５７】高誘電体酸化膜として、前記した酸化タン
タルに代えて、例えばＡｌ2Ｏ3、ＴｉＯ3、ＺｒＯ2、
（Ｂａ,Ｓｒ）ＴｉＯ3、Ｐｂ（Ｚｒ,Ｔｉ）Ｏ3等の種々
の高誘電体酸化膜を用いることができる。
タルに代えて、例えばＡｌ2Ｏ3、ＴｉＯ3、ＺｒＯ2、
（Ｂａ,Ｓｒ）ＴｉＯ3、Ｐｂ（Ｚｒ,Ｔｉ）Ｏ3等の種々
の高誘電体酸化膜を用いることができる。
【００５８】
【発明の効果】本発明によれば、前記したように、シリ
コン半導体基板の活性領域上に形成された窒素成分を含
むシリコン酸化膜と前記シリコン基板との界面に、シリ
コン窒化膜層を偏析させ、該シリコン窒化膜上の不要な
シリコン酸化膜を除去した後、露出するシリコン窒化膜
層上に該シリコン窒化膜の誘電率よりも大きな誘電率を
有する高誘電体酸化膜層を形成することにより、電荷ト
ラップを生じることなく高い誘電率を示す積層構造を有
するゲート酸化膜を形成することができ、これにより、
電荷トラップによる特性の劣化を招くことなくしかも静
電容量の増大による動作速度の向上を図り得るＭＯＳト
ランジスタを製造することが可能となる。
コン半導体基板の活性領域上に形成された窒素成分を含
むシリコン酸化膜と前記シリコン基板との界面に、シリ
コン窒化膜層を偏析させ、該シリコン窒化膜上の不要な
シリコン酸化膜を除去した後、露出するシリコン窒化膜
層上に該シリコン窒化膜の誘電率よりも大きな誘電率を
有する高誘電体酸化膜層を形成することにより、電荷ト
ラップを生じることなく高い誘電率を示す積層構造を有
するゲート酸化膜を形成することができ、これにより、
電荷トラップによる特性の劣化を招くことなくしかも静
電容量の増大による動作速度の向上を図り得るＭＯＳト
ランジスタを製造することが可能となる。
【図１】本発明に係るＭＯＳトランジスタの製造方法の
具体例１を示す製造工程図である。
具体例１を示す製造工程図である。
【図２】本発明に係るＭＯＳトランジスタの製造方法の
具体例２を示す製造工程図である。
具体例２を示す製造工程図である。
【図３】本発明に係るＭＯＳトランジスタの製造方法の
具体例３を示す製造工程図である。
具体例３を示す製造工程図である。
【図４】本発明に係るＭＯＳトランジスタの製造方法の
具体例４を示す製造工程図である。
具体例４を示す製造工程図である。
１０ 半導体基板
１２ 活性領域
１３ シリコン酸化膜
１４ シリコン窒化膜層
１５ （高誘電体酸化膜層）酸化タンタル層
１６ ゲート電極
２１ ＭＯＳトランジスタ
Claims (5)
- 【請求項１】 シリコン半導体基板の活性領域上に形成
され、酸素の透過を阻止するためのシリコン窒化膜層お
よび該シリコン窒化膜層の誘電率よりも高い誘電率を有
する高誘電体酸化膜層からなるゲート酸化膜を備えるＭ
ＯＳトランジスタの製造方法であって、前記活性領域上
に窒素成分を含むシリコン酸化膜を形成するための前処
理工程と、前記シリコン基板と前記シリコン酸化膜との
界面にシリコン窒化膜層を偏析させるべく前記前処理を
受けた前記シリコン基板に不活性ガス雰囲気下で熱処理
を施す偏析工程と、偏析したシリコン窒化膜層を露出さ
せるべく該シリコン窒化膜層上の不要なシリコン酸化膜
を除去し、露出したシリコン窒化膜層上に前記高誘電体
酸化膜層を形成する高誘電体膜形成工程と、前記シリコ
ン窒化膜層および前記高誘電体酸化膜層からなるゲート
酸化膜上にゲートを形成する工程とを含むことを特徴と
するＭＯＳトランジスタの製造方法。 - 【請求項２】 前記高誘電体酸化膜層の形成は、酸素ガ
ス雰囲気下で行われる請求項１記載の製造方法。 - 【請求項３】 前記前処理工程は、酸化窒素ガス雰囲気
下でのアニーリング処理からなる請求項１記載の製造方
法。 - 【請求項４】 前記前処理工程は、前記活性領域への窒
素成分の導入のための窒素イオン注入ステップと、シリ
コン酸化膜の形成のための熱処理ステップとからなる請
求項１記載の製造方法。 - 【請求項５】 前記偏析工程は、急速加熱アニーリング
法（ＲＴＡ）によるアニーリング処理からなる請求項１
記載の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000045278A JP3383632B2 (ja) | 2000-02-23 | 2000-02-23 | Ｍｏｓトランジスタの製造方法 |
| US09/590,013 US6284580B1 (en) | 2000-02-23 | 2000-06-09 | Method for manufacturing a MOS transistor having multi-layered gate oxide |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000045278A JP3383632B2 (ja) | 2000-02-23 | 2000-02-23 | Ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001237418A JP2001237418A (ja) | 2001-08-31 |
| JP3383632B2 true JP3383632B2 (ja) | 2003-03-04 |
Family
ID=18567891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000045278A Expired - Fee Related JP3383632B2 (ja) | 2000-02-23 | 2000-02-23 | Ｍｏｓトランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6284580B1 (ja) |
| JP (1) | JP3383632B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110973A (ja) * | 2000-09-29 | 2002-04-12 | Seiko Instruments Inc | 半導体装置の製造方法 |
| US6537881B1 (en) * | 2000-10-16 | 2003-03-25 | Advanced Micro Devices, Inc. | Process for fabricating a non-volatile memory device |
| US6406945B1 (en) * | 2001-01-26 | 2002-06-18 | Chartered Semiconductor Manufacturing Ltd. | Method for forming a transistor gate dielectric with high-K and low-K regions |
| US20020102797A1 (en) * | 2001-02-01 | 2002-08-01 | Muller David A. | Composite gate dielectric layer |
| US6740944B1 (en) * | 2001-07-05 | 2004-05-25 | Altera Corporation | Dual-oxide transistors for the improvement of reliability and off-state leakage |
| TW495859B (en) * | 2001-07-23 | 2002-07-21 | Mosel Vitelic Inc | Method for preventing gate oxide thinning |
| JP2003282873A (ja) * | 2002-03-22 | 2003-10-03 | Sony Corp | 半導体装置およびその製造方法 |
| JP3538679B2 (ja) * | 2002-06-24 | 2004-06-14 | 沖電気工業株式会社 | 電界効果型トランジスタの製造方法 |
| US20050118802A1 (en) * | 2003-12-02 | 2005-06-02 | Chang-Sheng Tsao | Method for implementing poly pre-doping in deep sub-micron process |
| KR100575092B1 (ko) * | 2003-12-24 | 2006-05-03 | 한국전자통신연구원 | 게이트 절연막의 형성 방법 |
| US20070090493A1 (en) * | 2005-10-11 | 2007-04-26 | Promos Technologies Inc. | Fabrication of nitrogen containing regions on silicon containing regions in integrated circuits, and integrated circuits obtained thereby |
| US8318565B2 (en) * | 2010-03-11 | 2012-11-27 | International Business Machines Corporation | High-k dielectric gate structures resistant to oxide growth at the dielectric/silicon substrate interface and methods of manufacture thereof |
| US8941177B2 (en) | 2012-06-27 | 2015-01-27 | International Business Machines Corporation | Semiconductor devices having different gate oxide thicknesses |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04269859A (ja) | 1991-02-26 | 1992-09-25 | Sharp Corp | キャパシタ |
| JPH05167008A (ja) | 1991-12-12 | 1993-07-02 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| KR100282413B1 (ko) | 1996-10-24 | 2001-03-02 | 김영환 | 아산화질소 가스를 이용한 박막 형성 방법 |
| JP3681525B2 (ja) | 1996-11-25 | 2005-08-10 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JPH1167760A (ja) | 1997-08-08 | 1999-03-09 | Sony Corp | 半導体装置の製造方法 |
-
2000
- 2000-02-23 JP JP2000045278A patent/JP3383632B2/ja not_active Expired - Fee Related
- 2000-06-09 US US09/590,013 patent/US6284580B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6284580B1 (en) | 2001-09-04 |
| JP2001237418A (ja) | 2001-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4170409B2 (ja) | 半導体装置を形成する方法 | |
| US5296411A (en) | Method for achieving an ultra-reliable thin oxide using a nitrogen anneal | |
| US7323756B2 (en) | Method of composite gate formation | |
| JP3730962B2 (ja) | 半導体装置の製造方法 | |
| EP0696051B1 (en) | Method for fabricating oxide layer in semiconductor technology | |
| US6069041A (en) | Process for manufacturing non-volatile semiconductor memory device by introducing nitrogen atoms | |
| JP3383632B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP2000003885A (ja) | 改良型薄膜誘電体を使用して電界効果デバイスおよびコンデンサを製造する方法および得られるデバイス | |
| US6573197B2 (en) | Thermally stable poly-Si/high dielectric constant material interfaces | |
| JP3071302B2 (ja) | 半導体素子の製造方法 | |
| JP3156590B2 (ja) | 半導体装置及びその製造方法 | |
| JP4145359B2 (ja) | 半導体装置の製造方法 | |
| JP3326718B2 (ja) | 半導体装置の製造方法 | |
| JP3538679B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JPH11261065A (ja) | シリコンゲートｆｅｔの製造方法 | |
| JPH061839B2 (ja) | 不揮発性記憶装置の製造方法 | |
| JPH0888286A (ja) | 半導体記憶装置の製造方法 | |
| JPH05326556A (ja) | 半導体装置の製造方法 | |
| JP3139835B2 (ja) | 半導体装置の製造方法 | |
| JPH09213942A (ja) | 半導体装置およびその製造方法 | |
| JP2945023B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH10321799A (ja) | 半導体装置及びその製造方法 | |
| JPH11176959A (ja) | 半導体装置の製造方法 | |
| JP2612098B2 (ja) | 絶縁膜の製造方法 | |
| JPH09205155A (ja) | 半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091220 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091220 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111220 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111220 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121220 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121220 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121220 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131220 Year of fee payment: 11 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |