JPH10510682A - 半導体ウエハーのテストおよびバーン・イン - Google Patents

半導体ウエハーのテストおよびバーン・イン

Info

Publication number
JPH10510682A
JPH10510682A JP9508519A JP50851997A JPH10510682A JP H10510682 A JPH10510682 A JP H10510682A JP 9508519 A JP9508519 A JP 9508519A JP 50851997 A JP50851997 A JP 50851997A JP H10510682 A JPH10510682 A JP H10510682A
Authority
JP
Japan
Prior art keywords
test
product
chip
voltage
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9508519A
Other languages
English (en)
Other versions
JP3320070B2 (ja
Inventor
リイズ、ジェームス、マーク
コス、ロバート、ウイリアム
ヴァンホーン、ジョディ、ジョン
ワーカー、ジョージ、フレデリック
パリイ、チャールズ、ハンプトン
ガーデル、デヴィッド、ルイース
デイングル、ステイーブ、レオ
プリリック、ロナルド
Original Assignee
インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン filed Critical インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Publication of JPH10510682A publication Critical patent/JPH10510682A/ja
Application granted granted Critical
Publication of JP3320070B2 publication Critical patent/JP3320070B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/316Testing of analog circuits
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02General constructional details
    • G01R1/06Measuring leads; Measuring probes
    • G01R1/067Measuring probes
    • G01R1/073Multiple probes
    • G01R1/07307Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07364Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch
    • G01R1/07385Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch using switching of signals between probe tips and test bed, i.e. the standard contact matrix which in its turn connects to the tester
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02General constructional details
    • G01R1/06Measuring leads; Measuring probes
    • G01R1/067Measuring probes
    • G01R1/073Multiple probes
    • G01R1/07307Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07314Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card the body of the probe being perpendicular to test object, e.g. bed of nails or probe with bump contacts on a rigid support
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2886Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2889Interfaces, e.g. between probe and tester
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2855Environmental, reliability or burn-in testing
    • G01R31/286External aspects, e.g. related to chambers, contacting devices or handlers
    • G01R31/2863Contacting devices, e.g. sockets, burn-in boards or mounting fixtures
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2855Environmental, reliability or burn-in testing
    • G01R31/2872Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
    • G01R31/2879Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to electrical aspects, e.g. to voltage or current supply or stimuli or to electrical loads
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2886Features relating to contacting the IC under test, e.g. probe heads; chucks

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】 製品ウエハー上のすべての集積回路チップに同時にテストまたはバーン・インを行うための装置および方法が開示される。この装置はテスト・チップを有するガラス・セラミック・キャリア、および製品ウエハー上の多数のチップのパッドに接続するための手段を含む。テスト。チップ上の電圧調整器は電源と製品チップ上のパッドとの間のインタフェースを与え、各製品チップには少なくとも1つの電圧調整器がある。電圧調整器は製品チップに特定のVdd電圧を与え、これによりVdd電圧は製品チップにより引き出される電流に実質上無関係となる。電圧調整器またはその他の電子的手段は、何れかの製品チップが短絡している場合そのチップへの電流を制限する。電圧調整器回路はゲート動作型、および可変型であって良く、それは製品チップに延びる感知線を有していても良い。テスト・チップはまたテスト・パターン等のテスト機能およびテスト結果を格納するレジスタをも与える。

Description

【発明の詳細な説明】 半導体ウエハーのテストおよびバーン・イン 技術分野 本発明は集積回路のテスト装置に関するものであり、更に具体的にはウエハー の段階で集積回路をテストし、バーン・インするための構成に関する。 背景技術 ウエハーの段階と言う早期の段階で欠陥の有無を判定するとコストをかなり低 減する事ができるので、ウエハーの段階で集積回路をテストするのが望ましいと いう事には特別の関心がある。現在のところ、ウエハーの形で集積回路チップを テストすることは全般的にその範囲が限られており、また手順に時間がかかって 一時にはわずかな個数のチップについて精密なテストができるだけである。つま り、ウエハー段階でのテストは機械的なステップ送り装置を用いて行われ、1つ 1つの回路を順次にテストするものであることが多い。更に、現在利用できるウ エハー段階のテストは、バーン・イン等のような欠陥加速手順に適しないもので あることが多く、従って製造工程の後の段階でさらなるテストをする必要がある 。 集積回路のテスト装置の一例が米国特許第5,148,103号(1992年9月15日付与 )に示されているが、これは一時に1 つのチップをテストするためのプローブ装置を支持する可撓性の膜を利用するも のである。この特許は高インピーダンス、低容量性負荷を与えるために膜の上に 終端抵抗またはチップを用いている。 米国特許第5,012,187号(1991年4月30日付与)には一時に少数個の回路チッ プを同時にテストする事が述べられている。この特許は回路板材料から成る可撓 性膜に製品チップのパッドに接触するプローブ・バンプを設けたものから成るテ スト・ヘッドについて述べている。各回路チップとテスト装置に結合するために プローブ・バンプが伝送線により膜の縁部に接続される。 一時に複数個のチップをテストするには過電流を引き込む欠陥チップを隔離す る必要があることが判るであろう。この問題はテスト中の各製品チップに個別の スイッチまたはヒューズ回路を用いることによって解決することができるが、こ れは例えばIBM Technical Disclosure Bulletin,Vol.32,No. 6B,Nove mber 1989およびVol.33,No.8,January 1991に述べられている。この内後者 の文献には電源線およびテスト線が回路チップを遠隔のテスタに接続するために 製品ウエハーの裁断(カーフ)領域に設けられている。 IBM Technical Disclosure Bulletin,Vol.34,No.8,January 1992に は別の手法として、製品ウエハーの回路チップを順次または同時にテストするた めに、パッド・バンプにより製品ウエハーの前面に半田付けできるようになった テスト・ヘッドが開 示されている。このテスト・ヘッドは製品ウエハーの不良チップを切り離すため のスイッチを各々が有する複数の活性チップを含んでいる。 これらの従来のテスト装置は、複数のチップの同時的テスト、例えば、一般的 寸法の集積回路ウエハー内にある実質上すべてのチップを一時にテストすること からもたらされる電流に対応することができない。 他方、PCT出願 WO 93/04375,国際出願番号 PCT/US92/07044,国際出 願日1991年8月23日にはウエハーの同時バーン・イン・テストのための装置が記 述されており、そこではテスト基板に、基板表面の変形可能な半田バンプにバイ アを介して接続された電源プレーンおよび接地プレーンが設けられている。バー ン・イン・テストのときには、基板はその半田バンプがウエハー・チップのパッ ドに係合するようにして製品ウエハーの表面に押しつけられる。 基板上に隔離用抵抗が設けられ、これが電源プレーンおよび接地プレーンを集 積回路チップに接続して短絡したチップに対応するようになっている。このよう な隔離用抵抗の使用はバーン・イン・テストを可能にするが、その他のテスト・ モードを制限し、また大電流を引き込んで隣接チップに印加するのに利用できる 電圧を低下させる短絡製品チップの問題を十分に解決することができない。 発明の開示 従って、本発明の目的はウエハーの段階で集積回路チップをテストし、バーン ・インする改良型の構造を提供することにある。 本発明のもう1つの目的は集積回路ウエハー上の複数の製品チップを同時にテ ストし、バーン・インする改良型のテスト装置を提供することにある。 本発明の更にもう1つの目的は集積回路ウエハー上の各製品チップに、各チッ プおよびその隣接チップが引き出す電流に実質上関係なく、かつ製品ウエハー上 の短絡チップの存在に実質上関係しない外部で指定されたVdd電圧を与える改良 型の配電構造を提供することにある。 本発明の更にもう1つの目的は短絡製品チップを電力配分から効果的に取り除 く改良型配電構造を提供することにある。 本発明の特徴は、ガラス・セラミック、窒化アルミニウム、コバー(Kova r)、インバー(Invar)、シリコン、またはコバー、銅・インバー・銅等 の積層金属、タングステン、モリブデンのような熱膨張係数の低い基板が製品ウ エハーをテストするのに用いられることにある。 本発明の特徴はテストされる各製品チップに電圧調整回路が与えられることに ある。 本発明の1実施例の特徴は電力がガラス・セラミック基板を経て電圧調整器を 有するテスト・チップに分配され、それから製品ウエハーに分配されることにあ る。 本発明のもう1つの実施例の特徴は電源からの電流が電圧 調整器を有するテスト・チップの背面を経て製品ウエハーに供給されることにあ る。 本発明のもう1つの特徴はテストされるべき各回路チップに与えられる電圧調 整器が外部から制御可能な電圧を有することにある。 本発明のもう1つの目的は短絡部を持ったチップから信号I/Oを切り離すこ とにある。 本発明の更なる目的は電圧調整回路を含む複数の活性テスト・チップを有する テスト・ヘッドを提供することにある。 本発明の更にもう1つの目的は製品ウエハーをテスト・ヘッドと整列させ、テ スタまたはバーン・イン・チャンバに直ちに挿入できるようになっているためポ ータブル装置を提供することにある。 本発明の特徴は製品ウエハーの背面またはテスト・ヘッドの背面にあるシール を有する真空クランプが、テスタまたはバーン・イン・チャンバに直ちに挿入で きるポータブルな整合した装置を与えることにある。 本発明の特徴は平面状でないことがあるプローブ・アレイに製品ウエハーを適 合させながら製品ウエハーの温度制御を維持する手段を提供することにある。 本発明のこれらの諸目的およびその他の目的、特徴、および利点は、前面およ び背面を有する製品ウエハー上にあり信号I/O、接地、および電源パッドを有 する複数の集積回路製品チップに同時に接触する電源に接続可能な装置により達 成 される。この装置は、製品ウエハー上の複数の製品チップに接続可能なテスト・ ヘッドを備え、このテスト・ヘッドは製品チップに電気的に接続可能な少なくと も1つのテスト・チップを含み、この少なくとも1つのテスト・チップ上には複 数の電圧調整器が備えられ、この電圧調整器は、電源と製品チップ上の電源パッ ドとの間に接続可能になっている。 本発明の別の目的または特徴は前面および背面を有する製品ウエハー上にあり 信号I/O、接地、および電源パッドを有する集積回路製品チップの実質上すべ てのものに同時に接触することが可能で電源に接続可能な装置によって達成され る。この装置は第1の側部および第2の側部を有するテスト・ヘッドを備え、こ のテスト・ヘッドの前記第1の側部は製品ウエハー上の製品チップの実質上すべ てのものにある電源パッドに同時に接触することが可能であり、前記テスト・ヘ ッドは電源から前記接触手段に電力を供給するための手段を有し、前記テスト・ ヘッドは製品ウエハーの熱膨張係数に一致する熱膨張係数を有するセラミック材 料、金属、または積層金属から構成される。 本発明の別の目的または特徴は製品ウエハー上にあり、信号I/O、接地、お よび電源パッドを有する集積回路製品チップの実質上すべてのものをテストまた はバーン・インする方法によって達成される。この方法は、a)製品ウエハーの 熱膨張係数に一致する熱膨張係数を有するセラミック材料、金属、または積層金 属から構成されるテスト・ヘッドを製品ウ エハー上の集積回路製品チップの実質上すべてのもののパッドに同時に接触させ 、b)前記テスト・ヘッドを経て電源から製品チップの電源パッドに電力を供給 し、c)ウエハー上の複数の製品チップを前記テスト・ヘッドによりテストまた はバーン・インするステップを含む。 本発明の別の目的または特徴は前面および背面を有する製品ウエハー上の複数 のチップをテスト・システムに接続して製品チップを同時にテストまたはバーン ・インすることができる装置によって達成される。この装置は前面、背面および 複数の接点を有するテスト・ヘッドと、前記複数の接点をテスト・システムに電 気的に接続する手段と、前記接点を製品ウエハーに接続する手段とを備え、前記 接続する手段は製品ウエハーと前記テスト・ヘッドとの間に備えられたプローブ および真空クランプ、少なくとも1つの製品ウエハーの背面に備えられた前記真 空クランプのための真空シール、および前記テスト・ヘッドを含む。 本発明の別の目的または特徴はウエハー段階でのテストおよびバーン・インを 行うことができる装置によって達成される。この装置は製品ウエハー上の実質上 すべての製品チップのパッドに室温でかつ選ばれたバーン・イン温度で接触する 手段と、製品ウエハー上のテストまたはバーン・インされるべきすべての製品チ ップに、製品ウエハー上に短絡チップが存在してもこれに関係ない電圧レベルの 電力を供給する手段とを含む。 本発明の別の目的または特徴は背面を有する製品ウエハーの温度を制御する装 置によって達成される。この装置はウエハーの背面のほとんどの領域に接触する ことができるピストンのアレイと、ピストンとウエハーとの間に熱的接触を与え テスト・ウエハーの温度を制御するため前記アレイの各ピストンに力を加えるこ とのできる手段とを含む。 本発明の装置のテスト・ヘッドはガラス・セラミック等の材料から作られたセ ラミック基板およびテスト・チップを含み、また基板に取り付けられた電圧調整 回路を含んでいる。調整器は電圧の大きさを制御し、ウエハー上の短絡チップの 存在に感応せずかつ各チップにより引き出される電流の大きさに感応しないよう なテスト条件の元で電圧を各製品チップに供給させる。調整器は正確な電圧の選 択を可能にするため可変調整器となっている。調整器は調整器回路の選択的オン ・オフ・スイッチングをするためにゲートされ、または3状態を取ることができ る(高インピーダンス状態にされる)。従って、関連する製品チップは電力との 接触から取り外すことができる。この代わりに短絡したチップへの電流を制限す るため調整器に適応電流が設定されてもよい。調整器の出力にデカップリング容 量が設けられて高速のテストを可能にするようになっている。多数の薄い銅層を 有するガラス・セラミック基板はテスト・チップに非調整の電圧を与えることが でき、調整された電圧をテスト・チップから製品ウエハー上の製品チップに最小 限の電圧降下で供給することができる。 図面の簡単な説明 第1図は本発明に従って構成されたテスト固定具およびテスト・ヘッドの透視 図を破断断面で示す図。 第2図は第1図のテスト固定具を用いたテスト・システム全体のブロック線図 。 第3a図は第1図のテスト構造体において利用されるテスト・チップの前面の 平面図であり、テスト・チップに設けられる回路の少なくとも一部をブロック線 図の形で示す図。 第3b図は第1図のテスト構造体において利用されるテスト・チップの前面の 平面図であり、テスト・チップに設けられる信号I/Oパッドのためのスイッチ をブロック線図の形で示す図。 第4図は第1図の製品ウエハーの回路チップの前面の平面図であり、そこに設 けられる電気的パッドの幾つかを示す図。 第5図は本発明の別実施例に従って可変電圧調整器を用いたテスト・チップの 平面図。 第6a図は本発明による個別テスト・チップから構成された複合テスト・ヘッ ドの断面図。 第6b図は本発明による個別テスト・チップから構成された複合テスト・ヘッ ドの別実施例の断面図。 第7a図は本発明更に別の実施例に従って構成されたテスト固定具およびテス ト・ヘッドの透視図を破断断面で示す図。 第7b図は第7a図に示された破断断面図の一部の拡大図。 第7c図はテスタと直接接続ための、テスト・チップおよ びプローブの両方を有するテスト・ヘッドを示す図。 第8図は第1図に示すテスト固定具のより小型かつポータブルの代替例の断面 図。 発明を実施するための最良の形態 ウエハー上の複数の製品チップを同時にテストするための手段をそれぞれ含む 幾つかの本発明の実施例を以下に説明する。本発明は一時に1つのチップをテス トするのに利用されるが、製品ウエハー上の多数の製品チップ、例えば、チップ の4分の1、または大部分を同時にテストするのに最も適しており、また特に非 短絡製品チップのすべてまたは実質上すべてを同時にテストするのに最も適して いる。幾つかの実施例は調整されたVdd電圧を製品チップに与える手段を含んで いる。或実施例では電圧調整器を有するテスト・ウエハーが製品ウエハーのパッ ドに直接接触するために用いられる。電圧調整器は、その出力が所望の電圧を与 えることを確かなものとするように、可変性、ゲート動作、適応電流を設定する 能力、および製品チップ上の実際の電圧を調整器にフィードバックする能力を含 むことができる。 他の実施例においては個々のテスト・チップを保持するためにキャリアが用い られ、これはテスト・ウエハー全体を用いるのに比べてかなりの有利性を与える 。このような実施例の1つにおいて、テスト・チップは製品ウエハーに面してキ ャリアに取り付けられる。電源はキャリアの背面に接続し、 そこからテスト・チップの背面に接続することができる。この代わりに、テスタ にプラグ差し込みするためキャリアの背面にピンを設けることができる。製品ウ エハーがキャリアの一側に取り付けられ、テスト・チップが反対側に取り付けら れてキャリアを通して接続がなされるようにすることもできる。 キャリアはガラス・セラミックまたは窒化アルミニウム等のセラミック材料で あってよい。ガラス・セラミックは本出願人が所有する米国特許第4,301,324号 に記述されている。ガラス・セラミックは最小限の電圧降下でウエハーをテスト し、バーン・インするのに必要な大電流を流すため厚い銅の導体を多層に有する 。またキャリアは低熱膨張係数TCEを有する絶縁材料であってもよく、ポリマ および低熱膨張係数金属の交互の層で積層された金属であってもよい。低TCE 金属としては、インバーまたはコバー等の金属合金、およびタングステンまたは モリブデン等の元素金属が含まれる。積層金属は本出願人が所有する米国特許第 5,224,265号および第5,128,008号に記述されている。キャリアは、特に低電力チ ップがテストおよびバーン・インされようとするときには製品ウエハーと同じ材 料、典型的にはシリコン、から作られてもよい。 図面、特に第1図および第2図を参照すると、テスト固定具10が示されてお り、これはテスト・ヘッド16を支持し整置するためのテスト・ヘッド・ハウジ ング・ユニット12、 および製品ウエハー18をテストおよびバーン・インするための対抗した関係で 製品ウエハー18を支持し、整置する製品ウエハー・ハウジング・ユニット17 を含む。テスト・ヘッド・ハウジング・ユニット12はテスト・ヘッド・ハウジ ング22およびテスト・ヘッド支持体24を含み、製品ウエハー・ハウジング・ ユニット17はハウジング26および製品ウエハー支持体28を含んでいる。 1実施例において、テスト・ヘッド16はテスト・ウエハー30(上面を下に して図示)および剣山状の接触子ユニット31から成る。テスト・ウエハー30 はテスト・チップ32を含む。テスト・ウエハー30の前面(第1図では不可視 )は接触子ユニット31に接続されており、テスト・ウエハー30の周縁に沿っ ている縁部接触子33aはフレキシブル・ケーブル33cのI/O信号線33b に固定されている。 テスト・ウエハー30は複数の集積回路テスト・チップ32(第1図ではテス ト・ウエハー30の背面が図示されているので点線で示される)を有し、各テス ト・チップは製品チップに対応している。テスト・チップ32はウエハー18の 製品チップ34の分布に相応した実質上平面分布で設けられており、テスト・ヘ ッド16および製品ウエハー18がテストのために整合して係合されるときテス ト・チップ32が対応して位置づけられた製品チップ34と電気的に接続するよ うに位置づけられるようになっている。テスト・ウエハー30(第2図)上のテ スト・チップ32の前面35は製品ウエ ハー18上の製品チップ34の前面37に面している。テスト・チップ32の背 面38はテスト・ヘッド支持体24に接触し、製品チップ34の背面39は製品 ウエハー支持体28に接触している。各テスト・チップ32は第3a図のブロッ ク線図に示す電圧調整器40を含むテスト回路を有する。 第3図および第4図に関して後で詳細に述べるが、テスト・ヘッド16と製品 ウエハー18との間の電気的接続を与えるために各テスト・チップ32は電源電 圧パッド65を含む複数のテスト・チップ・パッド50を有する。テスト・チッ プ32のテスト・チップ・パッド50は関連する製品チップ34の製品チップ・ パッド53に対して鏡像関係に配置されている。 第1図に示すように、テスト・ウエハー30の前面に接触ユニット31が取り 付けられている。この接触ユニット31は、テスト・チップ32のテスト・チッ プ・パッド50に電気的に接続された複数の細長いプローブまたは電気的接触部 材54から成る。接触部材54は、テスト固定具10がそのテスト形態に整合さ れてクランプされたときに関連する製品チップ34の製品チップ・パッド53( 第4図)にプローブの端部55を係合させるように延び出ている。 この実施例において、接触部材54はワイア・ボンディングによりテスト・ウ エハー30のテスト・チップ・パッド50に電気的にかつ物理的に取り付けられ 、そしてエポキシ等の絶縁材料57により一体的ユニットの形に形成され、最終 的にはユニットの形に平面化されて接触部材54のプローブ端55がヘアブラシ または剣山状の構造でテスト・ヘッド16の接触平面を画定するようにされる。 このタイプの構造は本出願人による別出願に記述されている。接触部材54はプ ローブ、ピン、バックル・ビーム、変形可能な金属バンプおよびポゴ・ピンを含 んでいる。更に、テスト・チップ32と製品チップ34との間に接続を与えるた めに、C4はんだバンプ、および本出願人が所有する米国特許第4,975,079号に 記述されたもののようなその他の導体を用いることもできる。公知のリフロー構 造ではC4接触子に対して小さな領域が設けられるが(R3として知られている )、これはバーン・インが完了した後における製品ウエハー18の切り離しをか なり容易にする。粒子による相互接続法も知られており、これによれば金属で被 覆されたダイアモンドがアルミニウム・パッドとの一時的接触を作るのに用いら れる。 テスト・ヘッド16の説明を終えるにあたって、テスト・ウエハー30の縁部 接触子33aに取り付けられたフレキシブル・ケーブル33cは、遠隔のテスト 装置58(第2図に示される)とテスト・ヘッド16との間にあるI/O信号線 33b(第1図にはその内の僅かだけが示されている)を有する。テスト・ウエ ハー上でI/O信号線33bはテスト・チップ32相互間のカーフ領域にまとめ て載置され、ウエハー30上のすべての製品チップに接続する。 複数のチップ、例えばウエハー全体のチップ、を同時にテ ストし、またはバーン・インすることから引き出される大電流は、電源電圧およ び接地電圧をテスト・ウエハー30および製品ウエハー18の背面38および3 9(第1図および第2図)に接続することによって対処される。このようにして 電源電圧がテスト・ウエハー30の背面38に印加され、接地電流が製品ウエハ ー18の背面を経て電源に戻される。電力を与えるこの方法は製品ウエハーとし てp型のウエハーを用い、テスト・ウエハーとしてn型のウエハーを用いること 、またはこの反対にすることにより実施される。 第1図において電源電圧はテスト・ヘッド支持体24上の端子パッド59に接 続されているものとして示されている。接地接続も同様に製品ウエハー支持体2 8に対してなされている。実際に実施する際には、ウエハー全体にあるすべての チップにも及ぶ多数のチップの並列テストに必要とされる大電流を受け入れるた めには、支持体24および28は背面38および39と電気的に接触する銅また は真鍮のような低抵抗導電材料から成ることが望ましい。 電源電圧および接地電圧はテスト・ヘッド16、(テスト・ウエハー30)お よび製品ウエハー18の背面に印加されるので、ハウジング22および26を絶 縁するための配置が与えられる。図示のように、1つの配置はハウジング22お よび26をセラミックのような絶縁材料のものとすることである。この代わりに 、テスト・ヘッド16および製品ウエハー18の背面38および39にそれぞれ 電気的接続を維持し た上でこれらの素子とハウジング22および26との間の部分を絶縁材料で作る こともできる。 第3a図はテスト・チップ32の前面35に埋め込まれた単純な電圧調整器回 路40を示す。接続は点線で示されている。電源電圧入力路61は電圧調整器回 路40をテスト・チップ32の背面38を経て電源電圧PSに接続する。電圧調 整器40の調整された出力は出力線63を経て前面35上の出力パッド65に接 続される。デカップリング容量67は出力線におけるノイズを低減する。デカッ プリング容量67は各電圧調整器の出力線上にあることが望ましい。デカップリ ング容量67は、プレーナMOSキャパシタ、トレンチ・キャパシタ、トレンチ ・キャパシタの大規模アレイ、または金属層間のフルーナ・キャパシタ(薄膜キ ャパシタ)等の構造を用いてテスト・チップ32に形成される。 第3a図および第4図に見られるように、製品チップ34のVdd電圧パッド6 9は製品チップ34の前面37において、テスト・チップ32の出力パッド65 の鏡像に相当する位置に置かれる。Vddパッド69は、テスト・ヘッド16およ び製品ウエハー18がそのテスト配置に係合されるときに製品回路71にゲート されかつ制御された電圧入力を与えるために製品回路71に接続されている。 電圧調整器回路40の動作はゲート信号パッド73に与えられるゲート信号に よって決まる。このゲート動作は所望のときに選択されたチップの個別のテスト を可能にするばかり でなく、短絡されたチップの隔離も行うので好都合である。ゲート信号パッド7 3はテスト・チップ32の制御に専用のものであるので、これは製品チップ34 には接続されない。短絡チップの隔離または短絡チップへの電流制限は、調整器 の分野で知られているように調整器回路40で自動的に行うことができる。 製品ウエハー18をテストするために第1および第2ハウジング・ユニット1 2および17はクランプ(図示せず)などの任意の通常の手段で共に押し付けら れてテスト・ヘッド16のプローブ54を製品ウエハー18の前面37にある製 品ウエハー・パッド53に係合させる。テスト・ヘッド支持体24はテスト・ヘ ッド16の背面38に押し付けられる導電性スプリング部材75を複数個有する 。ピストン(第7b図参照)の中にあるスプリング部材75は第1図に示される アセンブリのすべての要素を、テスト・ヘッド16のプローブ54を含めて、す べて一緒に製品ウエハー・パッド53、支持体24と電気的に接触するように弾 性的にテスト・ヘッド16(ウエハー30)に押し付け、製品ウエハー18を支 持体28に押し付ける。スプリング部材75はまたテスト・チップ32から熱を 取り去るのを助け、製品ウエハー支持体28は製品チップ34から熱を取り去る のを助ける。半導体ウエハーを冷却するのにスプリングおよびピストンを使用す ることは本出願人が所有する米国特許第5,228,502号に記述されている。これと 同様にして、スプリングおよびピストン は製品ウエハーのすべての部分と良好な熱的接触を維持しながら製品ウエハー1 8をプローブ54に弾性的に押し付けるように製品ウエハー支持体28内で用い られ得る。(製品ウエハーをテスト・ヘッドに押し付けるための別の方法は真空 または水圧を用いるものであり、これは第8図の説明に関して後で述べる。) このように、テスト・ヘッド16およびウエハー18の対向するチップ32お よび34は互いに電気的に接触するように押し付けられるだけではなく、支持体 24および28の間に挟まれて電源電圧の電流を支持体24からテスト・ヘッド 16の背面38に導通させ、接地電圧の電流を製品ウエハー18の背面39から 支持体28に導通させることを可能にしている。通常の電源ソケット(図示せず )がテスト構造体10に備えられており、これにより適当な電源から支持体24 および28へ、また支持体24および28から電流を導通させるようになってい る。 ウエハー支持体24および28は支持体を通して熱いまたは冷たい流体を導通 させるための流体導管77、78をそれぞれ組み込んでおり、これにより所望の テストまたはバーン・イン手順に従ってテスト・ヘッド16および製品ウエハー 18の温度を限定する。 ハウジング26にはOリング(図示せず)を受け入れる溝79があり、これに よりテスト構造体10がそのテスト配置にクランプされたときにハウジング・ユ ニット12および1 7の間の間隙の僅少な変化を許容してテスト・ヘッド16および製品ウエハー1 8の間に構造体の係合の制御が存在するようにされている。Oリングはまた製品 ウエハーをプローブ54に真空クランプするのを容易にすることができる。 ハウジング・ユニット12および17間、もっと重要なものとして、テスト・ ヘッド16および製品ウエハー18間の整列を助けるために、ハウジング26は 間を置いて離隔した整列ポスト81および82を有し、またハウジング22はこ れらのポストを受け入れるための対応位置にある孔83および84を有する。テ スト・ヘッド16とウエハー18との正確な整列を確かなものとするために、チ ップ裏返し実装においテスト・チップを整列させるのに用いられる光学的整列装 置等のようなその他の周知の構成を用いることもできる。像分割光学的顕微鏡法 はチップを基板に装着する周知の方法であり、これもテスト・ヘッド16とウエ ハー18との整列のために利用できる。 テストのためには適当な電源から電圧がクランプされたテスト構造10に跨っ て印加され、電源電圧を各テスト・チップ32の電圧調整器回路40に印加する ようにされる。テスト装置58(第2図)によりゲート信号がフレキシブル・ケ ーブル33cの選択された信号線を経て各テスト・チップ32のゲート信号パッ ドに印加される。電圧調整器40の内選択されたもの、望ましくはすべて、がオ ンになり、各出力パッド65(第3a図)に調整された電圧を与え、その関連す る接触部材54を経て選択された各製品チップ34の各Vddパッド69に、およ びその上の各製品回路71(第4図)に調整された電圧を与える。短絡したチッ プを除去するかまたは電流を適応レベルに制限する自動的手段が電圧調整器回路 40に備えられるならば、ゲート信号およびゲート信号パッド73はなくてもよ い。 上述のように、テスト信号は、望ましくはテスト・チップ32同士の間の領域 において、テスト・ウエハー30の表面に沿ってテスト・チップに分配される。 第3b図に示されたように、信号I/O線はテスト・チップ32のテスト・チッ プ・パッド86aに受け取られ、短絡したI/Oまたはその他の短絡を有する製 品チップからテスト信号を切り離すためにテスト・チップ32上にスイッチ84 が設けられる。共通I/O線電圧を引き下ろすのを避けるため、I/Oは電源から その他の理由で切り離された製品チップから切り離される。スイッチ84はテス ト・チップ・パッド86aおよび86bをリンクするFETによって与えられ、 すべてのI/OのFETは共通ゲート87により制御される。テスト・チップ3 2はテスタ機能を含んでもよく、製品チップ34にテスト用パターンを与える様 にすることができる。この場合、より少ないI/O信号線がテスト・ウエハー3 0に設けられる必要がある。 テスタ機能が備えられるかどうかに関係なく、テスト構造体10はテスト・ヘ ッド30と共に所望の製品回路のすべてに電源電圧、接地電圧、および信号I/ Oを同時に印加するの を容易ならしめ、またゲート動作される調整器回路40および信号I/OFET 84は短絡チップまたはテストされないチップを隔離するのを容易ならしめる。 テスト・チップ32上のスイツチは製品チップをすべて同時にではなく順次に 、または小グループずつ立ち上げるのを容易ならしめる。これはシステムの電力 需要を低減し、単一チップまたはチップの一部分をテストすることを可能にする 。更に、これはテストが選択されたチップに個別的に適合するようにする。 第5図に示された実施例において、第3a図に示されたのと同じ素子が同じ態 様で配置されており、そして追加の機能が付加されている。テスト・チップ32 は制御可能な電圧調整器回路140を含んでいるが、これはゲート動作されかつ 可変である。調整器回路140はその電源電圧入力61がテスト・チップ32の 背面38(第2図)を経て給電され、その調整された電圧出力線63が出力パッ ド65を経て、更に接触部材54を解して関連する製品チップ34のVddパッド 69に接続されるように図示されており、これはすべて第3a図の調整器回路4 0と同じ形である。 この実施例は調整器回路140がテスト・チップ32の他の領域からパッド8 9aに、または基準信号線89bを経てテスト装置58(第2図に示す)から直 接に基準信号電圧を受け取るように構成されている点において区別される。基準 信号電圧は電圧調整器回路140から望まれる調整された出 力電圧を設定するのに用いられる。例えば、調整器回路140は、基準信号線8 9bを経てパッド89aに与えられる基準電圧に等しい出力電圧レベルをパッド 65に供給するように設計される。このような回路設計は電圧調整器の分野で周 知である。 典型的には製品チップはVdd、およびVdd +/- 10% 等の数種の電圧でテスト される。製品チップはそれから典型的にはVdd +/- 40% でバーン・インされる 。調整出力を変える能力は、このことや、その他の任意の範囲のテストおよびバ ーン・イン条件が製品チップに加えられることを可能にする。 基準電圧レベルが外部から供給できるのと丁度同じように、適応電流レベルも 適応レベル信号線89dを用いてパッド89cに外部から設定できる。 同様に幾つかの基準電圧および基準電圧線を有する幾つかの電圧調整器は必要 に応じて製品チップ34に幾つかの異なる電圧レベルを与えることができる。別 々の基準電圧線が用いられる場合には電圧調整器のグループが個別に制御され得 る。 第7a図、第7b図についての記述において電圧調整器回路140の更なる機 能強化が説明されるが、これは製品チップ上の接地およびVddから調整器へのフ ィードバックを付加して製品チップで見た電圧差が基準電圧信号線を経てパッド 89aに印加される電圧となることを保証することなどを 含む。 テスト・ヘッドを作るのにウエハー全体を使用する代わりにテスト・ヘッドは テスト・ウエハーからダイスされ、テストされ、取り上げられた個々のテスト・ チップの合成物として形成されてもよい。ウエハー全体の代わりに個々のテスト ・チップを用いることの利点は欠陥テスト・チップが置換可能であることである 。3つの実施例が説明される。第6a図に関して説明される第1の実施例におい て個々のテスト・チップは製品ウエハーに対面して載置されるが、これはテスト ・ウエハーの部分であるテスト・チップについて上述したのとまったく同じであ る。第6b図に関して説明される第2の実施例では、個々のテスト・チップはキ ャリアの製品ウエハーと同じ側にはんだバンプで溶着される。第7a図、第7b 図に関して説明される第3の実施例では、個々のテスト・チップはキャリアの製 品ウエハーとは反対側に載置される。 第6a図を参照すると、テスト・チップ32の背面38がキャリア90に取り 付けられている。その要点を述べると、キャリア90はテスト・ウエハー30( 第1図)上のチップと同じ態様で個々のテスト・チップ32のすべてを正しい位 置に保持し、キャリア90上で空間的に配置し、整列させて、キャリア90上の 各テスト・チップ32とウエハー18の各製品チップ34との間の電気的接続を 可能にする。更に、導電層92を介して載置された各テスト・チップ32の背面 にキャリア90を経て電気的接続が与えられる。キャリア90 上のテスト・チップ32相互間には絶縁体94内の信号線93が設けられ、これ らの信号線とテスト・チップ・パッド50との間に接続が与えられる。 絶縁体、信号線、および接触パッドは周知の付着法およびフォトリソグラフィ 法によりキャリア90上に形成される。所要数の信号線を設けるために幾層かの 金属レベルが用いられてもよい。テスト・チップ32に接続するためのパッドは 最上層に形成される。キャリア90上の信号線93とテスト・チップ32上のパ ッドとの間の接続は、ワイア・ボンディングおよびはんだバンプ等の標準的な手 法で形成される。テスト・チップ32は製品チップよりも相当に小さくすること ができるので、テスト・チップ相互間には信号線およびワイア・ボンド・パッド のためにキャリア90上で必要とされる金属レベルを与えるのに十分な空間があ る。製品チップ・パッドと整列した接触部材54をキャリア90上に与えるのに 十分な空間もある(第6b図)。 キャリア90の背面95は少なくともテスト・チップ領域においてはアルミニ ウム等の導電性材料で形成される。背面95はテスト・チップ32に大電流を供 給するためのテスト・ヘッド16用の電源プレーンを画定する。キャリア90と テスト・チップ32との間の接続は、テスト・チップ32の背面38上に金属層 を蒸着してテスト・チップ32のシリコン基板とのオーミック接触を形成し、次 いでキャリア90をテスト・チップ32の金属化された背面38にはんだ付け、 溶着、またはその他の方法で接続する。このようにしてキャリア90は一表面に 沿ってテスト・チップ32に対する信号線93を与え、また反対側の表面に沿っ てテスト・チップ32の背面に至る導電路を画定する。 キャリア90は第1図および第2図のテスト・ウエハー30に関して先に述べ た態様でテスト・ヘッド16に取り付けられる。例えば、接触部材54は、テス ト・チップがキャリア90に固定される前または後に、あるいは前述のように接 触部材54がキャリア90自体のパッドに当てられる前または後に、各テスト・ チップ32のパッド(図示せず)に当てられる。最後に、この図では示されてい ないキャリア90の部分がテスト構造体の外部に延び出て信号線93を第2図の テスト装置58に接続するようにされる。 第6b図はもう1つの実施例を示し、そこではテスト・チップ32がキャリア 90にはんだバンプで接合されている。キャリア90は金属の複数レベルまたは 薄膜層97を有し、これを通して電源線、接地線および信号線が設けられるが、 これについては第7a図ないし第7c図に関してもっと詳細に説明される。キャ リア90の背面にあるピン99はキャリア90をテスタ・ソケットに接続するた めの手段を与える。接触部材54について上述したその他の接続体もキャリア9 0をテスタに接続するのに用いることができる。キャリア90は以下に述べるよ うに製品ウエハーのTCEと同じTCEを持った材料から作られる。接触部材5 4がキャリア90上に 置かれるので、接触部材54がテスト・チップ32上に置かれている第6a図の 実施例と比べて欠陥チップの取り替えが更に簡単になる。 キャリア90では、テスト・ヘッド16が使用状態に置かれたときすべてのテ スト・チップが機能的になることができ、そして欠陥状態になったチップがどれ でも置き換えられるという点において、キャリア90はウエハー30(第1図) に比べて有利である。第1図の実施例の場合と同様に全ウエハーのテストおよび バーン・インに必要とされる大電流を供給することができる。また、製品ウエハ ー上のチップに実質上一定な電圧を供給し、かつ短絡チップを自動的に切り離す ことができるようにテスト・チップ32上にピン毎に調整器を備えることができ る。 第7a図ないし第7b図はテスト・ヘッドのもう1つの実施例を示すが、ここ でテスト・ヘッドは前述したものに比べて更に有意な利点を有する。主要な利点 は、この実施例ではテスト・チップおよび製品ウエハーがキャリア90の両側に 載置されていることにある。従って、テスト・チップ32および製品ウエハー1 8はキャリア90を介して互いに対面することにより、チップの背面が電源、接 地線、または放熱に利用できるようになっている。この実施例は欠陥チップが接 触部材54に影響することなく容易に取り外せるという利点を持つ。これはまた テスト・チップ32の特別の整合が必要とされないという利点をも持っている。 図示のようにテスト・ヘッド116はキャリア190にはんだバンプで取り付 けられた個々のテスト・チップ32から構成される。はんだバンプによる取り付 けは半導体実装の分野で周知である。はんだバンプによる取り付けは、テスト・ チップ32が欠陥を有するとき、テスト・ヘッド116の他の部分を取り外す必 要なしにテスト・チップ32を取り外しおよび交換するのを容易にする。ワイア ・ボンディングまたはTABボンディング等のその他の取り付け方法もまた用い ることができる。 キャリア190は上述のようにガラス・セラミック等の材料から作られる。ガ ラス・セラミックはTCEがシリコンのTCEと同等であるので、温度が室温か らテストおよびバーン・イン温度まで変化する間ウエハー上のすべてのチップに 対してプローブの接触を維持する能力を与える。典型的なバーン・イン温度は約 140°Cであるが、バーン・イン温度は180°Cまで及ぶことがある。テス トおよびバーン・インは室温以下の温度でも行うことができる。キャリア190 は窒化アルミニウム、シリコン、絶縁された低TCE金属、またはここに列挙し たようなシリコンのTCEに近い低TCEの金属や積層金属等のその他のセラミ ック材料から作ることもできる。 キャリア190上のチップはバーン・インの間製品ウエハーよりも幾分低い温 度に保たれるのが望ましい。これによりキャリア190上のチップはより小さな 応力を受け、より長 期間存続する。例えば、製品ウエハーはバーン・インの間140°Cまで温度上 昇することがあるが、キャリア上のチップは好ましいことに100°Cまでしか 上昇しない。キャリア190のTCEは、製品ウエハーおよびキャリアの温度が 室温とバーン・イン温度との間で変化するとき、製品ウエハーの直径全体にわた ってパッドと接触するプローブが幾つかのチップとの接触を失うほどにはずれな いような程度にキャリアおよびウエハーが、所望の温度差を考慮して、膨張する ならば、シリコンのTCEにマッチするものと考えられる。ウエハーのバーン・ インのためのマッチングに必要とされるキャリアのTCEは、バーン・イン温度 、製品ウエハーの直径、プローブおよびパッドの寸法が与えられれば容易に計算 される。 チップ実装のために開発されたガラス・セラミック材/銅材のシステムはウエ ハー・テストおよびバーン・インにとって理想的な基盤である。その熱的特性の 他に、ガラス・セラミックはウエハーのテストおよびバーン・インに望ましいそ の他の幾つかの特性を持っている。それはミクロン単位に研磨することができ、 また本来機械的に安定である。ガラス・セラミック基板内部の銅導体は高速のウ エハーのテストのための50オーム・インピーダンス伝送線を与えるように配置 され得る。3次元銅導体回路網の現在の配線密度は215mmのガラス・セラミ ック基板の上面および底面の両方に100,000個もの接続を布線するのに十分な容 量を許容する。また、 ウエハーを基板に整列させるための光学的整合システムの一部として用いるため に、ガラス・セラミック/銅基板に孔を設けることができる。ガラス・セラミッ ク/銅基板は、基板への電力および信号の機械的接続を最適化するために、任意 の形状の縁部を形成されてもよく、また縁部条件の任意の組み合わせを取るよう に形成されてもよい。 ガラス・セラミック基板はまた厚い銅導体を与え、これはウエハー全体にある チップに良好な電圧の一様性を保つ一方でウエハー上のすべてのチップの同時的 テストまたはバーン・インに必要な低抵抗および大電流分配能力を与える。多数 のチップを実装するのに用いられるガラス・セラミック基板はガラス・セラミッ ク内にダース単位の金属厚膜192を有し、また基板の上面および底面にある薄 膜層に更に別の金属層を有する。例えば、実装に用いられる現在の215mm多 層ガラス・セラミック/銅基板は直流の10,000アンペアを配電することが でき、これはウエハー上のすべてにチップに対して十分である。従って、ガラス ・セラミック基板によれば電圧の一様性を維持するように電力を分配するために はテスト・チップ32の背面は必要とされない。電流はガラス・セラミックのキ ャリア190を経て電圧調整器240を有するテスト・チップ32に配電され、 そこから製品チップ34に配電される。第7b図に概念的に示されたように、電 源バス252aおよび接地バス252bはキャリア190の両表面に延びる導電 層192aおよび192bにそれぞれ電 気的に接続されてガラス・セラミック基板に低抵抗の接触を与える。接続は溶着 、はんだ付け、またはクランプ等の方法でなされる。 第7b図に示されるように、金属層192はキャリア190の一部または全体 に進入する垂直導体(242、244および246等)を形成するように重ねら れる。従って、キャリア190の上面および底面は相互接続されて、キャリア1 90の上面に下向きに載置されたテスト・チップ32とキャリア190の下にあ る製品チップ34との間の接触を容易にすることができる。キャリア190と製 品チップ34上のパッドとの間の接触は、剣山状の接触部材54、C4またはR 3ボンディング等、上に述べた本発明の実施例について記載された方法によって 行うことができる。本実施例においては接触部材54は第1図について述べたも のよりも相当に短かくすることができるが、これはフレキシブル・ケーブル接続 が必要とされないからであり、この接触部材の長さは、ウエハー上のすべてのパ ッドへの接触を保証するためのプローブの追従性の必要によってのみ定められる 。はんだ付けボンディングが用いられたとき、製品ウエハー18の取り付けおよ び取り外しを容易にするため、テスト・チップ32を取り付けるのに用いられる はんだは製品ウエハー18の取り付けに用いられるはんだよりも高い融点を持つ ものとすることができ、つまり製品ウエハーをテスト・チップよりも高い温度に 加熱することができる。 各テスト・チップ32上にある1つ以上の電圧調整器回路240は垂直導体2 41を経て製品チップ34に調整された電圧を与える。別の垂直導体242、2 44が製品チップ34におけるVddおよび接地レベルをそれぞれ感知するのに用 いられ、この差が電圧調整器回路240にフィードバックされて調整器回路24 0の基準信号パッドにおける指定された電圧が製品チップ34のVddパッドと接 地パッドとの間に実際に印加されるのを保証するようにされる。 製品チップからのフィードバックにより電圧調整器240は、電源とテスト・ チップ32との間、テスト・チップ32と製品チップ34との間、または製品チ ップ34と接地バスとの間のいずれかに存在する可能性のあるどのようなIR電 圧降下にも関係なく、基準信号パッド246で指定された全電圧を高精度で製品 チップに供給するという意味ある利点を与える。この精度は、電圧調整器240 がその関連する製品チップ上の電源パッドと接地パッドとの間の電圧を電圧調整 器の分野で周知の回路を用いて感知し、チップのVddパッドと接地パッドとの間 に印加される実際の電圧が極めて厳しい制限内に保たれることを保証することに より得られる。 電圧調整器240は、電圧調整器の分野で周知の電圧調整器240により、短 絡チップへの電流を適応範囲の値に制限し、または短絡チップをテストまたはバ ーン・インからそっくり取り除くことができるという利点をも与える。このよう にして短絡チップが隣接チップの電圧レベルに与える可能性 のある潜在的な不都合が避けられる。 電圧調整器240は、製品ウエハー18上の様々なチップが相当に異なる大き さの電流を引き出して相当に異なるIR電圧降下を受けることがあるような場合 でも、製品ウエハー上のすべての非短絡チップに厳密に調整されたVddを与える という別の意味ある利点を有する。電圧調整器240は、各チップおよびその隣 接チップにより引き出される電流に実質上関係なく、電圧調整器回路240の許 容範囲内で実質上同一の電圧を各動作チップに与える。 スプリング75およびピストン76を用いてはんだバンプで載置されたチップ の背面から熱を放散することは第7b図に示されるように半導体実装の分野にお いて周知である。典型的には、スプリングがピストンを冷却すべきチップと熱的 な接触をなすように押し付ける。本発明において、この方法はダイスされていな い製品ウエハー18上の製品チップ34への、および製品チップ34からの熱伝 達を与えるように拡張される。ピストンのアレイが用いられ、これはその間にピ ストンおよび空間を有し、またウエハーの背面のほとんどの領域を覆う領域を有 する。 ガラス・セラミックのキャリア190は剛性であるため、ウエハー18上の製 品チップ34と接触部材54との間の良好な電気的接触のためには製品ウエハー を剛性の支持チャックに結合させないことが必要となることがある。これは特に 、上述のようにテスト・チップ32が製品ウエハー18よりも 相当に低い温度に保たれる場合である。この場合、キャリア190の厚さにわた る相当な温度勾配がキャリア190の反り返りを生じ、この反り返りは50ミク ロン程度またはそれ以上となることがある。しかしながら、薄い製品ウエハーの 相対的な可撓性の利点を利用して製品ウエハー18の背面39全体にわたって順 応的な力を加えるスプリング75およびピストン76により、製品チップ34の 背面に良好な熱的接触を実現し、製品チップ34と接触部材54との間に良好な 電気的接触を実現することは依然可能である。順応的なチャックおよび製品ウエ ハー18の背面への熱的接触子を用いることにより、接触部材54と製品ウエハ ー18との間の平坦度および平行度に許容度の緩和が許容される。 スプリング75に加えて、ピストン76をチップ32または34に押し付ける 力を与えるために水圧または圧縮空気システムを使用することができる。接触部 材54に対するウエハーの順応を確実にするのに要する力は良好な熱伝達を得る のに要する力よりも相当に大きい。水圧または圧縮空気システムはピストンが移 動する距離に対して力が無関係である点、および力の大きさが容易に切り替えま たは調節できるという点において利点がある。別の方法として順応的な力を与え る真空による方法が第6図についてこの後説明される。製品ウエハーと接触部材 との間に順応的な接触を与えるのにこのような方法が用いられる場合には、ピス トン75にかけられる力は良好な熱伝達を与えるのに十分なものであることが必 要 なだけであり、弱いスプリングで十分である。 その他多くの冷却方法が周知であり、浸積冷却、衝撃冷却、ヒートポンプ、お よびベロウズなどがあるが、これらの方法は本発明の機械的手段に比べて相当に 高価なものとなる。 上に述べたように信号I/Oはキャリア190に接続されたフレキシブル・ケ ーブル33b(第1図)を介し、そしてキャリア190上の、またはキャリア1 90内の導体248を経てテスト・チップ32上のテスト信号パッド86a(第 3b図)に与えられる。フレキシブル・ケーブル33bとキャリア190との間 の接続は通常の手段によってなされる。第3b図を参照して上述したように、製 品チップ上でI/Oが短絡した場合にすべての信号I/Oを切り離すためにテスト ・チップ32においてスイッチ84が利用できる。このようにして製品ウエハー 18上のすべてのチップに対するそれぞれの信号I/Oを切り換えることができ る。任意の1チップで信号I/Oに短絡が生じたことから生じる大電流および大 電圧振幅は、その関連するテスト・チップ32上のスイッチによりそのチップを オフに切り換えることにより回避することができる。この切替はこの分野で周知 のテスト・チップ32上の回路を用いて自動的に行うことができる。良好なチッ プに対しては、信号I/Oは垂直導体249を経てテスト・チップ34から製品 チップ34に与えられる。もちろん、短絡I/Oを有するチップの切替による制 御が必要でないならば、信号I/Oはテスト・チップ32を通ることなくキャリ ア190を経て フレキシブル・ケーブル33bから製品チップ34に直接に与えられ得る。 キャリア190からテスト・チップ32を経て製品チップ34に信号I/Oを 分配する上述の方法は、テスト・チップ32の入力当たり1つ、および出力当た り1つの、各パッド当たり2倍の個数のパッドを必要とする。たとえば、256 個のパッドを有する製品チップの場合、テスト・チップ32は512個のI/O パッドを必要とすることになる。電源接続はテスト・チップ32を経て同様なU ターンをなすので、テスト・チップ32には電源用に余分のパッドも必要となる 。しかしながら、テスト機能がテスト・チップ32上に配置されているならば、 I/O線の殆どはテスト・チップ32と製品チップ34との間にだけ向けられ、 テスト・チップ32を外部で接続するI/O線は僅かしか必要とされない。同様 に製品チップ34が自己テスト回路を作り付けられているならば製品チップ34 をテスト・チップ32又は外部に接続するI/O線の数は非常に少なくなる。 製品チップは単一の調整器から、又は複数の調整器から給電され得る。標準的 なトランジスタが使用できるので、製品チップの電源パッド当たり少なくとも1 つの調整器が特に有利である。各調整器はより小さく、より少ない電流を引き出 し、制御するのにより容易であり、また現在のテクノロジーで実現するのにより 容易である。妥当な程度に小電流を流す装置を有するテスト・チップ上に電圧調 整器を設けることは 電圧調整器の設計および実装を簡単なものとする。各チップに多くの調整器を設 けるとテスト・チップの頑丈さを増す。これとは別に、単一の大きな調整器なら ばいくつかの製品チップに給電できるであろうが、1つの製品チップが短絡する とこの調整器により給電されるすべての製品チップはテストまたはバーン・イン 中に間違った大きさの電圧レベルを受けることになる。従って各調整器が単一の 製品チップに電流を供給することが望ましい。調整器は単一のテスト・チップ又 は複数のテスト・チップに配置することができる。 本発明は2つ以上の電源レベルを必要とする製品チップに特に適する。特化さ れた電圧調整器を各レベルに対して使用することができ、または個別の基準電圧 レベルが調整器の個別の組に利用できるようにすることができる。 もし必要ならば、テスト・チップ32上の所要のパッドの幾つかは、電源バス 192aをテスト・チップ32に接続する電源パッドの数を、電源を製品チップ 34に接続するのに用いられるパッドの数より少なくするだけで無くすることが できる。同様にテスト・チップ32上の各調整器回路174からの単一の出力線 241をキャリア190において幾つかの線241aないしcに分割し、これで 製品チップ34上の幾つかのVdd電源パッド69aないしcを給電するようにす ることができる。テスト・チップ32上の電圧調整器回路240は製品チップ3 4上で直接電圧差を感知し、テスト・チップ32を電源バス192aに接続する 電源パッドの数が 減少された結果生じる追加の抵抗およびIR電圧降下をすべて補償する。 接地レベルはテスト・チップ32を通ることなく接地バス192bから製品チ ップ34上の接地パッド250に直接供給され、テスト・チップ32は接地レベ ルを製品チップ34に接続するのに用いられるのよりも少ない数の接地パッドを 有するようにすることができる。事実、テスト・チップ32にはテスト・チップ 32の背面を経由するだけで接地レベルが与えられ、これによりテスト・チップ 32上のパッド場所を更に解放する。 上述の種々の実施例において、本発明はチップ上に電圧調整および切替を与え る能力のみならず、テスト・パターンやテスト結果やその他のテストおよびバー ン・イン機能を格納するテスト回路およびレジスタを与える機会をも提供する。 製品チップがバーン・イン自己テスト(BIST)能力を持っているならば、テ スト・チップ上のテスト回路がテストを開始し結果を格納することができる。B ISTを使用したり、テスト・チップにテスタ機能を備えることにより、外部接 続に必要とされる信号I/O線の数を著しく減少させ、また外部テスタの必要性 をなくしまたは外部テスタのコストを低減させることができる。テスト・チップ は製品チップの数分の一インチ(25.4mm)の寸法内に配置されるので、本 発明の手法は高性能のテスト能力を与え、テスタは必要ならば製品チップを非常 な高速で動作させることができる。また、製 品チップ又はテスト・チップの何れかにテスタ機能またはデータ・ログ機能が備 えられるならば、バーン・イン・ボード、ソケット、オーブン、およびバーン・ イン・テスタの必要が無くなるのでバーン・インが大いに簡単になる。 もう1つの実施例において、キャリア190はテスタのソケットに取り付ける ためのピン260などの標準的なプローブを一方の側に有する。電圧調整器24 0を有するテスト・チップ32がプローブと共に用いられないならば、短絡の場 合に電流を制限するために標準的な抵抗またはヒューズが使用されても良い。し かしながら、第7c図に示すようにキャリア190上のテスト・チップ32と共 にピン260を用いることができ、これにより外部テスタおよび局部の電子的電 圧制御手段への直接接続および短絡製品チップ34の切り離しを可能にすること ができる。 第8図は第1図のテスト固定具を小型にかつポータブルにした代替物を示す。 この実施例において、製品ウエハーはテスト・ヘッドに整合され、その組み合わ せがテスタまたはバーン・イン装置に運ばれるようにできる。このやりかたはテ スト・ヘッドおよび製品ウエハーをポータブルのカセットにして、このカセット のアレイがテスタまたはバーン・イン・チャンバにプラグ・インされるようにす ることができる。このやり方では整合ステップをテストおよびバーン・インのス テップと別にすることができるのでこのやり方は意味ある利点を与える。テスト およびバーン・インは高価な道具を用い て行われるが、このようにステップを別にすることによりこれらの道具がウエハ ー整合に伴う不使用時間を持たないようにされる。このようにして、製品ウエハ ーおよびテスト・ヘッドはオフ・ラインで整合され、バーン・イン・チャンバに はあらかじめ整合された複数のカセットが迅速に装荷されるようにすることがで きる。 第8図に示されるように、テスト・ヘッド316は真空ポート320を有する 真空クランプ318によって製品ウエハー18にクランプされる。真空シール3 22が製品ウエハー18の背面をクランプ318に対してシールし、真空シール 324がテスト・ヘッド316の背面をクランプ318に対してシールする。領 域326に真空を与えることによりウエハー18およびテスト・ヘッド316を クランプするのに大気圧が与えられる。必要ならばウエハー18およびテスト・ ヘッド316の背面に追加の圧力が与えられても良い。追加の圧力は、水圧、静 水圧、動水圧を含む方法、およびピストン、スプリングまたは機械的プレス等の 機械的手段により与えられる。真空クランプ318は製品ウエハー18およびテ スト・ヘッド316の順応能力を利用する。プローブ330(ダミーのプローブ を含む)がテスト・ヘッド316の縁部まで延び、またはシール322がプロー ブ330の最後の行まで延びているならば、製品ウエハー18の縁部における不 所望な反りが避けられる。この後者の配置は上述のように、熱を発生しない周縁 領域に冷却を加えることを避けながら、 熱を発生するウエハー領域に冷却を加えることを可能にし、これによりウエハー 18内の温度の不均一および熱的勾配を低減する。製品ウエハー18上の整合マ ークと光学的に整列させるためにテスト・ヘッド316にガラス・レチクルを設 けることができる。Oリング・シール327およびウイングナット328などの ラッチが真空シールを完成する。テスタまたはバーン・イン・チャンバにアセン ブリを搬送する間に真空が失われた場合、このラッチが整列を維持する。テスト ・ヘッド316は上述したようにガラス・セラミック基板などのウエハーまたは キャリアであり、プローブ、フレキシブル・ケーブル、熔着電源リード、ピン、 およびワイア・ボンドなどの手段で外部に接続される。印刷回路リング334は 追加のテスト機能、電源入力などのための支持部を与え、これはワイア・ボンド 336等の手段によりテスト・ヘッド316に接続される。 真空クランプ318はウエハー18の表面にわたって一様な力を加えることを 可能にし、これによりプローブの損傷、特にウエハー18の縁部の損傷の可能性 を低減する。真空クランプ318はまた、ウエハー18およびテスト・ヘッド3 16の背面のほぼ全体を冷却または電気的接触のためアクセス可能にする。更に 、テストおよびバーン・インが完了したときに製品ウエハー18を取り除くのを 助けるために、テスト・ヘッド316と製品ウエハー18との間の領域に真空ポ ートを介して正の圧力が加えられても良い。また、プローブ および製品チップに不活性な環境を与えるため製品ウエハー18とテスト・ヘッ ド316との間に不活性ガスが導入されても良い。このガスはクランプを維持す るため低い圧力で導入され得る。この環境は湿度などの活性成分を含んでその場 での加速された応力テストを与えるようにすることもできる。 本発明の幾つかの実施例およびその変形例が詳細に説明され、添付図面に図示 されてきたが、本発明の精神から逸脱することなく更に種々の変更を加えること ができることは言うまでもない。たとえば、本発明は製品ウエハー上のすべての 製品チップに接触する可能性を持っているが、製品ウエハーのある領域に接触部 材を含めなかったり、又はテスト・ヘッドの領域を製品ウエハー上のすべてのチ ップの投影面積よりも僅かに小さくしたりする事などによって、より少ない数の チップが接触されるようにできることは自明である。製品ウエハー上の集積回路 製品チップの「実質上すべて」に同時に接触する能力を持つ装置とは、室温およ びバーン・イン温度の両方においてテスト・ヘッドが製品ウエハー上のすべての 製品チップに接触できるようなTCEをテスト・ヘッドが有するような装置を意 味する。本明細書の上記のいかなる記載も本発明を添付請求の範囲よりも狭く限 定するように意図されたものではない。開示された幾つかの例は限定的なもので はなく、例示的であることのみを意図するものである。
【手続補正書】 【提出日】1998年2月6日 【補正内容】 請求の範囲 1.前面および背面を有する製品ウエハー(18)上にあり、信号I/Oパッド 、接地パッド、および電源パッドを有する複数の集積回路製品チップ(24)に 同時的に接触するための電源に接続可能な装置であって、 前記製品ウエハー(18)上の複数の製品チップ(34)に接続可能であり、 前面および背面を有しかつ前記製品ウエハー(34)に電気的に接続可能な少な くとも1つのテスト・チップ(32)を含むテスト・ヘッド(16)と、 前記製品チップ上の電源パッドと電源(PS)との間に接続可能な、前記少な くとも1つのテスト・チップ(32)上の複数の電圧調整器(40)と、 を含む 複数の集積回路製品チップ(34)に同時的に接触する装置。 2.前記電圧調整器は各製品チップ当たり少なくとも1つの電圧調整器を含む請 求の範囲第1項に記載の装置。 3.各製品チップが短絡したとき各製品チップへの電流を制限する電子的手段を 更に含む請求の範囲第2項に記載の装置。 4.前記電流を制限する手段は選択された製品チップから電力を切り離すために 前記電圧調整器に与えられるゲート制御を含む請求の範囲第3項に記載の装置。 5.前記電圧調整器の背面にある製品チップにVdd電圧および接地電圧の何れか を給電するため前記電圧調整器から製品チップに延びる感知線を更に含む請求の 範囲第2項に記載の装置。 6.各製品チップにテスト・チップが対応している請求の範囲第1項に記載の装 置。 7.前記電源は電源電圧レベルおよび接地電圧レベルを供給し、前記電源電圧レ ベルが前記テスト・チップの前記背面を経て前記電圧調整器に供給される請求の 範囲第1項に記載の装置。 8.前記電源は電源電圧レベルおよび接地電圧レベルを供給し、前記接地電圧レ ベルが前記製品チップの前記背面を経て供給される請求の範囲第1項に記載の装 置。 9.前記テスト・チップは製品チツプの信号I/Oパッドへの接触を切り離す手 段を更に含む請求の範囲第1項に記載の装置。 10.前面および背面を有する製品ウエハー(18)上にあり、信号I/Oパッ ド、接地パッド、および電源パッドを有する集積回路製品チップ(34)の実質 上すべてに同時的に接触することができる、電源に接続可能な装置であって、 第1の側および第2の側を有するテスト・ヘッド(16)を含み、 前記テスト・ヘッドの第1の側は前記製品ウエハー(18)上の実質上すべて の前記製品チップ(34)の電源パッド( 69)に同時に接触する事ができる複数の接触子(55)を有し、 前記テスト・ヘッド(16)は前記電源から前記接触子に電力を分配するため の手段を有し、 前記電力を分配する手段はテスト・チップ(32)を含み、 前記テスト・ヘッドは製品ウエハー(18)の熱膨張係数と一致する熱膨張係 数を有する材料から成り、 前記テスト・ヘッド(16)は前記テスト・チップ(32)のための支持体で ある、 複数の集積回路製品チップ(34)に同時的に接触する装置。 11.前記電源からの電力は前記テスト・ヘッドを経て前記テスト・チップに分 配され、前記テスト・チップは製品チップの電源パッドへの接触を切り離す手段 を含む請求の範囲第10項に記載の装置。 12.前記テスト・ヘッドは製品ウエハー上の複数の製品チップにあるI/Oパ ッドに接触する手段を含み、前記テスト・チップは製品チップの信号I/Oパッ ドへの接触を切り離す手段を含む請求の範囲第10項に記載の装置。 13.前記接触手段は製品ウエハー・プローブおよび真空クランプを含む請求の 範囲第10項に記載の装置。 14.前記真空クランプは製品ウエハーの背面に真空シールを与えるように設計 される請求の範囲第13項に記載の装置。 15.製品ウエハー(18)上にあり、信号I/Oパッド、接 地パッド、および電源パッドを各々が有する複数の集積回路製品チップ(34) をテストし、またはバーン・インする方法であって、 a)製品ウエハーの熱膨張係数と一致する熱膨張係数を有する材料から成り、 電圧調整器(40)およびテスト機能の何れかを含むテスト・チップ(32)を 含むテスト・ヘッド(16)により、製品ウエハー(18)上の実質上すべての 製品チップ(34)のパッド(53)に同時に接触するステツプと、 b)前記テスト・ヘッド(16)および前記テスト・チップ(32)を経て製 品チップ(34)の電源パッド(69)に電源から電力を供給するステップと、 c)ウエハー(18)上の複数の製品チップ(34)をテストまたはバーン・ インするステップと、 を含む方法。 16.前記ステップb)は、前記電圧調整器の1つに外部から接続可能な基準信 号線を介して基準電圧を与えるステップを更に含み、前記調整器は前記電源から 製品チップの電源パッドに、前記基準信号線に印加される電圧レベルに相当する 電圧レベルで、前記電力を与えることを特徴とする請求の範囲第15項に記載の 方法。 17.前記電圧調整器は、ウエハー上の製品チップにおける電圧差を感知し、こ れに対応して該電圧差が基準電圧に一致するように前記電圧調整器の出力電圧を 調整するための手段 を更に含む請求の範囲第15項に記載の方法。 18.前記テスト・チップは選択された製品チップから電力を切り離すように電 圧調整器をゲートするための手段を更に含む請求の範囲第15項に記載の方法。 19.前記テスト・ヘッドは、製品チップの信号I/Oパッドへの接触を切り離 すための手段を有する少なくとも1っのテスト・チップを更に含む請求の範囲第 15項に記載の方法。 20.室温および選択されたバーン・イン温度で製品ウエハー(18)上の実質 上すべての製品チップ(34)にあるパッド(53)に接触する手段を含む、ウ エハー段階でのテストおよびバーン・インを行う装置であって、 製品ウエハー(18)上のテスト又はバーン・インされるべきすべての製品チ ップ(34)に、製品ウエハー上の短絡チップの存在に関係しない電圧レベルで 電力を与えるための手段と、 各製品チップおよびその近隣のチップにより引き出される電流に実質上無関係 な電圧レベルで前記電力を与えるための手段と、 を有するウエハー段階でのテストおよびバーン・インを行う装置。 21.製品ウエハーに接触するための前記手段をクランプする手段を更に含み、 接触するための前記手段はテスト・ヘッドの一部であり、前記クランプする手段 は、少なくとも1つの製品ウエハーおよび前記テスト・ヘッドの背面に対してシ ールすることが可能な真空クランプを含むことを特徴とする請求の範囲第20項 に記載の装置。 22.パッドに接触する前記手段は製品ウエハーの熱膨張係数に一致する熱膨張 係数を有する基板から成ることを特徴とする請求の範囲第20項に記載の装置。 23.製品ウエハー上の製品チップに短絡I/Oが存在することに無関係に製品 ウエハー上のテストまたはバーン・インされるべきすべての製品チップに信号I /Oを与えるための手段を更に含む請求の範囲第20項に記載の装置。 24.接触するための前記手段はテスト・チップを有するテスト・ヘッドを含み 、テスト・ヘッド上の少なくとも1つのテスト・チップが製品ウエハー上のテス トまたはバーン・インされるべき製品チップにテスト機能を与えることを特徴と する請求の範囲第20項に記載の装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴァンホーン、ジョディ、ジョン アメリカ合衆国ヴァーモント州アンダーヒ ル、ボックス 1170、アール・デイ 1 (72)発明者 ワーカー、ジョージ、フレデリック アメリカ合衆国ニューヨーク州ニューヨー ク、ヨーク・アヴェニー 1540 アパート メント ナンンバー11ケイ (72)発明者 パリイ、チャールズ、ハンプトン アメリカ合衆国ニューヨーク州ポキプシ ー、スパイ・ヒル 14 (72)発明者 ガーデル、デヴィッド、ルイース アメリカ合衆国ヴァーモント州ファイアー ファックス、リチャード・ロード 51 (72)発明者 デイングル、ステイーブ、レオ アメリカ合衆国ヴァーモント州ジェリコ、 ミドー・ウッド・サークル 407 (72)発明者 プリリック、ロナルド アメリカ合衆国ヴァーモント州チェスター フィールド、ミドルフィルド・レーン 5908

Claims (1)

  1. 【特許請求の範囲】 1.前面および背面を有する製品ウエハー(18)上にあり、信号I/Oパッド 、接地パッド、および電源パッドを有する複数の集積回路製品チップ(24)に 同時的に接触するための電源に接続可能な装置であって、 前記製品ウエハー(18)上の複数の製品チップ(34)に接続可能であり、 前面および背面を有しかつ前記製品ウエハー(34)に電気的に接続可能な少な くとも1つのテスト・チップ(32)を含むテスト・ヘッド(16)と、 前記製品チップ上の電源パッドと電源(PS)との間に接続可能な、前記少な くとも1つのテスト・チップ(32)上の複数の電圧調整器(40)と、 を含む 複数の集積回路製品チップ(34)に同時的に接触する装置。 2.前記電圧調整器は各製品チップ当たり少なくとも1つの電圧調整器を含む請 求の範囲第1項に記載の装置。 3.各製品チップが短絡したとき各製品チップへの電流を制限する電子的手段を 更に含む請求の範囲第2項に記載の装置。 4.前記電流を制限する手段は選択された製品チップから電力を切り離すために 前記電圧調整器に与えられるゲート制御を含む請求の範囲第3項に記載の装置。 5.前記ゲート制御は外部から制御可能なオン状態およびオ フ状態を有する請求の範囲第4項に記載の装置。 6.前記電流を制限する手段は前記電圧調整器の各々に対する適応電流設定を含 む請求の範囲第3項に記載の装置。 7.前記適応電流設定は外部から制御可能である請求の範囲第6項に記載の装置 。 8.前記電圧調整器の各々の出力線にデカップリング容量を更に含む請求の範囲 第2項に記載の装置。 9.前記デカップリング容量はトレンチ・キャパシタおよび薄膜キャパシタの何 れかである請求の範囲第8項に記載の装置。 10.前記デカップリング容量は各電源パッドに設けられる請求の範囲第8項に 記載の装置。 11.前記電圧調整器の背面にある製品チップにVdd電圧および接地電圧の何れ かを給電するため前記電圧調整器から製品チップに延びる感知線を更に含む請求 の範囲第2項に記載の装置。 12.前記電圧調整器は可変である請求の範囲第1項に記載の装置。 13.前記複数の電圧調整器は第1群および第2群を含み、前記第1群は前記第 2群とは別に制御可能である請求の範囲第12項に記載の装置。 14.前記製品チップに供給されるVdd電圧を設定するため前記可変電圧調整器 に外部から接続できる基準線を更に含む請求の範囲第12項に記載の装置。 15.前記テスト・チップは製品チップをテストするためのテスト回路を更に含 む請求の範囲第1項に記載の装置。 16.前記複数のテスト・チップの各々が前記テスト・ヘッドに別々に載置され る請求の範囲第1項に記載の装置。 17.各製品チップにテスト・チップが対応している請求の範囲第16項に記載 の装置。 18.前記電源は電源電圧レベルおよび接地電圧レベルを供給し、前記電源電圧 レベルが前記テスト・チップの前記背面を経て前記電圧調整器に供給される請求 の範囲第1項に記載の装置。 19.前記電源は電源電圧レベルおよび接地電圧レベルを供給し、前記接地電圧 レベルが前記製品チップの前記背面を経て供給される請求の範囲第1項に記載の 装置。 20.前記テスト・チップは製品チップの信号I/Oパッドへの接触を切り離す 手段を更に含む請求の範囲第1項に記載の装置。 21.前面および背面を有する製品ウエハー(18)上にあり、信号I/Oパッ ド、接地パッド、および電源パッドを有する集積回路製品チップ(34)の実質 上すべてに同時的に接触することができる、電源に接続可能な装置であって、 第1の側および第2の側を有するテスト・ヘッド(16)を含み、 前記テスト・ヘッドの第1の側は前記製品ウエハー(18)上の実質上すべて の前記製品チップ(34)の電源パッド( 69)に同時に接触する事ができる複数の接触子(55)を有し、 前記テスト・ヘッド(16)は前記電源から前記接触子に電力を分配するため の手段を有し、 前記電力を分配する手段はテスト・チップ(32)を含み、 前記テスト・ヘッドは製品ウエハー(18)の熱膨張係数と一致する熱膨張係 数を有する材料から成り、 前記テスト・ヘッド(16)は前記テスト・チップ(32)のための支持体で ある、 複数の集積回路製品チップ(34)に同時的に接触する装置。 22.前記材料はガラス・セラミック、窒化アルミニウム、コバー、インバー、 タングステン、シリコン、およびモリブデンの何れかである請求の範囲第21項 に記載の装置。 23.削除 24.前記テスト・チップは前記第2の側にある請求の範囲第21項に記載の装 置。 25.前記テスト・チップは前記電力分配機能およびテスト機能のいずれかを含 む請求の範囲第21項に記載の装置。 26.前記テスト・チップは製品チップの各々に特定されたVdd電圧を供給する 手段を含む請求の範囲第25項に記載の装置。 27.前記電源からの電力は前記テスト・ヘッドを経て前記テスト・チップに分 配される請求の範囲第21項に記載の装 置。 28.前記テスト・チップは製品チップの電源パッドへの接触を切り離す手段を 含む請求の範囲第27項に記載の装置。 29.製品チップとテスト・チップとの間の電気的接続が前記テスト・ヘッドを 経て与えられる請求の範囲第21項に記載の装置。 30.前記テスト・ヘッドは製品ウエハー上の複数の製品チップにあるI/Oパ ッドに接触する手段を含み、前記テスト・チップは製品チップの信号I/Oパッ ドへの接触を切り離す手段を含む請求の範囲第21項に記載の装置。 31.前記テスト・ヘッドの前記第2の側は前記テスト・ヘッドをテスタに接続 するための複数の導体を更に含む請求の範囲第21項に記載の装置。 32.前記接触手段は製品ウエハー・プローブおよび真空クランプを含む請求の 範囲第21項に記載の装置。 33.前記真空クランプは製品ウエハーの背面に真空シールを与えるように設計 される請求の範囲第32項に記載の装置。 34.製品ウエハー(18)上にあり、信号I/Oパッド、接地パッド、および 電源パッドを各々が有する複数の集積回路製品チップ(34)をテストし、また はバーン・インする方法であって、 a)製品ウエハーの熱膨張係数と一致する熱膨張係数を有する材料から成り、 電圧調整器(40)およびテスト機能の何れかを含むテスト・チップ(32)を 含むテスト・ヘッド (16)により、製品ウエハー(18)上の実質上すべての製品チップ(34) のパッド(53)に同時に接触するステップと、 b)前記テスト・ヘッド(16)および前記テスト・チップ(32)を経て製 品チップ(34)の電源パッド(69)に電源から電力を供給するステップと、 c)ウエハー(18)上の複数の製品チップ(34)をテストまたはバーン・ インするステップと、 を含む方法。 35.前記テスト・ヘッドは外部接続のための接続体を更に含む請求の範囲第3 4項に記載の方法。 36.削除 37.前記電圧調整器は調整電圧を変更するための手段を更に含む請求の範囲第 34項に記載の方法。 38.前記ステップb)は、前記電圧調整器の1つに外部から接続可能な基準信 号線を介して基準電圧を与えるステップを更に含み、前記調整器は前記電源から 製品チップの電源パッドに、前記基準信号線に印加される電圧レベルに相当する 電圧レベルで、前記電力を与えることを特徴とする請求の範囲第37項に記載の 方法。 39.前記電圧調整器は、ウエハー上の製品チップにおける電圧差を感知し、こ れに対応して該電圧差が基準電圧に一致するように前記電圧調整器の出力電圧を 調整するための手段を更に含む請求の範囲第34項に記載の方法。 40.製品ウエハーおよび前記少なくとも1つのテスト・チップは前記テスト・ ヘッドの互いに反対側に載置され製品チップと前記少なくとも1つのテスト・チ ップとの間の電気的接続が前記テスト・ヘッドを経て与えられる請求の範囲第3 4項に記載の方法。 41.前記テスト・チップは選択された製品チップから電力を切り離すように電 圧調整器をゲートするための手段を更に含む請求の範囲第34項に記載の方法。 42.前記テスト・ヘッドはシリコン、ガラス・セラミック、窒化アルミニウム 、コバー、インバー、タングステン、およびモリブデンの何れかから成る請求の 範囲第34項に記載の方法。 43.電源からの電力が前記テスト・ヘッドを経て前記テスト・チップに分配さ れることを特徴とする請求の範囲第34項に記載の方法。 44.前記電圧調整器が適応電流を設定する手段を含む請求の範囲第34項に記 載の方法。 45.前記適応電流は外部から制御可能である請求の範囲第44項に記載の方法 。 46.前記電圧調整器の出力線にデカップリング容量を更に含む請求の範囲第3 4項に記載の方法。 47.前記デカップリング容量はトレンチ・キャパシタから成る請求の範囲第4 6項に記載の方法。 48.電源が電源電圧レベルおよび接地電圧レベルを供給し、 前記電源電圧レベルが前記テスト・チップの背面を経て前記電圧調整器に供給さ れる請求の範囲第34項に記載の方法。 49.電源が電源電圧レベルおよび接地電圧レベルを供給し、前記接地電圧レベ ルが前記テスト・チップの背面を経て供給される請求の範囲第34項に記載の方 法。 50.前記テスト・ヘッドは、製品チップの信号I/Oパッドへの接触を切り離 すための手段を有する少なくとも1つのテスト・チップを更に含む請求の範囲第 34項に記載の方法。 51.削除 52.削除 53.削除 54.削除 55.室温および選択されたバーン・イン温度で製品ウエハー(18)上の実質 上すべての製品チップ(34)にあるパッド(53)に接触する手段を含む、ウ エハー段階でのテストおよびバーン・インを行う装置であって、 製品ウエハー(18)上のテスト又はバーン・インされるべきすべての製品チ ップ(34)に、製品ウエハー上の短絡チップの存在に関係しない電圧レベルで 電力を与えるための手段と、 各製品チップおよびその近隣のチップにより引き出される電流に実質上無関係 な電圧レベルで前記電力を与えるための手段と、 を有するウエハー段階でのテストおよびバーン・インを行 う装置。 56.電圧レベルを設定するための手段を更に含む請求の範囲第55項に記載の 装置。 57.複数の電圧レベルを同時に与えるための手段を更に含む請求の範囲第55 項に記載の装置。 58.削除 59.電圧レベルを与えるための前記手段は、製品チップに接続可能な少なくと も1つのテスト・チップ上に複数の電圧調整器回路を含む請求の範囲第55項に 記載の装置。 60.電圧レベルを与えるための前記手段は、前記少なくとも1つのテスト・チ ップの背面、および前記少なくとも1つのテスト・チップ上の電圧調整器を経由 する通路に沿って製品ウエハー上の製品チップに電力を分配するための手段を含 む請求の範囲第59項に記載の装置。 61.製品ウエハーに接触するための前記手段をクランプする手段を更に含む請 求の範囲第55項に記載の装置。 62.接触するための前記手段はテスト・ヘッドの一部であり、前記クランプす る手段は、少なくとも1つの製品ウエハーおよび前記テスト・ヘッドの背面に対 してシールすることが可能な真空クランプを含むことを特徴とする請求の範囲第 61項に記載の装置。 63.パッドに接触する前記手段は製品ウエハーの熱膨張係数に一致する熱膨張 係数を有する基板から成ることを特徴とする請求の範囲第55項に記載の装置。 64.前記基板はシリコン、ガラス・セラミック、窒化アルミニウム、コバー、 インバー、タングステン、およびモリブデンの何れかから成ることを特徴とする 請求の範囲第63項に記載の装置。 65.接触するための前記手段は基板に物理的に接続されたプローブを含む請求 の範囲第63項に記載の装置。 66.製品ウエハー上の製品チップに短絡I/Oが存在することに無関係に製品 ウエハー上のテストまたはバーン・インされるべきすべての製品チップに信号I /Oを与えるための手段を更に含む請求の範囲第55項に記載の装置。 67.接触するための前記手段はテスト・チップを有するテスト・ヘッドを含み 、テスト・ヘッド上の少なくとも1つのテスト・チップが製品ウエハー上のテス トまたはバーン・インされるべき製品チップにテスト機能を与えることを特徴と する請求の範囲第55項に記載の装置。 68.削除 69.削除 70.削除 71.削除 72.削除 73.削除 74.削除 75.削除 76.削除 77.削除
JP50851997A 1995-08-09 1996-08-09 半導体ウエハーのテストおよびバーン・イン Expired - Fee Related JP3320070B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/513,057 US5600257A (en) 1995-08-09 1995-08-09 Semiconductor wafer test and burn-in
US08/513,057 1995-08-09
PCT/US1996/012544 WO1997006444A1 (en) 1995-08-09 1996-08-09 Semiconductor wafer test and burn-in

Publications (2)

Publication Number Publication Date
JPH10510682A true JPH10510682A (ja) 1998-10-13
JP3320070B2 JP3320070B2 (ja) 2002-09-03

Family

ID=24041722

Family Applications (1)

Application Number Title Priority Date Filing Date
JP50851997A Expired - Fee Related JP3320070B2 (ja) 1995-08-09 1996-08-09 半導体ウエハーのテストおよびバーン・イン

Country Status (6)

Country Link
US (3) US5600257A (ja)
EP (1) EP0843825B1 (ja)
JP (1) JP3320070B2 (ja)
KR (1) KR100320984B1 (ja)
DE (1) DE69604810T2 (ja)
WO (1) WO1997006444A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003501819A (ja) * 1999-05-27 2003-01-14 ナノネクサス インコーポレイテッド 電子回路のための大規模並列処理インターフェース
US6525555B1 (en) 1993-11-16 2003-02-25 Formfactor, Inc. Wafer-level burn-in and test
US7107504B2 (en) 2001-06-29 2006-09-12 Fujitsu Limited Test apparatus for semiconductor device
JP2008051792A (ja) * 2006-08-25 2008-03-06 Star Technologies Inc 温度調節機構を有する集積回路プローブ装置
DE102010025760A1 (de) 2009-07-03 2011-01-05 Kabushiki Kaisha Nihon Micronics, Musashino Vorrichtung zum Testen einer integrierten Schaltung
DE102010049326A1 (de) 2009-10-22 2011-04-28 Kabushiki Kaisha Nihon Micronics, Musashino-shi Elektrische Verbindungsvorrichtung und Testsystem zur Verwendung derselben
JP2011179963A (ja) * 2010-03-01 2011-09-15 Nec Corp 半導体検査用プローブカードおよびその製造方法
JP2012021988A (ja) * 2010-07-14 2012-02-02 Sensirion Ag ニードルヘッド

Families Citing this family (155)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7064566B2 (en) * 1993-11-16 2006-06-20 Formfactor, Inc. Probe card assembly and kit
US7579269B2 (en) * 1993-11-16 2009-08-25 Formfactor, Inc. Microelectronic spring contact elements
US5751262A (en) * 1995-01-24 1998-05-12 Micron Display Technology, Inc. Method and apparatus for testing emissive cathodes
US5798653A (en) * 1995-04-20 1998-08-25 Sun Microsystems, Inc. Burn-in system for reliable integrated circuit manufacturing
US6822470B2 (en) 1995-08-30 2004-11-23 Micron Technology, Inc. On-chip substrate regulator test mode
US5880593A (en) 1995-08-30 1999-03-09 Micron Technology, Inc. On-chip substrate regulator test mode
US6100596A (en) * 1996-03-19 2000-08-08 Methode Electronics, Inc. Connectorized substrate and method of connectorizing a substrate
US6111870A (en) * 1996-11-07 2000-08-29 Interdigital Technology Corporation Method and apparatus for compressing and transmitting high speed data
US6551844B1 (en) * 1997-01-15 2003-04-22 Formfactor, Inc. Test assembly including a test die for testing a semiconductor product die
JP3172760B2 (ja) * 1997-03-07 2001-06-04 東京エレクトロン株式会社 バキュームコンタクタ
US5977787A (en) * 1997-06-16 1999-11-02 International Business Machines Corporation Large area multiple-chip probe assembly and method of making the same
SG79963A1 (en) * 1998-03-28 2001-04-17 Texas Instr Singapore Pte Ltd Semiconductor device testing and burn-in methodology
US6742183B1 (en) * 1998-05-15 2004-05-25 United Video Properties, Inc. Systems and methods for advertising television networks, channels, and programs
US6181148B1 (en) 1998-07-20 2001-01-30 International Business Machines Corporation Automated test head interface board locking and docking mechanism
US6744268B2 (en) * 1998-08-27 2004-06-01 The Micromanipulator Company, Inc. High resolution analytical probe station
US6233184B1 (en) * 1998-11-13 2001-05-15 International Business Machines Corporation Structures for wafer level test and burn-in
US6348807B2 (en) * 1998-11-24 2002-02-19 Advanced Micro Devices, Inc. Method and system for utilizing multiple thermocouples to obtain a temperature contour map
JP2000180469A (ja) * 1998-12-18 2000-06-30 Fujitsu Ltd 半導体装置用コンタクタ及び半導体装置用コンタクタを用いた試験装置及び半導体装置用コンタクタを用いた試験方法及び半導体装置用コンタクタのクリーニング方法
US6222246B1 (en) * 1999-01-08 2001-04-24 Intel Corporation Flip-chip having an on-chip decoupling capacitor
US6812718B1 (en) * 1999-05-27 2004-11-02 Nanonexus, Inc. Massively parallel interface for electronic circuits
US7247035B2 (en) * 2000-06-20 2007-07-24 Nanonexus, Inc. Enhanced stress metal spring contactor
US20070245553A1 (en) * 1999-05-27 2007-10-25 Chong Fu C Fine pitch microfabricated spring contact structure & method
US6710609B2 (en) * 2002-07-15 2004-03-23 Nanonexus, Inc. Mosaic decal probe
US7382142B2 (en) 2000-05-23 2008-06-03 Nanonexus, Inc. High density interconnect system having rapid fabrication cycle
USD426785S (en) * 1999-07-09 2000-06-20 Matsushita Electric Industrial Co., Ltd. Wafer level burn-in tester
USD427088S (en) * 1999-07-09 2000-06-27 Matsushita Electric Industrial Co., Ltd. Wafer level burn-in tester
US6580283B1 (en) 1999-07-14 2003-06-17 Aehr Test Systems Wafer level burn-in and test methods
JP2003504889A (ja) * 1999-07-14 2003-02-04 エイアー テスト システムズ ウエーハレベルバーンインおよび電気テスト装置および方法
US6340895B1 (en) * 1999-07-14 2002-01-22 Aehr Test Systems, Inc. Wafer-level burn-in and test cartridge
US6562636B1 (en) 1999-07-14 2003-05-13 Aehr Test Systems Wafer level burn-in and electrical test system and method
US6468098B1 (en) * 1999-08-17 2002-10-22 Formfactor, Inc. Electrical contactor especially wafer level contactor using fluid pressure
US6437587B1 (en) * 1999-11-04 2002-08-20 Agilent Technologies, Inc. ICT test fixture for fine pitch testing
US6392428B1 (en) * 1999-11-16 2002-05-21 Eaglestone Partners I, Llc Wafer level interposer
US8076216B2 (en) 2008-11-11 2011-12-13 Advanced Inquiry Systems, Inc. Methods and apparatus for thinning, testing and singulating a semiconductor wafer
US6724209B1 (en) 2000-04-13 2004-04-20 Ralph G. Whitten Method for testing signal paths between an integrated circuit wafer and a wafer tester
US6476630B1 (en) * 2000-04-13 2002-11-05 Formfactor, Inc. Method for testing signal paths between an integrated circuit wafer and a wafer tester
US6627917B1 (en) 2000-04-25 2003-09-30 Medtronic, Inc. Method and apparatus for wafer-level burn-in
US6548826B2 (en) 2000-04-25 2003-04-15 Andreas A. Fenner Apparatus for wafer-level burn-in and testing of integrated circuits
KR100332967B1 (ko) * 2000-05-10 2002-04-19 윤종용 디지털 마이크로-미러 디바이스 패키지의 제조 방법
US7952373B2 (en) 2000-05-23 2011-05-31 Verigy (Singapore) Pte. Ltd. Construction structures and manufacturing processes for integrated circuit wafer probe card assemblies
US7579848B2 (en) * 2000-05-23 2009-08-25 Nanonexus, Inc. High density interconnect system for IC packages and interconnect assemblies
US6603323B1 (en) 2000-07-10 2003-08-05 Formfactor, Inc. Closed-grid bus architecture for wafer interconnect structure
DE10034899C1 (de) * 2000-07-18 2002-07-04 Infineon Technologies Ag System zum Test schneller synchroner Halbleiterschaltungen
US6822469B1 (en) * 2000-07-31 2004-11-23 Eaglestone Partners I, Llc Method for testing multiple semiconductor wafers
US6537831B1 (en) * 2000-07-31 2003-03-25 Eaglestone Partners I, Llc Method for selecting components for a matched set using a multi wafer interposer
US6812048B1 (en) 2000-07-31 2004-11-02 Eaglestone Partners I, Llc Method for manufacturing a wafer-interposer assembly
US6379982B1 (en) * 2000-08-17 2002-04-30 Micron Technology, Inc. Wafer on wafer packaging and method of fabrication for full-wafer burn-in and testing
US6462575B1 (en) * 2000-08-28 2002-10-08 Micron Technology, Inc. Method and system for wafer level testing and burning-in semiconductor components
US6815712B1 (en) 2000-10-02 2004-11-09 Eaglestone Partners I, Llc Method for selecting components for a matched set from a wafer-interposer assembly
US6828810B2 (en) * 2000-10-03 2004-12-07 Renesas Technology Corp. Semiconductor device testing apparatus and method for manufacturing the same
US6686657B1 (en) * 2000-11-07 2004-02-03 Eaglestone Partners I, Llc Interposer for improved handling of semiconductor wafers and method of use of same
US6830940B1 (en) * 2000-11-16 2004-12-14 Optical Communication Products, Inc. Method and apparatus for performing whole wafer burn-in
DE10060438B4 (de) * 2000-12-05 2004-09-09 Infineon Technologies Ag Testanordnung zum parallelen Test einer Mehrzahl von integrierten Schaltkreisen und Testverfahren
US20020078401A1 (en) * 2000-12-15 2002-06-20 Fry Michael Andrew Test coverage analysis system
US6524885B2 (en) * 2000-12-15 2003-02-25 Eaglestone Partners I, Llc Method, apparatus and system for building an interposer onto a semiconductor wafer using laser techniques
US6529022B2 (en) * 2000-12-15 2003-03-04 Eaglestone Pareners I, Llc Wafer testing interposer for a conventional package
US20020076854A1 (en) * 2000-12-15 2002-06-20 Pierce John L. System, method and apparatus for constructing a semiconductor wafer-interposer using B-Stage laminates
US6340302B1 (en) * 2001-02-06 2002-01-22 Micron Technology, Inc. Apparatus for establishing an electrical connection with a wafer to facilitate wafer-level burn-in and methods
US6673653B2 (en) * 2001-02-23 2004-01-06 Eaglestone Partners I, Llc Wafer-interposer using a ceramic substrate
US7396236B2 (en) 2001-03-16 2008-07-08 Formfactor, Inc. Wafer level interposer
US6844747B2 (en) * 2001-03-19 2005-01-18 International Business Machines Corporation Wafer level system for producing burn-in/screen, and reliability evaluations to be performed on all chips simultaneously without any wafer contacting
US6777969B1 (en) * 2001-03-21 2004-08-17 Cypress Semiconductor Corp. Low stress test mode
JP4794808B2 (ja) * 2001-04-04 2011-10-19 富士通セミコンダクター株式会社 半導体装置用コンタクタ装置及び半導体装置の試験方法
US6856150B2 (en) * 2001-04-10 2005-02-15 Formfactor, Inc. Probe card with coplanar daughter card
US8039277B2 (en) * 2001-08-13 2011-10-18 Finisar Corporation Providing current control over wafer borne semiconductor devices using overlayer patterns
WO2003017335A2 (en) * 2001-08-13 2003-02-27 Honeywell International Inc. Systems for wafer level burn-in of electronic devices
US7700379B2 (en) * 2001-08-13 2010-04-20 Finisar Corporation Methods of conducting wafer level burn-in of electronic devices
US7153399B2 (en) * 2001-08-24 2006-12-26 Nanonexus, Inc. Method and apparatus for producing uniform isotropic stresses in a sputtered film
US6701270B1 (en) * 2001-09-20 2004-03-02 Lsi Logic Corporation Method for reliability testing leakage characteristics in an electronic circuit and a testing device for accomplishing the source
JP2003107135A (ja) * 2001-09-28 2003-04-09 Mitsubishi Electric Corp バーンイン装置
JP2003107131A (ja) * 2001-09-28 2003-04-09 Mitsubishi Electric Corp 半導体検査装置及び半導体検査方法
NL1019613C2 (nl) * 2001-12-19 2003-06-20 Micronit Microfluidics Bv Werkwijze voor het verdelen van een substraat in een aantal individuele chipdelen.
DE10202904B4 (de) * 2002-01-25 2004-11-18 Infineon Technologies Ag Vorrichtung und Verfahren zum parallelen und unabhängigen Test spannungsversorgter Halbleiterspeichereinrichtungen
US7023227B1 (en) * 2002-02-12 2006-04-04 National Semiconductor Corporation Apparatus for socketing and testing integrated circuits and methods of operating the same
US6768331B2 (en) 2002-04-16 2004-07-27 Teradyne, Inc. Wafer-level contactor
US7112974B1 (en) * 2002-05-23 2006-09-26 Cypress Semiconductor Corporation Proble for testing integrated circuits
US6867608B2 (en) * 2002-07-16 2005-03-15 Aehr Test Systems Assembly for electrically connecting a test component to a testing machine for testing electrical circuits on the test component
US6759865B1 (en) * 2002-07-30 2004-07-06 Cypress Semiconductor Corporation Array of dice for testing integrated circuits
US6800495B2 (en) * 2002-09-20 2004-10-05 Cypress Semiconductor Corporation Lot-optimized wafer level burn-in
KR100496862B1 (ko) * 2002-10-01 2005-06-22 삼성전자주식회사 멀티칩패키지의 테스트 장치 및 방법
FR2847384B1 (fr) * 2002-11-01 2008-08-29 Suss Microtec Test Systems Gmbh Procede et dispositif pour tester des substrats sensibles aux mouvements
US7122760B2 (en) * 2002-11-25 2006-10-17 Formfactor, Inc. Using electric discharge machining to manufacture probes
US6989684B2 (en) * 2002-12-04 2006-01-24 Hewlett-Packard Development Company, L.P. System for and method of assessing chip acceptability and increasing yield
US20040169520A1 (en) * 2002-12-16 2004-09-02 Larikova Julia Y. Methods and apparatus for testing optical and electrical components
US6945827B2 (en) * 2002-12-23 2005-09-20 Formfactor, Inc. Microelectronic contact structure
US6897666B2 (en) * 2002-12-31 2005-05-24 Intel Corporation Embedded voltage regulator and active transient control device in probe head for improved power delivery and method
US7282931B2 (en) * 2003-02-19 2007-10-16 Octavian Scientific, Inc. Full wafer contacter and applications thereof
US7202684B2 (en) * 2003-03-13 2007-04-10 Intel Corporation Thermal stratification test apparatus and method providing cyclical and steady-state stratified environments
KR100541729B1 (ko) * 2003-06-23 2006-01-10 삼성전자주식회사 반도체소자 검사장치
KR100500526B1 (ko) * 2003-06-26 2005-07-12 삼성전자주식회사 반도체소자 검사장치
AT500263B1 (de) * 2004-03-15 2007-04-15 T I P S Messtechnik Gmbh Verfahren und schaltung zum schutz von prüfkontakten bei der hochstrom-messung von halbleiter-bauelementen
US7332921B2 (en) * 2004-03-26 2008-02-19 Cypress Semiconductor Corporation Probe card and method for constructing same
US7307433B2 (en) * 2004-04-21 2007-12-11 Formfactor, Inc. Intelligent probe card architecture
US7398181B2 (en) * 2004-06-02 2008-07-08 Hewlett-Packard Development Company, L.P. Method for retrieving reliability data in a system
TWI274166B (en) * 2004-06-18 2007-02-21 Unitest Inc Semiconductor test apparatus for simultaneously testing plurality of semiconductor devices
US7345495B2 (en) * 2004-06-30 2008-03-18 Intel Corporation Temperature and voltage controlled integrated circuit processes
US20060074836A1 (en) * 2004-09-03 2006-04-06 Biowisdom Limited System and method for graphically displaying ontology data
US7330038B2 (en) * 2004-12-14 2008-02-12 Silicon Light Machines Corporation Interleaved MEMS-based probes for testing integrated circuits
WO2006064551A1 (ja) * 2004-12-14 2006-06-22 Atsunori Shibuya 試験装置
US7053644B1 (en) * 2004-12-15 2006-05-30 Aehr Test Systems System for testing and burning in of integrated circuits
US7259581B2 (en) * 2005-02-14 2007-08-21 Micron Technology, Inc. Method for testing semiconductor components
US20060211167A1 (en) * 2005-03-18 2006-09-21 International Business Machines Corporation Methods and systems for improving microelectronic i/o current capabilities
US7609080B2 (en) * 2005-03-22 2009-10-27 Formfactor, Inc. Voltage fault detection and protection
WO2006116767A1 (en) 2005-04-27 2006-11-02 Aehr Test Systems Apparatus for testing electronic devices
TWI266069B (en) * 2005-06-20 2006-11-11 Via Tech Inc Testing assembly for electric test of electric package and testing socket thereof
JP4623659B2 (ja) 2006-02-23 2011-02-02 パナソニック株式会社 半導体装置
US7906982B1 (en) 2006-02-28 2011-03-15 Cypress Semiconductor Corporation Interface apparatus and methods of testing integrated circuits using the same
US7498831B2 (en) * 2006-04-05 2009-03-03 Raytheon Company Conduction-cooled accelerated test fixture
WO2007137284A2 (en) * 2006-05-23 2007-11-29 Integrated Technology Corporation Probe needle protection method for high current probe testing of power devices
US7521947B2 (en) * 2006-05-23 2009-04-21 Integrated Technology Corporation Probe needle protection method for high current probe testing of power devices
US7453277B2 (en) * 2006-06-06 2008-11-18 Advanced Inquiry Systems, Inc. Apparatus for full-wafer test and burn-in mechanism
WO2007146291A2 (en) * 2006-06-09 2007-12-21 Octavian Scientific, Inc. Method and apparatus for fixed-form multi-planar extension of electrical conductors beyond the margins of a substrate
US20070290333A1 (en) * 2006-06-16 2007-12-20 Intel Corporation Chip stack with a higher power chip on the outside of the stack
US7648847B2 (en) * 2006-06-26 2010-01-19 Hamilton Sundstrand Corporation In-situ monitoring and method to determine accumulated printed wiring board thermal and/or vibration stress fatigue using a mirrored monitor chip and continuity circuit
TWI445109B (zh) * 2006-07-07 2014-07-11 Advanced Inquiry Systems Inc 平面延伸電導體超越基材邊緣的方法和設備
US7541825B2 (en) * 2006-09-28 2009-06-02 Micron Technology, Inc. Isolation circuit
MY152599A (en) * 2007-02-14 2014-10-31 Eles Semiconductor Equipment S P A Test of electronic devices at package level using test boards without sockets
EP1959265A1 (en) * 2007-02-16 2008-08-20 Eles Semiconductor Equipment S.P.A. Testing integrated circuits on a wafer with a cartridge leaving exposed a surface thereof
CN103295949B (zh) * 2007-04-05 2016-12-28 雅赫测试***公司 测试微电子电路的方法、测试器设备及便携式组装
US7977926B2 (en) 2007-07-06 2011-07-12 Advanced Analogic Technologies, Inc. Boost and up-down switching regulator with synchronous freewheeling MOSFET
KR100920041B1 (ko) 2007-07-26 2009-10-07 주식회사 하이닉스반도체 웨이퍼 레벨 패키지용 테스트 소켓 및 그의 제조 방법
US7888955B2 (en) * 2007-09-25 2011-02-15 Formfactor, Inc. Method and apparatus for testing devices using serially controlled resources
US7977959B2 (en) 2007-09-27 2011-07-12 Formfactor, Inc. Method and apparatus for testing devices using serially controlled intelligent switches
US7733109B2 (en) * 2007-10-15 2010-06-08 International Business Machines Corporation Test structure for resistive open detection using voltage contrast inspection and related methods
US20090164931A1 (en) * 2007-12-19 2009-06-25 Formfactor, Inc. Method and Apparatus for Managing Test Result Data Generated by a Semiconductor Test System
US7800382B2 (en) 2007-12-19 2010-09-21 AEHR Test Ststems System for testing an integrated circuit of a device and its method of use
US8169081B1 (en) 2007-12-27 2012-05-01 Volterra Semiconductor Corporation Conductive routings in integrated circuits using under bump metallization
US8122309B2 (en) * 2008-03-11 2012-02-21 Formfactor, Inc. Method and apparatus for processing failures during semiconductor device testing
US7893701B2 (en) * 2008-05-05 2011-02-22 Formfactor, Inc. Method and apparatus for enhanced probe card architecture
JP4722227B2 (ja) * 2008-05-21 2011-07-13 株式会社アドバンテスト 試験用ウエハユニットおよび試験システム
JP5351151B2 (ja) * 2008-05-28 2013-11-27 株式会社アドバンテスト 試験システム
US7924035B2 (en) * 2008-07-15 2011-04-12 Formfactor, Inc. Probe card assembly for electronic device testing with DC test resource sharing
US8095841B2 (en) * 2008-08-19 2012-01-10 Formfactor, Inc. Method and apparatus for testing semiconductor devices with autonomous expected value generation
US9006028B2 (en) * 2008-09-12 2015-04-14 Ananda H. Kumar Methods for forming ceramic substrates with via studs
JP5570775B2 (ja) 2008-09-26 2014-08-13 株式会社日立国際電気 基板処理装置のセットアップ方法、基板処理装置により実施される半導体装置の製造方法及び基板処理装置
US7944225B2 (en) 2008-09-26 2011-05-17 Formfactor, Inc. Method and apparatus for providing a tester integrated circuit for testing a semiconductor device under test
US8030957B2 (en) 2009-03-25 2011-10-04 Aehr Test Systems System for testing an integrated circuit of a device and its method of use
US7825679B2 (en) * 2009-04-06 2010-11-02 Infineon Technologies Ag Dielectric film and layer testing
JP5428485B2 (ja) * 2009-04-22 2014-02-26 富士ゼロックス株式会社 面発光型半導体レーザ素子のバーンイン方法およびそのプログラム
US8400176B2 (en) * 2009-08-18 2013-03-19 Formfactor, Inc. Wafer level contactor
US8564319B2 (en) * 2010-06-17 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Probe card for simultaneously testing multiple dies
US8838408B2 (en) 2010-11-11 2014-09-16 Optimal Plus Ltd Misalignment indication decision system and method
US8749254B2 (en) * 2010-11-15 2014-06-10 Advanced Micro Devices, Inc. Power cycling test arrangement
US8860455B2 (en) * 2010-12-24 2014-10-14 Intel Corporation Methods and systems to measure a signal on an integrated circuit die
US10776233B2 (en) 2011-10-28 2020-09-15 Teradyne, Inc. Programmable test instrument
US9759772B2 (en) 2011-10-28 2017-09-12 Teradyne, Inc. Programmable test instrument
KR102083488B1 (ko) * 2013-09-12 2020-03-02 삼성전자 주식회사 테스트 인터페이스 보드 및 이를 포함하는 테스트 시스템
KR20170011553A (ko) * 2015-07-23 2017-02-02 삼성전자주식회사 테스트 보드 및 이를 포함하는 테스트 시스템
JP7045995B2 (ja) 2016-01-08 2022-04-01 エイアー テスト システムズ 電子試験装置における装置の熱制御のための方法及びシステム
EP4290243A3 (en) 2017-03-03 2024-02-28 AEHR Test Systems Electronics tester
US10840216B2 (en) * 2019-03-05 2020-11-17 Cerebras Systems Inc. Systems and methods for powering an integrated circuit having multiple interconnected die
KR102252740B1 (ko) * 2020-03-06 2021-05-17 세메스 주식회사 프로브 스테이션의 예측 정비 방법 및 시스템
CN111880820A (zh) * 2020-08-20 2020-11-03 深圳市路美康尔医疗科技有限公司 一种自动化控制电路板检测烧录方法
KR20230082672A (ko) 2020-10-07 2023-06-08 에어 테스트 시스템즈 일렉트로닉스 테스터
CN118020395A (zh) * 2021-08-18 2024-05-10 特斯拉公司 具有***器组件的电子组件

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3473124A (en) * 1968-02-19 1969-10-14 Sylvania Electric Prod Method of electrically testing semiconductor elements retained under a pressure drawn film
US4038648A (en) * 1974-06-03 1977-07-26 Chesley Gilman D Self-configurable circuit structure for achieving wafer scale integration
GB1508884A (en) * 1975-05-17 1978-04-26 Int Computers Ltd Apparatus for testing printed circuit board assemblies
US4244048A (en) * 1978-12-29 1981-01-06 International Business Machines Corporation Chip and wafer configuration and testing method for large-scale-integrated circuits
US4344033A (en) * 1980-09-12 1982-08-10 Virginia Panel Corporation Vacuum-actuated test fixture for printed circuit boards
US4486705A (en) * 1981-01-16 1984-12-04 Burroughs Corporation Method of testing networks on a wafer having grounding points on its periphery
US4585991A (en) * 1982-06-03 1986-04-29 Texas Instruments Incorporated Solid state multiprobe testing apparatus
JPS6267474A (ja) * 1985-09-20 1987-03-27 Mitsubishi Electric Corp 半導体試験装置
US4711804A (en) * 1986-07-02 1987-12-08 General Electric Company Circuit board construction
US4777716A (en) * 1986-08-25 1988-10-18 Motorola Inc. Method for low pressure testing of a solid state pressure sensor
GB8622878D0 (en) * 1986-09-23 1986-10-29 Marconi Instruments Ltd Electrical interface arrangement
US4937203A (en) * 1986-09-26 1990-06-26 General Electric Company Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer
US4772846A (en) * 1986-12-29 1988-09-20 Hughes Aircraft Company Wafer alignment and positioning apparatus for chip testing by voltage contrast electron microscopy
US4731577A (en) * 1987-03-05 1988-03-15 Logan John K Coaxial probe card
US5173904A (en) * 1987-06-02 1992-12-22 Texas Instruments Incorporated Logic circuits systems, and methods having individually testable logic modules
US5103557A (en) * 1988-05-16 1992-04-14 Leedy Glenn J Making and testing an integrated circuit using high density probe points
US5634267A (en) * 1991-06-04 1997-06-03 Micron Technology, Inc. Method and apparatus for manufacturing known good semiconductor die
US5012187A (en) * 1989-11-03 1991-04-30 Motorola, Inc. Method for parallel testing of semiconductor devices
US4975079A (en) * 1990-02-23 1990-12-04 International Business Machines Corp. Connector assembly for chip testing
GB9008544D0 (en) * 1990-04-17 1990-06-13 Smiths Industries Plc Electrical assemblies
US5070297A (en) * 1990-06-04 1991-12-03 Texas Instruments Incorporated Full wafer integrated circuit testing device
US5140405A (en) * 1990-08-30 1992-08-18 Micron Technology, Inc. Semiconductor assembly utilizing elastomeric single axis conductive interconnect
US5148103A (en) * 1990-10-31 1992-09-15 Hughes Aircraft Company Apparatus for testing integrated circuits
US5124639A (en) * 1990-11-20 1992-06-23 Motorola, Inc. Probe card apparatus having a heating element and process for using the same
EP0494782B1 (en) * 1991-01-11 1997-04-23 Texas Instruments Incorporated Wafer burn-in and test system and method of making the same
US5172050A (en) * 1991-02-15 1992-12-15 Motorola, Inc. Micromachined semiconductor probe card
US5128008A (en) * 1991-04-10 1992-07-07 International Business Machines Corporation Method of forming a microelectronic package having a copper substrate
US5578934A (en) * 1991-06-04 1996-11-26 Micron Technology, Inc. Method and apparatus for testing unpackaged semiconductor dice
US5559444A (en) * 1991-06-04 1996-09-24 Micron Technology, Inc. Method and apparatus for testing unpackaged semiconductor dice
US5210485A (en) * 1991-07-26 1993-05-11 International Business Machines Corporation Probe for wafer burn-in test system
WO1993004375A1 (en) * 1991-08-23 1993-03-04 Nchip, Inc. Burn-in technologies for unpackaged integrated circuits
US5228502A (en) * 1991-09-04 1993-07-20 International Business Machines Corporation Cooling by use of multiple parallel convective surfaces
US5224265A (en) * 1991-10-29 1993-07-06 International Business Machines Corporation Fabrication of discrete thin film wiring structures
US5279975A (en) * 1992-02-07 1994-01-18 Micron Technology, Inc. Method of testing individual dies on semiconductor wafers prior to singulation
US5315167A (en) * 1992-04-09 1994-05-24 International Business Machines Corporation Voltage burn-in scheme for BICMOS circuits
US5241266A (en) * 1992-04-10 1993-08-31 Micron Technology, Inc. Built-in test circuit connection for wafer level burnin and testing of individual dies
KR970010656B1 (ko) * 1992-09-01 1997-06-30 마쯔시다 덴기 산교 가부시끼가이샤 반도체 테스트 장치, 반도체 테스트 회로칩 및 프로브 카드
EP0615131A1 (en) * 1993-03-10 1994-09-14 Co-Operative Facility For Aging Tester Development Prober for semiconductor integrated circuit element wafer
EP0629867B1 (en) * 1993-06-16 1999-01-27 Nitto Denko Corporation Probe structure
JPH07115113A (ja) * 1993-08-25 1995-05-02 Nec Corp 半導体ウエハの試験装置および試験方法
KR0140034B1 (ko) * 1993-12-16 1998-07-15 모리시다 요이치 반도체 웨이퍼 수납기, 반도체 웨이퍼의 검사용 집적회로 단자와 프로브 단자와의 접속방법 및 그 장치, 반도체 집적회로의 검사방법, 프로브카드 및 그 제조방법
DE4400118A1 (de) * 1994-01-04 1995-07-06 Siemens Ag Verfahren zum Durchführen von Burn-in-Prozeduren an Halbleiterchips
US6577148B1 (en) * 1994-08-31 2003-06-10 Motorola, Inc. Apparatus, method, and wafer used for testing integrated circuits formed on a product wafer

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6525555B1 (en) 1993-11-16 2003-02-25 Formfactor, Inc. Wafer-level burn-in and test
US6788094B2 (en) 1993-11-16 2004-09-07 Formfactor, Inc. Wafer-level burn-in and test
US7078926B2 (en) 1993-11-16 2006-07-18 Formfactor, Inc. Wafer-level burn-in and test
US7345493B2 (en) 1993-11-16 2008-03-18 Formfactor, Inc. Wafer-level burn-in and test
JP2003501819A (ja) * 1999-05-27 2003-01-14 ナノネクサス インコーポレイテッド 電子回路のための大規模並列処理インターフェース
US7107504B2 (en) 2001-06-29 2006-09-12 Fujitsu Limited Test apparatus for semiconductor device
JP2008051792A (ja) * 2006-08-25 2008-03-06 Star Technologies Inc 温度調節機構を有する集積回路プローブ装置
JP4514758B2 (ja) * 2006-08-25 2010-07-28 スター テクノロジーズ インコーポレイテッド 温度調節機構を有する集積回路プローブ装置
DE102010025760A1 (de) 2009-07-03 2011-01-05 Kabushiki Kaisha Nihon Micronics, Musashino Vorrichtung zum Testen einer integrierten Schaltung
US8253433B2 (en) 2009-07-03 2012-08-28 Kabushiki Kaisha Nihon Micronics Testing apparatus for integrated circuit
DE102010025760B4 (de) * 2009-07-03 2017-10-19 Kabushiki Kaisha Nihon Micronics Vorrichtung zum Testen einer integrierten Schaltung
DE102010049326A1 (de) 2009-10-22 2011-04-28 Kabushiki Kaisha Nihon Micronics, Musashino-shi Elektrische Verbindungsvorrichtung und Testsystem zur Verwendung derselben
US8525539B2 (en) 2009-10-22 2013-09-03 Kabushiki Kaisha Nihon Micronics Electrical connecting apparatus and testing system using the same
DE102010049326B4 (de) * 2009-10-22 2014-08-28 Kabushiki Kaisha Nihon Micronics Elektrische Verbindungsvorrichtung und Testsystem zur Verwendung derselben
JP2011179963A (ja) * 2010-03-01 2011-09-15 Nec Corp 半導体検査用プローブカードおよびその製造方法
JP2012021988A (ja) * 2010-07-14 2012-02-02 Sensirion Ag ニードルヘッド

Also Published As

Publication number Publication date
DE69604810D1 (de) 1999-11-25
EP0843825B1 (en) 1999-10-20
US6351134B2 (en) 2002-02-26
US5600257A (en) 1997-02-04
EP0843825A1 (en) 1998-05-27
DE69604810T2 (de) 2000-04-20
KR19990036249A (ko) 1999-05-25
KR100320984B1 (ko) 2002-03-08
WO1997006444A1 (en) 1997-02-20
US5929651A (en) 1999-07-27
US20020003432A1 (en) 2002-01-10
JP3320070B2 (ja) 2002-09-03

Similar Documents

Publication Publication Date Title
JPH10510682A (ja) 半導体ウエハーのテストおよびバーン・イン
US5923181A (en) Methods and apparatus for burn-in stressing and simultaneous testing of semiconductor device chips in a multichip module
US6020745A (en) Method of batch testing surface mount devices using a substrate edge connector
JP3347131B2 (ja) プロダクト・ウエハをテストする方法及び装置
US7167012B2 (en) Universal wafer carrier for wafer level die burn-in
US5397997A (en) Burn-in technologies for unpackaged integrated circuits
US6265888B1 (en) Wafer probe card
US6204678B1 (en) Direct connect interconnect for testing semiconductor dice and wafers
US6064217A (en) Fine pitch contact device employing a compliant conductive polymer bump
JPH04319678A (ja) Dut基板取付システム
US20060191135A1 (en) Methods for establishing electrical connections by drawing one or both of an element of an electrical connector and a contact toward the other
KR20020026585A (ko) 집적회로를 테스트하고 패키지하기 위한 시스템
US5773986A (en) Semiconductor wafer contact system and method for contacting a semiconductor wafer
KR20020028159A (ko) 전자 회로용 대량 병렬 인터페이스
US7439751B2 (en) Apparatus and method for testing conductive bumps
US5781022A (en) Substrate having self limiting contacts for establishing an electrical connection with a semiconductor die
CN101946313B (zh) 探针晶片、探针装置以及测试***
TW200946922A (en) Test system and probe apparatus
JP2021009146A (ja) 半導体パッケージテスト装置
KR101479956B1 (ko) 자동 테스트 장비 인터페이스용 직각 연결 시스템
US20010024118A1 (en) Bondpad attachments having self-limiting properties for penetration of semiconductor die
KR100356823B1 (ko) 프로브 카드
US6384618B1 (en) Chip scale electrical test fixture with isolation plate having an angled test hole
JP3076831B2 (ja) 素子試験装置
JPH0521544A (ja) バンプ付き半導体素子の測定方法および測定装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees