KR20020028159A - 전자 회로용 대량 병렬 인터페이스 - Google Patents

전자 회로용 대량 병렬 인터페이스 Download PDF

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KR20020028159A
KR20020028159A KR1020017015187A KR20017015187A KR20020028159A KR 20020028159 A KR20020028159 A KR 20020028159A KR 1020017015187 A KR1020017015187 A KR 1020017015187A KR 20017015187 A KR20017015187 A KR 20017015187A KR 20020028159 A KR20020028159 A KR 20020028159A
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삼미 목크
퓨 치웅 충
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나노넥서스, 인코포레이티드
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Abstract

집적 회로(IC)를 테스트 및 번인 장비에 상호접속시키고, 전자 소자 내의 모듈들을 상호접속시키고, 네트워크 내의 컴퓨터 및 다른 주변 장치를 상호접속시키거나 또는 다른 전자 회로를 상호접속시키는 것과 같이, 광범위한 영구 또는 일시 어플리케이션에 사용될 수 있는 대량 병렬 인터페이스 구조의 몇몇 실시예가 개시된다. 대량 병렬 인터페이스 구조의 바람직한 실시예는 대량 병렬 집적 회로 테스트 어셈블리를 제공한다. 대량 병렬 인터페이스 구조는 바람직하게 하나 이상의 기판을 사용하여 반도체 웨이퍼 상의 하나 이상의 집적 회로 및 하나 이상의 테스트 모듈 간의 접속을 수립한다. 중간 기판 상의 하나 이상의 층들은 바람직하게 MEMS 및/또는 박막 제조 스프링 프로브를 포함한다. 병렬 인터페이스 어셈블리는 타이트한 신호 패드 피치 및 컴플라이언스를 제공하고, 바람직하게, 상업적 웨이퍼 프로빙 장비를 사용하여, 다수의 IC의 병렬 테스팅 또는 번인을 가능하게 한다. 일부 바람직한 실시예에서, 병렬 인터페이스 어셈블리 구조는 분리가능한 표준 전기 커넥터 구성요소를 구비하여, 어셈블리 제조 비용 및 제조 시간을 감소시킨다. 이들 구조 및 어셈블리는 웨이퍼 형태로 고속 테스팅을 가능하게 한다.

Description

전자 회로용 대량 병렬 인터페이스{MASSIVELY PARALLEL INTERFACE FOR ELECTRONIC CIRCUIT}
집적 회로는 전형적으로 패키지 되기 전에 웨이퍼 형태(웨이퍼 소트)에서 테스트된다. 웨이퍼 소트 동안, 웨이퍼 상에 놓인 수백 또는 수십만의 동일한 집적 회로 기판이 존재할 수 있더라도 집적 회로는 한번에 테스트된다. 다음에 패키지된 집적 회로는 다시 테스트되고 필요에 따라 번인(burned-in)된다.
웨이퍼 레벨에 대한 병렬 테스팅은, 많은 수의 상호접속부 및 종래에 테스트중인 웨이퍼에 가깝게 놓일 수 있는 제한된 크기의 전자회로로 인해 그 수가 제한되어 있고, 지금까지는 저 핀 카운트 소자(low pin count device)에 제한되어 있다.
웨이퍼 형태인 IC를 번인하기 위해 시도되고 있다. 그러나, 웨이퍼 레벨 번인은, 커넥터와 테스트중인 실리콘 웨이퍼 간의 열 팽창과 같은 많은 문제가 있다. 핀 또는 소켓 커넥터에 전기적으로 연결된 많은 수의 포넛 트레이스(fanout trace)를 갖는 큰 면적의 기판과 같은 종래의 구조는 전형적으로 테스트중인 IC, 테스트 전자회로 및 전력 관리 전자회로 간의 접속을 관리하도록 구현된다.
반도체 웨이퍼 상의 집적 회로의 밀도는, 단위 실리콘 면적당 보다 많은 게이트와 메모리 비트를 갖는 반도체 소자 스케일으로 인해 계속 증가한다. 또한, (공칭 직격 8인치 또는 12인치를 갖는) 보다 큰 반도체 웨이퍼의 사용이 흔해지고 있다. 그러나, 단위 실리콘 면적당 비용에 있어서 반도체 테스트 비용이 증가하고 있다. 따라서, 반도체 테스트는 시간에 따라 부적절하게 증가하여, 각 집적 회로 소자의 총 제조 비용에서 보다 큰 비용이 되고 있다.
더우기, 칩 스케일 패키징(CSP) 및 다른 형태의 작은 풋프린트 패키지 (footprint package)는 테스팅 및 번인을 위한 전통적인 패키지 IC 핸들러를 쓸모없게 하고 있다.
일부 종래의 대표면 기판 집적 회로(IC) 테스트 기판에서, 테스트 기판과 집적 회로 웨이퍼 간의 전기적 접촉은 전형적으로 텅스텐 니들 프로브(tungsten needle probe)에 의해 제공된다. 그러나, 텅스텐 니들 프로브 기술은 보다 높은 핀 카운트, 보다 작은 패드 피치(pad pitches) 및 보다 높은 클럭 주파수를 갖는 첨단 반도체의 상호접속 구조조건을 충족시킬 수 없다.
비록 새로운 기술이 다른 프로빙 어플리케이션을 위한 스프링 프로브(springprobe)를 제공하고 있지만, 제한된 피치, 제한된 핀 카운트, 가변하는 유연성 레벨, 제한된 프로브 팁 지형, 재료의 제한 및 높은 제조 비용과 같은 내재하는 제한요소를 가지고 있다.
K. Banerji, A. Suppelsa 및 W. Mullen III에 의한 "Selectively Releasing Conductive Runner and Substrate Assembly Having Non-Planar Areas"(U.S. Patent No. 5,166,774 (24 November 1992))는, "기판에 부착된 다수의 도전성 러너(conductive runners) - 도전성 러너의 적어도 일부의 일부가, 비평탄 영역이 선정된 응력을 받으면 기판으로부터 도전성 러너를 선택적으로 해제하기 위한 기판을 가짐 -" 를 구비한 러너(runner) 및 기판 어셈블리를 개시한다.
A. Suppelsa, W.Mullen III 및 G.Urbish에 의한 "Selective Releasing Conductive Runner and Substrate Assembly" (U.S. Patent No. 5,280,139 (18 January 1994))는, "기판에 부착된 다수의 도전성 러너(conductive runners) - 도전성 러너의 적어도 일부의 일부가, 선정된 응력을 받으면 기판으로부터 도전성 러너를 선택적으로 해제하기 위한 기판에 대해 낮은 접착력을 가짐-" 를 구비한 러너(runner) 및 기판 어셈블리를 개시한다.
D. Pedder, Bare Die Testing, U.S. Patent No. 5,786,701 (28 July 1998))은, "도전성 재료의 마이크로범프(microbumps)가 다층 상호접속 구조의 상호접속 트레이스 종단 상에 놓인 테스팅 스테이션(testing station) - 이들 종단은 테스트될 다이 상의 콘택트 패드의 패턴에 따른 패턴으로 분산되고, 마이크로범프를 사용하여 웨이퍼로부터의 분리 이전 다이의 테스팅이 용이하도록 하기 위해, 상호접속구조에 및 그로부터 제공된 다른 접속이 낮은 프로필을 갖는" 배어 다이(bare die) 스테이지에서 집적 회로(IC)를 테스트하기 위한 테스팅 소자를 개시한다.
D. Grabbe, I. Korsunsky 및 R.Ringer에 의한 "Surface Mount Electrical Connector" (U.S. Patent No. 5,152,695 (06 October 1992))는 "커넥터가 외부로 비스듬하게 연장하는 캔틸레버된 스프링 아암(cantilevered spring arm)을 구비한 플래폼을 가지며, 스프링 아암이 돌출된 접촉면을 가지며, 한 실시예에서, 아암의 지형이 복합 와이프(compound wife)를 제공하는" 전자 소자 간의 회로를 전기적으로 연결하기 위한 커넥터를 개시한다.
H. Iwasaki, H. Matsunaga 및 T.Ohkubo에 의한 "Partly Replaceable Device for Testing a Multi-Contact Integrated Circuit Chip Package" (U.S. Patent No. 5,847,572 (08 December 1998))은, "측면 에지 부(side edge portions)의 각각이 리드 핀의 세트를 갖는 집적 회로(IC) 칩을 테스트하기 위한 테스트 소자에서, 이 테스트 소자가, 소켓 베이스(socket base), 콘택트 지지 맴버 및 소켓 콘택트 번호를 각각 갖는 콘택트 유닛, 및 탄성 절연 쉬트 및 도전성 부재를 각각 갖는 이방성 도전성 쉬트 어셈블리를 구비하고, 이방성 도전성 쉬트 어셈블리가 콘택트 유닛의 소켓 콘택트 부재중의 하나와 접촉하여 각각의 도전성 부재를 보유하도록 정렬되고, 이 테스트 소자가, 소켓 콘택트 부재와 이방성 도전성 쉬트 어셈블리의 도전성 부재 간의 전기적 통신을 수립하기 위해, 소켓 콘택트 부재를 이방성 쉬트 어셈블리와 접촉시키는 소켓 베이스 상에 분리가능하게 장착된 콘택트 콘테이너를 구비하고, 콘택트 유닛의 각각은 소켓 콘택트 부재가 부분적으로 피로해지면 새로운 콘택트 유닛에 의해 교체될 수 있어, 테스트 소자의 유지보수를 용이하게 하며, 더우기, IC 칩의 리드 핀은 소켓 콘택트 부재 및 이방성 도전성 쉬트 어셈블리의 도전성 부재 일부에 의해 형성된 최단 경로를 갖는 테스트 회로 기판에 전기적으로 접속되어 있다"는 것을 개시하고 있다.
W. Berg에 의한 "Method of Mounting a Substrate Structure to a Circuit Board" (U.S. Patent No. 4,758,927 (19 July 1988))은, "기판의 한 주면에 노출된 도전성 재료의 패드, 및 콘택트 패드를 갖는 기판 구조가 회로 기판의 콘택트 패드에 대해 선정된 위치에 있는 정렬 특징(registration features)을 갖는 기판에 장착되고, 기판 구조에는 기판 구조의 콘택트 패드에 전기적으로 접속되어 캔틸레버 방식으로 기판 구조로부터 연장하는 리드가 제공된다. 정렬 소자는 플레이트 부를 가지며, 또한 플레이브 부에 대해 분산되어 있고 회로 기판의 정렬 특징과 맞물릴 수 있는 정렬 특징을 가지며, 맞물릴 때, 회로 기판의 전 평면에 병렬한 이동에 대해 정렬 소자를 유지하며, 회로 기판이 정렬 소자의 플레이트 부에 부착되어 있어, 리드들이 회로 기판의 정렬 특징에 대해 선정된 위치에 그리고 정렬 소자의 위치에 있어 회로 기판의 리드들이 회로 기판의 콘택트 패드 위에 놓이며, 클램프 부재가 리드들을 회로 기판의 콘택트 패드와 전기 도선성 접촉을 유지한다."
D. Sarma, P. Palanisamy, J. Hearn 및 D. Schwaz에 의한 "Controlled Adhesion Conductor" (U.S. Patent No. 5,121,298 (09 June 1992))는, "인쇄 기판 상의 제어가능한 접착 도전성 패턴을 인쇄하는데 유용한 조성은 미세하게 분할된 구리 분말, 스크린 제(screening agent) 및 결합제를 포함하고, 이 결합제가 기판에 대해 소결한 후 형성되는 구리 층의 제어가능한 접착을 제공하여, 이 층이 열 응력에 응답해서 기판을 리프트 오프(lift off)할 수 있으며, 부수적으로, 결합제가, 파괴없이 리프트 오프를 견딜 수 있도록 구리층에 양호한 기계적 강도를 제공하기 위해 구리 입자 간에 양호한 접착력을 향상시키는 역할을 하는 조성을 개시한다."
R. Mueller에 의한 "Thin-FIlm Electrothermal Device" (U.S.Patent. No 4,423,401 (27 December 1983))은, "박막 다층 기술을 이용하여 저저항 금속-대-금속 접촉 및 구별되는 온-오프 특성을 갖는 마이크로-소형 전자기계적 스위치를 구축하며, 전자열적으로(electronthermally) 활성화되는 스위치는 박막 회로를 만들기 위해 이용되는 것과 호환가능한 프로세스를 이용하여 종래의 하이브리드 회로 기판 상에 제조되며, 바람직한 형태에서, 이와같은 스위치는 금속(즉, 니켈) 가열 소자가 부착되어 있는 단단한 절연 재료(즉, 실리콘 질화물)의 탄성있게 구부릴 수 있는 스트립을 구비한 캔틸레버 구동 부재를 포함하고, 캔틸레버 부재의 자유단은 가열 부재에 인가되는 전기를 거쳐 캔틸레버 부재와 맞물되는 금속 콘택트를 실장한다."
S. lbrahim 및 J. Elsner에 의한 "Multi-Layer Ceramic Package" (U.S. Patent No. 4,320,438 (16 March 1982))는, "다층 패키지에서, 복수의 세라믹 층의 각가은 도전성 패턴을 가지며, 칩 또는 칩 어레이를 형성하도록 상호접속된 복수의 칩이 접착되어 있는 패키지의 내부 캐비티가 존재하고, 칩 또는 칩 어레이는 짧은 와이어 본드를 통해 가변 박막 층 레벨에서 금속화 도전성 패턴에 접속되고, 각각의 박막 층 레벨이 특정 도전성 패턴을 가지며, 각 박막 층 상의 도전성 패턴은 금속화 재료로 채워진 개구를 통해 터널링함으로써 또는 에지 형성된 금속화에 의해 상호접속되어, 도전성 패턴이 궁극적으로 금속화 기판에 장착된 세라믹 패키지의 하부 표면의 다수의 패드에 연결된다. 높은 구성밀도를 달성되지만, 연결하는 리드들이 전적으로 다른 패키지 레벨을 갖는 교번하는 점에서 "엇갈려 있거나" 또는 연결되어 있기 때문에, 와이어 본드 랜드(lands)의 10 mil 공간 및 10 mil 크기를 얻는 것이 가능하다. 결국, 보다 큰 구성밀도가 존재하지만, 상호간에 와이어 본드(wire bonds)의 간섭이 존재하며, 이와 같은 간섭 요소는 다층 세라믹 패키지에서 높은 구성밀도 네트워크를 달성하는데 이전의 제한 요소인"를 다층 세라믹 패키지를 개시한다.
F. McQuade 및 J. Lander에 의한 "Probe Assembly for Testing Integrated Circuits" (U.S. Patent No. 5,416,429 (16 May 1995)는, "중심 개구를 갖는 절연 재료의 프로브 카드, 프로브 카드에 부착된 보다 작은 개구를 갖는 직사각형 프레임, 도전성 그라운드(conductive ground) 평면 쉬트를 갖는 유연성 박막 부재를 각각 구비한 네개의 개별적인 프로브 윙(probe wings), 그라운드 평면(ground plane)에 부착된 부착 유전체막, 및 스프링 합금 구리(spring alloy copper)의 프로브 윙 트레이스(probe wing trace)를 포함하는 집적 회로를 테스트하기 위한 프로브 어셈블리에 있어서, 각각의 프로브 윙은, 중심 개구로 연장하는 캔틸레버 리프 스프링(cantilevered leaf spring)을 가지며, 프로브 윙 트레이스의 각각 종단에 의해 제공되는 일단의 정렬된 개별적인 프로브 핑거(finger)에서 종료한다. 프로브핑거는 실질적으로 직선을 따라 배치된 팁(tips)을 가지며, 테스트되는 IC의 에지를 따라 각각의 콘택트 패드의 이격에 대응하도록 이격된다. 네개의 스프링 클램프(spring clamps)는 각각 리프 스프링 부중의 하나에 대해 조정가능한 제한을 제공하기 위해 각각의 프로브 윙의 리프 스피링 부를 접촉하는 캔틸레버 부를 갖는다. 그 각각의 프로브 윙 상의 스프링 클램프의 각각에 의해 실시되는 압력 제한을 개별적으로 조정하기 위한 네개의 개별적인 스프링 클램프 조정 수단이 존재한다. 개별적인 스프링 클램프 조정 수단은 각각 세개의 스크류 및 스프링 와셔(spring washer)에 의해 프레임 부재에 부착된 스프링 바이어스 플랫폼(spring biased flatforms)을 구비하여, 스프링 클램프가 각각의 프로브 윙 상에 프로브 핑거 팁의 위치를 정렬시키기 위해 임의의 소정 방향으로 이동되고 배향된다."는 것을 개시하고 있다.
D. Pedder에 의한 "Structure for Testing Bare Integrated Circuit Devices" (Patent Application No. EP 0 731 369 A2 (14 February 1996 출원)) 및 U.S. Patent No. 5,764,070 (09 June 1998)는, "소정의 접속을 이루기 위해, 그 밑쪽에 마이크로범프(microbump)의 행을 갖는 MCM-D 형 기판을 그 팁으로서 실장하는 다층 인쇄 기판 프로브 아암(probe arm)를 구비하는 베어(bare) IC 또는 테스트될 웨이퍼에의 접속을 이루기 위한 테스트 프로브 구조에 있어서, 프로브 아암이 소자 또는 웨이퍼의 표면에 얕은 각으로 지지되고, MCM-D형 기판은 테스트중인 소자와 인터페이스하기 위해 필요한 수동 구성요소로서 형성된다. 네개의 이와 같은 프로브 아암은 테스트중인 소자의 각 측면 상에 하나씩 제공될 수 있다."는 것을 개시하고 있다.
B. Eldridge, G. Grube, I. Khandros 및 G. Mathieu에 의한 "Method of Mounting Resilient Contact Structure to Semiconductor Devices" (U.S.Patent No. 5,829,128 (03 November 1998)), "Method of Making Temporary Connections Between Electronic Components" (U.S. Patent No. 5,832,601 (10 November 1998)), "Method of Making Contact Tip Structure" (U.S. Patent No. 5,864,946 (02 February 1999)), "Mounting Spring Elements on Semiconductor Devices" (U.S.Patent Np. 5,884,398 (23 March 1999)), "Method of Buring-in Semiconductor Devices" (U.S. Patent No. 5,878,486 (09 March 1999)), 및 "Method of Exercising Semiconductor Devices" (U.S.Patent No. 5,897,326 (28 April 1999))는, "탄성 콘택트 구조가 반도체 웨이퍼로부터 구획(구별)된 다이 이전에 반도체 다이 상의 본드 패드(bond pad)에 직접 장착되는 부착된다는 것을 개시하는데, 이는 반도체 다이가 복수의 단자들이 그 표면 상에 배치된 회로 기판 등을 갖는 반도체 다이에 접속함으로써, 반도체 다이가 실시(즉, 테스트 및/또는 번인(burned-in)되게 한다. 다음에, 반도체 다이는 반도체 웨이퍼로부터 구획될 수 있고, 이에 의해 반도체 다이와 (와이어링 기판, 반도체 패키지 등과 같은) 다른 전자 구성요소 간의 상호접속을 실시하기 위해, 동일한 탄성 콘택트 구조가 이용된다. 탄성 콘택트 구조로서의 본 발명의 전금속(all-metallic) 복합 상호접속 부재를 사용하여, 적어도 150 °의 온도에서 번인(burn-in)이 수행될 수 있으며, 60분 미만에서 완료될 수 있다".는 것을 개시하고 있다. 비록 B. Eldridge 등에 의해개시된 콘택트 팁 구조가 탄성 콘택트 구조를 제공할 수 있지만, 이 구조는 각각 반도체 다이 상의 본드 패드에 개별적으로 장착되어, 복잡하고 비싼 제조를 필요로 한다. 또한, 콘택트 팁 구조가 와이어로부터 제조되어, 흔히 접촉의 팁을 위한 결과로 나타나는 지형을 제한한다. 더우기, 이와 같은 콘택트 팁 구조는 작은 피치의 어플리케이션의 필요성을 충족시킬 수 없다 (즉, 전형적으로 주변 프로브 카드에 대해 약 50㎛ 또는 면적 어레이에 대해 약 75㎛)."
T. Dozier II, B Eldridge, G. Grube, I. Khandros 및 G. Mathieu에 의한 "Sockets for Electronic Components and Method of Connecting to Electroic Components, (U.S. Patent N. 5,772,451 (30 June 1998)는, "표면-실장(surface-mount), 솔더-다운(solder-down) 소켓이 반도체 패키지와 같은 전자 소자가 회로 기판에 릴리스하게(releaseably) 장착되는 것을 가능하게 한다. 탄성 콘택트 구조는 지지 기판의 상부 표면으로부터 연장하고, 솔더-볼 (또는 다른 적합한) 콘택트 구조가 지지 기판의 바닥 표면 상에 배치된다. 복합 상호접속 소자가 지지 기판 상부에 배치된 탄성 콘택트 구조로서 사용된다. 임의의 적합한 방식으로, 지지 기판을 거쳐 기판 최상부의 탄성 콘택트 구조중의 선택된 것들이 지지 기판의 바닥 표면 상의 콘택트 구조중의 대응하는 것들에 연결된다. LGA-형 반도체 패키지를 수용하도록 의도된 실시예에서, 탄성 콘택트 구조와, 지지 기판의 최상면에 전체적으로 법선인 접촉력을 갖는 반도체 패키지의 연장하는 접속점 간에 압력 접촉이 이루어진다. BGA-형 반도체 패키지를 수용하도록 의도된 실시예에서, 탄성 콘택트 구조와, 지지 기판의 최상면에 전체적으로 병렬한 접촉력을 갖는 반도체 패키지의 연장하는 접속점 간에 압력 접촉이 이루어진다."는 것을 개시하고 있다.
다른 기술들은 박막 또는 마이크로 전자 기계 시스템(MEMS) 프로세스와 같은 배치 모드 프로세서로 제조되는 스프링 상의 프로브 팁을 개시하고 있다.
D.Smith 및 S.Alimonda에 의한 "Photolithographically Patterned Spring Contact" (U.S. Patent No. 5,613,861 (25 March 1997), U.S. Patent No. 5,848,685 (15 December 1998) 및 국제 특허출원 번호 제 PCT/US96/08018 (30 May 1996)은, "기판 상에 형성되고 두개의 소자 상의 콘택트 패드를 전기적으로 연결하는 리소그래피 패턴 스프링 콘택트를 개시한다. 스프링 콘택트는 또한 열 및 기계적 변화 및 다른 환경 요소를 보상한다. 스프링 콘택트의 응력 구배는 스프링의 자유부가 기판으로부터 위로 구부러지고 멀어지게 한다. 앵커부 (anchor portion)는 기판에 고정되어 있고, 기판 상의 제1 콘택트 패드에 전기적으로 연결되어 있다. 스프링 콘택트는 탄성 재료로 만들어지고, 자유단이 제2 콘택트 패드에 탄성적으로 접촉하여, 두개의 콘택트 패드가 접촉하게 한다."는 것을 개시하고 있다. 비록 Smith 등에 의해 개시된 포토리소그래피 패턴 스프링이 많은 IC 프로빙 (probing) 필요성을 충족시킬 수 있지만, 스프링이 작고 많은 현재의 IC 프로버 (prober) 시스템의 신뢰성있는 동작에 필요한 컴플라이언스(planarity compliance)를 처리하는 작은 수직 컴플라이언스 (compliance)를 제공한다. 많은 프로빙 시스템의 수직 컴플라이언스는 전형적으로 흔히 텅스텐 니들 프로브 (tungsten needle probe)의 사용을 필요로 하는 약 0.004" - 0.0010"이다.
테스트중인 소자와 종래의 테스트 소자 간의 왕복 천이 시간(roung triptransit time)은 고속 전자 회로의 응답회수에 대한 자극보다 흔히 길다. 공간 및 비용 제한을 충족시키면서 고속 테스트 전자 소자를 테스트중인 소자에 근접하게 배치함으로써 이와 같은 천이 시간을 감소시키는 테스트 인터페이스 시스템을 제공하는 것이 바람직하다. 더우기, 서로 다른 소자의 테스팅을 위한 테스트 구조를 변경시키는데 필요한 비용, 복잡성, 툴링(tooling) 및 회전 시간을 최소화시키는 테스트 인터페이스 시스템을 제공하는 것이 바람직할 것이다. 이와 같은 시스템의 개발은 주요한 기술적 진보를 구성할 것이다.
전체 웨이퍼에 걸쳐 모든 프로브에 걸쳐 단일 힘을 제공하면서, 많은 수의 병렬한 테스팅 및/또는 번인 어플리케이션을 위한 것과 같은 반도체 웨이퍼 상에 하나 이상의 소자를 위한 많은, 수백, 또는 심지어 수십만개의 패드를 갖는 프로브 콘택트를 제공하는 테스트 인터페이스 시스템 - 이 패드들은 최소 이격(spacing)이 1mil 이하인 상호 가까이 놓일 수 있음 - 을 제공하는 것이 바람직할 것이다. 또한, 신호 무결성 및 전력 및 접지 안정성을 유지하면서 테스트중인 소자와 테스터 전자소자 간의 상호접속을 구성하고 관리하며, 두개 이상의 인접하는 패드들이 하나의 테스트 프로브 팁(test probe tip)에 의해 접촉되게 보장하는 이와 같은 테스트 인터페이스(test interface)를 제공하는 것이 바람직할 것이다. 더우기, 바람직하게 테스트중인 소자와 평탄성 컴플라이언스(planarity compliance)를 제공하는 이와 같은 테스트 구조를 제공하는 것이 바람직할 것이다. 이와 같은 시스템의 개발은 추가적인 기술 장점을 구성할 것이다.
게다가, 테스트 전자소자와 테스트중인 소자 간에 열적 격리를 제공하면서,바람직하게 넓은 온도 범위에 걸쳐 반도체 웨이퍼 상의 하나 이상의 소자에 대한 많은, 수백 또는 심지어 수십만개의 패드를 갖는 연속하는 콘택트를 제공하는 이와 같은 테스트 시스템을 제공하는 것이 바람직할 것이다. 또한, 테스트 시스템 및 테스트중인 소자의 별개의 열 제어를 위한 시스템을 제공하는 것이 바람직할 것이다.
또한, 테스트 전자소자가 손상되기 전에, 임의의 다이에서 접지 쑈트(ground shorts)를 신속히 검출하고, 접지 쇼트에 대한 검출된 전력을 갖는 다이로부터 전력을 격리시키는데 사용될 수 있는 테스트 인터페이스 시스템을 제공하는 것이 바람직할 것이다. 또한, 각 신호 라인의 자기 인덕턴스 및 자기 캐패시턴스가 테스트 신호 무결성에 부작용을 미칠 값 이하가 되도록 보장하고, 그리고 신호 라인 쌍 간 그리고 신호 라인 쌍 및 전력 또는 접지 라인 간의 상호 인덕턴스 또는 상호 캐패시턴스가 테스트 신호 무결성에 부작용을 미칠 값이 되도록 보장하기 위해, 많은, 수백 또는 심지어 수십만의 패드들이 신뢰성있게 이루어지며 콘택트의 각각이 접촉 저항 명세 내에 있다는 것을 검출할 수 있는 테스트 인터페이스 구조를 제공하는 것이 바람직할 것이다. 또한, 테스트중인 많은, 수백 또는 심지어 수십만의 다이에 자극 및 응답 검출 및 분석을 제공하고, 바람직하게 모든 다른 다이의 연속하는 테스팅에 병렬하게 고장난 다이에 진단 테스트를 제공하는 테스트 인터페이스 구조를 제공하는 것이 바람직할 것이다.
더우기, 프로브 인터페이스 구조를 주기적으로 정지, 검사 및/또는 청소할 필요없이, 많은, 수백 또는 심지어 수십만의 패드에 신뢰성있고 반복적으로 콘택트를 수립할 수 있는 큰 어레이 인터페이스 시스템을 제공하는 것이 바람직할 것이다.
또한, 높은 핀 카운트, 작은 피치, 저비용의 제조 및 커스텀화가능한 스프링 팁을 제공하기 위해 상호접속 구조 내의 스프링 프로브를 이용하는 컴퓨터 시스템 간과 같은 전기적 구성요소 간에 대량의 병렬한 상호접속부용 시스템을 제공하는 것이 바람직할 것이다.
발명의 요약
반도체 웨이퍼 상의 하나 이상의 집적 회로 간에 접속을 수립하는 하나 이상의 기판을 이용하고, 기판을 통해 반도체 웨이퍼 상의 집적 회로에 전기적으로 접속된 하나 이상의 테스트 모듈(test module)을 이용하는 대량 병렬 인터페이스 집적 회로 테스트 어셈블리의 몇가지 실시예가 개시된다. 중간 기판 상의 하나 이상의 층들은 바람직하게, MEMS 및/또는 박막 제조 스프링 프로브(spring probe)을 포함한다. 대량 병렬 인터페이스 어셈블리는 타이트한 패드 패치를 제공하고 바람직하게 다수의 IC의 병렬 테스팅 또는 번인(burn-in)을 가능하게 한다 몇몇 바람직한 실시예에서, 대량 병렬 인터페이스 어셈블리 구조는 어셈블리 제조 비용과 제조 시간을 감소시키는 별도의 표준 전기 커넥터 구성요소를 포함한다. 이들 대량 병렬 인터페이스 구조 및 어셈블리는 웨이퍼 형태로 고속 테스팅을 가능하게 하며, 테스트 전자 회로가 웨이퍼에 가까이 놓이는 것을 가능하게 한다. 대량 병렬 인터페이스 어셈블리의 바람직한 실시예는 테스트중인 웨이퍼에 일치하는 열 팽창을 제공하며, 시스템 전자회로를 위한 열적 경로(thermal path)를 제공한다. 선택적인대량 병렬 인터페이스 구조는 네트워크에서의 컴퓨터를 상호접속시키고 다른 전자 회로를 상호접속시키는 것과 같은, 광범위한 회로에 사용될 수 있는 대량 병렬 접속 인터페이스를 제공한다.
도면의 간단한 설명
도 1은 기판으로부터 릴리스(release)하기 전에 포토리소그래픽하게 패턴화된 스프링(spring)의 선형 어레이의 평면도,
도 2는 기판으로부터의 릴리스 후에, 포토리소그래픽하게 패턴화된 스프링 (spring)의 선형 어레이의 평면도,
도 3은 짧은 길이의 스프링이 기판으로부터 릴리스된 후에, 제1 유효 반경 및 높이를 갖는 제1의 짧은 길이의 포토리소그래픽하게 패턴화된 스프링의 측면도,
도 4는 긴 길이의 스프링이 기판으로부터 릴리스된 후에, 제2의 큰 유효 반경 및 높이를 갖는 제2의 긴 길이의 포토리소그래픽하게 패턴화된 스프링의 측면도,
도 5는 스프링이 기판으로부터 릴리스되기 전에 보간된 스프링 팁 패턴 (interleaved spring tip pattern)을 갖는 대향하는 포토리소그래픽 스프링의 사시도,
도 6은 스프링이 기판으로부터 릴리스된 후에, 보간된 스프링 팁 패턴 (interleaved spring tip pattern)을 갖는 대향하는 포토리소그래픽 스프링의 사시도,
도 7은 집적 회로 소자 상의 하나의 트레이스(trace)와 접촉하는 보간된 다점(multiple-point) 포토리소그래픽 스프링 프로브의 제1 대향 쌍, 및 집적 회로 소자 상의 하나의 패드(pad)와 접촉하는 보간된 다점(multiple-point) 포토리소그래픽 스프링 프로브의 제2 대향 쌍의 상면도,
도 8은 스프링이 기판으로부터 릴리스되기 전에, 대향하는 단일 인트 (single-point) 포토리소그래픽 스프링 프로브의 평면도,
도 9는 집적 회로 소자 상의 하나의 패드와 접촉하는, 기판으로부터 스프링이 릴리스된 후에, 병렬하고 대향하는 단일 포인트 포토리소그래픽 스프링 프로브의 상면도,
도 10은 숄더-포인트(shoulder-point) 포토리소그래픽 스프링 프로브의 전면도,
도 11은 집적 회로 소자 상의 트레이스와 접촉하는 숄더-포인트 포토리소그래픽 스프링 프로브의 부분 단면도,
도 12는 다수의 숄더-포인트 포토리소그래픽 스프링 프로브의 사시도,
도 13은 제어 임피던스와 집적된 구성요소를 제공하는 다층 스프링 프로브 기판의 부분 단면도,
도 14는 복수의 스프링 프로브와 복수의 비아 콘택트(via contacts) 간의, 복수의 트레이스 분배 영역들이 기판의 프로브 면 상에 정의되어 있는 기판의 부분 평면도,
도 15는 테스트중인 웨이퍼에 근접하게 위치된 테스트 전자소자(test electronics)를 갖는 대량 병렬 테스트 어셈블리의 부분 절단 조립도.
도 16은 대량 병렬 상호접속 어셈블리의 부분 사시도,
도 17은 기판 양단에 스테이지된 피치(staged pitches)와 분배를 도시하는 중간 시스템 기판, 시스템 기판, 및 패드 매트릭스(pad matrix)를 갖는 플렉스 회로(flex circuit)를 구비하는 대량 병렬 테스트 어셈블리의 부분 확대 단면도,
도 18은 웨이퍼, 원형 기판 및 직사각형 시스템 기판의 확대층 평면도,
도 19는 웨이퍼, 복수의 직사각형 기판 및 직사각형 시스템 기판의 확대층 평면도,
도 20은 플렉서블 회로 기판(flexible circuit substrate)의 한 실시예의 부분 단면도,
도 21은 플렉스 회로 맴브레인 구조(flex circuit membrane structure)를 구비하는, 플렉서블 회로의 대체 실시예의 부분 단면도,
도 22는 플렉서블 영역이 전자 테스트 카드 구조의 확장으로서 정의되어 있는 플렉서블 멤브레인 회로 구조의 부분 사시도,
도 23은 플렉서블 회로가 전자 테스트 카드 구조에 부착어 있는 대체 플렉서블 회로 구조의 부분 사시도,
도 24는 플렉스 회로가 전력 및 접지 버스 구조(ground buss structure) 주변에 감겨져 있고, 바람직하게 전력 모듈과 버스 바(buss bar) 간의 플렉스 회로에 걸쳐 열 경로를 포함하는, 테스트 전자 모듈의 바람직한 플렉스 회로 영역의 한 실시예의 부분 단면도,
도 25는 플렉스 회로의 내면에 장착된 복수의 전력 모듈이 복수의 버스 바와열 접촉하여 배치되어 있는, 테스트 전자 모듈의 플렉스 회로 영역의 대체 실시예의 부분 단면도,
도 26은 전력 모듈이 플렉스 회로의 외면에 전기적으로 접속되어 있고 버스 바와 열 접촉하여 배치되는, 테스트 전자 모듈의 플렉스 회로 영역의 제2 대체 실시예의 부분 단면도,
도 27은 집적된 모듈 베이스(integrated module base)가 제1 평탄 영역 상이 패드 매트릭을 제공하고, 전력 모듈이 패드 매트릭스 및 하나 이상의 버스 바에 전기적으로 연결되어 버스 바와 열 접촉하여 배치되어 있는, 테스트 전자 모듈의 대체 실시예의 사시도,
도 28은 플랙서블 스프링 프로브가 시스템 기판의 저면에 놓인, 중간 시스템 기판을 갖는 대체 대량 병렬 테스트 어셈블리의 부분 절단 조립도,
도 29는 인터포저 구조(interposer structure)가 기판과 시스템 기판 간에 전기적 접속을 제공하는, 중간 시스템 기판을 갖는 다른 대체 대량 병렬 테스트 어셈블리의 부분 절단 조립도,
도 30은 스프링 프로브를 갖는 기판이 테스트 전자 모듈에 직접 접속되어 있는 기본적인 대량 병렬 테스트 어셈블리의 부분 절단 조립도,
도 31은 기판 및 패드 매트릭스를 갖는 플렉스 회로 양단에 스테이지된 피치 및 분배를 도시하는 기본적인 대량 병렬 테스트 어셈블리의 부분 확대 단면도,
도 32는 번인(burn-in) 테스트 모듈이 시스템 기판에 직접 연결되어 있고 테스트중인 웨이퍼 및 테스트 전자 모듈을 위한 개별적인 온도 제어 시스템이 제공되어 있는, 대량 병렬 번인 테스트 어셈블리의 부분 절단 조립도,
도 33은 대량 병렬 테스트 어셈블리 및 정렬 하드웨어 및 프로시져를 도시하는 제1 부분 확대 단면도,
도 34는 대량 병렬 테스트 어셈블리 및 정렬 하드웨어 및 프로시져를 도시하는 제2 부분 확대 단면도,
도 35는 대량 병렬 테스트 시스템용 테스트 회로의 부분 체계 블럭도,
도 36은 복수의 프로브 스프링 인터포져(spring interposer) 및 시스템 상호접속 기판 구조를 통해, 복수의 인터페이스 모듈이 접속되어 있는 대량 병렬 인터페이스 어셈블리의 부분 절단 조립도,
도 37은 시스템 기판 및 시스템 상호접속 기판 구조를 통해, 복수의 인터페이스 모듈이 접속되어 있는 대체 대량 병렬 인터페이스 어셈블리의 부분 절단 조립도,
도 38은 대량 병렬 인터페이스 어셈블리를 사용한 복수의 컴퓨터 시스템 간의 접속의 체계 블럭도, 및
도 39는 대량 병렬 인터페이스 어셈블리를 사용한 복수의 전자 회로 간의 접속의 체계 블럭도.
본 발명은 고대역 전자 시스템은 물론, 집적 회로(IC) 테스팅 및 번인(burn-in) 구조 프로세스 분야에 관한 것이다. 보다 상세하게는, 본 발명은 포토리소그래피하게 패턴화된 스프링 콘텍트(photolithography-patterned spring contacts) 및 집적 회로의 테스팅 또는 번인(burn-in)용 포토리소그래피하게 패턴화된 스프링 콘텍트를 가지며, 전자 시스템 또는 서브 시스템 간에 많은 수의 신호를 상호접속시키는 개선된 시스템 상호접속 어셈블리의 개선에 관한 것이다.
도 1은 기판(16)으로부터의 릴리스(release)이전에, 포토리소그래픽하게 패턴화된 스프링(14a-14n)의 선형 어레이(12)의 평면도(10)이다. 도전성 스프링(14a-14n)은, 반도체 산업에 잘 알려진 바와 같이, 전형적으로 저 및 고 에너지 플라즈마 및 스퍼터 증착 프로세스 다음에 포토리소그래픽 패턴닝과 같은, 증착된 금속(17) (즉, 도 13에서 층 17a, 17b와 같은)의 연속하는 층들에 의해 기판층(16) 상에 형성된다. 연속 층(17)은 서로 다른 내재하는 응력 레벨을 갖는다. 기판(16)의 릴리스 영역(release region)(18)이 언더컷 에칭에 의해 처리되어, 릴리스 영역(18) 위에 놓인 스프링 콘택트(14a-14n)의 부분들이 증착된 금속성 층 간의 내재하는 응력의 결과로서, 기판(16)으로부터 릴리스(released)되고 기판(16)으로부터 벗어나 연장한다(즉, 구부러진다). 증착된 금속 트레이스의 고정 영역(fixed regions)(15)(도 3, 도 4)들은 기판(16)에 고정된 채 유지되고, 전형적으로 스프링 콘택트(14a-14n)로부터 (즉, 재분배 또는 팬 아웃(redistribution or fan-out)을 위한 것과 같은) 라우팅(routing)에 사용된다. 도 2는 기판(16)으로부터의 릴리스 후에, 포토리소그래픽하게 패턴화된 스프링(14a-14n)의 선형 어레이(12)의 사시도(22)이다. 스프링 콘택트(14a-14n)는 현재 약 0.001 인치의 정밀한 피치(20)을 갖는 고밀도 어레이로 형성될 수 있다.
도 3은 패턴화된 스프링(14)이 평탄한 앵커 영역(anchor region)(15)으로부터 벗어나 기판(16)의 릴리스 영역(18a)으로부터 릴리스된 후에, 제1 유효 스프링 각(30a)(이는 수도에서 완전한 원까지일 수 있음), 스프링 반경(31a), 및 스프링 높이(32a)를 정의하도록 형성된 짧은 길이(28a)를 갖는 제1의 포토리소그래픽하게 패턴화된 스프링(14)의 측면도(26a)이다. 도 4는 패턴화된 스프링(14)이 기판(16)의 릴리스 영역(18b)으로부터 릴리스된 후에, 제2의 큰 유효 스프링 각(30b)을 정의하도록 형성된 짧은 길이(28b)를 갖는 제2의 포토리소그래픽하게 패턴화된 스프링(14)의 측면도(26b)이다. 형성된 스프링 팁(spring tip)(14)의 유효 지형은 의도하는 어플리케이션에 기초하여 극히 커스텀화가능하다. 물론, 많은 어플리케이션에 사용될 수 있도록 스프링 팁은 전형적으로 유연성이 있다.
패턴화된 스프링 프로브(14)는 다수의 스프링 프로브(14)이 집적 회로 소자(44)(도 18, 도 19) 상의 전력 또는 접지 패드에 접촉하게 하는데 사용되는 스프링 피치(20)에 대해 극히 작은 스프링을 할 수 있어, 현재의 운반 능력을 향상시킨다. 물론, 스프링 프로브(14)의 어레이(12)(도 1)를 갖는 대량 병렬 상호접속 어셈블리(78)(도 15에서 78a)의 경우, 테스트중인 집적 회로 소자(device under test, DUT)(44)(도 18, 도 19)위와 같은 IC 기판(48)(도 9) 상의 I/O 패드(47)를 프로브하기 위해 다수의 스프링 프로브(14)가 사용될 수 있다. 모든 스프링 프로브 콘택트(14)가 테스트중인 웨이퍼(104)(도 15)에 스프링 콘택트(14)를 맞물린 후에 연속성을 위해 증명되게 함으로써, 테스팅 절차를 시작하기 전에, 대량 병렬 인터페이스 어셈블리(78)과 웨이퍼(104) 상의 소자(44)(도 15) 간의 완전한 전기적 콘텍트를 보장한다.
소형 스프링을 위한 개선된 구조: 도 5는 스프링이 기판으로부터 릴리스되기 전에 보간된 스프링 팁 패턴(interleaved spring tip pattern)을 갖는 대향하는 포토리소그래픽 스프링(34a,34b)의 제1 사시도이다. 도 6은 스프링이 기판으로부터 릴리스된 후에, 대향하는 보간된 포토리소그래픽 스프링(34a,34b)의 사시도이다.
보간된 포토리소그래픽 스프링(34a,34b)은 각각 복수의 스프링 콘택트 포인트(24)를 갖는다. 스프링 콘택트가 집적 회로 소자(44)의 전력 또는 접지트레이스(46) 또는 패드(47)에의 접속에 사용될 때, 가장 큰 전기 저항이 콘택트의 포인트에서 발생한다. 따라서, 복수의 콘택트 포인트(24)를 갖는 보간된 스프링 콘택트(34)는 내재적으로 스프링 콘택트(34)와 트레이스(46) 또는 패드(47) 간의 저항을 낮춘다. 상술한 바와 같이, 테스팅 동안 집적 회로 소자(44)를 프로브하는 것과 같은, 집적 회로 소자(44)용의 고품질 전기 접속 또는 대량 병렬 인터페이스 어셈블리(78)(도 15)를 위한 것과 같은 많은 어플리케이션에 다수의 보간된 스프링 프로브(34)가 사용될 수 있다.
도 7은 테스트중인 집적 회로 소자(DUT) 상의 동일한 트레이스(trace)(46) 또는 패드(46)과 접촉하는 대향하는 보간된 포토리소그래픽 스프링 쌍(34a,34b)의 상면도(42)이다. 보간된 스프링 콘택트 쌍(34a,34b)은 각각 복수의 콘텍트 포인트 (24)를 갖는 스프링(34a,34b) 모두가 동일한 트레이스(46) 또는 패드(47)에 접촉하게 한다. 도 5에 도시된 바와 같이, 기판(16) 상의 두개의 스프링(34a,34b) 간에 지그재그 패턴이 만들어지면, 다수의 팁(24)이 각각의 스프링(34a,34b) 상에 수립된다. 보간된 스프링 프로브(34a,34b)가 기판(16)으로부터 릴리스되기 전에, 보간된 포인트(24)가 중복하는 보간 영역(36) 내에 놓인다. 보간된 스프링 프로브 (34a,34b)가 기판(16)으로부터 릴리스될 때, 보간된 스프링 포인트(24)는 스프링(34a,34b) 간에 정의된 콘택트 영역 내의, 상호 근접하게 유지된다. 이때, 보간된 스프링 쌍(34a,34b)은, 보간된 스프링 프로브(34a,34b) 모두가 테스트 중인 소자(44)와 같은 동일한 트레이스(46)을 접촉하여 증가된 신뢰성을 제공하도록, 배치될 수 있다. 물론, 각각의 보간된 스프링(34a,34b)이 다수의 스프링 포인트(24)를 포함하기 때문에, 트레이스(44)와 접촉은 증가되는 한편, 다수의 콘택트 포인트(24)에 걸친 오버히팅(overheating) 또는 전류 아크(current arcing)의 잠재성이 최소화된다.
도 8은 스프링(14)이 기판(16)으로부터 릴리스되기 전에, 병렬하고 대향하는 단일 포인트(single-point) 포토리소그래픽 스프링(14)의 평면도이다. 보간된 스프링(34a,34b)에 대해 상술한 바와 같이, 다수의 스프링의 스프링 팁(24)이 소자(44) 상의 단일 트레이스(46)에 접촉하도록, 병렬한 스프링(14)가 또한 배치될 수 있다. 물론, 대향하는 스프링 프로브(14)가 기판(16)상에서 서로 중복하여, 릴리스 영역(18)에 걸쳐 기판(16)으로부터의 릴리스시, 스프링 팁(24)이 상호 가까이 놓이게 된다. 도 9는 기판(16)으로부터 스프링(14)이 릴리스된 후에, 병렬하고 대향하는 단일 포인트 포토리소그래픽 스프링(14)의 상면도로, 병렬하고 대향하는 단일 포인트 포토그래픽 스프링(14)은 집적 회로 소자(44) 상의 단일 패드(47)와 접촉한다.
도 10은 숄더(shoulder)(54)로부터 연장하는 포인트(52)를 갖는 숄더-포인트 포토리소그래픽 스프링 프로브 스프링(50)의 전면도이다. 도 11은 집적 회로 소자 상의 트레이스(46)와 접촉하는 숄더-포인트(shoulder-point) 포토리소그래픽 스프링(50)의 부분 단면도이다. 도 12는 다수의 숄더-포인트 포토리소그래픽 스프링 (50)의 사시도이다. 단일 포인트 스프링 프로브(14)는 전형적으로 하나의 날카로운 프로브 팁(24)에 의해, 흔히 트레이스(46) 또는 패드(47) 상의 기존의 산화층을 투과함으로써, 집적 회로 소자(22) 상의 도전성 트레이스(46)와 양호한 물리적 접촉을 제공한다. 그러나, 반도체 웨이퍼(104) 또는 상대적으로 유연한 트레이스(46) 또는 패드(47)을 갖는 집적 회로 소자의 경우, 하나의 긴 프로브 팁(24)는 IC 기판 (48) 또는 다른 회로속으로와 같이, 트레이스(46)의 깊이를 넘어서 투과할 수 있다.
따라서 숄더-포인트 포토리소그래픽 스프링(50)은 숄더(54)는 물론 하나 이상의 연장하는 포인트(52)를 포함하고, 포인트(52)는 트레이스(46)에 대한 양호한 전기적 접촉을 제공하기 위해 소정의 투과를 제공하는 한편, 숄더(54)는 스프링 (50)이 소자(44) 또는 웨이퍼(104) 내로 너무 깊이 투과하지 못하게 한다. 스프링 프로브(50)의 지형이 포토리소그래픽 스크리닝 및 에칭 프로세스에 의해 극히 제어가능하기 때문에, 숄더-포인트 포토리소그래픽 스프링(50)의 상세한 지형이 용이하게 달성된다.
도 13은 초고 주파수 스프링 프로브 기판(16)의 부분 단면도(56)이다. 스프링 프로브(61)와 기판(16) 위 또는 이를 통과하는 관련된 전기 도체(60,68,64)가 임피던스 정합되는데 필요한 실시예의 경우에, 하나 이상의 도전성 기준면 (58a,58b,58c,58d) 및 비아(vias)(65a,65b,65c)가 기판(16) 내 또는 그 위에 바람직하게 부가될 수 있다. 기판(6)은 또한 숄더된 동축 전송 라인 환경(63)을 효과적으로 제공하기 위해, 기준면(58a,58b,58c,58d)에 접속되어 있는 대체 접지 기준면(58a,58b,58c,58d)을 포함할 수 있다. 물론, 임피던스 제어면(58a,58b, 58c,58d)은 도 13에 도시된 평탄한 표면에 한정되지 않는다.
절연층(66)이, 스프링 프로브(61)에서 비아(68)에 접속된 트레이스(60)은 물론, 팁(24)(도 2)의 위 그러나 이를 둘러싸지 않는 프로브 스프링(61)의 고정된 영역 위와 같은 프로브 스프링(61)의 일부 위에 증착될 수 있다. 도전층(58d)은 절연층(66)의 상부에 증착되어 동축의 제어되는 저 임피던스 접속을 제공할 수 있다. 바람직하게 프로브 스프링(61)에 근접하여 디커플링 캐패시터를 필요로 하는 실시예르 위한 것과 같이, 대체 도전층(58) 및 유전 재료(66)가 기판(16)내에 집적될 수 있다. 실리콘과 같은 도전성 재료인 기판(16)의 경우, 바람직하게 기판(16)과 도전성 기준면(58c) 간에 얇은 산화측(57) 증착되어, 스프링 프로브(61)와 접지면 (58a,58b) 간의 고 캐패시턴스 구조(59)를 형성할 수 있다. 물론, 수동 구성요소(69) (즉, 전형적으로 캐패시터, 저항 및/또는 인덕터) 또는 능동 구성요소 소자(69)와 같은 하나 이상의 조립된 구성요소(69)가 기판의 표면(62a,62) 상에 일체화될 수 있다.
스프링 프로브(61)의 고정부(15)는 전형적으로 기판(16) 양단에 걸쳐 상대적으로 짧은 거리 연장한다. 기판(16)의 표면 상에 놓인 트레이스(60)는 스프링 프로브(61)의 고정부(15)에 전기적으로 연결되어 있고, 프로브 스프링(61)을 비아 (68)를 전기적으로 연결한다. 트레이스는 스프링 프로브(61)와는 다른 재료로 구성될 수 있고, 바람직하게 (즉, 구리 또는 금과 같은) 높은 전기 도전성을 갖는 재료로 구성된다.
도 14는 복수의 스프링 프로브(61)와 복수의 비아 콘택트(via contacts)(70) 간의, 복수의 분배 팬아웃(distribution fanout) 트레이스(60)가 기판(16)의 프로브 면(62a) 상에 정의되어 있는 기판(16)의 부분 평면도(72)이다. 상술한 바와 같이, 바람직하게 포토리소그래픽하게 형성된 스프링(61)인 스프링 프로브(61)는 현재 약 0.001 인치의 피치를 갖고 형성될 수 있다. 트레이스(60)는 바람직하게 기판(16)의 표면에 걸쳐 매트릭스로 배치되어 있는 비아 콘택트 영역(70)에 접속하기 위해 프로브 면(62a) 상에 라우트되어 있다. 도 14에 도시된 기판(16)에서, 비아 콘택트 영역(70)은 프로브 면 제1 분배 피치(74a) 및 프로브 면 제2 분배 피치 (74b)로 배치되어 있다.
집적 회로 소자(44)의 크기 및 설계가 갈수록 작고 복잡해짐에 따라, 소형 스프링 프로브 팁(61)에 의해 제공되는 미세한 피치(20(도 2)가 갈수록 중요해지고 있다. 더우기, 집적 회로(44) 및 요구되는 테스트 어셈블리 모두의 축소화에 따라, 웨이퍼(104)에 놓인 하나 이상의 집적 회로(44)와, 많은 수의 스프링 프로브 (61)를 포함하는 기판(16) 간이 평탄성의 차이가 중요해지고 있다.
도 14에서 설명한 바와 같이, 기판(16)이 테스트중인 웨이퍼(104)를 손상시키는 것을 방지하거나 또는 스프링 프로브 팁(24)가 최적의 접촉각으로 동작하도록 설정하기 위한 것과 같은 기판(16)의 프로브면(62a) 상에 바람직하게 하부 스탠드오프(lower standoff)(75)가 제공된다. 하부 스탠드오브(75)는 테스트중인 반도체 웨이퍼(104)에의 손상을 피하기 위해, 바람직하게, 폴리이미드와 같은 비교적 부드러운 재료로 만들어진다. 또한, 반도체 웨이퍼(104)의 능동 소자(44)에의 손상을 피하기 위해, 대량 병렬 인터페이스 어셈블리(78)가 반도체 웨이퍼(104) 상의 소자(44)와 함께 정렬될 때, 스탠드오프(75)는, 어떠한 능동 소자(44) 또는 테스트 구조가 존재하지 않는 반도체 웨이퍼(104) 상의 소 스트리트(saw street)(136)(도18, 도 19)와 함께 정렬되도록, 바람직하게 스탠드오브(75)가 배치된다. 또한, 하부 스탠드오프(75)의 높이는 바람직하게 스프링 프로브(61a-61n)의 최대 압축을 제한하도록 선택되어, 스프링 프로브(61a-61n)에 대한 손상을 방지한다.
또한 기판(16)은 전형적으로 기판(16)이 프로브면(62a)이 테스트될 웨이퍼(104)와 정밀하게 정렬되도록, 바람직하게 프로브면(62a) 상에 하나 이상의 정렬 마크(77)(도 14)를 포함한다.
테스팅 및 번인을 위한 대량 병렬 인터페이스 어셈블리.도 15는 중간 시스템 기판(72)를 갖는 대량 병렬 테스트 어셈블리의(78a)의 부분 절단 조립도이다. 도 16은 대량 병렬 인터페이스 어셈블리(78a)의 부분 사시도(110)이다. 도 17은 기판(16)에 걸쳐 스테이지된 피치(staged pitches)와 분배를 도시하는 중간 시스템 기판(82), 시스템 기판(82), 및 전자 커넥터(119a-119n) 패드 매트릭스(pad matrix)(88)(도 15)를 갖는 플렉스 회로(flex circuit)(90)를 구비하는 대량 병렬 테스트 어셈블리(78a)의 부분 확대 단면도이다. 도 15 및 도 17에 도시된 바와 같이, 인터페이스 어셈블리(78a)는 전형적으로, 소오 스트리트(136)(도 18, 도 19)에 의해 분리된 하나 이상의 집저 회로(44)를 갖는 반도체 웨이퍼(104)와 관련하여 배치된다.
대량 병렬 인터페이스 어셈블리(78a)는 전형적인 집적 회로 테스트 환경에서 효과적으로 동작하도록, 인터페이스 어셈블리(78a)에 대한 적절한 기계적 지지를 제공하면서, 수십만개의 스프링 프로브 팁(61a-61n)를 포함할 수 있는 기판(16)에 대한 전기적 상호접속을 제공한다. 인터페이스 어셈블리(78a)는 타이트한피치(tight pitches) 또는 높은 주파수를 위해 극히 높은 핀 카운트를 필요로 하는 어플리케이션에 용이하게 사용된다. 물론, 인터페이스 어셈블리(78a)는 모든 트레이스(도 7)에 대해 전기적 콘텍트를 제공하고, 웨이퍼(104) 상의 테스트중인 하나 이상의 집적 회로소자(44)에 대해 입력 및 출력 패드(47)(도 7, 도 9)를 제공한다.
도 15에 도시된 바와 같이, 복수의 전기 도전성 스프링 프로브 팁(61a-61n)는 기판(16)의 하부 프로브면(62a) 상에 놓이고, 웨이퍼(104) 상의 하나 이상의 테스중인 소자(44) 상의 특정 패드(47)(도 17)에 상호접속하는데 필요한 미세한 스프링 피치(20)(도 1, 도 17)과 정렬된다. 스프링 프로브 팁(61a-61n)은 하나의 포인트 스프링(14), 보간된 스프링(34) 또는 숄더 포인트 스프링(50)과 같은 다양한 팁 지형을 가질 수 있으며, 낮은 제조 비용, 잘 제어되는 균일성, 극히 미세한 패드 피치(20) 및 큰 핀 카운트를 달성하기 위해, 전형적으로 박막 또는 MEMS 처리 방법을 사용하여 기판(16) 상에 제조된다. 일부 실시예에서, 플렉서블 접속부(64a-64n)은 상기 설명한 또는 본 발명의 참조로서 일체화된 미국 특허 제 5,848,685호 또는 미국특허 제5,613,861호에 개시된 것과 같은 포토리소그래픽 스프링에 따라 구축된다. 기판(16)의 프로브면(62a) 상의 스프링 프로브(61a-61n)는 웨이퍼(104)의 각 다이(44) 상의 패드(47)와 맞물린다.
다음에 고정 트레이스부(15,60)(도 3, 도 14)는, 비아(68a-68n)가 바람직하게 기판916)에 걸쳐 비교적 균일하게 분산되도록, 기판 분배 피치(74a,74b)와 정렬되는 복수의 금속화 비아(68a-68n)에 라우트된다(routed). 전기적 도전성 트레이스(60)는 바람직하게 기판(16)의 하나 또는 양측 상에 제조되어, 기판(16)의커넥터 면(62b)에 걸쳐 도전성 접속(64a-64n)의 분산을 제공한다.
프로브 팁(61a-61n)이 기판916) 내의 금속화 비아(68a-68n)을 통해 전기 도전성 접속부(64a-64n)에 전기적으로 접속된다. 복수의 전기 접속부(64a-64n)의 각각은 시스템 기판(82) 상의 하부면(139a)의 복수의 전기 도전성 패드(84a-84n)에 전기적으로 접속된다. 기판(16) 내의 (아리조나주, 템페에 소재한 Micro Substrate Corporation에 의해 제조된 것과 같은) 바람직한 금속화 비아 전기 접속부(68a-68n)는 먼저 기판(16)에 구멍을 생성한 다음, 레이저 또는 다른 드릴링(drilling) 방법을 사용하여 전형적으로 표준 PTH 방법 또는 압출 방법에 의해 제조된다. 다음에 구멍은 도금 또는 압출에 의한 것과 같은 도전성 재료로 채워지거나 또는 도금된다. 도전성 비아(68a-68n)가 형성된 후에 전형적으로 폴리시 백되어(polished back), 평탄하고 유연한 표면을 제공한다. 바람직하게 캐패시터가 기판(16) 내에 장착되거나 설치되어(도 13) 테스트중인 IC 웨이퍼에 근접한 디커플링(close proximity de-coupling)을 제공한다.
기판(16)은 바람직하게, 실리콘, 글래스, 세라믹, 세라믹 글래스 또는 다른 적합한 기판 재료로 구성되고, 바람직하게 웨이퍼(104)의 열팽창 계수(TCE)에 일치하는 열팽창 계수를 갖는다. 병렬 인터페이스 어셈블리(78)의 일부 바람직한 실시예에서, 기판(16)이 비교적 얇아서, 기판(16), 스프링 프로브(61a-61n), 및 바람직한 플렉서블 접속부(64a-64n)는 테스트중인 웨이퍼(104)에 증가된 평탄성 컴플라이언스(planarity compliance)를 제공한다.
기판(16)의 대체 실시예에서, 시작하는 기판(16)(즉, 실리콘 기판(16)과 같은)은 플라즈마 에칭 프로세스 또는 습식 이방성 에칭 프로세서에 의해 에칭되어, MEMS 업계에서 실시되는 것과 같이 기판(16)에 관통 구멍(through holes)(즉, 비아)를 생성한다. 기판(16)은 관통 구멍의 생성 이전에, 분위기 플라즈마 이온 에칭에 의해 박막화되어, 미세한 피치 구멍이 바람직한 실리콘 웨이퍼(16)에 정의될 수 있어 플렉서블 기판(16)을 생성한다. 플렉서블 기판(16)은, 압력 차(도 32를 참조하여 설명된 것과 같은)가 기판(16)의 프로브 면(62a)과 커넥터 기판(62b) 사이에 제공될 때와 같이 웨이퍼(104) 상의 하나 이상의 테스트중인 소자(44)의 표면에 컴플라이언트(compliant)한다. 설명된 바와 같이, 구멍들은 도금 또는 압출에 의해 도전성 재료로 채워지거나 또는 도금된다. 도전성 비아(68a-68n)가 형성된 후에, 전형적으로 폴리시 백되어, 평탄하고 유연한 표면을 제공한다. 캐패시터가 바람직하게 기판(16)(도 13) 내에 장착 또는 설치되어 테스트중인 IC 웨이퍼(104)에 근접 디-커플링(close de-coupling)을 제공한다.
전기 도전성 접속부(64a-64n)는 기판(16)의 상부 커넥터 면(62b)상에 위치되고, 비아(68a-68n)에 접속된다. 전기 도전성 접속부(64a-64n)는 전형적으로 기판 분배 피치(74a,74b)와 정렬될 수 있고, 바람직하게 기판(16)의 상부 커넥터 면(62b) 상에 재분산될 수 있는 접속 피치(122)(도 17)과 정렬된다. 기판(16)의 일부 바람직한 실시예에서, 전기 도전성 접속부(64a-64n)는 바람직하게 기판(16)에 걸쳐 비교적 균일하게 분산되어 있다.
전기 도전성 접속부(64a-64n)는 바람직하게 0.5 mm, 1.00 mm 또는 1.27mm와 같은 어레이 피치(122)를 갖는 영역 어레이 내에 정렬되어, 시스템 기판(82) 상의도금된 관통 구멍(PTH)(86a-86n) (전형적으로 시스템 기판 피치(126)과 정렬되어 있는)에 일치하도록 타당한 밀도를 제공하고, 블라인드(blind) 도전성 비아(86a-86n)를 포함하는 개선된 시스템 기판(82)에 의존하지 않고, 시스템 기판(82) 내에서 다층 상의 신호의 분산을 가능하게 한다.
시스템 기판(82)의 밑쪽 상의 도전성 패트(84a-84n)에 접촉하는 전기 도전성 접속부(64a-64n)는 기판(16)과 시스템 기판(82) 간의 전기적 접속을 제공한다. 전기 도전성 접속부(64a-64n)는 또한 서로 다른 열팽창 계수(즉, 낮은 TCE 기판916) 및 비교적 높은 TCE 시스템 기판(82)용의) 기판(16)과 시스템 기판(82) 간에 측면 컴플라이언스를 제공한다.
대량 병렬 인터페이스 시스템(78b)(도 27)의 대체 실시예에서, 기판(16) 커넥터(62b)측 상의 스프링 프로브(64a-64n)는 테스트 전자 모듈(92a-92k) 상의 패드 매트릭스(88)에 맞물린다.
전기 도전성 접속부(64a-64n)는 바람직하게 기판(16)의 상부 커넥터 면(62b) 양단에 균일하게 분산되어 있다. 유사하게, 도전성 패드(84a-84n)는 바람직하게 시스템 기판(82)이 하부면(139a) 양단에 균일하게 분산되어 있다. 전기 도전성 접속부(64a-64n) 및 도전성 패드(84a-84n)의 분산된 레이아웃이 큰 커넥터 피치(122)와 연관된 패드 피치(124) (즉, 약 0.020-0.050 인치)를 제공하여, 비교적 큰 크기의 도전성 패드(84a-84n) 및/또는 전기 도전성 접속부(64a-64n)가 이용될 수 있게 된다. 분산된 피치(122,124) 및 비교적 큰 접속부는, 서로 다른 열팽창 계수(TCE)를 갖는 재료로 구성된 기판(16) 및 시스템 기판(82)의 경우에도, 인터페이스 어셈블리(78a) 및 웨이퍼(104)가 상승된 온도의 영향을 받을 때, 광범위한 범위의 동작 온도에 걸쳐 기판(16)과 시스템 기판(82) 간의 높은 품질의 전기 접속을 개선한다.
전기 도전성 접속부(64a-64n)는 영구적으로 (즉, 솔더 또는 도전성 에폭시에 의한 것과 같은) 또는 반영구적으로 (즉, 플렉서블 스프링 프로브(64a-64n)의 팁(24)에 맞물리는 대응하는 금속 패드에 의해 것과 같은) 시스템 기판(82)에 접속된다.
도 15에 도시된 대량 병렬 상호접속 어셈블리(78a)의 바람직한 실시예에서, 복수의 전기 도전성 접속부(64a-64n)는 플렉서블 스프링 프로브(64a-64n)이다. 전기 도전성 접속부(64a-64n)가 플렉서블 전기 접속부(64a-64n)인 기판(16)의 실시예에서, 플렉서블 전기 도전성 접속부(64a-64n)는 전형적으로 약 4-10 mils의 컴플라이언스를 제공하기 위해, 스프링 프로브 팁(61a-61n)과 비교하여, 보다 긴 스프링 길이(28) 및 보다 큰 스프링 각(30b)(360도까지 일 수 있음)를 사용하여 제조된다. 일부 실시예에서, 플렉서블 접속부(64a-64n)는 전형적으로 상술한 바와 같이 또는 본 발명의 참조로서 일체화되어 있는 미국특허 제 5,848,685호 또는 미국특허 제5,613,861호중에 개시된 것과 같은 포토리소그래픽 스프링에 컴플라이언스하게 구축된다.
시스템 기판(82)의 하부 면 상의 도전성 패드(84a-84n)이 전형적으로 패드 피치(124)(도 17)와 정렬되어, 도전성 패드(84a-84n)는 기판(16)의 상부 커넥터 면(62b) 상에 놓인 전기 도전성 접속부(64a-64n)과 정렬된다.
시스템 기판(82)의 하부 면 상의 도전성 패드(84a-84n)는 전형적으로 시스템기판 피치(126)와 정렬되는, 도전성 패드(84a-84n)에 라우트된다. 하나 이상의 접속 영역(132) 내에 정렬될 수 있는 전기 도전성 접속부(128a-128n)는 시스템 기판(82)의 상면에 놓이고, 도전성 패드(86a-84n)에 라우트된다. 전기 도전성 접속부(128a-128n)는 전형적으로 테스트 전자 모듈(92a-92k)의 각각에 대해 플렉스 회로 패드 매트릭스 피치(134)와 정렬되는 시스템 기판 패드 매트릭스 피치(120)를 갖는 접속 영역(132) 내에 정렬된다.
시스템 기판 매트릭스 피치(120)는, 전형적으로 플렉스 회로 패드 매트릭스 피치(134)를 갖는 복수의 패드 매트릭스(88)(도 16)에 전형적으로 정렬되어 있는 플렉스 회로(90)에 위치된 플렉스 회로 전기 커넥터(119a-119n)와 전기 도전성 접속부(128a-128n)가 정렬되도록 선택된다.
테스트 전자 모듈(94a-94k)는 대향 병렬 인터페이스 테스트 어셈블리(78a-78d)의 대부분의 실시예를 위한 기본 구성도이다. 테스트 전자 모듈(92a-92k)는 병렬로 (즉, 도 15에 도시된 바와 같이) 장착되어, 테스트 전자 모듈(92a-92k)가 장착되어 있는 것을 따라 웨이퍼(104)상의 하나 이상의 열(139)(도 18, 도 19) 또는 열(139) 다이(44)의 일부에 대한 전자적 지지를 각각 제공하는 모듈(92a-92k)의 어레이를 형성한다.
도 16은 테스트 전자 모듈(92)이 프레임(102)에 장착되어 있는, 대량 병렬 인터페이스 어셈블리(78a)의 부분 사시도(110)이다. 도시된 테스트 전자 모듈(92)의 각각은 전기 콘텍터(119)의 패트 매트릭스를 갖는 바람직한 플렉스 회로(90) 및 하나 이상의 전력 제어 모듈(100)를 구비한다. 테스트 전자 모듈(92)의 각각을 위한 플렉스 회로(90)는 하나 이상의 버스 바(buss bar)(98a-98h)에 장착되고, 프레임(102)를 관통하여 아래쪽으로 연장한다. 버스 바(98a-98h)는 전기적으로 격리된 고정구(112)에 의해 프레임(102)에 고정되어, 매우 단단한 구조를 제공한다. 프레임(102)는 바람직하게 시스템 정렬 핀(114)에 대한 프레임 및 웨이퍼 척(chuck) (106)에 대한 프레임(102)를 고정시키기 위한 수단(116)(도 15)은 물론, 테스트 전자 모듈 정렬 가이드(118)을 포함한다. 어셈블리(110)는 바람직하게 프레임(102) 밑에 위치된 카드 케이지(도시되지 않음)와 같은 테스트 전자 모듈(92a-92k)를 고정하기 위한 다른 수단을 포함한다.
기판(16)은 넓은 피치로 테스트 전자소자에 표준 인터페이스를 제공하는 시스템 기판(82)에 인터페이스한다. 이는 또한 기판(16)을 기본적인 단위가 되게 하여, 기판(16)만이 테스트중인 새로운 장치(DUT) 설계(44)에 대해 또는 스프링 프로브(61)가 교체될 필요가 있다면 변경될 필요가 있다. 작은 피치 스프링 프로브(61a-61n)에 대해 포넛 트레이스(60)을 갖는 기판(16)과 표준 피치 시스템 기판(82)의 결합된 사용은 테스트 및 번인 어셈블리(78)에 대해 비용 및 회전 시간(turnaround time)을 감소시킨다.
전형적으로 세라믹, 고밀도 인쇄 와이어링 기판 또는 글래스 기판으로 구성된 시스템 기판(82)은 기판(16)에 대해 정렬면을 제공한다. 시스템 기판(82)과 기판(16) 간의 접속의 보다 큰 피치(122,124)(도 17)로 인해, 전형적으로 기계적 수단에 의해 이와 같은 참조가 달성된다. 물론, 시스템 기판(82)은 테슬 전자 모듈(92a-92k)과 기판(16) 간에 제1 레벨 라우팅 인터페이스를 제공한다. 테스터전자 모듈(92a-92n)의 각각은 멤브레인 또는 플렉스 회로(90)를 거쳐 시스템 기판(82)에 부착된다.
도 15에 도시된 인터페이스 어셈블리(78a)에서, 프로브 팁(61a-61n)은 플렉서블(flexible)하여, 기판(16)과 반도체 웨이퍼(104) 간에 평탄성 컴플라이언스를 제공한다. 물론, 바람직하게 플렉서블 도전성 스프링(14)인 전기 도선성 접속부(64a-64n)는 기판(16)과 반도체 웨이퍼(104) 간에 평탄성 컴플라이언스를 제공한다. 따라서, 인터페이스 어셈블리(78a)는 기판(16)과 웨이퍼(104) 간에 평탄성 컴플라이언스를 제공한다. 물론, 인터페이스 어셈블리(78a)는 또한 (전형적으로 세라믹, 세라믹 글래스, 글래스 또는 실리콘으로 구성된) 기판(16)과, (전형적으로 글래스 에폭시 재료로 구성된) 시스템 기판(82) 간에 열팽창 계수(TCE)의 차이를 수용한다.
플렉서블 접속부(64a-64n)는 바람직하게, 시스템 기판(82) 상의 표준화된 전력 및 접지 패드 패턴(즉, 할당)을 정합시킬 수 있는 표준화된 레이아웃 패턴 상에 배치되어, 시스템 기판(82)이 서로 다른 집적 회로 소자(44)에 맞물리도록 배치된 기판(16)에 사용되는 것을 가능하게 한다. 시스템 기판(82)은 다양한 서로 다른 소자(44)의 테스팅을 위해 전용 기판(16)에 적응될 수 있어, 시스템 기판(82)을 위한 동작 비용이 감소된다.
전형적으로 기판(16)(스프링 팁(61a-61n))은 제외) 상의 다른 특징보다 큰 하부 기판 스탠드오프(standoffs)(75)는 바람직하게 기판(16)의 하부면(62a) 상에 놓여, 테스트중인 반도체 웨이퍼(104) 상의 소오 스트리트(saw streets)(94)와 일치함으로써, 테스트중인 웨이퍼(104)가 기판(16)에 충돌하는 것을 방지하고 반도체 웨이퍼(104) 상의 활성 영역이 손상되는 것을 방지한다.
테스트 전자 소자 모듈(92a-92k) 및 시스템 기판(82) 간의 접촉은 솔더 (solder), 압력 접촉 또는 스프링 접촉(119,128)에 의해 달성된다. 스프링 프로브 팁(119,128)(도 17)은 하나의 포인트 스프링(14), 보간 스프링(interleaved spring)(34) 또는 숄더 포인트(shoulder point) 스프링(50)과 같은 다양한 팁 지형(tip geometries)을 가질 수 있고, 싼 제조 비용, 잘 제어되는 균일성, 극히 미세한 패트 피치(20) 및 큰 핀 카운트를 달성하기 위해 전형적으로 박막 또는 MEMS 처리 방법을 사용하여 기판(16) 상에 제조된다. 일부 실시예에서, 플렉서블 접속부(119,128)는 상술한 바와 같이 또는 본 발명의 참조로서 일체화되어 있는 미국특허 제 5,848,685호 또는 미국특허 제5,613,861호중에 개시된 것과 같은 포토리소그래픽 스프링에 컴플라이언스하게(in compliance to) 구축된다.
도 15에 도시된 구성은, 핀 전자 소자 카드(94)에서 시스템 기판(82)로 스위치가능한 전력 모듈(100) 및 입력/출력 신호(148)(도 2, 도 23)을 통해 전력을 가져온다. 이 구성은 플렉스 회로 또는 멤브레인(membrane)(90)에서 라우팅 정체(routing congestion)를 감소시키는 장점이 있다.
인터페이스 어셈블리(78a)의 구조는 프로브 팁(61a-61n)과 시스템 기판(82)에서 제어 임피던스 환경 간에 극히 짧은 전기적 거리를 제공하여, 인터페이스 어셈블리(78a)가 고주파수 어플리케이션에 사용될 수 있게 한다. 기판(16)의 하나 또는 두개의 표면(62a,62b)이 임피던스 제어에 요구되는 실시예의 경우에, 하나 이상의 도전성 참조 평면이 트레이스의 상부, 트레이스 밑 또는 트레이스 위와 밑 모두의 기판(16) 내에 부가될 수 있다. 초고 주파수 어플리케이션의 경우, 기판(16)은 차폐된 동축 전송 라인 환경(63)을 효과적으로 제공하기 위해, 비아(65a,65b)를 사용하여 규칙적으로(도 13), 하나 또는 두개의 참조 평면(58a,58b)(도 13)에 접속되어 있는 대체 접지 기준 트레이스(reference trace)를 포함할 수 있다.
도 18은 웨이퍼(104), 원형 기판(16) 및 직사각형 시스템 기판(82)의 확대 층 평면도이다. 바람직하게 웨이퍼(104)의 열팽창 계수(TCE)에 정합하도로 선정될 수 있는) 실리콘으로 구성된 기판(16)의 경우, 실리콘 기판(16)은 바람직하게 웨이퍼(104)와 유사한 프로세서에 의해 제조되어, 기판(16)이 원형 웨이퍼 기판(16)으로부터 제조될 수 있다.
도 19는 웨이퍼(104), 복수의 직사각형 기판(16a,16b,16c,16d) 및 직사각형 시스템 기판(82)의 확대층 평면도이다. 바람직하게 세라믹 재료로 구성된 기판의 경우, 실리콘 기판(16)은 바람직하게 하나 이상의 직사각형 세라믹 기판(16a,16b,16c,16d)으로 제조될 수 있다. 기판(16,16a-16b) 중의 임의의 한 기판은 시스템 기판(82)에 대해 기판의 수직 주행을 제한하는 것과 같이, 기판(16)의 커넥터 면에 놓인 하나 이상의 상부 스탠드오프(133)와 같은 주행 제한 메커니즘(travel limit mechanism)을 포함한다.
도 18 및 도 19에서 알 수 있는 바와 같이, 복수의 패드(47)을 각각 포함하는 소자(44)는 웨이퍼(104)에 형성되고, 소오 스트리트(saw street)가 행(137)과 열(139) 간에 놓여 있는, 일련의 행(137)과 열(139)에 의해 웨이퍼(104) 양단에 배치된다. 도 18 및 도 19에서 시스템 기판(82)에서 알 수 있는 바와 같이, 시스템 기판(82)의 상면 상에 놓인 전기 도전성 접속부 (128a-128n)는 전형적으로 하나 이상의 접속 영역(132) 내에 정렬되어, 유사한 숫자의 하나 이상의 패드 매트릭스(88)(도 16) 내에 바람직하게 정렬되는, 플렉스 회로 커넥터(119)(도 17)에 접속한다.
대량 병렬 인터페이스 어셈블리(78)의 일부 바람직한 실시예에서, 테스트 전자 모듈(92)(즉 92a)의 각각이 다른 테스트 전자 모듈(즉, 92b-92k)와 동일하여, 동일한 수의 테스트 구성요소(이에 의해 동일한 테스트 용량을 갖는)을 갖게 된다. 대량 병렬 인터페이스 어셈블리(78)의 일부 실시예에서, 유사한 숫자의 소자(44)가 각각의 테스트 전자 모듈(92a-92k)에 라우트된다.
대량 병렬 인터페이스 어셈블리(78)의 대체 실시예에서, 서로 다른 수의 소자(44)가, 특정 웨이퍼(106) 상의 테스트중인 소자(44)의 외열(139)에 대한 것과 같은, 테스트 전자 모듈(92)(즉, 92a)에 라우트될 수 있다. 동일한 수의 테스트 구성요소를 갖는 복수의 표준 테스트 전자 모듈(92a-92k)의 경우, 미사용 테스트 회로(94)에 대한 테스팅을 바이패스하기 위해 테스트 전자 소자(92)를 프로그래밍함으로써 또는 시스템 제어(230)를 통해, 접속되어 있는 소자(44)의 수보다 큰 용량을 갖는 테스트 전자 모듈(92)이 여전히 사용될 수 있다.
도 20은 폴리이미드 층(144a) 및 대향하는 도전성 층(146a,46b)를 갖는 플렉서블 회로 기판(flexible circuit substrate)(142a)의 한 실시예의 부분 단면도이다. 도 21은 유전체 플렉스 회로 맴브레인 구조(dielectric flex circuit membranestructure)(142b) 및 대향하는 도전성 층(146a,146b)를 구비하는, 플렉서블 회로(90)의 대체 실시예의 부분 단면도이다. 플렉스 회로(90)의 일부 실시예에서, 플렉스 회로 멤브레인 구조(142)는 내재적으로 플렉서블하다. 플렉스 회로(90)의 대체 실시예에서, 플렉스 회로(142)는 하나 또는 두개의 도전성 층들이 실질적으로 놓여 있는 영역에서 단단하다. 도전층(146a,146b)의 제어 제거(controlled removal)는 형성된 도전성 경로의 영역을 제공하면서 플렉스 회로(90)에 대해 제어된 유연성을 제공한다.
도 22는 플렉서블 영역(90a)이 테스트 카드 구조(94a)에 정의되어 있는 플렉서블 멤브레인 회로 구조의 부분 사시도이다. 도 23은 플렉서블 회로(90b)가 부착부재(150)(즉, 고정체, 가열 스테이킹(heat staking), 마이크로웰딩 (microwelding) 또는 접착제를 포함하지만 이에 국한되지 않음)에 의해 테스트 카드 구조(94b)에 부착되어 있는 대체 플렉서블 회로 구조의 부분 사시도이다.
테스트 전자 모듈(92a-92k)의 각각에 배치된 테스트 전자소자(94a,94b)는 테스트중인 하나 이상의 소자(44)에 대해 자극 및 응답 검출을 제공한다. 테스트 전자소자(94a,94b)는 고밀도 상호접속(HDI) 기판(142a,142b), 또는 플렉서블 회로 (90)에 접속되어 있는 표준 인쇄 와이어링 기판(94a) 상에 설치된다. 테스트 전자 카드(94a,94b)는 (도 35에서 테스트 전자소자(240)와 같은) 제어 및 응답 전자소자와 함께 설치된다. 각각의 테스트 전자 모듈(92)(즉, 92a)은 (전형적으로 병렬 또는 직렬 링크에 의해) 전자소자 및 컴퓨터 인터페이스 링크(96)에 접속된다. 선택적으로, 테스터 전자 모듈(92a-92k) 내의 신호 핀들은 외부 테스트 하드웨어와 같은 전기 접속을 단순화시키기 위해 데이지 체인(daisy chain) 상에 직렬로 접속된다. 테스트 벡터 및 셋업 정보가 링크(96)을 통해 (도 35에서 외부 패턴 생성기 (246)와 같은) 시스템 컴퓨터(202) 및 제어 전자소자로부터 핀 전자소자에 보내진다.
테스트 전사 모듈(92a-92k)의 각각 내에, 테스트 전자 카드(94)가 플렉스 회로/멤브레인(90)에 접소된다. 테스트 전자 카드(94)는 바람직하게 에칭된 박막 기판과 같은 플렉서블 회로(90)와 함께 내부 구조로서 제조되어, 기판의 일부가 에칭되어 플렉서블 멤브레인 회로(90)를 만들게 된다. 테스트 전자 모듈의 대체 실시예에서, 개별적인 테스트 전자 카드 기판(94)가 전형적으로 솔더, 와이어 본드 또는 커넥터에 의해 플렉스 회로에 접속된다.
도 24는 바람직하게 전력 제어 모듈(100)과 하나 이상의 버스 바(buss bar)(98) 간의 플렉스 회로(90)에 걸쳐 열 도전성 경로(thermally conductive pathway)(154)를 포함하는, 테스트 전자 모듈(92)의 플렉스 회로 영역(90)의 한 실시예의 부분 단면도이다. 전형적으로 복수의 외부 전력 공급원(234a-234h)(도 35)에 개별적으로 접속되어 있는 각각의 버스 바(98a-98h)는 절연체(152)에 의해 상호 전기적으로 이격된다. 절연체(152)는 버스 바(98a-98h)로부터의 이격된 층일 수 있거나 또는 버스 바(98a-98h) 상의 전기적으로 절연층(152)일 수 있다.
도 25는 하나 이상의 전력 제어 모듈(100a-100h)이 플렉스 회로(90)의 내면에 장착되어, 복수의 버스 바(98a-98h)와 열 접촉하도록 배치된, 테스트 전자 모듈(92)의 플렉스 회로 영역(90)의 대체 실시예의 부분 단면도이다.
도 26은 전력 모듈(100)이 플렉스 회로(100)의 외면에 전기적으로 접속되어 있는, 테스트 전자 모듈(92)의 플렉스 회로 영역(90)의 제2 대체 실시예의 부분 단면도이다. 전력 제어 액섹스 영역(158)은 바람직하게 플렉스 회로 영역(90)을 통해 정의되어, 전력 제어 모듈(100)이 버스 바(98)(버스 바(98b)와 같은)와 열 접촉하도록 위치된다.
하나 이상의 전력 및 접지 버스 바(98a-98h)는, 테스트 중인 모든 소자(44)에 대해 전력을 분산시키는데 사용된다. 전형적으로 테스트중인 각각의 소자(44) 에 대해 디커플링 캐패시터, 스위칭 제어 회로 및 조정기를 포함하는 전력 제어 모듈(100)은 바람직하게 도 24, 도 25 또는 도 26에 도시된 바와 같이, 플렉스 회로(90) 상에 장착된다.
비록 테스트 전자 모듈(92a-92k)의 일부 바람직한 실시예가 플렉스 회로 구조(90)를 포함하지만, 플렉스 회로 구조(90)에 의해 제공되는 독특한 인터페이스 구조가 다른 적당한 인터페이스 설계에 의해 달성될 수 있다. 도 27은 집적된 모듈 베이스(integrated module base)(157)가 패드 매트릭 평탄 영역(158) 상의 전기 콘택트(119)의 패드 매트릭(88)을 제공하는 테스트 전자 모듈(92)의 대체 실시예의 사시도이다. 하나 이상의 전력 제어 모듈(100)이 전력 제어 모듈(PCM) 트레이스(149)를 통해 패드 매트릭스에 놓인 전기적 콘택트(119)에 또는 하나 이상의 버스 바(98a-98h)에 전기적으로 연결된다. 전력 제어 모듈(100)은 바람직하게 하나 이상의 버스 바(98a-98h)와 열 접촉하여 배치된다. 신호 트레이스(148)는 또한 패드 매트릭스(88)에 놓인 전기 콘택트(119)에 연결된다. 신호 트레이스(148)는 링크 및 구성요소 평탄 영역(159)에 걸쳐 연장하며, 테스트 전자소자(94)에 접속되거나 또는 링크(96)로 연장한다.
테스트 전자 모듈(92)의 다양한 실시예에서, 하나 이상의 버스 바(98)는 전력 제어 모듈(100)에 대해 전력 및 히트 싱크 경로(power and heat sink path)를 제공한다. 테스트중인 소자(44)를 위한 전력은 전형적으로 개별적인 레일 버스 바(rail buss bar)(98)를 통해 제공되거나 또는 선택적으로 전력 제어 모듈(100)과 동일한 레일 버스 바(98)를 공유할 수 있다. 전력 레일 버스 바(98)는 또한 바람직하게 플렉스 회로(90) 및 시스템 기판(82) 및/또는 테스트 전자 카드(94a-94k)에 대해 기계적 지지를 제공한다. 테스트 전자 모듈(94a-94k)의 일부 실시예에서, 전력 제어 모듈 회로(100)는 직렬 스캔 경로에 연결되어, 개별적인 전력 및 접지 제어를 테스트중인 소자(44)에 공급한다.
대체 대량 병렬 테스트 어셈블리.도 28은 플랙서블 스프링 프로브(160)가 시스템 기판(82)의 하부 면(139b)(도 17) 상에 놓인, 중간 시스템 기판(82)을 갖는 대체 대량 병렬 테스트 어셈블리(78b)의 부분 절단 조립도이다. 대량 병렬 테스트 어셈블리(78b)의 구조 및 특징은 도 15에 도시된 대량 병렬 테스트 어셈블리(78a)와 동일하다. 시스템 기판 스프링 프로브(160)은 기판(16) 상의 전기 도전성 접속부(64a-64n)과 결합하여, 시스템 기판(82)과 기판(16) 간에 평탄성 컴플라이언스를 제공하고, 광범위한 온도 범위에 걸쳐 고품질의 전기 접속을 제공한다.
도 29는 큰 그리드 어레이(LGA) 인터포져 커넥터(interposer conenctor) (162)가 기판(16)과 시스템 기판(82) 간에 놓인 대체 인터페이스 어셈블리(78c)의부분 단면도이다. LGA 인터포져 커넥터(162)는 기판(16) 상의 전기 접속부(64a-64n) 및 시스템 기판(82)의 하면 상의 복수의 도전성 패트(84a-84n) 간에 복수의 도체(164a-164n)를 제공한다. 한 실시예에서, LGA 인터포져 커넥터(162)는 미국 PA주 Harrisburg에 소재한 AMP에 의해 제조된 AMPIFLEXTM커넥터이다. 다른 실시예에서, 인터포져 커넥터(162)는 미국 WI주 Eau Clare에 소재한 W.L. Gore and Associates에 의해 제조된 GOREMATETM커넥터이다. 또 다른 실시예에서, 포고(pogo) 핀 인터포져(162)는 기판(16) 상의 전기 접속부(64a-64n)에 대해 시스템 기판(82) 상의 대향하는 도전성 패드(84a-84n)를 연결하는데 사용된다.
도 30은 스프링 프로브(61a-61n)를 갖는 기판(16)이 테스트 전자 모듈(92a-92k)에 직접 접속되어 있는 기본적인 대량 병렬 테스트 어셈블리(78d)의 부분 절단 조립도이다. 도 31은 기판(16) 및 전기 콘택터(119)의 패드 매트릭스(88)를 갖는 테스트 전자 모듈(92)을 도시하는, 기본적인 대량 병렬 테스트 어셈블리(78d)의 부분 확대 단면도(166)이다.
도 32는 기본적인 클램핑 구조(172)의 한 실시예를 도시하는 대량 병렬 인터페이스 어셈블리(178d)의 부분 단면도(170)이다. 인터페이스 어셈블리(178e)는 전형적으로 번인 테스팅 만을 위한 것이며 따라서, 테스트 전자소자(94)는 작은 모듈(174)에 패키지되어 있다. 모듈(174)은 시스템 기판(82) 상에 직접 장착되고, 바람직하게 테스트 전자 모듈(92a-92k)보다 상당히 적은 테스트 전자 소자(도 15에 도시된 것과 같은)를 필요로 하는 번인 테스팅에 사용된다. 도 32에 도시된 클램핑 구조(172)는 또한 웨이퍼 레벨 대량 병렬 인터페이스 어셈블리(178a-178d)에 사용될 수 있다.
인터포져 기판(interposer substrate)(16)은 바람직하게 10mil 두께의 글래스 플레이트와 같은 얇은 기판(16)으로부터 제조되어, 기판(16)이 웨이퍼(134) 및 인터포져 기판(16) 간에 비평탄성 또는 보울링(bowling)을 수용하도록 테스트중인 웨이퍼의 표면에 일치하도록 플렉스(flex)할 수 있다.
인터포져 기판(16) 주변의 시일(seal)(180)은 바람직하게 밀봉 챔버(182)를 제공한다. 시스템 기판(82)과 인터포져 기판(16) 간에 바람직하게 공기 압력이 인가된다. 인가된 압력(184)은 또한 DUT 웨이퍼(104)를 테스트 전자 소자(174,94)로부터 열적으로 격리시킨다. 비록 DUT 웨이퍼(104)가 전형적으로 (섭씨 125-160 도에서와 같은) 번인 테스팅 동안 상승된 온도에서 동작하는데 필요하지만, 테스트 전자소자(94)는 바람직하게 (섭씨 75도 이하에서와 같은) 낮은 온도에서 동작하여야 한다.
웨이퍼 척(106)은 바람직하게, 테스트중인 웨이퍼(104)에 온도 제어를 제공하기 위해, 바람직하게 웨이퍼 가열 시스템(194) 및/또는 웨이퍼 냉각 시스템(196)을 포함하는 웨이퍼 열 제어 시스템(192)를 구비한다. 웨이퍼 열 제어 시스템(192)는 바람직하게, 전형적으로 시스템 제어기(232)(도 35)에 링크되어 있는 테스트 시스템 온도 제어기(188)에 의해 제어된다.
테스트 전자소자(174,94)는 바람직하게 하나 이상의 냉각 챔버(176)에 위치된다. 냉각 챔버(190)는 바람직하게 냉각 챔버(176) 내에서 테스트 전자소자(174,94)의 동작 온도를 젱하는데 사용되고, 바람직하게 테스트 시스템 온도 제어기(188)에 의해 제어된다.
진공 트랙(208)(도 33)을 갖는 웨이퍼 로딩 진공 회로(186)는 바람직하게 웨이퍼 척(106)에 설치되어, 테스트중인 웨이퍼(DUT)(104)를 정위치에 위치시키고, 기판 커넥터(16)와 테스트중인 웨이퍼(104) 간의 평탄성을 개선한다.
테스트 시스템 아키텍춰.테스트 시스템은 웨이퍼 정렬을 수행하는 정렬 셋업, 냉각 유닛, 및 테스터 전자소자로 구성된다. 정렬 서브시스템 및 냉각 유닛은 기술분야에 공지된 기술에 따라 구축될 수 있다.
시스템 정렬. 도 33은 대량 병렬 테스트 어셈블리(200) 및 정렬 하드웨어 및 프로시져를 도시하는 제1 부분 확대 단면도이다. 테스트 어셈블리(200)는 정렬 핀(206)과 같은 하나 이상의 정렬 특징을 바람직하게 포함하는 캐리어 링(carrier ring)(202)를 포함하여, 캐리어 링(202)이 시스템 기판(82)에 정렬될 수 있게 한다. 시스템 기판(82)은 바람직하게 정렬 유지부(226)(도 34)와 같은 정합 정렬 특징을 갖는다.
기판(16)은 플렉서블 테이프(204)(링형 KAPTONTM테이프와 같은)에 의해 캐리어 링(202)에 릴리스하게 장착되어, 기판(16)의 커넥터 면(62b) 상의 전기 접속부(64a-64n)(도 31에 도시된 것과 같은)이 정렬 핀(206)에 정렬되어, 기판(16)의 커넥터 면(62b) 상의 전기 접속부(64a-64n)가 시스템 기판(82)의 하부면 상의 도전성 패드(84a-84n)(도 17)에 정렬될 수 있다.
웨이퍼 척(106)은 바람직하게 웨이퍼 로딩 면(209) 상에 하나 이상의 웨이퍼로딩 구멍(208)을갖는 웨이퍼 로딩 진공 회로(186)을 포함한다. 웨이퍼 로딩 진공 회로(186)는 진공 소스(210)에 접속가능하고, 웨이퍼 로딩 진공 회로(212)에 의해 밀봉될 수 있다. 테스트될 웨이퍼(104)는 웨이퍼 척(106)에 놓이고, 웨이퍼 로딩 구멍(208)을 통해 인가된 인가 진공에 의해 정위치에 놓인다.
웨이퍼 척(106)에 장착된 캐리어 링(202) 상에 장착된 기판(16)은 웨이퍼 척(106)에 인가된 진공에 의해 정위치에 놓인 웨이퍼(104) 위에 제어가능하게 위치된다. 기판(16) 및 테스트될 웨이퍼(104)는 수정된 웨이퍼 프로브 시스템(216) 내에서 룩업/룩다운(lookup/lookdown) 카메라(214)에 의해 정확하게 정렬되어, 기판(16)의 프로브 면(62a)(도 17) 상의 프로브 스프링(61a-61n)이 DUT 웨이퍼(104) 상의 다이 패드(47)와 정렬되게 된다. 전형적으로 정렬은, 스프링 팁(24)(도 2) 또는 기판(16) 상의 정렬 마크(77)(도 14)를 보면서 달성된다.
웨이퍼 척(106)은 바람직하게 하나 이상의 캐리어 링(carrier ring) 진공 구멍(220)을 갖는 캐리어 링 진공 회로(218)을 포함한다. 캐리어 링 진공 회로(218)는 또한 진공 소스(220)에 접속가능하고, 캐리어 진공 회로 밸브(222)에 의해 밀봉될 수 있다. 일단 기판(16)과 테스트될 웨이퍼(104)가 정확하게 정렬되면, 룩업/룩다운 카메라(214)가 제거되고, 캐리어 링(202)이 웨이퍼 척(104)에 제어가능하게 이동되어, 기판(16)의 프로브 면(62a) 상의 프로브 스프링(61a-61n)이 DUT 웨이퍼(104) 상의 다이 패드(47)에 접촉하도록, 기판(16)이 웨이퍼(16) 위에 정확하게 위치된다. 캐리어 링(202)은 캐리어 링 진공 구멍(220)을 통해 인가된 진공에 의해 정위치에 위치된다.
웨이퍼 로딩 진공 회로 밸브(212) 및 캐리어 링 진공 회로 밸브(222)가 닫혀서, 웨이퍼 로딩 진공 회로(206) 및 캐리어 링 진공 회로(218)에 대한 인가된 진공이 유지되는 한편, 시스템 기판(82) 및 테스트 전자 모듈(92a-92k)에 장착하기 위해, 전체 테스트 어셈블리가 일체로서 처리될 수 있다. 웨이퍼 로딩 진공 회로(206) 및 캐리어 링 진공 회로(218)의 대체 실시예에서, 신호 밸브는 진공 회로(206,218) 모두에 밀봉가능한 진공을 인가하는데 사용된다. 진공 회로 밸브(212,222)가 닫힌 후에 진공 유지 능력을 증가시키기 위해, 각각의 회로(206,218)은 바람직하게 시간이 지남에 따라 진공 레벨을 유지하는 역할을 하는 진공 챔버를 포함한다.
도 34는 대량 병렬 테스트 어셈블리 및 정렬 하드웨어 및 프로시져(224), 이로 인해 대량 병렬 인터페이스 테스트 어셈블리(78)가 웨이퍼 테스팅에 사용될 수 있는 시스템에 조립될 수 있다는 것을 도시하는 제2 부분 확대 단면도이다. 상기 설명한 바와 같이, 시스템 기판(82)은 바람직하게 정렬 구멍(226)과 같은, 캐리어 링 및/또는 웨이퍼 척(106)에 정력(226)을 위한 수단을 포함한다. 테스트 전자 모듈(92a-92k) 및 프레임(10)에 장착되는 시스템 기판(102)이 캐리어 링(202) 위에 배치되어, 정렬 핀(206)이 정렬 구멍(226)에 맞물리게 된다. 다음에 프레임(102) 및 웨이퍼 척(106) 또는 캐리어 링(202) 간에 부착 수단(228)이 제공되어 어셈블리 구조를 완성한다.
비록 (광학 정렬을 위한 것과 같은) 정확한 수단이 테스트될 웨이퍼 상의 정밀한 피치 패드(47)에 미세한 피치 프로브 스프링(61a-61n)을 정렬하는데 사용될수 있지만, 캐리어 링(202)와 시스템 기판(82)(즉, 정렬 핀(206)과 구멍(226) 간과 같은)에 제공된 기계적 정렬은, 바람직하게 보다 큰 특징을 가지며 각각 큰 피치(122,124)를 갖는 분산된 전기 접속부(64a-64n) 및 패드(84a-84n)에 충분하다. 물론, 패드 매트릭스 상의 플렉스 회로(134)가 비교적 커서(즉, 약 1mm), 테스트 전기 모듈(92a-92k) 및 시스템 카드(82) 간의 정렬이 유사한 종래의 기계적 정렬 기법을 사용하여 비교적 용이하게 한다.
테스터 전자소자. 도 35는 대량 병렬 테스트 시스템(78)용 테스트 회로(230)의 부분 체계 블럭도이다. 테스터 전자소자(230)는 제어 컴퓨터(232), 전력 서브시스템, 테스트 전자 모듈(92a-92k), DC 파라메타 및 측정시스템 (236,238) 및 제어 전자소자를 포함하지만 이에 한정되지 않는다.
도 35에 도시된 바와 같이, 테스트 전자 모듈(92)은 전형적으로 일단의 웨이퍼(104) 상의 (즉 테스트중인 소자(44)의 열(139)에 한정되지 않은 것과 같은) 테스트될 하나 이상의 소자(44)에 접속된다.
테스트 전자 모듈(92a-92k) 각각은 테스트될 소자(DUT)(44)에 자극 신호(250)을 제공하며, 응답(254)를 모니터하거나, 테스터 메모리 내의 테스트 통과 또는 고장 정보(258)에 따라 전송하거나 시스템 제어기(232)에 테스트중인 소자의 통과 또는 고장 정보(258)을 송부한다.
예를 들어, 메모리 테스팅에서, 테스트 전자 모듈(92)은 메모리 테스터의 모든 중요한 기능을 가지고 있다. 이는 동일한 테스트 전자 모듈(92)에 병렬로 접속된 테스트중인 메모리 소자(44)를 구동시키는 하드웨어 패턴 발생기(246)을 포함한다. 테스트 전자 모듈(92)의 응답 검출 및 고장 검출 회로는 필요에 따라 각각 테스트중인 소자(44)에 대한 고장 위치를 기록한다.
테스트 전자 모듈(92)은 바람직하게 소프트웨어에 의해 재구성가능하게 프로그램가능하므로, 특정 DUT 설계 또는 테스트 기능에 대해 테스트 전자 모듈(92)을 구성하는 것이 가능하다. 부수적인 테스트 특징을 제공하기 위해, 내장 자기 테스트(built-in self-test)(BIST) 엔진가 또한 테스트 전자 모듈(92)에 일체화될 수 있다.
각각의 테스트 전자 모듈(92)은 또한 의도하는 DUT 핀(47)을 테스트 전자 모듈(92) 내의 디지털 테스트 전자소자에 또는 출력 신호(254)의 아날로그 측정을 수행하는 하나 이상의 DC 측정 서브시스템(238)에 라우트하기 위해, 아날로그 멀티플렉싱 기능을 제공한다.
샘플 테스트 시퀀스. 테스트될 웨이퍼(104)가 로드되고, 정렬되고 맞물린 후에, 시스템 제어기(232)는 제어 신호를 모든 전력 제어 모듈(100)에 전송하여, 테스트중인 소자(DUT)(44)에 대한 모든 전력 및 접지 핀(47)을 DC 파라메타 유닛(236)에 제어가능하게 접속되는 선택된 핀(47)을 제외한 접지에 연결한다. 전력 공급원(234a-234h)는 전력 버스(98a-98h)로부터 분리되어 있다. 선택된 소자(44)의 전력 핀 무결성이 DC 파라메타 유닛(236)을 통해 결정된다.
릴레이 또는 고체 스위치(235)를 거쳐 전력 레일(98a-98h)에 접속된 DC 파라메타 유닛(236)이 프로그램되어, 접지 쇼트(ground shorts)에 대한 전력을 점검한다. 동일한 시퀀스가 모든 테스트중인 소자(44) 상의 모든 전력 핀에 대해 반복된다.
선택된 테스트중인 소자(44)에 대해 쇼트 회로 및 개방 회로를 판정하기 위해, 테스트 전자 카드(94)를 통해 DUT 입력 및 출력 핀(47)에 대해 유시한 테스팅이 수행된다. 테스트중인 소자(444)를 위한 개방 연결은 전형적으로 기술분야에서 흔히 실시되는 바와 같이, 테스트중인 소자(44)의 입력 및 출력 핀(47) 내의 기생 다이오드의 부재에 의해 검출된다.
셋업 테스팅의 완료시, 각각의 소자 핀(47)의 접속 및 상태의 무결성이 개방 또는 쇼트 회로에 대해 판정된다. 웨이퍼(104) 상의 하나 이상의 테스트중인 소자(44)에 대한 많은 측정된 개방 회로는 시스템 셋업 또는 하나 이상의 테스트중인 검출 소자(44)로 인할 수 있다.
테스트 회로(230)는 바람직하게 고장을 진단하는 진단 능력을 제공한다. 쇼트는, 전력 제어 모듈(100) 및 핀 테스트 전자 모듈(92)에의 적당한 비트 제어 패턴을 스캔함으로써 전력 버스(98) 및 핀 테스트 전자 소자(94)로부터 격리될 수 있다.
다음에 나머지 테스트될 소자(44)에 전력이 인가되고, 병렬로 테스트된다. 쇼트 회로 검출 및 보고 회로는 바람직하게, 전력 제어 모듈(100) 각각에 설치되어, 소자(44)가 테스트되는 동안 쇼트 회로가 테스트중인 소자에서 발견되면, 특정 테스트중인 소자(44)가 분리될 수 있다. 일시 소자 전류 테스팅 회로와 같은 다른 특징이 부수적인 테스트 커버리지를 제공하기 위한 것과 같이, 전력 제어 모듈(100) 내에 포함될 수 있다.
전력 핀 테스팅. 시스템 제어기(232)는 하나 이상의 테스트중인 소자(44)에 대한 전력 접속부 상으로 선택적으로 스위치한다. 전력 공급원(234a-234h)가 턴 오프(단락)함에 따라, 테스트중인 소자(44)는 DC 파라메타 유닛(236)을 사용하여 개방 회로 및 쇼트 회로에 대해 테스트될 수 있다.
I/O 핀 테스팅. 유사하게, 테스트중인 소자(44) 상의 입력 및 출력 핀(47)이 시스템 제어기(232)를 통해 누설, 개방, 쇼트를 위해 테스트될 수 있다.
소자 기능 테스팅. 전력 핀 테스팅 및 I/O 핀 테스팅으로부터의 테스트 결과를 이용하여, 고장(즉, 전력으로 인해)난 임의의 테스트중인 소자(44)에 대해, 고장난 소자(44)에 대한 입력 및 출력 핀(47)이 테스터 공통 응답으로부터 격리된다. 전력 핀 테스팅 및 I/O 핀 테스팅을 통과한 나머지 테스트중인 소자944)에 전원이 공급된 다음 병렬로 테스트될 수 있다.
기능 테스팅. 자극 유닛(248) 및 패턴 발생기(246)는 테스트중인 소자(44)에 입력 패턴(250)을 발생한다. DUT 응답(254)이 응답 블럭(256)에서 포획되는데, 이 블럭은 테스트중인 소자(44) 출력을 패턴 발생기(246) 또는 자극 유닛(248)로부터의 예상되는 값과 비교한다. 패턴 발생기(246)는 흔히 메모리 테스팅에 사용되는 한편, 소자 자극(250) 및 예상되는 응답(254)를 나타내는 참 테이블은 논리 소자 테스팅을 위해 자극 유닛(248)의 패턴 메모리에 저장될 수 있다. 고장 맵 또는 로그(fail map or log(258)가 각각의 다이(44)에 대해 유지된다. 비록 도 35가 패턴 생성의 기능도 및 자극/응답 시스템 아키텍춰의 한 실시예를 도시하지만, 기술분야에 흔히 실시되는 바와 같이, 테스트중인 소자(44)의 테스팅 조건을 충족시키기 위해, 다른 패턴 생성 및 자극/응답 시스템 아키텍춰가 적절히 사용될 수 있다.
대체 인터페이스 실시예. 도 36은 복수의 인터페이스 모듈(272a-272j)가 시스템 상호접속 기판(286a)에 전기적으로 접속되어 있는 대량 병렬 인터페이스 어셈블리(270a)의 부분 절단 조립도이다. 각각의 인터페이스 모듈(272)(272a와 같은)은 프로브 스프링 인터포져(276)에 각각 전기적으로 접속된 전기 도체(119)의 패드 매트릭스(88)를 구비한다.
각각의 프로브 스프링 인터포져(276)는 비아(282)에 의해 상부면 스프링 프로브(284)에 전기적으로 접속된 하부면 스프링 프로브(280)을 포함한다. 상기 설명한 바와 같이, 상부면 스프링 프로브(284)는 물론 하부면 스프링 프로브(280)은 단일 포인트 스프링(14), 보간 스프링(34) 또는 숄더 포인트 스프링(50)과 같은 다양한 팁 지형을 가질 수 있고, 낮은 제조 비용, 잘 제어되는 균일성, 극히 미세한 패드 피치(20)을 달성하기 위해, 박막 또는 MEMS 프로세싱 방법을 사용하여, 기판(16)상에 제조된다. 일부 실시예에서, 플렉서블 접촉부 하부면 스프링 프로브(280) 및/또는 상부면 스프링 프로브(284)는 상기 설명된 것 또는 본 발명의 참조로서 일체화되는 미국 특허 제5,848,685호 또는 미국특허 제5,613,861호에 개시된 것과 같은 포토리소그래픽 스프링에 컴플라이언스하게 설치된다.
프로브 스프링 인터포져(276)는 각각의 인터페이스 모듈(272a-272j) 및 시스템 상호접속 기판(286a) 간의 전기적 접속을 제공한다. 시스템 상호접속 기판(286a)는 상부면 전기 콘택터(290), 비아(291), 상부면 상호접속 구조(292) 및 하부면 상호접속 구조(294)를 가져, 각각의 인터페이스 모듈(272) 상의 하나 이상의 패드들이 전형적으로 함께 연결될 수 있게 된다. 시스템 상호접속 기판(286a)은 또한 바람직하게 하나 이상의 인터페이스 모듈(272)에 전기적으로 접속될 수 있는 기판 전기 구성요소를 포함할 수 있다. 각각의 인터페이스 모듈(272)은 시스템 상호접속 기판(286a)에의 전기적 접속을 제공하는 링크(96)을 포함하고, 바람직하게 또한 인터페이스 모듈 회로(298)을 포함한다.
도 37은 시스템 기판 인터포져(300)을 통해 상기 설명한 바와 같이, 플렉서블 프로브 스프링(64a-64n)을 포함하는 시스템 상호접속 기판(286b)까지, 복수의 인터페이스 모듈스(272a-272j)이 전기적으로 접속되어 있는 대체 대량 병렬 인터페이스 어셈블리(270b)의 부분 절단 조립도이다. 시스템 기판 인터포져(300)는 바람직하게 하나 이상의 인터페이스 모듈(272)에 전기적으로 접속될 수 있는 상호접속 구조(302) 및/또는 기판 전기 구성요소(304)를 포함할 수 있다.
대량 병렬 인터페이스 어셈블리(270a,270b) 각각은 복수의 상호접속된 구조 간에 만능 및 강건한 인터페이스를 제공한다. 대량 병렬 인터페이스 어셈블리 (270a)는 단순히 강건한 대량 병렬 인터페이스(유사한 구성요소 간의 복잡한 병렬 접속을 제공하는 것과 같은)를 제공하는데 사용될 수 있다. 바람직한 인터페이스 실시예에서, 대량 병렬 인터페이스 어셈블리(279a279b)는 또한 모듈 특정 전지 회로(298) 또는 공유 회로(296)을 포함할 수 있다.
도 38은 대량 병렬 인터페이스 어셈블리(270)를 사용한 복수의 컴퓨터 시스템(308a-308n) 간의 접속의 체계 블럭도(306)을 도시한다. 도 39는 대량 병렬 인터페이스 어셈블리(270)를 사용한 복수의 전자 회로(312a-312n) 간의 접속의 체계 블럭도(310)을 도시한다.
시스템 장점. 대량 병렬 인터페이스 어셈블리(78a-78d), 웨이퍼(104)와, (기판(16), 시스템 기판(82), 및 테스트 전자 모듈(92a-92k) 상의 패드 매트릭스(88)과 같은) 연속하는 어셈블리 층 간에 평탄성을 제공하면서, 테스트 싯템과, 웨이퍼(104) 위에 놓인 다수의 소자(44) 간에 신호 및 전력 상호접속을 제공한다.
물론, 대량 병렬 인터페이스 어셈블리(78a-78d)은 고 피치 스프링 프로브 팁(61a-61n), 계층화된 기판(16,82), 및 전형적으로 플렉스 회로(90)르 포함하는 수직으로 패키지딘 테스트 전자 모듈(92a-92k)의 결합하여 사용함으로써, 테스트 전자 모듈(92a-92k) 및 테스트중인 소자(44) 간에 전력 및 입력 및 출력 신호를 위한 쇼트(short) 전기 경로를 제공한다.
더우기, 대량 병렬 인터페이스 어셈블리(78a-78d)가 테스트 전자 모듈(92a-92k) 및 테스트중인 소자(44) 간에 전력 및 입력 및 출력 신호를 위한 쇼트 전기 경로를 제공하지만, 대량 병렬 인터페이스 어셈블리(78a-78d)은 전체 웨이퍼(104) 위에 있는 모든 정합하는 스프링 프로브(61) 및 패드(47)에 걸쳐 균일한 힘을 제공하면서, 테스트 전자소자(94)와 테스트중인 소자(44) 간에 열적 격리를 제공하므로, 테스트 전자 모듈(92a-92k)이 열 감지 구성요소 (즉, 버스 바(98a-98h)를 통해서)로부터 떨어진 증가된 열 전달을 제공하고 바람직하게 증가된 테스트 모듈 온도 제어를 제공하면서, 테스트중인 소자(44)가 넓은 온도 범위에 걸쳐 제어가능하게 동작될 수 있게 된다.
물론, 비록 테스트중인 소자(44)가 넓은 온도 범위에 걸쳐 제어가능하게 동작되지만, 대량 병렬 인터페이스 어셈블리(78a-78c)는 바람직하게 테스트 시스템과, 기판(16), 및 (온도 범위에 걸쳐 큰 피치(122,124) 상호접속부(74a-64n) 간의 전기 콘택트를 유지하는) 시스템 기판(82)간의 적절한 크기, 큰 피치(122,124)를 사용함으로서 그리고 (온도 범위에 걸쳐 미세한 피치(20) 상호접속부(61a-61n) 간의 전기 콘택트를 유지하는) 테스트중인 웨이퍼(104)에 대한 유사한 열팽창 계수를 갖는 특정 기판(16)을 사용함으로써, 온도 범위에 걸쳐 유지되는 웨이퍼(104) 위에 놓인 많은 소자(44) 및 테스트 시스템 간의 전력 및 신호 상호접속을 제공한다.
상기 설명한 바와 같이, 대량 병렬 인터페이스 어셈블리(78)는 임의의 다이에서 신속히 접지 쇼트에 대한 전력을 검출하고, 테스트 전자소자가 손상되기 전에, 접지 쇼트에 대한 검출된 전력을 갖는 다이로부터 전력을 분리하는데 사용될 수 있다. 또한, 대량 병렬 인터페이스 어셈블리(78) 및 관련된 테스트 시스템은 많은, 수백 또는 수십만의 패드가 신뢰성있게 접촉되고 각각의 콘택트가 콘택트 저항 명세 내에 존재하는지를 검출하고, 그리고 각 신호 라인의 자기 인덕턴스 및 자기 캐패시턴스가 테스트 신호 무결성에 역효과를 미칠 값 이하이게 하는데 사용될 수 있다.
더우기, 대량 병렬 인터페이스 어셈블리(78) 및 관련된 테스트 시스템은 신호 라인 쌍 간에 그리고 신호 라인 및 전력 또는 접지 라인 간의 상호 인덕턴스 및 상호 캐패시턴스가 테스트 신호 무결성에 역효과를 미칠 값 이하인지를 검출하는데 사용될 수 있다.
물론, 대량 병렬 인터페이스 어셈블리(78)은 프로브 인터페이스 구조(16)를 주기적으로 정기 및 검사 및/또는 청소할 필요없이, 많은, 수백 또는 심지어 수십만의 패드(47)에의 접촉을 신뢰성있고 반복적으로 수립할 수 있다.
더우기, 대량 병렬 인터페이스 어셈블리(78)는 신호 무결성 및 전력 및 접지 안정성을 유지하면서 테스트중인 소자(44)와 테스터 전자소자(230) 간의 내재적으로 상호접속부를 구성하고 관리하며, 두개 이상의 인접하는 어떠한 패트(47)도 하나의 테스트 프로브 팁에 의해 접촉되지 않게 한다.
비록 개시된 대량 병렬 인터페이스 어셈블리가 집적 회로 테스팅, 컴퓨터 네트워킹, 및 회로 접속부를 참조하여 설명되었지만, 어셈블리 및 기술은 전자 구성요소 또는 소자, 번인 소자 및 MEMS 소자 또는 필요에 따라 그 임의의 결합내에 있는 집적 회로 및 기판 간의 상호접속부와 같은 넓은 범위의 소자 및 회로와 함께 구현될 수 있다.
따라서, 비록 본 발명이 특정 바람직한 실시예를 참조하여 상세히 설명되었지만, 기술분야의 숙련자는 첨부하는 특허청구의 범위의 정신과 범위를 벗어나지 않고 다양한 수정 및 변형이 있을 수 있다는 것을 알 것이다.

Claims (78)

  1. 웨이퍼 상의 적어도 하나의 집적 회로 소자에 접속하기 위한 시스템에 있어서,
    저면과 상면, 및 상기 저면과 상기 상면 간에 복수의 전기 도체를 갖는 시스템 기판;
    프로브 면(probe surface)과 커넥터 면을 갖는 기판 - 상기 프로브 면은 상기 적어도 하나의 집적 회로 소자에 접속하기 위한 복수의 스프링 프로브 콘텍트 팁(spring probe contact tips), 및 상기 복수의 스프링 프로브 콘텍트 팁의 각각과 상기 커넥터 면 사이의 상기 기판을 관통하여 연장하는 복수의 전기 접속부를 가짐-;
    상기 기판의 상기 커넥터 면 상의 상기 복수의 전기 접속부의 각각과 상기 시스템 기판의 상기 저면 상의 상기 전기 커넥터의 각각 사이의 복수의 전기 도전성 접속부;
    평탄 영역 상의 복수의 전기 도전성 패드, 적어도 하나의 상호접속 영역에 접속된 상기 전기 도전성 패드중 적어도 하나, 및 상기 적어도 하나의 상호접속 영역중의 적어도 하나에 접속된 적어도 하나의 링크를 갖는 적어도 하나의 인터페이스 모듈; 및
    상기 시스템 기판에 대해 상기 적어도 하나의 인터페이스 모듈의 각각을 고정시켜 보유하기 위한 수단
    을 구비하여, 상기 적어도 하나의 인터페이스 모듈의 상기 평탄한 영역 상의 상기 복수의 전기 도전성 패드는 상기 시스템 기판의 상기 상면 상의 상기 복수의 전기 도체중의 적어도 하나에 접촉하는 시스템.
  2. 제1항에 있어서, 상기 기판의 상기 프로브 면 상의 상기 복수의 스프링 프로브 콘택트 팁은 포토리소그래픽하게 패턴화된 스프링인 시스템.
  3. 제1항에 있어서, 상기 기판의 상기 커넥터 면 상의 상기 복수의 전기 접속부의 각각과 상기 시스템 기판의 상기 저면 상의 상기 전기 커넥터의 각각 사이의 복수의 전기 도전성 접속부는 상기 기판의 상기 커넥터 면 상의 플렉서블 스프링 프로브(flexible spring probe)인 시스템.
  4. 제3항에 있어서, 상기 기판의 상기 커넥터 면 상의 상기 플렉서블 스프링 프로브는 포토리소그래픽하게 패턴화된 스프링인 시스템.
  5. 제1항에 있어서, 상기 기판의 상기 커넥터 면 상의 상기 복수의 전기 접속부의 각각과 상기 시스템 기판의 상기 저면 상의 상기 전기 커넥터의 각각 사이의 복수의 전기 도전성 접속부는 상기 시스템 기판의 상기 저면 상의 플렉서블 스프링 프로브(flexible spring probe)인 시스템.
  6. 제5항에 있어서, 상기 시스템 기판의 상기 저면 상의 상기 플렉서블 스프링 프로브는 포토리소그래픽하게 패턴화된 스프링인 시스템.
  7. 제1항에 있어서, 상기 적어도 하나의 인터페이스 모듈의 각각은 제1 면과 제2 면을 갖는 회로를 포함하고, 상기 복수의 전기 도전성 패드는 상기 제1 면상에 놓인 시스템.
  8. 제7항에 있어서, 상기 회로는 플렉서블 회로인 시스템.
  9. 제7항에 있어서, 상기 회로는 반-경화(semi-rigid) 회로인 시스템.
  10. 제7항에 있어서, 상기 회로는 단단한(rigid) 회로인 시스템.
  11. 제1항에 있어서, 상기 기판의 상기 커넥터 면과, 상기 시스템 기판의 상기 저면 간에 놓인 인터포져 기판(interposer substrate)을 더 포함하되, 상기 기판의 상기 커넥터 면 상의 상기 복수의 전기 접속부의 각각과 상기 시스템 기판의 상기 저면 상의 상기 전기 커넥터의 각각 사이의 복수의 전기 도전성 접속부는 상기 인터포져 기판 내에 놓이는 시스템.
  12. 제1항에 있어서, 상기 적어도 하나의 상호접속 영역중의 적어도 하나에 전기적으로 접속된 적어도 하나의 버스 바(buss bar)를 더 포함하는 시스템.
  13. 제12항에 있어서, 상기 적어도 하나의 인터페이스 모듈 상에 놓인 적어도 하나의 전력 제어 모듈을 더 구비하되, 상기 적어도 하나의 전력 제어 모듈의 각각은 상기 적어도 하나의 버스 바와, 상기 적어도 하나의 상호접속 영역중의 적어도 하나 간에 전기적으로 접속되는 시스템.
  14. 제13항에 있어서, 상기 적어도 하나의 전력 제어 모듈은 상기 적어도 하나의 버스 바와 열 접촉(thermal contact)하는 시스템.
  15. 제12항에 있어서, 상기 적어도 하나의 버스 바 상에 놓인 적어도 하나의 전제어 모듈을 더 구비하되, 상기 적어도 하나의 전력 제어 모듈의 각각은 상기 적어도 하나의 버스 바와, 상기 적어도 하나의 상호접속 영역중의 적어도 하나 간에 전기적으로 접속되는 시스템.
  16. 제15항에 있어서, 상기 적어도 하나의 전력 제어 모듈은 상기 적어도 하나의 버스 바와 열 접촉하는 시스템.
  17. 제1항에 있어서, 상기 기판의 상기 프로브 면에 고정되어 부착된 적어도 하나의 하부 기판 스탠드오프(lower substrate standoff)를 더 구비하는 시스템.
  18. 제1항에 있어서, 상기 시스템 기판에 대해 상기 기판의 수직 주행(perpendicular travel)을 제한하는 주행 제한 메커네즘(travel limit mechanism)을 더 구비하는 시스템.
  19. 제1항에 있어서, 상기 기판은 상기 프로브 면과 상기 커넥터 면 간에 관통하여 정의된 복수의 구멍을 구비하되, 상기 콘택트 팁의 각각과 상기 전기 도전성 접속부 간의 상기 복수의 전기 접속부의 각각은 상기 기판의 상기 복수의 구멍의 각각 안에 놓인 전기 도전성 비아(via)인 시스템.
  20. 제1항에 있어서, 상기 기판은 전기 절연성인 시스템.
  21. 제1항에 있어서, 상기 기판은 유전체인 시스템.
  22. 제1항에 있어서, 상기 기판은 전기 도전성인 시스템.
  23. 제1항에 있어서, 상기 기판은 상기 웨이퍼과 유사한 열팽창 계수를 갖는 재료로 구성되는 시스템.
  24. 제1항에 있어서, 상기 기판 상에 놓인 조립된 구성요소(assembledcomponent)를 더 포함하는 시스템.
  25. 제24항에 있어서, 상기 조립된 구성요소는 수동 구성요소(passive component)인 시스템.
  26. 제25항에 있어서, 상기 수동 조립된 구성요소는 캐패시터인 시스템.
  27. 제24항에 있어서, 상기 조립된 구성요소는 능동 구성요소(active component)인 시스템.
  28. 제1항에 있어서, 상기 기판의 제조된 구조로서 일체화된 구성요소를 더 포함하는 시스템.
  29. 제28항에 있어서, 상기 제조된 구조는 수동 구성요소인 시스템.
  30. 제29항에 있어서, 상기 수동 제조된 구조는 캐패시터인 시스템.
  31. 제28항에 있어서, 상기 제조된 구조는 능동 구성요소인 시스템.
  32. 제1항에 있어서, 상기 기판은 실리콘을 포함하는 시스템.
  33. 웨이퍼 상의 적어도 하나의 집적 회로 소자에 접속하기 위한 시스템에 있어서,
    프로브 면(probe surface)과 커넥터 면(connector surface)을 갖는 기판 - 상기 프로브 면은 상기 적어도 하나의 집적 회로 소자에 접속하기 위한 복수의 스프링 프로브 콘텍트 팁(spring probe contact tips), 및 상기 복수의 콘텍트 팁의 각각과 상기 커넥터 면 사이의 상기 기판을 관통하여 연장하는 복수의 전기 접속부를 가짐-;
    평탄 영역 상의 복수의 전기 도전성 패드, 적어도 하나의 상호접속 영역에 접속된 상기 전기 도전성 패드중 적어도 하나, 및 상기 적어도 하나의 상호접속 영역중의 적어도 하나에 접속된 적어도 하나의 링크를 갖는 적어도 하나의 인터페이스 모듈;
    상기 기판의 상기 커넥터 면 상의 상기 복수의 전기 접속부의 각각과, 상기 적어도 하나의 인터페이스 모듈의 상기 평탄 영역 상에 놓인 상기 복수의 전기 도전성 패드 사이의 복수의 전기 도전성 접속부; 및
    상기 기판에 대해 상기 적어도 하나의 인터페이스 모듈의 각각을 고정시켜 보유하기 위한 수단
    을 구비하여, 상기 적어도 하나의 인터페이스 모듈의 상기 평탄 영역 상의 상기 복수의 전기 도전성 패드는 상기 기판의 상기 커넥터 면 상의 상기 복수의 전기 접속부중의 적어도 하나에 접촉하는 시스템.
  34. 제33항에 있어서, 상기 기판의 상기 프로브 면 상의 상기 복수의 스프링 프로브 콘택트 팁은 포토리소그래픽하게 패턴화된 스프링인 시스템.
  35. 제33항에 있어서, 상기 기판의 상기 커넥터 면 상의 상기 복수의 전기 접속부는 플렉서블 스프링 프로브인 시스템.
  36. 제35항에 있어서, 상기 기판의 상기 커넥터 면 상의 상기 플렉서블 스프링 프로브는 포토리소그래픽하게 패턴화된 스프링인 시스템.
  37. 제33항에 있어서, 상기 적어도 하나의 인터페이스 모듈의 각각은 제1 면과 제2 면을 갖는 회로를 포함하고, 상기 복수의 전기 도전성 패드는 상기 제1 면상에 놓인 시스템.
  38. 제37항에 있어서, 상기 회로는 플렉서블 회로인 시스템.
  39. 제37항에 있어서, 상기 회로는 반-경화(semi-rigid) 회로인 시스템.
  40. 제37항에 있어서, 상기 회로는 단단한(rigid) 회로인 시스템.
  41. 제33항에 있어서, 상기 적어도 하나의 상호접속 영역중의 적어도 하나에 전기적으로 접속된 적어도 하나의 버스 바(buss bar)를 더 포함하는 시스템.
  42. 제41항에 있어서, 상기 적어도 하나의 인터페이스 모듈 상에 놓인 적어도 하나의 전력 제어 모듈을 더 구비하되, 상기 적어도 하나의 전력 제어 모듈의 각각은 상기 적어도 하나의 버스 바와, 상기 적어도 하나의 상호접속 영역중의 적어도 하나 간에 전기적으로 접속되는 시스템.
  43. 제42항에 있어서, 상기 적어도 하나의 전력 제어 모듈은 상기 적어도 하나의 버스 바와 열 접촉(thermal contact)하는 시스템.
  44. 제41항에 있어서, 상기 적어도 하나의 버스 바 상에 놓인 적어도 하나의 전제어 모듈을 더 구비하되, 상기 적어도 하나의 전력 제어 모듈의 각각은 상기 적어도 하나의 버스 바와, 상기 적어도 하나의 상호접속 영역중의 적어도 하나 간에 전기적으로 접속되는 시스템.
  45. 제44항에 있어서, 상기 적어도 하나의 전력 제어 모듈은 상기 적어도 하나의 버스 바와 열 접촉하는 시스템.
  46. 제33항에 있어서, 상기 기판의 상기 프로브 면에 고정되어 부착된 적어도 하나의 하부 기판 스탠드오프(lower substrate standoff)를 더 구비하는 시스템.
  47. 제33항에 있어서, 상기 적어도 하나의 인터페이스 모듈중의 적어도 하나에 대해 상기 기판의 수직 주행(perpendicular travel)을 제한하는 주행 제한 메커네즘(travel limit mechanism)을 더 구비하는 시스템.
  48. 제33항에 있어서, 상기 기판은 상기 프로브 면과 상기 커넥터 면 간에 관통하여 정의된 복수의 구멍을 구비하되, 상기 콘택트 팁의 각각과 상기 전기 도전성 접속부 간의 상기 복수의 전기 접속부의 각각은 상기 기판의 상기 복수의 구멍의 각각 안에 놓인 전기 도전성 비아(via)인 시스템.
  49. 제33항에 있어서, 상기 기판은 전기 절연성인 시스템.
  50. 제33항에 있어서, 상기 기판은 유전체인 시스템.
  51. 제33항에 있어서, 상기 기판은 전기 도전성인 시스템.
  52. 제33항에 있어서, 상기 기판은 상기 웨이퍼과 유사한 열팽창 계수를 갖는 재료로 구성되는 시스템.
  53. 제33항에 있어서, 상기 기판 상에 놓인 조립된 구성요소(assembled component)를 더 포함하는 시스템.
  54. 제53항에 있어서, 상기 조립된 구성요소는 수동 구성요소(passive component)인 시스템.
  55. 제54항에 있어서, 상기 수동 조립된 구성요소는 캐패시터인 시스템.
  56. 제53항에 있어서, 상기 조립된 구성요소는 능동 구성요소(active component)인 시스템.
  57. 제33항에 있어서, 상기 기판의 제조된 구조로서 일체화된 구성요소를 더 포함하는 시스템.
  58. 제57항에 있어서, 상기 제조된 구조는 수동 구성요소인 시스템.
  59. 제58항에 있어서, 상기 수동 제조된 구소는 캐패시터인 시스템.
  60. 제57항에 있어서, 상기 제조된 구조는 능동 구성요소인 시스템.
  61. 제33항에 있어서, 상기 기판은 실리콘을 포함하는 시스템.
  62. 인터페이스 모듈에 있어서,
    평탄 영역으로부터 연장하는 전기 절연성 모듈 베이스(electrically insulative module base);
    상기 전기 절연성 모듈 베이스의 상기 평탄 영역 상에 놓인 복수의 전기 도전성 패드;
    상기 전기 절연성 모듈 베이스와 접촉하며, 상기 복수의 전기 도전성 패드중의 하나에 대한 적어도 하나의 전기 접속을 갖는 전력 제어 모듈; 및
    상기 전력 제어 모듈과 전기 접촉 및 열 접촉하는 전기 도체 - 상기 전기 도체의 일부는 상기 전기 절연성 모듈 베이스로부터 연장함-
    를 구비하는 인터페이스 모듈.
  63. 제62항에 있어서, 상기 평탄 영역 위에 놓인 상기 복수의 전기 도전성 패드에 접속되고 링크 접속부까지 연장하는 복수의 도전성 트레이스(conductive traces)를 더 구비하는 인터페이스 모듈.
  64. 제62항에 있어서,
    상기 전기 절연성 모듈 베이스 상에 놓인 적어도 하나의 전자 구성요소(electronic component), 및
    상기 적어도 하나의 전자 구성요소 및 링크 영역 간에 접속된 적어도 하나의 구성요소 트레이스를 더 구비하는 인터페이스 모듈.
  65. 제62항에 있어서,
    상기 전기 절연성 모듈 베이스 상에 놓인 적어도 하나의 전자 구성요소, 및
    상기 적어도 하나의 전자 구성요소 및 상기 평탄 영역 상에 놓인 상기 복수의 전기 도전성 패드중의 적어도 하나 간에 접속된 적어도 하나의 구성요소 트레이스를 더 구비하는 인터페이스 모듈.
  66. 제62항에 있어서,
    상기 전기 절연성 모듈 베이스 상에 놓인 적어도 하나의 전자 구성요소, 및
    상기 적어도 하나의 전자 구성요소 및 상기 평탄 영역 상에 놓인 상기 복수의 전기 도전성 패드중의 적어도 하나 간에 접속된 적어도 하나의 구성요소 트레이스를 더 구비하는 인터페이스 모듈.
  67. 제62항에 있어서, 상기 복수의 전기 도전성 패드에 접속되며, 상기 전기 절연성 모듈 베이스의 상기 평탄 영역으로부터 연장하는 복수의 스프링 프로브를 더 구비하는 인터페이스 모듈
  68. 제67항에 있어서, 상기 복수의 스프링 프로브는 포토리소그래픽하게 패턴화된 스프링인 인터페이스 모듈.
  69. 프로세스에 있어서,
    프로브 면과 커넥터 면을 갖는 기판 - 상기 프로브 면은 복수의 스프링 프로브 콘택트 팁 -, 및 상기 복수의 콘택트 팁의 각각과 상기 커넥터 면 간의 상기 가판을 관통하여 연장하는 복수의 전기 접속부를 구비하는 기판을 제공하는 단계;
    상부면과 하부면을 가지며, 상기 상부면 상에 놓인 복수의 패드를 갖는 웨이퍼를 제공하는 단계;
    상기 웨이퍼를 웨이퍼 캐리어(wafer carrier)에 부착하는 단계;
    관통하여 정의된 공동 부를 갖는 캐리어 링(carrier ring)을 제공하는 단계;
    상기 기판이 상기 캐리어의 상기 공동부 내에 전체적으로 놓이도록 상기 기판을 상기 캐리어 링에 부착하는 단계;
    상기 부착된 기판의 상기 프로브 면 상의 상기 복수의 스프링 프로브 콘택트 칩이 상기 웨이퍼의 상기 상부면 상에 놓인 상기 복수의 패드에 정렬되도록, 상기 부착된 기판과 상기 부착된 웨이퍼를 정렬시키는 단계; 및
    상기 부착된 기판의 상기 프로브 면 상의 상기 정렬된 복수의 스프링 프로브 콘택트 칩이 상기 웨이퍼의 상기 상부면 상에 놓인 상기 정렬된 복수의 패드에 접촉하도록, 상기 캐리어 링과 상기 웨이퍼 캐리어를 접촉하도록 이동시키는 단계
    를 포함하는 프로세스.
  70. 제69항에 있어서, 상기 웨이퍼를 상기 웨이퍼 캐리어 링에 부착시키는 단계는 상기 기판을 상기 캐리어 링에 정렬시키는 것을 포함하는 프로세스.
  71. 제69항에 있어서, 상기 웨이퍼를 상기 캐리어 링에 부착시키는 단계는 상기 기판을 상기 캐리어 링에 정렬시키는 것을 포함하는 프로세스.
  72. 제69항에 있어서, 상기 부착된 기판과 상기 부착된 웨이퍼 간의 상기 정렬은 광학 정렬인 프로세스.
  73. 제69항에 있어서, 상기 기판의 상기 프로브 면 상의 상기 복수의 스프링 프로브 콘택트 칩은 포토리소그래픽하게 패턴화된 스프링인 프로세스.
  74. 제69항에 있어서, 상기 기판 상의 상기 커낵터 면으로 연장하는 상기 복수의 전기 접속부는 상기 기판의 상기 커넥터 면 상의 플렉서블 스프링 프로브를 포함하는 프로세스.
  75. 제74항에 있어서, 상기 기판의 상기 커넥터 면 상의 상기 플렉서블 스프링 프로브는 포토리소그래픽하게 패턴화된 스프링인 프로세스.
  76. 제69항에 있어서, 상기 캐리어 링을 상기 웨이퍼 캐리어에 부착시키는 단계를 더 포함하는 프로세스.
  77. 제69항에 있어서,
    저면, 및 상기 저면 상에 놓인 복수의 전기 도체를 갖는 테스트 구조를 제공하는 단계;
    상기 테스트 구조의 상기 상면 상에 놓인 상기 복수의 전기 도체가 상기 기판의 상기 커넥터 면 상의 상기 복수의 전기 접속부에 정렬되도록, 상기 테스트 구조와 상기 캐리어 링을 정렬시키는 단계; 및
    상기 테스트 구조의 상기 저면 상에 놓인 상기 정렬된 복수의 전기 도체가 상기 기판의 상기 커넥터 면 상의 상기 정렬된 복수의 전기 접속부에 접촉하도록, 상기 정렬된 테스트 구조와 상기 캐리어 링을 이동시키는 단계
    를 더 포함하는 프로세스.
  78. 제77항에 있어서, 상기 테스트 구조와 상기 캐리어 링 간의 상기 정렬은 기계적인 정렬인 프로세스.
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