JP2717645B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JP2717645B2 JP2717645B2 JP8349651A JP34965196A JP2717645B2 JP 2717645 B2 JP2717645 B2 JP 2717645B2 JP 8349651 A JP8349651 A JP 8349651A JP 34965196 A JP34965196 A JP 34965196A JP 2717645 B2 JP2717645 B2 JP 2717645B2
- Authority
- JP
- Japan
- Prior art keywords
- metal
- gate electrode
- semiconductor device
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 78
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 238000000034 method Methods 0.000 title claims description 31
- 125000006850 spacer group Chemical group 0.000 claims description 44
- 229910052751 metal Inorganic materials 0.000 claims description 40
- 239000002184 metal Substances 0.000 claims description 40
- 239000012535 impurity Substances 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 33
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 150000002500 ions Chemical class 0.000 claims description 12
- 229910021645 metal ion Inorganic materials 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- BSFODEXXVBBYOC-UHFFFAOYSA-N 8-[4-(dimethylamino)butan-2-ylamino]quinolin-6-ol Chemical compound C1=CN=C2C(NC(CCN(C)C)C)=CC(O)=CC2=C1 BSFODEXXVBBYOC-UHFFFAOYSA-N 0.000 claims 1
- 238000001039 wet etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052723 transition metal Inorganic materials 0.000 description 2
- 150000003624 transition metals Chemical class 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
方法に係るもので、詳しくはブリッジの発生を防止する
技術に関する。
い、ソース/ドレイン領域を形成する場合、この領域を
浅い接合(shallow junction)にて形成している。併し、
その浅い接合を低濃度のドレイン(lightly doped drai
n:LDD)を有する素子のようにn+ 又はp+ 不純物
イオンの注入を施すだけで形成すると、シーツ抵抗が急
激に高くなって半導体素子に悪影響を及ぼす。
ソース/ドレイン領域を形成した後、半導体基板上の全
面に金属層を形成して不純物領域とポリシリコンのゲー
ト電極を前記金属層と反応させた後、湿式エッチングを
施し、サイドウォール上の金属層を除去して前記ゲート
電極及びソース/ドレイン領域の上面に、夫々ポリシリ
サイド及びシリサイドを形成してシーツ抵抗の低下を防
止する技術がある。
方法を、図5(A)〜(C)に基づいて説明する。先
ず、図5(A)に示すように、半導体基板1上にゲート
酸化膜2を形成し、該ゲート酸化膜2の上にポリシリコ
ン膜3を蒸着する。次いで、該ポリシリコン膜3の上に
フォトレジスト層(図示せず)を塗布し、通常のフォト
リソーグラフィ(photo lithography)をほどこしてパタ
ーニングした後、エッチングしてゲート電極3を形成す
る。
導体基板1の内に不純物イオン(impurity ion)を注入
し、低濃度の不純物領域4(lightly doped drain:LD
D)を形成する。次いで、前記半導体基板1上に絶縁膜
を形成してエッチングを施し、前記ゲート酸化膜2及び
ゲート電極3の側面にサイドウォールスペーサ5(side
wall spacer)を形成する。次いで、前記ゲート電極3
及びサイドウォールスペーサ5をマスクとして前記半導
体基板1内に不純物イオンを注入し、高濃度の不純物領
域6のソース/ドレイン領域を形成する。
ート電極3及びサイドウォールスペーサ5が形成された
半導体基板1の全面に電導層の金属膜7を形成する。次
いで、図5(C)に示すように、湿式エッチングを施
し、サイドウォールスペーサ5上の金属膜を除去し、ゲ
ート電極3の上面及びソース/ドレイン領域6の上面
に、金属膜と反応して形成されたシリサイド層(silici
de)8及びポリサイド層9を形成する。
来の金属層を用いる半導体素子の製造方法においては、
サイドウォールスペーサ5の上面の金属層7を湿式エッ
チングして除去するとき、該サイドウォールスペーサ5
の上面から金属層7が完全に除去されず、該金属層の一
部が残ってゲート電極3とソース/ドレイン領域6のブ
リッジ現象が発生し、半導体素子が電気的に短絡するお
それがあった。
されたもので、金属層及びシリコンの反応層を食刻する
ときに、ソース/ドレイン領域とゲート電極間のブリッ
ジの発生を防止し得る半導体素子の製造方法を提供する
ことを目的とする。
明にかかる半導体素子の製造方法は、半導体の基板上に
ゲート絶縁膜を形成し、該ゲート絶縁膜上にゲート電極
を形成し、該ゲート電極上に任意層(disposable layer)
の絶縁膜を形成してパターニングする段階と、該パター
ニングされたパターンをマスクとして、不純物イオン注
入を施し、前記半導体基板に低濃度の不純物領域を形成
する段階と、該パターンの両方側面に第1サイドウォー
ルスペーサを形成する段階と、前記パターン及び第1サ
イドウォールスペーサをマスクとして不純物イオンを注
入し、前記半導体基板上に高濃度の不純物領域を形成す
る段階と、前記任意層の絶縁膜を除去する段階と、前記
第1サイドウォールスペーサの側面及び前記ゲート電極
上に第2サイドウォールスペーサを形成する段階と、前
記ゲート電極及び前記高濃度不純物領域上に金属及びシ
リコンの反応層を形成する段階と、を順次行う方法であ
る。
うように絶縁膜、第1サイドウォールを形成してから不
純物イオンが注入される。また、絶縁膜を除去した領域
に第2サイドウォールが形成されるので、電気的に短絡
しやすいゲート電極と高濃度不純物領域間の経路が延長
される。そして、この状態で反応層が形成される。請求
項2の発明にかかる半導体素子の製造方法では、前記第
1サイドウォールスペーサは、第2サイドウォールスペ
ーサよりもエッチ選択比(etch selectivity)の高い材料
である。
方法では、前記不純物領域はソース/ドレイン領域であ
って、該ソース/ドレイン領域上の金属とシリコンの反
応層はシリサイドによって形成され、前記ゲート電極上
の金属及びシリコンの反応層はポリシリサイドによって
形成される。請求項4の発明にかかる半導体素子の製造
方法では、前記任意層の絶縁膜は酸化膜であり、前記第
1サイドウォールスペーサは窒化膜で形成されている。
方法では、前記任意層の絶縁膜は窒化膜であり、前記第
1サイドウォールスペーサは酸化膜で形成されている。
請求項6の発明にかかる半導体素子の製造方法では、前
記ゲート電極はポリシリコンで形成されている。請求項
7の発明にかかる半導体素子の製造方法では、前記金属
及びシリコンの反応層は、前記任意層の絶縁膜を除去し
た後、前記半導体基板に金属イオンを注入する段階と、
熱処理を施して該金属と前記半導体基板と前記ゲート電
極とを反応させる段階と、を行って形成される。
方法では、前記金属は、Co,Mo、W及び、Tiの中
から何れ一つを選択して使用される。請求項9の発明に
かかる半導体素子の製造方法では、前記金属イオンを注
入する段階は、前記半導体基板の温度を300〜400
℃に維持して金属イオンを注入する段階である。
造方法では、前記金属イオンを注入する段階は、前記半
導体基板の温度を300〜400℃に維持して金属イオ
ンを注入する段階である。請求項11の発明にかかる半
導体素子の製造方法では、前記金属イオンを注入する段
階は、濃度(dose)を1〜7×1015/cm,エネルギ
ーを20〜30KeVとする条件の下で金属イオンを注
入する段階である。
造方法では、前記ゲート電極及び前記高濃度不純物領域
上に金属とシリコンの反応層を形成する段階を行った
後、前記第1サイドウォールスペーサ及び第2サイドウ
ォールスペーサを除去した段階を追加して行うようにし
ている。請求項13の発明にかかる半導体素子の製造方
法では、前記金属及びシリコンの反応層を形成する段階
は、任意層の絶縁膜を除去した後、ゲート電極及び高濃
度不純物領域が形成された半導体基板上にスパタリング
を施して金属層を形成し、熱処理を施して金属及びゲー
ト電極を反応させて前記反応層を形成する段階である。
造方法では、前記金属層を形成し、熱処理を施して金属
及びゲート電極を反応させた後、第1サイドウォールス
ペーサ及び第2サイドウォールスペーサを除去する段階
を追加して行うようにした。
〜図4に基づいて説明する。尚、図5と同一要素のもの
については同一符号を付して説明は省略する。先ず、図
1(A)に示すように、半導体基板1上に誘電体(diele
ctric)としてゲート絶縁膜10を形成する。
絶縁膜10上にポリシリコンのゲート電極11を形成し
た後、図1(C)に示すようにゲート電極11上に任意
層(disposable layer)として絶縁膜13を形成する。
次いで、図2(D)に示すように、前記半導体基板1上
にフォトリソグラフィを施してゲート絶縁膜10、ゲー
ト電極11及び絶縁膜12のパターンを形成する。
物イオン注入を施して前記半導体基板1内に低濃度不純
物領域4を形成する。次いで、図2(E)に示すよう
に、前記半導体基板1及び任意層の絶縁膜12上に他の
絶縁層を形成した後、該絶縁層をエッチングして前記パ
ターンの両方側面に第1サイドウォールスペーサ13を
形成する。ここで、前記サイドウォールスペーサ13は
前記絶縁膜12に比べてエッチ選択比(etch selectivit
y)の高い窒化膜であり、該絶縁膜12は酸化膜である。
但し、これに限定されず、これらの材料を相互に替えて
形成することもできる。
ターン及び前記第1サイドウォールスペーサ13をマス
クとして不純物イオンを注入し、前記半導体基板1に高
濃度の不純物領域であるドレイン/ソース領域6を形成
する。次いで、図3(G)に示すように、前記絶縁膜1
2を湿式エッチ(wet etch)を施して除去する。
導体基板1上に他の絶縁膜を形成した後、該絶縁膜をエ
ッチングして前記第1サイドウォールスペーサ13の側
面及び前記ゲート電極11の上面に第2サイドウォール
スペーサ14を形成する。次いで、図4(I)に示すよ
うに、前記ゲート電極11を含む前記半導体基板1の全
面に転移金属を蒸着もしくはイオン注入して、前記半導
体基板1と前記ゲート電極11上に金属及びシリコンの
反応層を形成する。即ち、前記転移金属を半導体基板1
と反応させることにより、前記半導体基板1内のソース
/ドレイン領域6、ゲート電極11上には、夫々、シリ
サイド(silicide)層18、ポリシリサイド層19が形成
される。
3及び第2サイドウォールスペーサ14上の金属層を湿
式エッチングにより除去する。この場合、前記金属及び
シリコンの反応層は前記半導体基板1に金属をイオン注
入して熱処理を施して形成することができるし、前記金
属はCo、Mo、W及びTi中から何れ一つを選択して
使用することができる。
0℃であり、前記金属イオンを注入する条件は濃度(dos
e)が約1〜7×1015/cm、エネルギーが20〜30K
eVとなる条件である。又、前記金属層はスパタリング
(sputtering)を施して形成することもできる。次いで、
図4(J)に示すように、第1サイドウォールスペーサ
13及び第2サイドウォールスペーサ14を乾式食刻又
は湿式食刻を施して除去する。
ールスペーサ13、第2サイドウォールスペーサ14が
形成されて、ソース/ドレイン領域とゲート電極間の経
路が長くなるため、反応層の形成時にソース/ドレイン
領域とゲート電極間でブリッジ現象が発生するのを防止
することができる。また、ゲート絶縁膜10を、絶縁物
からなる第1サイドウォールスペーサ13及び絶縁膜1
2でマスクして不純物イオンを注入するため、ゲート酸
化膜10の損傷を防止することができる。
contact)のとき、マージン(margin)を得ることができ
る。以上、本発明の一つの実施例に対し図面を用いて説
明したが本発明はこの実施形態に限定されず、特許請求
範囲をはずれない範囲内で多様に変更して使用するこの
ができる。
かかる半導体素子の製造方法によれば、電気的に短絡し
やすいゲート電極と高濃度不純物領域間の経路が延長さ
れてから反応層が形成されるので、ゲート電極と高濃度
不純物領域間のブリッジ(bridge)現象の発生を防止し得
るという効果がある。又、ゲート電極を絶縁膜及び第1
サイドウォールでマスクして不純物イオンを注入し、低
濃度及び高濃度の不純物領域を形成するようになってい
るため、不純物がゲート電極を貫通する従来の問題点を
解決し得る効果がある。又、自己整合によりコンタクト
(self-aligned contact)を形成するとき、十分なマージ
ン(margin)を確保し得る効果がある。
方法によれば、第1サイドウォール、第2サイドウォー
ルを除去するときに第1サイドウォールの方を早くエッ
チングすることができる。請求項3の発明にかかる半導
体素子の製造方法によれば、夫々、からなるソース/ド
レイン領域上にシリサイド層を有し、ゲート電極上にポ
リシリサイド層を有する半導体素子を形成することがで
きる。
方法によれば、ゲート電極を酸化膜からなる絶縁膜、窒
化膜からなる第1サイドウォールで保護することができ
る。請求項5の発明にかかる半導体素子の製造方法によ
れば、ゲート電極を窒化膜からなる絶縁膜、酸化膜から
なる第1サイドウォールで保護することができる。請求
項6の発明にかかる半導体素子の製造方法によれば、ポ
リシリコンからなるゲート電極を有する半導体素子を形
成することができる。
体素子の製造方法によれば、金属及びシリコンの反応層
を形成することができる。請求項12の発明にかかる半
導体素子の製造方法によれば、第1サイドウォール及び
第2サイドウォールが最終的には除去されるので、たと
え最終的な半導体素子に適切でない材料であっても、中
間工程で最適な材料を選択して第1サイドウォール及び
第2サイドウォールを形成することができる。
導体素子の製造方法によれば、ゲート電極上に反応層を
形成することができる。
示す工程断面図。
Claims (14)
- 【請求項1】半導体の基板上にゲート絶縁膜を形成し、
該ゲート絶縁膜上にゲート電極を形成し、該ゲート電極
上に任意層(disposable layer)の絶縁膜を形成してパタ
ーニングする段階と、 該パターニングされたパターンをマスクとして、不純物
イオン注入を施し、前記半導体基板に低濃度の不純物領
域を形成する段階と、 該パターンの両方側面に第1サイドウォールスペーサを
形成する段階と、 前記パターン及び第1サイドウォールスペーサをマスク
として不純物イオンを注入し、前記半導体基板上に高濃
度の不純物領域を形成する段階と、 前記任意層の絶縁膜を除去する段階と、 前記第1サイドウォールスペーサの側面及び前記ゲート
電極上に第2サイドウォールスペーサを形成する段階
と、 前記ゲート電極及び前記高濃度不純物領域上に金属及び
シリコンの反応層を形成する段階と、を順次行うことを
特徴とする半導体素子の製造方法。 - 【請求項2】前記第1サイドウォールスペーサは、第2
サイドウォールスペーサよりもエッチ選択比(etch sele
ctivity)の高い材料であることを特徴とする請求項1記
載の半導体素子の製造方法。 - 【請求項3】前記不純物領域はソース/ドレイン領域で
あって、該ソース/ドレイン領域上の金属とシリコンの
反応層はシリサイドによって形成され、前記ゲート電極
上の金属及びシリコンの反応層はポリシリサイドによっ
て形成されることを特徴とする請求項1又は請求項2記
載の半導体素子の製造方法。 - 【請求項4】前記任意層の絶縁膜は酸化膜であり、前記
第1サイドウォールスペーサは窒化膜で形成されたこと
を特徴とする請求項1〜請求項3のいずれか1つに記載
の半導体素子の製造方法。 - 【請求項5】前記任意層の絶縁膜は窒化膜であり、前記
第1サイドウォールスペーサは酸化膜で形成されたこと
を特徴とする請求項1〜請求項3のいずれか1つに記載
の半導体素子の製造方法。 - 【請求項6】前記ゲート電極はポリシリコンで形成され
たことを特徴とする請求項1〜請求項5のいずれか1つ
に記載の半導体素子の製造方法。 - 【請求項7】前記金属及びシリコンの反応層は、 前記任意層の絶縁膜を除去した後、前記半導体基板に金
属イオンを注入する段階と、 熱処理を施して該金属と前記半導体基板と前記ゲート電
極とを反応させる段階と、を行って形成されることを特
徴とする請求項1〜請求項6のいずれか1つに記載の半
導体素子の製造方法。 - 【請求項8】前記金属は、Co,Mo、W及び、Tiの
中から何れ一つを選択して使用されることを特徴とする
請求項7記載の半導体素子の製造方法。 - 【請求項9】前熱処理を施すときの温度は約600〜8
50℃であることを特徴とする請求項7又は請求項8記
載の半導体素子の製造方法。 - 【請求項10】前記金属イオンを注入する段階は、前記
半導体基板の温度を300〜400℃に維持して金属イ
オンを注入する段階であることを特徴とする請求項7〜
請求項9のいずれか1つに記載の半導体素子の製造方
法。 - 【請求項11】前記金属イオンを注入する段階は、濃度
(dose)を1〜7×1015/cm,エネルギーを20〜
30KeVとする条件の下で金属イオンを注入する段階
であることを特徴とする請求項7〜請求項10のいずれ
か1つに記載の半導体素子の製造方法。 - 【請求項12】前記ゲート電極及び前記高濃度不純物領
域上に金属とシリコンの反応層を形成する段階を行った
後、前記第1サイドウォールスペーサ及び第2サイドウ
ォールスペーサを除去した段階を追加して行うことを特
徴とする請求項1〜請求項11のいずれか1つに記載の
半導体素子製造方法。 - 【請求項13】前記金属及びシリコンの反応層を形成す
る段階は、任意層の絶縁膜を除去した後、ゲート電極及
び高濃度不純物領域が形成された半導体基板上にスパタ
リングを施して金属層を形成し、熱処理を施して金属及
びゲート電極を反応させて前記反応層を形成する段階で
あることを特徴とする請求項1記載の半導体素子の製造
方法。 - 【請求項14】前記金属層を形成し、熱処理を施して金
属及びゲート電極を反応させた後、第1サイドウォール
スペーサ及び第2サイドウォールスペーサを除去する段
階を追加して行うことを特徴とする請求項13記載の半
導体素子の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR67327/1995 | 1995-12-29 | ||
KR1019950067327A KR100206878B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체소자 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09186327A JPH09186327A (ja) | 1997-07-15 |
JP2717645B2 true JP2717645B2 (ja) | 1998-02-18 |
Family
ID=19447655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8349651A Expired - Fee Related JP2717645B2 (ja) | 1995-12-29 | 1996-12-27 | 半導体素子の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5686331A (ja) |
JP (1) | JP2717645B2 (ja) |
KR (1) | KR100206878B1 (ja) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5811350A (en) * | 1996-08-22 | 1998-09-22 | Micron Technology, Inc. | Method of forming contact openings and an electronic component formed from the same and other methods |
US6054355A (en) * | 1997-06-30 | 2000-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device which includes forming a dummy gate |
US6518155B1 (en) * | 1997-06-30 | 2003-02-11 | Intel Corporation | Device structure and method for reducing silicide encroachment |
US6777759B1 (en) | 1997-06-30 | 2004-08-17 | Intel Corporation | Device structure and method for reducing silicide encroachment |
KR19990065891A (ko) * | 1998-01-19 | 1999-08-05 | 구본준 | 통합 반도체 소자의 제조방법 |
US6001721A (en) * | 1998-02-19 | 1999-12-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicide and salicide on the same chip |
TW372349B (en) * | 1998-06-08 | 1999-10-21 | United Microelectronics Corp | Bridge prevention method for self-aligned metal silicide |
JP2000102334A (ja) * | 1998-07-27 | 2000-04-11 | Daiwa Seiko Inc | 魚釣用スピニングリ―ル |
US6261948B1 (en) | 1998-07-31 | 2001-07-17 | Micron Technology, Inc. | Method of forming contact openings |
US6380023B2 (en) * | 1998-09-02 | 2002-04-30 | Micron Technology, Inc. | Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits |
US6211048B1 (en) * | 1998-12-21 | 2001-04-03 | United Microelectronics Corp. | Method of reducing salicide lateral growth |
TW403946B (en) * | 1999-01-19 | 2000-09-01 | United Microelectronics Corp | Metal-oxide semiconductor structure and manufacture method thereof |
TW451313B (en) * | 1999-02-08 | 2001-08-21 | United Microelectronics Corp | Manufacturing method of gate electrode sidewall silicide |
US6165882A (en) * | 1999-04-02 | 2000-12-26 | Advanced Micro Devices, Inc. | Polysilicon gate having a metal plug, for reduced gate resistance, within a trench extending into the polysilicon layer of the gate |
TW432505B (en) * | 1999-05-03 | 2001-05-01 | United Microelectronics Corp | Manufacturing method of gate |
TW425612B (en) * | 1999-06-10 | 2001-03-11 | Nanya Technology Corp | Method for producing gate of embedded DRAM |
US6235597B1 (en) | 1999-08-06 | 2001-05-22 | International Business Machines Corporation | Semiconductor structure having reduced silicide resistance between closely spaced gates and method of fabrication |
US6281084B1 (en) * | 1999-08-31 | 2001-08-28 | Infineon Technologies Corporation | Disposable spacers for improved array gapfill in high density DRAMs |
JP3439706B2 (ja) * | 1999-11-17 | 2003-08-25 | シャープ株式会社 | 半導体装置の製造方法 |
DE19957533A1 (de) * | 1999-11-30 | 2001-06-07 | Infineon Technologies Ag | Halbleiterschaltungsanordnung und Verfahren zur Herstellung |
JP4530552B2 (ja) * | 2001-01-29 | 2010-08-25 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
US6576519B1 (en) * | 2001-11-28 | 2003-06-10 | Texas Instruments Incorporated | Method and apparatus for fabricating self-aligned contacts in an integrated circuit |
US6821855B2 (en) * | 2002-08-29 | 2004-11-23 | Micron Technology, Inc. | Reverse metal process for creating a metal silicide transistor gate structure |
US20060152086A1 (en) * | 2002-12-20 | 2006-07-13 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device and semiconductor device obatined with such a method |
US20050048732A1 (en) * | 2003-08-26 | 2005-03-03 | International Business Machines Corporation | Method to produce transistor having reduced gate height |
US7320914B1 (en) * | 2005-02-23 | 2008-01-22 | Spansion Llc | System and method for gate formation in a semiconductor device |
CN101840920B (zh) * | 2009-12-15 | 2012-05-09 | 中国科学院微电子研究所 | 半导体结构及其形成方法 |
US8536053B2 (en) * | 2010-12-21 | 2013-09-17 | Institute of Microelectronics, Chinese Academy of Sciences | Method for restricting lateral encroachment of metal silicide into channel region |
US8575683B1 (en) * | 2012-05-16 | 2013-11-05 | United Microelectronics Corp. | Semiconductor device and method of fabricating the same |
US10644130B2 (en) * | 2012-10-25 | 2020-05-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal-oxide-semiconductor field-effect transistor with spacer over gate |
KR102167625B1 (ko) * | 2013-10-24 | 2020-10-19 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
CN104779273B (zh) * | 2015-04-17 | 2018-02-06 | 上海华虹宏力半导体制造有限公司 | Cmos器件的栅极结构及其制造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4577392A (en) * | 1984-08-03 | 1986-03-25 | Advanced Micro Devices, Inc. | Fabrication technique for integrated circuits |
NL8800222A (nl) * | 1988-01-29 | 1989-08-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht. |
FR2652448B1 (fr) * | 1989-09-28 | 1994-04-29 | Commissariat Energie Atomique | Procede de fabrication d'un circuit integre mis haute tension. |
US5124280A (en) * | 1991-01-31 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Local interconnect for integrated circuits |
US5340761A (en) * | 1991-10-31 | 1994-08-23 | Vlsi Technology, Inc. | Self-aligned contacts with gate overlapped lightly doped drain (goldd) structure |
US5352631A (en) * | 1992-12-16 | 1994-10-04 | Motorola, Inc. | Method for forming a transistor having silicided regions |
JPH06283612A (ja) * | 1993-03-26 | 1994-10-07 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
US5405790A (en) * | 1993-11-23 | 1995-04-11 | Motorola, Inc. | Method of forming a semiconductor structure having MOS, bipolar, and varactor devices |
US5420057A (en) * | 1994-06-30 | 1995-05-30 | International Business Machines Corporation | Simplified contact method for high density CMOS |
US5496750A (en) * | 1994-09-19 | 1996-03-05 | Texas Instruments Incorporated | Elevated source/drain junction metal oxide semiconductor field-effect transistor using blanket silicon deposition |
-
1995
- 1995-12-29 KR KR1019950067327A patent/KR100206878B1/ko not_active IP Right Cessation
-
1996
- 1996-12-24 US US08/773,086 patent/US5686331A/en not_active Expired - Lifetime
- 1996-12-27 JP JP8349651A patent/JP2717645B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09186327A (ja) | 1997-07-15 |
KR100206878B1 (ko) | 1999-07-01 |
KR970052490A (ko) | 1997-07-29 |
US5686331A (en) | 1997-11-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2717645B2 (ja) | 半導体素子の製造方法 | |
JP3693081B2 (ja) | 半導体装置のmosトランジスター及びその製造方法 | |
US5460993A (en) | Method of making NMOS and PMOS LDD transistors utilizing thinned sidewall spacers | |
JP3946545B2 (ja) | Cmos薄膜トランジスタの製造方法 | |
US5605854A (en) | Integrated Ti-W polycide for deep submicron processing | |
US6661066B2 (en) | Semiconductor device including inversely tapered gate electrode and manufacturing method thereof | |
JPH1187703A (ja) | 半導体装置の製造方法 | |
JPH10335662A (ja) | セルフアライン珪化物の製造方法 | |
JPH02153538A (ja) | 半導体装置の製造方法 | |
KR0129984B1 (ko) | 반도체장치 및 그 제조방법 | |
JPH0828501B2 (ja) | 半導体装置の製造方法 | |
JPH0982949A (ja) | 半導体装置及びその製造方法 | |
JPH04245642A (ja) | Mosトランジスタおよびその製造方法 | |
KR100567050B1 (ko) | 반도체메모리의 실리사이드 형성방법 | |
KR100280537B1 (ko) | 반도체장치 제조방법 | |
KR100247811B1 (ko) | 반도체장치의 제조방법 | |
KR100215836B1 (ko) | 반도체 소자의 제조방법 | |
KR20010038087A (ko) | 반도체 소자의 제조방법 | |
KR0170280B1 (ko) | 샐리사이드 형성방법 | |
KR100186518B1 (ko) | 반도체 소자의 제조방법 | |
KR19980083005A (ko) | 살리사이드 공정을 이용한 모스 트랜지스터 및 그 제조 방법 | |
KR100628218B1 (ko) | 반도체 소자의 제조방법 | |
KR0161121B1 (ko) | 반도체 소자의 제조방법 | |
KR100503379B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
KR100567047B1 (ko) | 모스 트랜지스터 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071114 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091114 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091114 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101114 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101114 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131114 Year of fee payment: 16 |
|
LAPS | Cancellation because of no payment of annual fees |