JPH1050955A - Manufacturing method of semiconductor device - Google Patents
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- JPH1050955A JPH1050955A JP8201706A JP20170696A JPH1050955A JP H1050955 A JPH1050955 A JP H1050955A JP 8201706 A JP8201706 A JP 8201706A JP 20170696 A JP20170696 A JP 20170696A JP H1050955 A JPH1050955 A JP H1050955A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に燐を含むシリコン酸化膜を選択的に除去
する工程を含む半導体装置の製造方法に関する。The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device including a step of selectively removing a silicon oxide film containing phosphorus.
【０００２】[0002]
【従来の技術】従来より、シリンダ型又はフィン型構造
を有するストレージ・ノード電極を形成する場合、スペ
ーサ膜としてシリコン酸化膜、エッチング防止膜として
シリコン窒化膜を用い、フッ化水素ＨＦを含む水溶液を
用いてシリコン酸化膜のみを選択的に除去する方法が提
案されている（特開平１−１４８５７号、特開平５−２
１８３３３号各公報）。2. Description of the Related Art Conventionally, when a storage node electrode having a cylinder type or fin type structure is formed, a silicon oxide film is used as a spacer film, a silicon nitride film is used as an etching prevention film, and an aqueous solution containing hydrogen fluoride HF is used. There has been proposed a method of selectively removing only a silicon oxide film by using the method (JP-A-1-14857, JP-A-5-252).
18333 publications).
【０００３】図５及び図６は上記の従来の半導体装置の
製造方法の一例の工程説明用装置断面図を示す。ここで
は、シリンダ型構造を有するストレージ・ノード電極の
製造工程について説明する。まず、図５（ａ）に示すよ
うに、Ｐ型シリコン基板４０１上の表面の素子分離領域
にフィールド酸化膜４０２を形成し、ゲート酸化膜４０
３を形成した後、ワード線を兼ねるゲート電極４０４を
形成し、更にイオン注入等によりソース・ドレイン領域
となるＮ型拡散層４０５、４０６を形成する。FIGS. 5 and 6 are cross-sectional views illustrating an example of a method of manufacturing the above-described conventional semiconductor device. Here, a manufacturing process of a storage node electrode having a cylindrical structure will be described. First, as shown in FIG. 5A, a field oxide film 402 is formed in a device isolation region on a surface of a P-type silicon substrate 401, and a gate oxide film 40 is formed.
After forming 3, a gate electrode 404 also serving as a word line is formed, and N-type diffusion layers 405 and 406 serving as source / drain regions are formed by ion implantation or the like.
【０００４】次に、化学気相成長（ＣＶＤ）法により酸
化シリコン系の絶縁膜からなる層間絶縁膜４０７を堆積
した後、ビット線４０８を形成する。更に、層間絶縁膜
４０７を堆積した後、シリコン窒化膜をエッチング防止
膜４０９として減圧化学気相成長（ＬＰＣＶＤ）法によ
り１０００Å程度堆積する。その後、図５（ａ）に示す
ように、フォトレジスト膜（図示せず）をマスクとし
て、ドライエッチングによりコンタクトホールを開口す
る。Then, after depositing an interlayer insulating film 407 made of a silicon oxide based insulating film by a chemical vapor deposition (CVD) method, a bit line 408 is formed. Further, after depositing the interlayer insulating film 407, a silicon nitride film is deposited as an etching prevention film 409 by a low pressure chemical vapor deposition (LPCVD) method at about 1000 °. Thereafter, as shown in FIG. 5A, a contact hole is opened by dry etching using a photoresist film (not shown) as a mask.
【０００５】次に、図５（ｂ）に示すように、ＬＰＣＶ
Ｄ法によりポリシリコン膜４１０をコンタクトホール内
及びエッチング防止膜４０９上に２０００〜２５００Å
程度堆積し、更にＣＶＤ法により用いるシリコン酸化膜
をスペーサ膜４１１として３０００〜４０００Å堆積す
る。その上に、レジスト（図示せず）を塗布して、パタ
ーニングを行い、これをマスクとして図５（ｃ）に示す
ようにスペーサ膜４１１及びポリシリコン膜４１０のド
ライエッチングを行う。[0005] Next, as shown in FIG.
A polysilicon film 410 is formed in the contact hole and on the etching prevention film 409 by a method
Then, a silicon oxide film used by the CVD method is deposited as a spacer film 411 at 3000 to 4000 degrees. A resist (not shown) is applied thereon and patterned, and using this as a mask, dry etching of the spacer film 411 and the polysilicon film 410 is performed as shown in FIG. 5C.
【０００６】更に、ポリシリコン膜を１０００〜１５０
０Å程度堆積した後、全面的に異方性エッチングを行
い、図６（ｄ）に示すようにポリシリコンサイドウォー
ル４１２を形成する。最後に、図６（ｅ）に示すよう
に、緩衝酸化膜エッチング液を用いて、シリコン酸化膜
であるスペーサ膜４１１のみを選択的にエッチングし、
ストレージ・ノード電極４１３の形成が終了する。Further, a polysilicon film is formed at 1000 to 150
After depositing about 0 °, anisotropic etching is performed on the entire surface to form a polysilicon sidewall 412 as shown in FIG. Finally, as shown in FIG. 6E, only the spacer film 411 which is a silicon oxide film is selectively etched using a buffer oxide film etching solution.
The formation of the storage node electrode 413 is completed.
【０００７】[0007]
【発明が解決しようとする課題】しかるに、上記の従来
の製造方法では、エッチング防止膜４０９としてシリコ
ン窒化膜を用いているが、シリコン窒化膜は応力が大き
いために層間絶縁膜４０７に割れ（クラック）や隙間
（ボイド）が発生し、半導体装置の製造工程において支
障をきたす。さらに、シリコン窒化膜は、電気的なトラ
ップ密度の高い絶縁膜であるため、チャージアップを起
こし、半導体装置の動作にも悪影響を及ぼす。However, in the above-mentioned conventional manufacturing method, a silicon nitride film is used as the etching prevention film 409. However, the silicon nitride film has a large stress, so that the interlayer insulating film 407 is cracked. ) And gaps (voids) occur, which hinders the manufacturing process of the semiconductor device. Further, since the silicon nitride film is an insulating film having a high electric trap density, charge-up occurs, which adversely affects the operation of the semiconductor device.
【０００８】この悪影響を防止するため、シリコン窒化
膜を薄くする方法が考えられるが、シリコン酸化膜と比
べてシリコン窒化膜では、ポリシリコン膜４１０との選
択比が大きくとれないため、ドライエッチング後にシリ
コン窒化膜を残すのは困難であり、どうしても１０００
Å程度の膜厚が必要となってしまう。しかし、それでは
上記のような問題が生じてしまう。In order to prevent this adverse effect, a method of reducing the thickness of the silicon nitride film is conceivable. However, since the selectivity of the silicon nitride film to the polysilicon film 410 cannot be made larger than that of the silicon oxide film, the silicon nitride film after dry etching is not obtained. It is difficult to leave the silicon nitride film.
A film thickness of about Å is required. However, this causes the above-described problem.
【０００９】従って、エッチング防止膜４０９として
は、ドライエッチングでの選択比が大きくとれ、なおか
つ、上記のような問題を引き起こさないシリコン酸化膜
を用いることが望まれる。その場合、スペーサを除去す
る際の選択比を大きくとる方法として、従来は気相ＨＦ
処理が知られているが、プロセス中に発生する水が再吸
着して選択性が悪化する等、プロセス安定性上の問題点
がある。Therefore, it is desired to use a silicon oxide film which can provide a large selectivity in dry etching and does not cause the above-mentioned problems as the etching prevention film 409. In that case, as a method of increasing the selection ratio when removing the spacer, conventionally, a gas phase HF is used.
Although the treatment is known, there is a problem in the process stability such that the water generated during the process is re-adsorbed and the selectivity is deteriorated.
【００１０】本発明は以上の点に鑑みなされたもので、
エッチング防止膜としてシリコン酸化膜を用いて、なお
かつ、選択性良く燐を含むシリコン酸化膜を除去する半
導体装置の製造方法を提供することを目的とする。[0010] The present invention has been made in view of the above points,
An object of the present invention is to provide a method for manufacturing a semiconductor device in which a silicon oxide film is used as an etching prevention film and a silicon oxide film containing phosphorus is removed with high selectivity.
【００１１】[0011]
【課題を解決するための手段】本発明は上記の目的を達
成するため、燐を含むシリコン酸化膜を除去する工程を
含む半導体装置の製造方法において、フッ化水素及び過
酸化水素及び水を混合した水溶液を用いて、燐を含むシ
リコン酸化膜を除去することを特徴とする。In order to achieve the above object, the present invention provides a method of manufacturing a semiconductor device including a step of removing a silicon oxide film containing phosphorus by mixing hydrogen fluoride, hydrogen peroxide and water. The silicon oxide film containing phosphorus is removed by using the prepared aqueous solution.
【００１２】例えば、フッ化水素（ＨＦ）とＮＨ4Ｆを
１：３０で混合した薬液と、ＨＦと水（Ｈ2Ｏ）とを
１：１００で混合した水溶液と、ＨＦび過酸化水素（Ｈ
2Ｏ2）及び水（Ｈ2Ｏ）を１：２０：８０の比率で混合
した水溶液をそれぞれ用いて、上記の燐を含むシリコン
酸化膜である、燐濃度１０ｍｏｌ％程度のＰＳＧ（リン
珪酸ガラス）膜の毎分当りのエッチングレートと、上記
３種類の溶液を用いて不純物をドープしていないシリコ
ン酸化膜であるＮＳＧ（ノンドープト・シリケートガラ
ス）膜、ＢＰＳＧ（ホウ素−燐珪酸ガラス）膜及びＢＳ
Ｇ（ホウ素−珪酸ガラス）膜の毎分当りのエッチングレ
ートをそれぞれまとめると、次表に示すようになる。For example, a chemical solution in which hydrogen fluoride (HF) and NH 4 F are mixed at 1:30, an aqueous solution in which HF and water (H 2 O) are mixed at 1: 100, HF and hydrogen peroxide ( H
Using an aqueous solution in which 2 O 2 ) and water (H 2 O) are mixed at a ratio of 1:20:80, the above-mentioned silicon oxide film containing phosphorus, PSG (phosphosilicate glass) having a phosphorus concentration of about 10 mol% is used. 3) The etching rate per minute of the film, the NSG (non-doped silicate glass) film, the BPSG (boron-phosphosilicate glass) film and the BS which are silicon oxide films which are not doped with impurities using the above three kinds of solutions.
The following table summarizes the etching rates per minute of the G (boron-silicate glass) film.
【００１３】[0013]
【表１】 なお、上記の表１中、ＢＰＳＧ膜はホウ素が１０．５ｍ
ｏｌ％、燐が４．５ｍｏｌ％程度の濃度のものであり、
またＢＳＧ膜はホウ素濃度が５．５ｍｏｌ％程度のもの
である。また、ＮＳＧ膜、ＢＰＳＧ膜及びＢＳＧ膜のエ
ッチングレートの下側の括弧内の値はＰＳＧ膜に対する
選択比を示す。[Table 1] In Table 1 above, the BPSG film had a boron content of 10.5 m.
ol%, phosphorus is a concentration of about 4.5 mol%,
The BSG film has a boron concentration of about 5.5 mol%. The values in parentheses below the etching rates of the NSG film, the BPSG film, and the BSG film indicate the selectivity to the PSG film.
【００１４】表１から分かるように、ＰＳＧ膜の除去工
程においては、本発明のフッ化水素及び過酸化水素及び
水を混合した水溶液を用いると、他の２種類の溶液を用
いた場合に比し、ＮＳＧ膜との間で選択比を１４以上と
大きくとることができるため、ＰＳＧ膜の除去工程での
エッチング防止膜としてＮＳＧ膜を用いることができ
る。同様に、ＢＰＳＧ膜やＢＳＧ膜も同様にＰＳＧ膜の
除去工程でのエッチング防止膜に用いることができる。As can be seen from Table 1, in the step of removing the PSG film, the use of the aqueous solution of the present invention in which hydrogen fluoride, hydrogen peroxide, and water are mixed is more effective than the other two types of solutions. However, since the selectivity with the NSG film can be made as large as 14 or more, the NSG film can be used as an etching prevention film in the step of removing the PSG film. Similarly, a BPSG film or a BSG film can be similarly used as an etching prevention film in the step of removing the PSG film.
【００１５】[0015]
【発明の実施の形態】次に、本発明の各実施の形態につ
いて図面と共に説明する。図１及び図２は本発明になる
半導体装置の製造方法の第１の実施の形態の工程説明用
装置断面図を示す。ここでは、シリンダ型構造を有する
ストレージ・ノード電極の製造工程について説明する。
まず、図１（ａ）に示すように、Ｐ型シリコン基板１０
１上の表面の素子分離領域にフィールド酸化膜１０２を
形成し、ゲート酸化膜１０３を形成した後、ワード線を
兼ねるゲート電極１０４を形成し、更にイオン注入等に
よりソース・ドレイン領域となるＮ型拡散層１０５、１
０６を形成する。Next, embodiments of the present invention will be described with reference to the drawings. FIGS. 1 and 2 are cross-sectional views illustrating a first embodiment of a method for manufacturing a semiconductor device according to the present invention. Here, a manufacturing process of a storage node electrode having a cylindrical structure will be described.
First, as shown in FIG.
After forming a field oxide film 102 in a device isolation region on the upper surface of the semiconductor device 1 and forming a gate oxide film 103, a gate electrode 104 also serving as a word line is formed. Diffusion layer 105, 1
06 is formed.
【００１６】次に、化学気相成長（ＣＶＤ）法により酸
化シリコン系の絶縁膜からなる層間絶縁膜１０７を堆積
した後、ビット線１０８を形成する。更に、層間絶縁膜
１０７を堆積した後、不純物をドープしていないシリコ
ン酸化膜（ＮＳＧ膜）をエッチング防止膜１０９として
ＣＶＤ法により１０００Å程度堆積する。その後、図１
（ａ）に示すように、フォトレジスト膜（図示せず）を
マスクとして、ドライエッチングによりコンタクトホー
ルを開口する。Next, after depositing an interlayer insulating film 107 made of a silicon oxide based insulating film by a chemical vapor deposition (CVD) method, a bit line 108 is formed. Further, after depositing the interlayer insulating film 107, a silicon oxide film (NSG film) not doped with an impurity is deposited as an etching prevention film 109 by a CVD method at a thickness of about 1000 °. Then, FIG.
As shown in (a), a contact hole is opened by dry etching using a photoresist film (not shown) as a mask.
【００１７】次に、図１（ｂ）に示すように、ＬＰＣＶ
Ｄ法によりポリシリコン膜１１０をコンタクトホール内
及びエッチング防止膜１０９上に２０００〜２５００Å
程度堆積し、更にＣＶＤ法により燐を含むシリコン酸化
膜であるリン珪酸ガラス（ＰＳＧ）膜をスペーサ膜１１
１として３０００〜４０００Å堆積する。その上に、レ
ジスト（図示せず）を塗布して、パターニングを行い、
これをマスクとして図１（ｃ）に示すようにスペーサ膜
１１１及びポリシリコン膜１１０のドライエッチングを
行う。Next, as shown in FIG.
The polysilicon film 110 is formed in the contact hole and on the etching prevention film 109 by a method
After that, a phosphor silicate glass (PSG) film, which is a silicon oxide film containing phosphorus, is further deposited by the CVD method on the spacer film 11.
3000 to 4000 ° is deposited as 1. On top of that, a resist (not shown) is applied and patterned.
Using this as a mask, dry etching of the spacer film 111 and the polysilicon film 110 is performed as shown in FIG.
【００１８】更に、ポリシリコン膜を１０００〜１５０
０Å程度堆積した後、全面的に異方性エッチングを行
い、図２（ｄ）に示すようにポリシリコンサイドウォー
ル１１２を形成する。最後に、フッ化水素（ＨＦ）及び
過酸化水素（Ｈ2Ｏ2）及び水（Ｈ2Ｏ）を例えば、１：
２０：８０の比率で混合した水溶液を用いて、ＰＳＧ膜
であるスペーサ膜１１１のみを選択的に除去し、図２
（ｅ）に示すように、ストレージ・ノード電極１１３の
形成が終了する。Further, a polysilicon film is formed at 1000 to 150
After depositing about 0 °, anisotropic etching is performed on the entire surface to form a polysilicon sidewall 112 as shown in FIG. Finally, hydrogen fluoride (HF) and hydrogen peroxide (H 2 O 2 ) and water (H 2 O) are for example:
Using an aqueous solution mixed at a ratio of 20:80, only the spacer film 111 as the PSG film was selectively removed, and FIG.
As shown in (e), the formation of the storage node electrode 113 is completed.
【００１９】この実施の形態では、フッ化水素及び過酸
化水素及び水を混合した水溶液を用いた場合に、ＰＳＧ
膜に対する選択比が１４以上であるＮＳＧ膜をエッチン
グ防止膜１０９としているため、この水溶液によりＰＳ
Ｇ膜であるスペーサ膜１１１のみを選択的に除去するこ
とができる。なお、エッチング防止膜１０９としては、
ＢＳＧ膜を用いることができることは表１に示した通り
である。In this embodiment, when an aqueous solution in which hydrogen fluoride, hydrogen peroxide and water are mixed is used, PSG is used.
Since the NSG film having a selectivity to the film of 14 or more is used as the etching prevention film 109, the aqueous solution can be used as the PSG.
Only the spacer film 111 as the G film can be selectively removed. In addition, as the etching prevention film 109,
The fact that the BSG film can be used is as shown in Table 1.
【００２０】次に、本発明の第２の実施の形態について
説明する。図３は本発明になる半導体装置の製造方法の
第２の実施の形態の工程説明用装置断面図を示す。ここ
では、フィン型構造を有するストレージ・ノード電極の
製造工程について説明する。まず、図３（ａ）に示すよ
うに、Ｐ型シリコン基板２０１上の表面の素子分離領域
にフィールド酸化膜２０２を形成し、ゲート酸化膜２０
３を形成した後、ワード線を兼ねるゲート電極２０４を
形成し、更にイオン注入等によりソース・ドレイン領域
となるＮ型拡散層２０５、２０６を形成する。Next, a second embodiment of the present invention will be described. FIG. 3 is a sectional view showing an apparatus for explaining a process in a second embodiment of the method for manufacturing a semiconductor device according to the present invention. Here, a manufacturing process of a storage node electrode having a fin structure will be described. First, as shown in FIG. 3A, a field oxide film 202 is formed in a device isolation region on a surface of a P-type silicon substrate 201, and a gate oxide film 20 is formed.
After forming 3, a gate electrode 204 also serving as a word line is formed, and N-type diffusion layers 205 and 206 serving as source / drain regions are formed by ion implantation or the like.
【００２１】次に、ＣＶＤ法により酸化シリコン系の絶
縁膜からなる層間絶縁膜２０７を堆積した後、ビット線
２０８を形成する。更に、層間絶縁膜２０７を堆積した
後、シリコン酸化膜（ＮＳＧ膜）をエッチング防止膜２
０９としてＣＶＤ法により１０００Å程度堆積する。そ
の上にＣＶＤ法によりＰＳＧ膜をスペーサ膜２１０とし
て堆積する。その後、図３（ａ）に示すように、フォト
レジスト膜（図示せず）をマスクとして、ドライエッチ
ングによりコンタクトホールを開口する。Next, after depositing an interlayer insulating film 207 made of a silicon oxide based insulating film by a CVD method, a bit line 208 is formed. Further, after depositing an interlayer insulating film 207, a silicon oxide film (NSG film) is
As a thickness of 09, about 1000 ° is deposited by a CVD method. A PSG film is deposited thereon as a spacer film 210 by a CVD method. Thereafter, as shown in FIG. 3A, a contact hole is opened by dry etching using a photoresist film (not shown) as a mask.
【００２２】次に、ＬＰＣＶＤ法によりポリシリコン膜
２１１をコンタクトホール内及びスペーサ膜２１０上に
２０００〜２５００Å程度堆積した後、その上に、レジ
スト（図示せず）を塗布して、パターニングを行い、こ
れをマスクとして図３（ｂ）に示すように、ポリシリコ
ン膜２１１のドライエッチングを行う。Next, after a polysilicon film 211 is deposited in the contact hole and on the spacer film 210 by about 2000 to 2500 ° by LPCVD, a resist (not shown) is applied thereon and patterned. Using this as a mask, dry etching of the polysilicon film 211 is performed as shown in FIG.
【００２３】最後に、フッ化水素（ＨＦ）及び過酸化水
素（Ｈ2Ｏ2）及び水（Ｈ2Ｏ）を混合した水溶液を用い
て、ＰＳＧ膜であるスペーサ膜２１１のみを選択的に除
去し、図３（ｃ）に示すように、フィン型ストレージ・
ノード電極２１３の形成が終了する。なお、エッチング
防止膜２０９としては、ＢＳＧ膜を用いることができる
ことは表１に示した通りである。Finally, only the spacer film 211 as a PSG film is selectively removed using an aqueous solution in which hydrogen fluoride (HF), hydrogen peroxide (H 2 O 2 ), and water (H 2 O) are mixed. Then, as shown in FIG.
The formation of the node electrode 213 ends. As shown in Table 1, a BSG film can be used as the etching prevention film 209.
【００２４】次に、本発明の第３の実施の形態について
説明する。図４は本発明になる半導体装置の製造方法の
第３の実施の形態の工程説明用装置断面図を示す。ここ
では、燐拡散後に形成される燐ガラス層（ＰＳＧ膜）の
除去の工程を含むストレージ・ノード電極の製造工程に
ついて説明する。まず、図４（ａ）に示すように、Ｐ型
シリコン基板３０１上の表面の素子分離領域にフィール
ド酸化膜３０２を形成し、ゲート酸化膜３０３を形成し
た後、ワード線を兼ねるゲート電極３０４を形成し、更
にイオン注入等によりソース・ドレイン領域となるＮ型
拡散層３０５、３０６を形成する。Next, a third embodiment of the present invention will be described. FIG. 4 is a cross-sectional view for explaining a process in a third embodiment of the method for manufacturing a semiconductor device according to the present invention. Here, the manufacturing process of the storage node electrode including the process of removing the phosphorus glass layer (PSG film) formed after phosphorus diffusion will be described. First, as shown in FIG. 4A, a field oxide film 302 is formed in a device isolation region on a surface of a P-type silicon substrate 301, a gate oxide film 303 is formed, and a gate electrode 304 also serving as a word line is formed. Then, N-type diffusion layers 305 and 306 serving as source / drain regions are formed by ion implantation or the like.
【００２５】次に、ＣＶＤ法により酸化シリコン系の絶
縁膜（例えばＢＰＳＧ膜）からなる層間絶縁膜３０７を
堆積した後、ビット線３０８を形成する。更に、層間絶
縁膜３０７を堆積した後、図４（ａ）に示すように、フ
ォトレジスト膜（図示せず）をマスクとして、ドライエ
ッチングによりコンタクトホールを開口する。ここで、
層間絶縁膜３０７は後述の燐ガラス層３１０除去の工程
でエッチングから保護されるべき膜であるが、これはこ
の実施の形態ではエッチング防止膜と同一の材料である
ＢＰＳＧから構成されているため、層間絶縁膜３０７自
体がエッチング防止膜を兼ねている。Next, after depositing an interlayer insulating film 307 made of a silicon oxide based insulating film (for example, a BPSG film) by a CVD method, a bit line 308 is formed. Further, after depositing the interlayer insulating film 307, as shown in FIG. 4A, a contact hole is opened by dry etching using a photoresist film (not shown) as a mask. here,
The interlayer insulating film 307 is a film to be protected from etching in a step of removing the phosphorus glass layer 310 described later. In this embodiment, the interlayer insulating film 307 is made of BPSG, which is the same material as the etching prevention film. The interlayer insulating film 307 itself also serves as an etching prevention film.
【００２６】次に、ＬＰＣＶＤ法によりポリシリコン膜
３０９を堆積した後、その上にレジスト（図示せず）を
塗布して、パターニングを行い、これをマスクとして図
４（ｂ）に示すように、ポリシリコン膜３０９のドライ
エッチングを行う。続いて、ポリシリコン膜３０９に燐
をドープするため、燐拡散を８５０℃で１０分行うと、
ポリシリコン膜３０９の表面に図４（ｂ）に示すよう
に、燐ガラス層３１０が形成される。なお、燐ガラス層
３１０は燐を不純物とするシリコン酸化膜（ＰＳＧ膜）
である。Next, after depositing a polysilicon film 309 by the LPCVD method, a resist (not shown) is applied thereon and patterned, and using this as a mask, as shown in FIG. Dry etching of the polysilicon film 309 is performed. Subsequently, in order to dope the polysilicon film 309 with phosphorus, phosphorus diffusion is performed at 850 ° C. for 10 minutes.
As shown in FIG. 4B, a phosphorus glass layer 310 is formed on the surface of the polysilicon film 309. The phosphor glass layer 310 is a silicon oxide film (PSG film) containing phosphorus as an impurity.
It is.
【００２７】最後に、フッ化水素（ＨＦ）及び過酸化水
素（Ｈ2Ｏ2）及び水（Ｈ2Ｏ）を、例えば１：２０：８
０の比率で混合した水溶液を用いて、燐ガラス層３１０
を選択的に除去し、図３（ｃ）に示すように、ストレー
ジ・ノード電極３１１の形成が終了する。このとき、前
述したように、ＢＰＳＧ膜である層間絶縁膜３０７はエ
ッチングが防止される。なお、この実施の形態では、エ
ッチング防止膜を層間絶縁膜３０７と兼用したが、エッ
チング防止膜としてＮＳＧ膜やＢＳＧ膜を用いることも
できる。Finally, hydrogen fluoride (HF) and hydrogen peroxide (H 2 O 2 ) and water (H 2 O) are mixed, for example, in a ratio of 1: 20: 8.
Using an aqueous solution mixed at a ratio of 0, the phosphor glass layer 310
Is selectively removed, and the formation of the storage node electrode 311 is completed as shown in FIG. At this time, as described above, the interlayer insulating film 307, which is a BPSG film, is prevented from being etched. In this embodiment, the etching prevention film is also used as the interlayer insulating film 307, but an NSG film or a BSG film can be used as the etching prevention film.
【００２８】[0028]
【発明の効果】以上説明したように、本発明によれば、
フッ化水素（ＨＦ）及び過酸化水素（Ｈ2Ｏ2）及び水
（Ｈ2Ｏ）を混合した水溶液を用いることにより、ＰＳ
Ｇ膜（燐濃度１０ｍｏｌ％程度）とＮＳＧ膜との間で選
択比を１４以上とることができるため、シリンダ型ある
いはフィン型構造を有するストレージ・ノード電極を有
する半導体装置の製造工程中のＰＳＧ膜の除去工程にお
いてエッチング防止膜としてＮＳＧ膜等のシリコン酸化
膜を用いることができる。また、本発明によれば、燐拡
散後に形成される燐ガラス層（ＰＳＧ膜）を選択的に除
去できる。以上より、本発明によれば、気相ＨＦ処理に
比べてストレージ・ノード電極の製造プロセスの安定性
及び半導体装置の歩留りの向上を実現でき、信頼性を向
上することができる。As described above, according to the present invention,
By using an aqueous solution in which hydrogen fluoride (HF), hydrogen peroxide (H 2 O 2 ) and water (H 2 O) are mixed, PS
Since the selectivity between the G film (phosphorus concentration of about 10 mol%) and the NSG film can be set to 14 or more, the PSG film during the manufacturing process of a semiconductor device having a storage node electrode having a cylinder type or fin type structure. In the removing step, a silicon oxide film such as an NSG film can be used as an etching prevention film. Further, according to the present invention, the phosphorus glass layer (PSG film) formed after the diffusion of phosphorus can be selectively removed. As described above, according to the present invention, the stability of the manufacturing process of the storage node electrode and the improvement of the yield of the semiconductor device can be realized and the reliability can be improved as compared with the gas phase HF processing.
【図１】本発明方法の第１の実施の形態の工程説明用装
置断面図（その１）である。FIG. 1 is a sectional view (part 1) of an apparatus for explaining a process according to a first embodiment of the method of the present invention.
【図２】本発明方法の第１の実施の形態の工程説明用装
置断面図（その２）である。FIG. 2 is a sectional view (part 2) of an apparatus for explaining a process according to the first embodiment of the method of the present invention.
【図３】本発明方法の第２の実施の形態の工程説明用装
置断面図である。FIG. 3 is an apparatus sectional view for explaining a process in a second embodiment of the method of the present invention.
【図４】本発明方法の第３の実施の形態の工程説明用装
置断面図である。FIG. 4 is a sectional view of an apparatus for explaining a process according to a third embodiment of the method of the present invention.
【図５】従来方法の一例の工程説明用装置断面図（その
１）である。FIG. 5 is a sectional view (part 1) of an apparatus for explaining a process in an example of a conventional method.
【図６】従来方法の一例の工程説明用装置断面図（その
２）である。FIG. 6 is a sectional view (part 2) of an apparatus for explaining a process in an example of a conventional method.
【符号の説明】 １０１、２０１、３０１、４０１ Ｐ型シリコン基板 １０２、２０２、３０２、４０２ フィールド酸化膜 １０３、３０２、３０３、４０３ ゲート酸化膜 １０４、２０４、３０４、４０４ ゲート電極 １０５、１０６、２０５、２０６、３０５、３０６、４
０５、４０６ Ｎ型拡散層 １０７、２０７、３０７、４０７ 層間絶縁膜 １０８、２０８、３０８、４０８ ビット線 １０９、２０９、４０９ エッチング防止膜 １１０、２１１、３０９、４１０ ポリシリコン膜 １１１、２１０、４１１ スペーサ膜 １１２、４１２ ポリシリコンサイドウォール １１３、２１２、３１１、４１３ ストレージ・ノード
電極 ３１０ 燐ガラス層DESCRIPTION OF SYMBOLS 101, 201, 301, 401 P-type silicon substrate 102, 202, 302, 402 Field oxide film 103, 302, 303, 403 Gate oxide film 104, 204, 304, 404 Gate electrode 105, 106, 205 , 206, 305, 306, 4
05, 406 N-type diffusion layer 107, 207, 307, 407 Interlayer insulating film 108, 208, 308, 408 Bit line 109, 209, 409 Etching prevention film 110, 211, 309, 410 Polysilicon film 111, 210, 411 Spacer Film 112, 412 polysilicon sidewall 113, 212, 311, 413 storage node electrode 310 phosphor glass layer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification number Agency reference number FI Technical indication H01L 21/822
Claims (6)
を含む半導体装置の製造方法において、 フッ化水素、過酸化水素及び水を混合した水溶液を用い
て前記燐を含むシリコン酸化膜を除去することを特徴と
する半導体装置の製造方法。1. A method of manufacturing a semiconductor device including a step of removing a silicon oxide film containing phosphorus, wherein the silicon oxide film containing phosphorus is removed using an aqueous solution in which hydrogen fluoride, hydrogen peroxide and water are mixed. A method for manufacturing a semiconductor device, comprising:
ダ型又はフィン型構造を有するストレージ・ノード電極
の製造工程において、層間絶縁膜上に形成されたエッチ
ング防止膜の上部に電極材料の薄膜を形成した後スペー
サ膜を堆積し、更に前記薄膜及びスペーサ膜を加工後サ
イドウォールを形成した後除去される前記スペーサ膜で
あることを特徴とする請求項１記載の半導体装置の製造
方法。2. A method for manufacturing a storage node electrode having a cylinder type or a fin type structure, comprising: forming a thin film of an electrode material on an etching prevention film formed on an interlayer insulating film in a manufacturing process of a storage node electrode having a cylinder type or a fin type structure. 2. The method according to claim 1, wherein the spacer film is formed, a spacer film is deposited, the thin film and the spacer film are processed, and the spacer film is removed after forming a sidewall.
ダ型又はフィン型構造を有するストレージ・ノード電極
の製造工程において、層間絶縁膜上に形成されたエッチ
ング防止膜の上部にスペーサ膜を堆積した後電極材料の
薄膜を形成し、更に前記スペーサ膜及び薄膜を加工後除
去される前記スペーサ膜であることを特徴とする請求項
１記載の半導体装置の製造方法。3. The silicon oxide film containing phosphorus is formed by depositing a spacer film on an etching prevention film formed on an interlayer insulating film in a process of manufacturing a storage node electrode having a cylinder type or a fin type structure. 2. The method for manufacturing a semiconductor device according to claim 1, wherein a thin film of a rear electrode material is formed, and the spacer film and the spacer film are removed after processing the thin film.
又はＢＳＧ膜を用いることを特徴とする請求項２又は３
記載の半導体装置の製造方法。4. An NSG film or a BSG film is used as the etching prevention film.
The manufacturing method of the semiconductor device described in the above.
ダ型又はフィン型構造を有するストレージ・ノード電極
の製造工程において、層間絶縁膜上に形成された電極材
料を加工した後その電極材料表面に燐ガラス層を形成し
た後除去される前記燐ガラス層であることを特徴とする
請求項１記載の半導体装置の製造方法。5. The method according to claim 5, wherein the silicon oxide film containing phosphorus is formed on a surface of the electrode material after processing an electrode material formed on an interlayer insulating film in a manufacturing process of a storage node electrode having a cylinder type or fin type structure. 2. The method according to claim 1, wherein the phosphor glass layer is removed after forming the phosphor glass layer.
Ｇ膜又はＢＰＳＧ膜であり、前記エッチング防止膜を兼
ねることを特徴とする請求項５記載の半導体装置の製造
方法。6. The interlayer insulating film itself is an NSG film or a BS.
6. The method according to claim 5, wherein the film is a G film or a BPSG film, and also functions as the etching prevention film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8201706A JP2882375B2 (en) | 1996-07-31 | 1996-07-31 | Method for manufacturing semiconductor device |
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| JP8201706A JP2882375B2 (en) | 1996-07-31 | 1996-07-31 | Method for manufacturing semiconductor device |
Publications (2)
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| JPH1050955A true JPH1050955A (en) | 1998-02-20 |
| JP2882375B2 JP2882375B2 (en) | 1999-04-12 |
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ID=16445582
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| JP8201706A Expired - Lifetime JP2882375B2 (en) | 1996-07-31 | 1996-07-31 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2882375B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328824B1 (en) * | 1999-07-09 | 2002-03-14 | 박종섭 | Manufacturing method for capacitor |
| US6387752B1 (en) | 1998-06-12 | 2002-05-14 | Nec Corporation | Semiconductor memory device and method of fabricating the same |
| CN1293614C (en) * | 2003-06-30 | 2007-01-03 | 旺宏电子股份有限公司 | Method for improving interface kink between pure silicate glass and phosphorosilicate glass and phosphor containing structure thereof |
-
1996
- 1996-07-31 JP JP8201706A patent/JP2882375B2/en not_active Expired - Lifetime
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|---|---|---|---|---|
| US6387752B1 (en) | 1998-06-12 | 2002-05-14 | Nec Corporation | Semiconductor memory device and method of fabricating the same |
| KR100328824B1 (en) * | 1999-07-09 | 2002-03-14 | 박종섭 | Manufacturing method for capacitor |
| CN1293614C (en) * | 2003-06-30 | 2007-01-03 | 旺宏电子股份有限公司 | Method for improving interface kink between pure silicate glass and phosphorosilicate glass and phosphor containing structure thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2882375B2 (en) | 1999-04-12 |
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