JPH10303141A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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- JPH10303141A JPH10303141A JP12500997A JP12500997A JPH10303141A JP H10303141 A JPH10303141 A JP H10303141A JP 12500997 A JP12500997 A JP 12500997A JP 12500997 A JP12500997 A JP 12500997A JP H10303141 A JPH10303141 A JP H10303141A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本願の発明は、ゲート電極に
側壁絶縁膜が設けられている半導体装置及びその製造方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a gate electrode provided with a side wall insulating film and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】ＭＯＳトランジスタ等の半導体装置を微
細化、高速化するためには、半導体基板に形成されてい
る不純物領域や半導体膜から成るゲート電極の寄生抵抗
を低減させる必要があり、そのために、不純物領域及び
ゲート電極の各々の表面に、高融点金属シリサイド膜等
の様な半導体と金属との化合物膜を形成する構造が考え
られている。2. Description of the Related Art In order to miniaturize and increase the speed of a semiconductor device such as a MOS transistor, it is necessary to reduce the parasitic resistance of an impurity region formed on a semiconductor substrate or a gate electrode formed of a semiconductor film. A structure in which a compound film of a semiconductor and a metal such as a refractory metal silicide film or the like is formed on each surface of the impurity region and the gate electrode has been considered.
【０００３】図５は、上述の構造を有するＭＯＳトラン
ジスタ及びその製造方法の第１従来例を示している。こ
の第１従来例では、図５（ａ）に示す様に、Ｓｉ基板１
１の表面にフィールド酸化膜としてのＳｉＯ2 膜１２を
形成し、Ｓｉ基板１１にウェル１３を形成する。そし
て、ＳｉＯ2 膜１２に囲まれている素子活性領域の表面
にゲート酸化膜としてのＳｉＯ2 膜１４を形成した後、
多結晶Ｓｉ膜１５から成るゲート電極とＳｉＯ2 膜１６
から成る側壁絶縁膜とを順次に形成する。FIG. 5 shows a first conventional example of a MOS transistor having the above-described structure and a method of manufacturing the same. In this first conventional example, as shown in FIG.
An SiO 2 film 12 as a field oxide film is formed on the surface of the substrate 1, and a well 13 is formed on a Si substrate 11. Then, after forming an SiO 2 film 14 as a gate oxide film on the surface of the element active region surrounded by the SiO 2 film 12,
Gate electrode composed of polycrystalline Si film 15 and SiO 2 film 16
Are sequentially formed.
【０００４】次に、図５（ｂ）に示す様に、ソース・ド
レイン領域としての不純物領域１７を形成した後、Ｓｉ
基板１１及び多結晶Ｓｉ膜１５の各々の表面の自然酸化
膜（図示せず）をフッ酸系の薬液でエッチングする。そ
して、高融点金属膜（図示せず）を全面に堆積させ、Ｓ
ｉ基板１１及び多結晶Ｓｉ膜１５と高融点金属膜とを反
応させて高融点金属シリサイド膜１８を形成する。Next, as shown in FIG. 5B, after forming impurity regions 17 as source / drain regions,
A natural oxide film (not shown) on each surface of the substrate 11 and the polycrystalline Si film 15 is etched with a hydrofluoric acid-based chemical. Then, a refractory metal film (not shown) is deposited on the entire surface,
The high melting point metal silicide film 18 is formed by reacting the i-substrate 11 and the polycrystalline Si film 15 with the high melting point metal film.
【０００５】自然酸化膜の除去によって、Ｓｉ基板１１
及び多結晶Ｓｉ膜１５と高融点金属膜との反応が促進さ
れて、低抵抗で安定な高融点金属シリサイド膜１８が形
成される。その後、ＳｉＯ2 膜１２、１６上に未反応の
まま残っている高融点金属膜を除去して、Ｓｉ基板１１
及び多結晶Ｓｉ膜１５の各々の表面に自己整合的に高融
点金属シリサイド膜１８を形成する。そして、更に、層
間絶縁膜（図示せず）等を形成して、このＭＯＳトラン
ジスタを完成させる。By removing the natural oxide film, the Si substrate 11 is removed.
In addition, the reaction between the polycrystalline Si film 15 and the refractory metal film is promoted, and a low-resistance and stable refractory metal silicide film 18 is formed. Thereafter, the high melting point metal film remaining unreacted on the SiO 2 films 12 and 16 is removed, and the Si substrate 11 is removed.
A refractory metal silicide film 18 is formed on each surface of the polycrystalline Si film 15 in a self-aligned manner. Then, an interlayer insulating film (not shown) and the like are further formed to complete the MOS transistor.
【０００６】図６は、上述の構造を有するＭＯＳトラン
ジスタ及びその製造方法の第２従来例を示している。こ
の第２従来例では、図６（ａ）に示す様に、図５に示し
た第１従来例と同様に多結晶Ｓｉ膜１５から成るゲート
電極までを形成した後、ＳｉＯ2 膜２１とＳｉ3 Ｎ4 膜
２２とを順次に堆積させ、Ｓｉ3 Ｎ4 膜２２及びＳｉＯ
2 膜２１を異方性エッチングして、これらＳｉＯ2 膜２
１及びＳｉ3 Ｎ4 膜２２の２層から成る側壁絶縁膜を形
成する。FIG. 6 shows a second conventional example of a MOS transistor having the above-described structure and a method of manufacturing the same. In the second conventional example, as shown in FIG. 6 (a), after forming up the gate electrode made of the first as with conventional polycrystalline Si film 15 shown in FIG. 5, SiO 2 film 21 and the Si 3 N 4 film 22 is sequentially deposited, and a Si 3 N 4 film 22 and SiO
2 film 21 is anisotropically etched so that these SiO 2 films 2
1 and a sidewall insulating film composed of two layers of the Si 3 N 4 film 22 is formed.
【０００７】その後、再び、図５に示した第１従来例と
同様に、図６（ｂ）に示す様に不純物領域１７の形成と
フッ酸系の薬液による自然酸化膜のエッチングとを行
い、図６（ｃ）に示す様に高融点金属シリサイド膜１８
を形成する。そして、層間絶縁膜２３、コンタクト孔２
４、コンタクト補償用の不純物領域２５及びプラグ２６
等を形成して、このＭＯＳトランジスタを完成させる。Then, as in the first conventional example shown in FIG. 5, the formation of the impurity region 17 and the etching of the natural oxide film with a hydrofluoric acid-based chemical solution are performed again as shown in FIG. As shown in FIG. 6C, the refractory metal silicide film 18
To form Then, the interlayer insulating film 23, the contact hole 2
4. Impurity region 25 for contact compensation and plug 26
Are formed to complete this MOS transistor.
【０００８】[0008]
【発明が解決しようとする課題】ところが、図５に示し
た第１従来例では、ゲート電極の側壁絶縁膜がＳｉＯ2
膜１６のみから成っているので、図５（ｂ）に示した様
に、Ｓｉ基板１１及び多結晶Ｓｉ膜１５の各々の表面の
自然酸化膜（図示せず）をエッチングするためのフッ酸
系の薬液でＳｉＯ2 膜１６もエッチングされる。However, in the first conventional example shown in FIG. 5, the side wall insulating film of the gate electrode is made of SiO 2.
As shown in FIG. 5B, a hydrofluoric acid system for etching a natural oxide film (not shown) on the surface of each of the Si substrate 11 and the polycrystalline Si film 15, as shown in FIG. The SiO 2 film 16 is also etched by the chemical solution.
【０００９】このため、多結晶Ｓｉ膜１５及びこの多結
晶Ｓｉ膜１５の表面に形成した高融点金属シリサイド膜
１８から成るゲート電極とＳｉ基板１１の表面に形成し
た高融点金属シリサイド膜１８とが短絡する危険性が高
く、第１従来例のＭＯＳトランジスタでは信頼性が必ず
しも高くなかった。Therefore, the gate electrode composed of the polycrystalline Si film 15 and the refractory metal silicide film 18 formed on the surface of the polycrystalline Si film 15 and the refractory metal silicide film 18 formed on the surface of the Si substrate 11 are formed. There is a high risk of short circuit, and the reliability of the MOS transistor of the first conventional example is not always high.
【００１０】これに対して、図６に示した第２従来例で
は、ゲート電極の側壁絶縁膜が下層のＳｉＯ2 膜２１と
上層のＳｉ3 Ｎ4 膜２２との２層から成っており、下記
の表１に示す様にＳｉ3 Ｎ4 膜はＳｉＯ2 膜に比べてフ
ッ酸系の薬液でエッチングされにくいので、フッ酸系の
薬液で自然酸化膜をエッチングしても、側壁絶縁膜はエ
ッチングされにくい。On the other hand, in the second conventional example shown in FIG. 6, the side wall insulating film of the gate electrode is composed of two layers of a lower SiO 2 film 21 and an upper Si 3 N 4 film 22, As shown in Table 1 below, the Si 3 N 4 film is less likely to be etched with a hydrofluoric acid-based chemical than the SiO 2 film. Difficult to etch.
【００１１】このため、第２従来例のＭＯＳトランジス
タは第１従来例のＭＯＳトランジスタよりも信頼性が高
い。なお、下記の表１において、希フッ酸とはＨＦ：Ｈ
2 Ｏ＝１：１００の溶液であり、緩衝フッ酸とはＨＦ：
フッ化アンモニウム＝１：４００の溶液である。また、
各々の膜には、形成後に８００℃、１０分間の熱処理を
施してある。For this reason, the MOS transistor of the second conventional example has higher reliability than the MOS transistor of the first conventional example. In Table 1 below, dilute hydrofluoric acid is HF: H
2 O = 1: 100 solution, buffered hydrofluoric acid is HF:
It is a solution of ammonium fluoride = 1: 400. Also,
Each film is subjected to a heat treatment at 800 ° C. for 10 minutes after formation.
【００１２】[0012]
【表１】 [Table 1]
【００１３】しかも、図６に示した第２従来例では、Ｓ
ｉ基板１１の表面に接しているのがＳｉＯ2 膜２１であ
ってＳｉ3 Ｎ4 膜２２ではないので、Ｓｉ基板１１に生
じる応力が少なくてＳｉ基板１１に結晶欠陥が生じにく
く、また、ＳｉＯ2 膜はＳｉ3 Ｎ4 膜よりもバンドギャ
ップが広くてエネルギー障壁が高いためにホットキャリ
ア耐性が高い。このため、側壁絶縁膜がＳｉ3 Ｎ4 膜の
みから成っている構造に比べて信頼性が高い。Moreover, in the second conventional example shown in FIG.
Since the surface of the i-substrate 11 is in contact with the SiO 2 film 21 and not the Si 3 N 4 film 22, the stress generated in the Si substrate 11 is small, and crystal defects are not easily generated in the Si substrate 11. The 2 film has a wider band gap and a higher energy barrier than the Si 3 N 4 film, and thus has higher hot carrier resistance. For this reason, the reliability is higher than a structure in which the sidewall insulating film is formed only of the Si 3 N 4 film.
【００１４】ところが、ＰＭＯＳトランジスタの不純物
領域１７を形成するために例えばフッ化ボロンをイオン
注入してフッ素がＳｉ基板１１中や多結晶Ｓｉ膜１５中
に混入すると、シリサイド化反応が抑制されて低抵抗の
高融点金属シリサイド膜１８を形成することが困難にな
る。このため、犠牲酸化膜を全面に形成した状態でフッ
化ボロンをイオン注入することが考えられているが、こ
の場合は、高融点金属膜の堆積に先立ってこの犠牲酸化
膜をもエッチングしておく必要がある。However, if fluorine is mixed into the Si substrate 11 or the polycrystalline Si film 15 by ion implantation of, for example, boron fluoride to form the impurity region 17 of the PMOS transistor, the silicidation reaction is suppressed and low It becomes difficult to form the high melting point metal silicide film 18 having resistance. For this reason, it is considered that boron fluoride is ion-implanted in a state where the sacrificial oxide film is formed on the entire surface. In this case, the sacrificial oxide film is also etched prior to the deposition of the refractory metal film. Need to be kept.
【００１５】また、Ｓｉ基板１１及び多結晶Ｓｉ膜１５
の各々の表面に非晶質層を形成してシリサイド化反応を
促進するためにこれらの表面にイオン注入を行うことも
考えられているが、このイオン注入時のノックオン効果
によって酸素がＳｉ基板１１中や多結晶Ｓｉ膜１５中に
混入すると、シリサイド化反応が却って抑制される。こ
のため、非晶質層を形成するためのイオン注入に先立っ
ても酸化膜をエッチングしておく必要がある。The Si substrate 11 and the polycrystalline Si film 15
In order to promote the silicidation reaction by forming an amorphous layer on each of the surfaces, it is considered that ions are implanted into these surfaces. However, due to the knock-on effect at the time of the ion implantation, oxygen is removed from the Si substrate 11. When mixed into the inside or the polycrystalline Si film 15, the silicidation reaction is rather suppressed. Therefore, it is necessary to etch the oxide film even before ion implantation for forming an amorphous layer.
【００１６】つまり、高融点金属シリサイド膜１８を形
成するためには、高融点金属シリサイド膜を有しない半
導体装置に比べてフッ酸系の薬液によるエッチングを特
に十分に行う必要がある。That is, in order to form the high-melting-point metal silicide film 18, it is necessary to perform etching with a hydrofluoric acid-based chemical solution more sufficiently than a semiconductor device having no high-melting-point metal silicide film.
【００１７】しかし、フッ酸系の薬液によるエッチング
速度には、Ｓｉ基板１１の面内でばらつきがある。ま
た、ＣＭＯＳトランジスタのうちのＰＭＯＳトランジス
タ領域でのみ上述の様に犠牲酸化膜を介してイオン注入
を行うと、ＰＭＯＳトランジスタ領域の犠牲酸化膜の膜
質が劣化して、ＮＭＯＳトランジスタ領域よりもＰＭＯ
Ｓトランジスタ領域で犠牲酸化膜のエッチング速度が速
くなる。However, the etching rate of the hydrofluoric acid-based chemical solution varies within the surface of the Si substrate 11. Further, if the ion implantation is performed through the sacrificial oxide film only in the PMOS transistor region of the CMOS transistor as described above, the quality of the sacrificial oxide film in the PMOS transistor region is deteriorated, and the PMOS transistor region has a higher PMO than the NMOS transistor region.
The etching rate of the sacrificial oxide film is increased in the S transistor region.
【００１８】このため、高融点金属シリサイド膜１８を
形成するためにフッ酸系の薬液によるエッチングを十分
に行うと、エッチングの速い領域において、図６（ｂ）
に示す様に、Ｓｉ基板１１とＳｉ3 Ｎ4 膜２２との間及
び多結晶Ｓｉ膜１５とＳｉ3Ｎ4 膜２２との間から露出
しているＳｉＯ2 膜２１が過剰にエッチングされ、ゲー
ト酸化膜であるＳｉＯ2 膜１４もエッチングされる可能
性がある。従って、第２従来例のＭＯＳトランジスタで
も信頼性が十分には高くなかった。Therefore, if etching with a hydrofluoric acid-based chemical is sufficiently performed to form the refractory metal silicide film 18, the region shown in FIG.
As shown in FIG. 3, the SiO 2 film 21 exposed from between the Si substrate 11 and the Si 3 N 4 film 22 and between the polycrystalline Si film 15 and the Si 3 N 4 film 22 is excessively etched, There is a possibility that the SiO 2 film 14 which is an oxide film is also etched. Therefore, the reliability of the MOS transistor of the second conventional example is not sufficiently high.
【００１９】逆に、もし、フッ酸系の薬液によるエッチ
ングを十分に行わなければ、低抵抗の高融点金属シリサ
イド膜１８を形成することができなくて、特性の優れた
ＭＯＳトランジスタを製造することができない。Conversely, if the etching with a hydrofluoric acid-based chemical solution is not sufficiently performed, a low-resistance refractory metal silicide film 18 cannot be formed, and a MOS transistor having excellent characteristics can be manufactured. Can not.
【００２０】一方、図６（ｃ）に示した様に、不純物領
域１７に対するコンタクト孔２４を層間絶縁膜２３に開
孔する際に合わせずれが生じると、高融点金属シリサイ
ド膜１８をエッチングのストッパにしていても、フィー
ルド酸化膜であるＳｉＯ2 膜１２の端縁部１２ａがエッ
チングされる可能性がある。On the other hand, as shown in FIG. 6C, when misalignment occurs when the contact hole 24 for the impurity region 17 is formed in the interlayer insulating film 23, the refractory metal silicide film 18 is removed by an etching stopper. However, the edge 12a of the SiO 2 film 12, which is a field oxide film, may be etched.
【００２１】そして、もし、このままでコンタクト孔２
４をプラグ２６で埋めると、プラグ２６とウェル１３と
が短絡する。このため、図６（ｃ）に示した様に、ソー
ス・ドレイン領域としての不純物領域１７と同一導電型
の不純物領域２５をコンタクト補償用に形成している。If the contact hole 2 is left as it is.
When the plug 4 is filled with the plug 26, the plug 26 and the well 13 are short-circuited. For this reason, as shown in FIG. 6C, an impurity region 25 of the same conductivity type as the impurity region 17 as a source / drain region is formed for contact compensation.
【００２２】しかし、ＣＭＯＳトランジスタにコンタク
ト補償用の不純物領域２５を形成するためには、ＮＭＯ
Ｓトランジスタ領域及びＰＭＯＳトランジスタ領域の各
々にを覆うレジストを形成するためのフォトリソグラフ
ィと、各々の領域に対するイオン注入と、各々の領域の
レジストの剥離と、イオン注入した不純物の活性化熱処
理との合計７工程が必要である。このため、第１及び第
２従来例のＭＯＳトランジスタでは、製造コストが高か
った。However, in order to form the impurity region 25 for contact compensation in the CMOS transistor, the NMO
Photolithography for forming a resist covering each of the S transistor region and the PMOS transistor region, ion implantation for each region, stripping of the resist in each region, and activation heat treatment of the ion-implanted impurities. Seven steps are required. For this reason, the manufacturing cost of the first and second conventional MOS transistors is high.
【００２３】なお、合わせずれが生じてもＳｉＯ2 膜１
２の端縁部１２ａがエッチングされない様に素子活性領
域に合わせ余裕を確保しておけば、コンタクト補償用の
不純物領域２５を形成する必要がないが、その場合は、
ＭＯＳトランジスタの微細化が困難になる。Even if misalignment occurs, the SiO 2 film 1
If the margin is secured to the element active region so that the edge 12a of the second 2 is not etched, it is not necessary to form the impurity region 25 for contact compensation.
It becomes difficult to miniaturize the MOS transistor.
【００２４】従って、本願の発明は、自然酸化膜等の不
要な酸化膜をエッチングするための薬液処理を十分に行
ってもゲート酸化膜のエッチングを防止することができ
るので、信頼性が高く特性も優れており、また、コンタ
クト補償用のイオン注入やイオン注入した不純物の活性
化熱処理等の工程を実行する必要がなく、素子活性領域
に合わせ余裕を確保しておく必要もないので、製造コス
トが低く微細化も可能な半導体装置及びその製造方法を
提供することを目的としている。Therefore, according to the present invention, the gate oxide film can be prevented from being etched even if the chemical treatment for etching an unnecessary oxide film such as a natural oxide film is sufficiently performed, so that the reliability and the characteristics are high. In addition, there is no need to perform processes such as ion implantation for contact compensation or activation heat treatment of the ion-implanted impurities, and there is no need to secure a margin in accordance with the element active region. It is an object of the present invention to provide a semiconductor device which is low in size and can be miniaturized and a method for manufacturing the same.
【００２５】[0025]
【課題を解決するための手段】請求項１に係る半導体装
置は、ゲート電極の側面と前記ゲート電極の側部におけ
る半導体基板の表面とを覆う側壁絶縁膜が、少なくとも
前記表面に接している酸化膜と、この酸化膜を覆ってい
る窒化膜とを有していることを特徴としている。According to a first aspect of the present invention, there is provided a semiconductor device, wherein a side wall insulating film covering a side surface of a gate electrode and a surface of a semiconductor substrate at a side portion of the gate electrode is at least in contact with the surface. It is characterized by having a film and a nitride film covering the oxide film.
【００２６】この様に、請求項１に係る半導体装置で
は、側壁絶縁膜の酸化膜が半導体基板の表面に接してい
るので、側壁絶縁膜の窒化膜のみが半導体基板の表面に
接している構造に比べて、半導体基板に生じる応力が少
なくて、半導体基板に結晶欠陥が生じにくい。また、酸
化膜は窒化膜よりもバンドギャップが広くてエネルギー
障壁が高いので、側壁絶縁膜の窒化膜が半導体基板の表
面に接している構造に比べて、ホットキャリア耐性が高
い。Thus, in the semiconductor device according to the first aspect, since the oxide film of the side wall insulating film is in contact with the surface of the semiconductor substrate, only the nitride film of the side wall insulating film is in contact with the surface of the semiconductor substrate. The stress generated in the semiconductor substrate is smaller than that of the semiconductor substrate, and crystal defects hardly occur in the semiconductor substrate. Further, since the oxide film has a wider band gap and a higher energy barrier than the nitride film, hot oxide resistance is higher than that of a structure in which the nitride film of the sidewall insulating film is in contact with the surface of the semiconductor substrate.
【００２７】しかも、側壁絶縁膜の酸化膜を側壁絶縁膜
の窒化膜が覆っていて側壁絶縁膜の露出面が窒化膜であ
るので、酸化膜をエッチングするための薬液を使用して
も、ゲート酸化膜への薬液の浸潤を側壁絶縁膜の窒化膜
で防止することができる。このため、自然酸化膜等の不
要な酸化膜をエッチングするための薬液処理を十分に行
うことができ、薬液処理を十分に行ってもゲート酸化膜
のエッチングを防止することができる。In addition, since the oxide film of the side wall insulating film is covered with the nitride film of the side wall insulating film and the exposed surface of the side wall insulating film is a nitride film, even if a chemical solution for etching the oxide film is used, the gate is not damaged. Infiltration of the chemical solution into the oxide film can be prevented by the nitride film of the sidewall insulating film. Therefore, a chemical solution treatment for etching an unnecessary oxide film such as a natural oxide film can be sufficiently performed, and even if the chemical solution treatment is sufficiently performed, the etching of the gate oxide film can be prevented.
【００２８】請求項２に係る半導体装置は、請求項１に
係る半導体装置において、フィールド酸化膜のうちで素
子活性領域に臨む端縁部を窒化膜が覆っていることを特
徴としている。According to a second aspect of the present invention, in the semiconductor device of the first aspect, a nitride film covers an edge of the field oxide film facing the element active region.
【００２９】この様に、請求項２に係る半導体装置で
は、フィールド酸化膜のうちで素子活性領域に臨む端縁
部を窒化膜が覆っているので、素子活性領域に対するコ
ンタクト孔を層間絶縁膜に開孔する際に合わせずれが生
じても、窒化膜がエッチングのストッパになって、フィ
ールド酸化膜のエッチングが防止される。このため、コ
ンタクト補償用のイオン注入やイオン注入した不純物の
活性化熱処理等の工程を実行する必要がなく、素子活性
領域に合わせ余裕を確保しておく必要もない。As described above, in the semiconductor device according to the second aspect, since the nitride film covers the edge of the field oxide film facing the element active region, the contact hole for the element active region is formed in the interlayer insulating film. Even if misalignment occurs at the time of opening, the nitride film serves as an etching stopper, thereby preventing the field oxide film from being etched. Therefore, it is not necessary to perform steps such as ion implantation for contact compensation and activation heat treatment of the ion-implanted impurities, and it is not necessary to secure a margin in accordance with the element active region.
【００３０】請求項３に係る半導体装置の製造方法は、
ゲート電極の側面と前記ゲート電極の側部における半導
体基板の表面とに接する酸化膜と、この酸化膜の前記側
面及び前記表面とは反対の面に接する第１の窒化膜とを
形成する工程と、前記酸化膜に等方性エッチングを施し
て、前記第１の窒化膜と前記半導体基板との間及び前記
第１の窒化膜と前記ゲート電極との間に溝を形成する工
程と、前記等方性エッチングの後に、第２の窒化膜を堆
積させて前記溝を埋める工程と、前記第２の窒化膜に異
方性エッチングを施して、前記溝内に前記第２の窒化膜
を残す工程とを具備することを特徴としている。According to a third aspect of the present invention, there is provided a method of manufacturing a semiconductor device.
Forming an oxide film in contact with the side surface of the gate electrode and the surface of the semiconductor substrate on the side of the gate electrode; and forming a first nitride film in contact with the surface of the oxide film opposite to the side surface and the surface. Forming a groove between the first nitride film and the semiconductor substrate and between the first nitride film and the gate electrode by performing isotropic etching on the oxide film; Depositing a second nitride film after the isotropic etching to fill the groove, and performing anisotropic etching on the second nitride film to leave the second nitride film in the groove Are provided.
【００３１】この様に、請求項３に係る半導体装置の製
造方法では、酸化膜に等方性エッチングを施して第１の
窒化膜と半導体基板との間及び第１の窒化膜とゲート電
極との間に溝を形成し、この溝内に第２の窒化膜を残し
ているので、ゲート電極の側面とゲート電極の側部にお
ける半導体基板の表面とに接する酸化膜を窒化膜が覆っ
ていて露出面が窒化膜である側壁絶縁膜を形成すること
ができる。As described above, in the method of manufacturing a semiconductor device according to the third aspect, the oxide film is subjected to isotropic etching to form a gap between the first nitride film and the semiconductor substrate and between the first nitride film and the gate electrode. Since the second nitride film is left in the groove, the nitride film covers the oxide film in contact with the side surface of the gate electrode and the surface of the semiconductor substrate on the side of the gate electrode. It is possible to form a sidewall insulating film whose exposed surface is a nitride film.
【００３２】請求項４に係る半導体装置の製造方法は、
請求項３に係る半導体装置の製造方法において、素子活
性領域に臨む端縁部が段差部になっているフィールド酸
化膜を形成する工程と、前記異方性エッチングによって
前記端縁部を覆う前記第２の窒化膜を残す工程とを具備
することを特徴としている。According to a fourth aspect of the invention, there is provided a method of manufacturing a semiconductor device.
4. The method of manufacturing a semiconductor device according to claim 3, wherein a step of forming a field oxide film having an edge facing the element active region is a step, and the step of covering the edge by the anisotropic etching. 2) leaving a nitride film.
【００３３】この様に、請求項４に係る半導体装置の製
造方法では、端縁部が段差部になっているフィールド酸
化膜を形成しているが、この様なフィールド酸化膜は選
択酸化法によって容易に形成することができる。また、
端縁部を覆う第２の窒化膜を異方性エッチングによって
残しているが、端縁部が段差部になっているので、この
端縁部に自己整合的に第２の窒化膜を残すことができ
る。これらのために、フィールド酸化膜の端縁部を覆う
第２の窒化膜を容易に形成することができる。As described above, in the method of manufacturing a semiconductor device according to the fourth aspect, the field oxide film having the step portion at the edge is formed, but such a field oxide film is formed by the selective oxidation method. It can be easily formed. Also,
The second nitride film covering the edge is left by anisotropic etching. However, since the edge is a step, the second nitride film is left on the edge in a self-aligned manner. Can be. For these reasons, the second nitride film covering the edge of the field oxide film can be easily formed.
【００３４】[0034]
【発明の実施の形態】以下、不純物領域及びゲート電極
の各々の表面に高融点金属シリサイド膜を有するＭＯＳ
トランジスタ及びその製造方法に適用した本願の発明の
一実施形態を図１〜４を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A MOS having a refractory metal silicide film on each surface of an impurity region and a gate electrode will be described below.
One embodiment of the present invention applied to a transistor and a method for manufacturing the transistor will be described with reference to FIGS.
【００３５】図１が、本実施形態のＭＯＳトランジスタ
を示している。このＭＯＳトランジスタを製造するため
には、図２（ａ）に示す様に、温度が９５０℃程度のウ
エット酸化を行うＬＯＣＯＳ法によって、Ｓｉ基板３１
の表面にフィールド酸化膜としてのＳｉＯ2 膜２２を形
成する。ＬＯＣＯＳ素子分離の代わりに、トレンチ素子
分離等を用いてもよい。FIG. 1 shows a MOS transistor according to the present embodiment. In order to manufacture this MOS transistor, as shown in FIG. 2A, a Si substrate 31 is formed by a LOCOS method of performing wet oxidation at a temperature of about 950 ° C.
A SiO 2 film 22 as a field oxide film is formed on the surface of the substrate. Instead of LOCOS isolation, trench isolation or the like may be used.
【００３６】その後、ウェル３３を形成したり、ＭＯＳ
トランジスタのソース・ドレイン領域間のパンチスルー
を抑制するための埋め込み層（図示せず）を形成した
り、ＭＯＳトランジスタの閾値電圧を調整したりするた
めの不純物のイオン注入等を行う。Thereafter, a well 33 is formed,
A buried layer (not shown) for suppressing punch-through between the source and drain regions of the transistor is formed, and ion implantation of impurities for adjusting the threshold voltage of the MOS transistor is performed.
【００３７】次に、図２（ｂ）に示す様に、Ｈ2 ／Ｏ2
を用いる８５０℃程度の温度のパイロジェニック酸化等
によって、ＳｉＯ2 膜２２に囲まれている素子活性領域
の表面に、厚さが５ｎｍ程度のＳｉＯ2 膜３４をゲート
酸化膜として形成する。そして、多結晶Ｓｉ膜３５を全
面に堆積させ、従来公知のフォトリソグラフィ及び異方
性エッチングによって、多結晶Ｓｉ膜３５から成るゲー
ト電極を形成する。Next, as shown in FIG. 2B, H 2 / O 2
A SiO 2 film 34 having a thickness of about 5 nm is formed as a gate oxide film on the surface of the element active region surrounded by the SiO 2 film 22 by pyrogenic oxidation or the like at a temperature of about 850 ° C. Then, a polycrystalline Si film 35 is deposited on the entire surface, and a gate electrode made of the polycrystalline Si film 35 is formed by conventionally known photolithography and anisotropic etching.
【００３８】次に、図２（ｃ）に示す様に、下記の条件
の常圧ＣＶＤ法または減圧ＣＶＤ法で、厚さが５〜３０
ｎｍ程度のＳｉＯ2 膜３６を堆積させ、引き続き、図２
（ｄ）に示す様に、下記の条件で、厚さが５０〜２００
ｎｍ程度のＳｉ3 Ｎ4 膜３７を堆積させる。Next, as shown in FIG. 2C, the thickness is 5 to 30 by the normal pressure CVD method or the low pressure CVD method under the following conditions.
A SiO 2 film 36 having a thickness of about nm is deposited.
As shown in (d), the thickness is 50 to 200 under the following conditions.
An about 3 nm Si 3 N 4 film 37 is deposited.
【００３９】常圧ＣＶＤ法によるＳｉＯ2 膜の形成条件 ガス：ＳｉＨ4 ／Ｏ2 ＝１５〜５０／３００〜１０００
ｓｃｃｃｍ 温度：３８０〜５００℃ 圧力：常圧Conditions for forming SiO 2 film by normal pressure CVD method Gas: SiH 4 / O 2 = 15 to 50/300 to 1000
scccm Temperature: 380-500 ° C Pressure: Normal pressure
【００４０】減圧ＣＶＤ法によるＳｉＯ2 膜の形成条件 ガス：ＴＥＯＳ＝１００〜１０００ｓｃｃｃｍ 温度：６００〜８００℃ 圧力：５０〜１５０ＰａConditions for forming SiO 2 film by low pressure CVD method Gas: TEOS = 100 to 1000 sccm Temperature: 600 to 800 ° C. Pressure: 50 to 150 Pa
【００４１】Ｓｉ3 Ｎ4 膜の形成条件（減圧ＣＶＤ法の
場合） ガス：ＳｉＨ2 Ｃｌ2 ：ＮＨ3 ＝１：１０の比率程度 温度：６５０〜８００℃ 圧力：３０〜１００ＰａConditions for forming Si 3 N 4 film (in the case of low-pressure CVD) Gas: SiH 2 Cl 2 : NH 3 = 1: 10 ratio Temperature: 650-800 ° C. Pressure: 30-100 Pa
【００４２】次に、図３（ａ）に示す様に、下記の条件
の異方性エッチングを行って、ＳｉＯ2 膜３６及びＳｉ
3 Ｎ4 膜３７から成る２層構造の側壁絶縁膜を多結晶Ｓ
ｉ膜３５に形成する。Next, as shown in FIG. 3 (a), anisotropic etching is performed under the following conditions, SiO 2 film 36 and Si
3 N 4 sidewall insulating film polycrystalline S of the two-layer structure consisting of layer 37
It is formed on the i-film 35.
【００４３】Ｓｉ3 Ｎ4 膜のエッチング条件 ガス：ＣＨＦ3 ／ＣＯ＝２０／８０ｓｃｃｃｍ 高周波電力：１５００Ｗ 圧力：５ＰａEtching conditions for Si 3 N 4 film Gas: CHF 3 / CO = 20/80 scccm High frequency power: 1500 W Pressure: 5 Pa
【００４４】次に、図３（ｂ）に示す様に、希フッ酸や
緩衝フッ酸等による等方性エッチングをＳｉＯ2 膜３６
に施して、Ｓｉ基板３１とＳｉ3 Ｎ4 膜３７との間及び
多結晶Ｓｉ膜３５とＳｉ3 Ｎ4 膜３７との間に夫々溝３
８ａ、３８ｂを形成する。溝３８ａの幅及び溝３８ｂの
深さは１０〜３０ｎｍ程度である。なお、このとき、Ｓ
ｉＯ2 膜とＳｉ3 Ｎ4 膜とのエッチング速度の違いか
ら、Ｓｉ3 Ｎ4 膜３７はエッチングされない。Next, as shown in FIG. 3B, isotropic etching using dilute hydrofluoric acid, buffered hydrofluoric acid, or the like is performed on the SiO 2 film 36.
To form a groove 3 between the Si substrate 31 and the Si 3 N 4 film 37 and between the polycrystalline Si film 35 and the Si 3 N 4 film 37, respectively.
8a and 38b are formed. The width of the groove 38a and the depth of the groove 38b are about 10 to 30 nm. At this time, S
Due to the difference in etching rate between the iO 2 film and the Si 3 N 4 film, the Si 3 N 4 film 37 is not etched.
【００４５】次に、図３（ｃ）に示す様に、Ｓｉ3 Ｎ4
膜３７を堆積させたときと同じ条件で、厚さが１００〜
１００ｎｍ程度のＳｉ3 Ｎ4 膜４１を堆積させる。Ｓｉ
3 Ｎ4 膜４１は表面反応によって形成されるので、溝３
８ｂのみならず溝３８ａもＳｉ3 Ｎ4 膜４１で十分に埋
められる。Next, as shown in FIG. 3 (c), Si 3 N 4
Under the same conditions as when the film 37 was deposited, a thickness of 100 to
A Si 3 N 4 film 41 of about 100 nm is deposited. Si
Since the 3 N 4 film 41 is formed by a surface reaction, the groove 3
Not only 8b but also the groove 38a is sufficiently filled with the Si 3 N 4 film 41.
【００４６】次に、図３（ｄ）に示す様に、Ｓｉ3 Ｎ4
膜３７を異方性エッチングしたときと同じ条件でＳｉ3
Ｎ4 膜４１を異方性エッチングして、溝３８ａ、３８ｂ
内にＳｉ3 Ｎ4 膜４１を残す。また、ＬＯＣＯＳ法で形
成したＳｉＯ2 膜３２では素子活性領域に臨む端縁部３
２ａが段差部になっているので、Ｓｉ3 Ｎ4 膜４１の異
方性エッチングによって、ストリンガーと称されて端縁
部３２ａを覆うＳｉ3Ｎ4 膜４１も残る。Next, as shown in FIG. 3D, Si 3 N 4
Si 3 under the same conditions as when the film 37 was anisotropically etched.
The N 4 film 41 is anisotropically etched to form grooves 38a and 38b.
The Si 3 N 4 film 41 is left inside. In the SiO 2 film 32 formed by the LOCOS method, the edge 3 facing the element active region
Since 2a is a stepped portion, the Si 3 N 4 film 41 which is called a stringer and covers the edge 32a remains by anisotropic etching of the Si 3 N 4 film 41.
【００４７】次に、図４（ａ）に示す様に、従来公知の
イオン注入及び活性化熱処理によって、ソース・ドレイ
ン領域としての不純物領域４２を形成する。なお、この
ＭＯＳトランジスタがＣＭＯＳトランジスタである場合
は、６０ｋｅＶの加速エネルギー及び３×１０15ｃｍ-2
のドーズ量で砒素をＮＭＯＳトランジスタ領域にイオン
注入し、犠牲酸化膜としてのＳｉＯ2 膜を全面に形成し
てから、４０ｋｅＶの加速エネルギー及び３×１０15ｃ
ｍ-2のドーズ量でフッ化ボロンをＰＭＯＳトランジスタ
領域にイオン注入する。Next, as shown in FIG. 4A, impurity regions 42 as source / drain regions are formed by conventionally known ion implantation and activation heat treatment. When this MOS transistor is a CMOS transistor, the acceleration energy of 60 keV and 3 × 10 15 cm −2
After arsenic is ion-implanted into the NMOS transistor region at a dose amount of, and an SiO 2 film as a sacrificial oxide film is formed on the entire surface, an acceleration energy of 40 keV and 3 × 10 15 c
Boron fluoride is ion-implanted into the PMOS transistor region at a dose of m -2 .
【００４８】その後、不純物領域４２の形成に際して犠
牲酸化膜としてのＳｉＯ2 膜を形成してある場合はフッ
酸系の薬液でこのＳｉＯ2 膜をエッチングし、犠牲酸化
膜としてのＳｉＯ2 膜を形成していない場合でもフッ酸
系の薬液で自然酸化膜をエッチングしてから、砒素等の
イオン注入で不純物領域４２及び多結晶Ｓｉ膜３５の各
々の表面に非晶質層（図示せず）を形成する。Thereafter, if an SiO 2 film as a sacrificial oxide film is formed when the impurity region 42 is formed, the SiO 2 film is etched with a hydrofluoric acid-based chemical to form an SiO 2 film as a sacrificial oxide film. Even if not performed, the natural oxide film is etched with a hydrofluoric acid-based chemical solution, and then an amorphous layer (not shown) is formed on each surface of the impurity region 42 and the polycrystalline Si film 35 by ion implantation of arsenic or the like. Form.
【００４９】次に、図４（ｂ）に示す様に、フッ酸系の
薬液で自然酸化膜をエッチングしてから、厚さが１０〜
１００ｎｍ程度のＴｉ膜やＣｏ膜等である高融点金属膜
４３を堆積させる。なお、この高融点金属膜４３の堆積
に先立ってフッ酸系の薬液による多数回のエッチングを
行っているが、これらのエッチングを行う時点では、Ｓ
ｉＯ2 膜３６がＳｉ3 Ｎ4 膜３７、４１で完全に覆われ
ていて、ＳｉＯ2 膜３６が露出していない。Next, as shown in FIG. 4B, the natural oxide film is etched with a hydrofluoric acid-based chemical solution,
A refractory metal film 43 such as a Ti film or a Co film of about 100 nm is deposited. Prior to the deposition of the refractory metal film 43, a large number of etchings with a hydrofluoric acid-based chemical solution are performed.
The iO 2 film 36 is completely covered with the Si 3 N 4 films 37 and 41, and the SiO 2 film 36 is not exposed.
【００５０】このため、十分なオーバエッチングを行っ
ても、ＳｉＯ2 膜３６の過剰なエッチングが抑制され、
その結果、ゲート酸化膜であるＳｉＯ2 膜３４へのフッ
酸系の薬液の浸潤が防止されて、ＳｉＯ2 膜３４のエッ
チングが防止されている。For this reason, even if sufficient over-etching is performed, excessive etching of the SiO 2 film 36 is suppressed, and
As a result, infiltration of a hydrofluoric acid-based chemical solution into the SiO 2 film 34 serving as the gate oxide film is prevented, and the SiO 2 film 34 is prevented from being etched.
【００５１】次に、図４（ｃ）に示す様に、従来公知の
方法で、不純物領域４２及び多結晶Ｓｉ膜３５の各々の
表面にのみ自己整合的に低抵抗の高融点金属シリサイド
膜４４を形成する。例えば、２段階熱処理法を用いる場
合は、温度が６５０℃程度の第１段階の熱処理と、アン
モニア過水等による未反応の高融点金属膜４３の除去
と、温度が８００℃程度の第２段階の熱処理とを順次に
行う。Next, as shown in FIG. 4C, the low-resistance refractory metal silicide film 44 having a low resistance is self-aligned only on the respective surfaces of the impurity region 42 and the polycrystalline Si film 35 by a conventionally known method. To form For example, when a two-step heat treatment method is used, a first-step heat treatment at a temperature of about 650 ° C., removal of the unreacted high-melting-point metal film 43 using ammonia peroxide, and a second step at a temperature of about 800 ° C. Are sequentially performed.
【００５２】次に、図１に示す様に、ＳｉＯ2 膜である
層間絶縁膜４５を形成し、この層間絶縁膜４５の表面を
平坦化する。そして、Ｓｉ3 Ｎ4 膜に対するＳｉＯ2 膜
の選択比が大きな下記の条件のエッチングで、不純物領
域４２に対するコンタクト孔４６を層間絶縁膜４５に開
孔した後、このコンタクト孔４６を埋めるプラグ４７等
を形成して、このＭＯＳトランジスタを完成させる。Next, as shown in FIG. 1, an interlayer insulating film 45 which is a SiO 2 film is formed, and the surface of the interlayer insulating film 45 is flattened. Then, a contact hole 46 for the impurity region 42 is opened in the interlayer insulating film 45 by etching under the following conditions in which the selectivity of the SiO 2 film to the Si 3 N 4 film is large, and a plug 47 or the like filling the contact hole 46 is formed. Is formed to complete this MOS transistor.
【００５３】Ｓｉ3 Ｎ4 膜に対する選択比が大きなＳｉ
Ｏ2 膜のエッチング条件 ガス：Ａｒ／Ｃ4 Ｆ8 ／ＣＯ＝２００／１０／５０ｓｃ
ｃｍ 高周波電力：１５００Ｗ 圧力：５ＰａSi having a large selectivity to the Si 3 N 4 film
O 2 film etching conditions Gas: Ar / C 4 F 8 / CO = 200/10 / 50sc
cm High frequency power: 1500 W Pressure: 5 Pa
【００５４】ところで、図１に示した様に、不純物領域
４２に対するコンタクト孔４６を層間絶縁膜４５に開孔
する際に合わせずれが生じても、Ｓｉ3 Ｎ4 膜４１がエ
ッチングのストッパになって、フィールド酸化膜である
ＳｉＯ2 膜３２の端縁部３２ａがエッチングされない。
このため、コンタクト補償のための処理を実行する必要
がなく、素子活性領域に合わせ余裕を確保しておく必要
もない。As shown in FIG. 1, even when misalignment occurs when the contact hole 46 for the impurity region 42 is formed in the interlayer insulating film 45, the Si 3 N 4 film 41 functions as an etching stopper. Therefore, the edge 32a of the SiO 2 film 32, which is a field oxide film, is not etched.
Therefore, it is not necessary to perform a process for contact compensation, and it is not necessary to secure a margin according to the element active region.
【００５５】なお、高融点金属シリサイド膜４４を有す
る半導体装置の製造に際しては薬液で酸化膜をエッチン
グする回数が上述の様に特に多いので本願の発明が特に
有効であるが、高融点金属シリサイド膜を有しない半導
体装置の製造に際しても薬液で酸化膜をエッチングする
ので、この様な半導体装置及びその製造方法にも本願の
発明を適用することができる。When manufacturing a semiconductor device having the high melting point metal silicide film 44, the present invention is particularly effective because the number of times the oxide film is etched with a chemical solution is particularly large as described above. Since the oxide film is etched with a chemical solution even when manufacturing a semiconductor device having no semiconductor device, the present invention can be applied to such a semiconductor device and a method for manufacturing the same.
【００５６】[0056]
【発明の効果】請求項１に係る半導体装置では、半導体
基板に結晶欠陥が生じにくく、ホットキャリア耐性が高
く、しかも、薬液処理を十分に行ってもゲート酸化膜の
エッチングを防止することができるので、信頼性が高
い。また、自然酸化膜等の不要な酸化膜をエッチングす
るための薬液処理を十分に行うことができるので、特性
が優れている。According to the semiconductor device of the first aspect, crystal defects are less likely to occur in the semiconductor substrate, the hot carrier resistance is high, and the etching of the gate oxide film can be prevented even when the chemical treatment is sufficiently performed. So reliable. In addition, since chemical treatment for etching an unnecessary oxide film such as a natural oxide film can be sufficiently performed, the characteristics are excellent.
【００５７】請求項２に係る半導体装置では、コンタク
ト補償用のイオン注入やイオン注入した不純物の活性化
熱処理等の工程を実行する必要がなく、素子活性領域に
合わせ余裕を確保しておく必要もないので、製造コスト
が低く微細化も可能である。In the semiconductor device according to the second aspect, it is not necessary to perform steps such as ion implantation for contact compensation and activation heat treatment of the ion-implanted impurity, and it is also necessary to secure a margin in accordance with the element active region. Since it is not available, the manufacturing cost is low and miniaturization is possible.
【００５８】請求項３に係る半導体装置の製造方法で
は、ゲート電極の側面とゲート電極の側部における半導
体基板の表面とに接する酸化膜を窒化膜が覆っていて露
出面が窒化膜である側壁絶縁膜を形成することができる
ので、信頼性が高く特性も優れている半導体装置を製造
することができる。In the method of manufacturing a semiconductor device according to the third aspect, the nitride film covers the oxide film in contact with the side surface of the gate electrode and the surface of the semiconductor substrate at the side of the gate electrode, and the exposed surface is a nitride film. Since an insulating film can be formed, a semiconductor device having high reliability and excellent characteristics can be manufactured.
【００５９】請求項４に係る半導体装置の製造方法で
は、フィールド酸化膜の端縁部を覆う第２の窒化膜を容
易に形成することができるので、製造コストが低く微細
化も可能な半導体装置を更に低コストで製造することが
できる。In the method of manufacturing a semiconductor device according to the fourth aspect, the second nitride film covering the edge of the field oxide film can be easily formed, so that the manufacturing cost is low and the semiconductor device can be miniaturized. Can be manufactured at lower cost.
【図１】本願の発明の一実施形態による半導体装置の側
断面図である。FIG. 1 is a side sectional view of a semiconductor device according to an embodiment of the present invention.
【図２】一実施形態による半導体装置の製造方法の初期
の工程を順次に示す側断面図である。FIG. 2 is a side sectional view sequentially showing an initial step of a method of manufacturing a semiconductor device according to one embodiment.
【図３】一実施形態による半導体装置の製造方法の中期
の工程を順次に示す側断面図である。FIG. 3 is a side sectional view sequentially showing a middle stage of a method of manufacturing a semiconductor device according to one embodiment.
【図４】一実施形態による半導体装置の製造方法の終期
の工程を順次に示す側断面図である。FIG. 4 is a side sectional view sequentially showing final steps of a method of manufacturing a semiconductor device according to one embodiment.
【図５】本願の発明の第１従来例による半導体装置の製
造方法の工程を順次に示す側断面図である。FIG. 5 is a side sectional view sequentially showing steps of a method of manufacturing a semiconductor device according to a first conventional example of the present invention.
【図６】本願の発明の第２従来例による半導体装置の製
造方法の工程を順次に示す側断面図である。FIG. 6 is a side sectional view sequentially showing steps of a method of manufacturing a semiconductor device according to a second conventional example of the present invention.
３１ Ｓｉ基板（半導体基板） ３２ ＳｉＯ2 膜
（フィールド酸化膜） ３２ａ 端縁部 ３５ 多結晶Ｓｉ膜（ゲ
ート電極） ３６ ＳｉＯ2 膜（酸化膜） ３７ Ｓｉ3 Ｎ4 膜（窒
化膜、第１の窒化膜） ３８ａ、３８ｂ 溝 ４１ Ｓｉ3 Ｎ4 膜（窒
化膜、第２の窒化膜）31 Si substrate (semiconductor substrate) 32 SiO 2 film (field oxide film) 32 a Edge 35 polycrystalline Si film (gate electrode) 36 SiO 2 film (oxide film) 37 Si 3 N 4 film (nitride film, first film) 38a, 38b Groove 41 Si 3 N 4 film (nitride film, second nitride film)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ３０１Ｓ ３０１Ｒ ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 29/78 301S 301R
Claims (4)
部における半導体基板の表面とを覆う側壁絶縁膜が、 少なくとも前記表面に接している酸化膜と、 この酸化膜を覆っている窒化膜とを有していることを特
徴とする半導体装置。A side wall insulating film covering a side surface of the gate electrode and a surface of the semiconductor substrate on a side portion of the gate electrode; an oxide film contacting at least the surface; a nitride film covering the oxide film; A semiconductor device comprising:
に臨む端縁部を窒化膜が覆っていることを特徴とする請
求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein an edge of the field oxide film facing the element active region is covered with a nitride film.
部における半導体基板の表面とに接する酸化膜と、この
酸化膜の前記側面及び前記表面とは反対の面に接する第
１の窒化膜とを形成する工程と、 前記酸化膜に等方性エッチングを施して、前記第１の窒
化膜と前記半導体基板との間及び前記第１の窒化膜と前
記ゲート電極との間に溝を形成する工程と、 前記等方性エッチングの後に、第２の窒化膜を堆積させ
て前記溝を埋める工程と、 前記第２の窒化膜に異方性エッチングを施して、前記溝
内に前記第２の窒化膜を残す工程とを具備することを特
徴とする半導体装置の製造方法。3. An oxide film in contact with a side surface of the gate electrode and a surface of the semiconductor substrate at a side portion of the gate electrode, and a first nitride film in contact with a surface of the oxide film opposite to the side surface and the surface. Forming a groove between the first nitride film and the semiconductor substrate and between the first nitride film and the gate electrode by performing isotropic etching on the oxide film. A step of depositing a second nitride film after the isotropic etching to fill the groove; and performing an anisotropic etching on the second nitride film to form the second nitride film in the groove. And a step of leaving a nitride film.
っているフィールド酸化膜を形成する工程と、 前記異方性エッチングによって前記端縁部を覆う前記第
２の窒化膜を残す工程とを具備することを特徴とする請
求項３記載の半導体装置の製造方法。4. A step of forming a field oxide film having an edge facing a device active region as a step, and leaving the second nitride film covering the edge by the anisotropic etching. 4. The method for manufacturing a semiconductor device according to claim 3, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12500997A JPH10303141A (en) | 1997-04-28 | 1997-04-28 | Semiconductor device and its manufacture |
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| JPH10303141A true JPH10303141A (en) | 1998-11-13 |
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| JP12500997A Pending JPH10303141A (en) | 1997-04-28 | 1997-04-28 | Semiconductor device and its manufacture |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001177090A (en) * | 1999-10-27 | 2001-06-29 | Lucent Technol Inc | Integrated circuit |
| US6720226B2 (en) | 2000-09-18 | 2004-04-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for facticating the same |
| KR100443519B1 (en) * | 2002-10-30 | 2004-08-09 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
| WO2004114390A1 (en) * | 2003-06-20 | 2004-12-29 | Nec Corporation | Semiconductor device and production method therefor |
| JP2005093580A (en) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | Method of manufacturing semiconductor device |
| JP2006203202A (en) * | 2005-01-18 | 2006-08-03 | Samsung Electronics Co Ltd | Method of manufacturing semiconductor device comprising silicon nitride film with impurity removed |
| JP2006344663A (en) * | 2005-06-07 | 2006-12-21 | Sony Corp | Semiconductor device and its manufacturing method |
| JPWO2005041307A1 (en) * | 2003-10-23 | 2007-04-05 | 富士通株式会社 | Semiconductor device and method for manufacturing semiconductor device |
-
1997
- 1997-04-28 JP JP12500997A patent/JPH10303141A/en active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001177090A (en) * | 1999-10-27 | 2001-06-29 | Lucent Technol Inc | Integrated circuit |
| US6720226B2 (en) | 2000-09-18 | 2004-04-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for facticating the same |
| KR100443519B1 (en) * | 2002-10-30 | 2004-08-09 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
| WO2004114390A1 (en) * | 2003-06-20 | 2004-12-29 | Nec Corporation | Semiconductor device and production method therefor |
| JP2005093580A (en) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | Method of manufacturing semiconductor device |
| JP4529025B2 (en) * | 2003-09-16 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | Manufacturing method of semiconductor device |
| JPWO2005041307A1 (en) * | 2003-10-23 | 2007-04-05 | 富士通株式会社 | Semiconductor device and method for manufacturing semiconductor device |
| JP4866609B2 (en) * | 2003-10-23 | 2012-02-01 | 富士通セミコンダクター株式会社 | Manufacturing method of semiconductor device |
| JP2006203202A (en) * | 2005-01-18 | 2006-08-03 | Samsung Electronics Co Ltd | Method of manufacturing semiconductor device comprising silicon nitride film with impurity removed |
| JP2006344663A (en) * | 2005-06-07 | 2006-12-21 | Sony Corp | Semiconductor device and its manufacturing method |
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