KR100442854B1 - Method for fabricating semiconductor device to effectively reduce stress applied to semiconductor substrate - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 반도체 기판의 배면에 부수적으로 형성되는 질화막을 선택적으로 제거하는 방법에 관한 것이다BACKGROUND OF THE
반도체 장치의 제조 공정에서 도전막 패턴의 측벽에 스페이서를 형성하는 기술이 널리 사용되고 있다. 도전막 패턴의 측벽에 스페이서를 형성하는 기술은 LDD 구조의 형성 또는 샐리사이드(salicide) 구조의 형성등에 사용된다.BACKGROUND ART In the manufacturing process of a semiconductor device, a technique of forming a spacer on sidewalls of a conductive film pattern is widely used. The technique of forming a spacer on the sidewall of the conductive film pattern is used for forming an LDD structure, or forming a salicide structure.
LDD 구조는 핫-캐리어 효과를 감소시키기 위하여 형성하는 소오스/드레인 구조를 지칭하며 다음과 같이 형성한다. 먼저 게이트를 이온주입 마스크로 사용하여 저농도의 불순물을 주입한다. 이어서 게이트의 측벽에 스페이서를 형성한 후, 이를 이온주입 마스크로 사용하여 고농도의 불순물을 주입하여 LDD 구조의 소오스/드레인을 완성한다.LDD structures refer to source / drain structures that are formed to reduce hot-carrier effects and are formed as follows. First, a low concentration of impurities are implanted using the gate as an ion implantation mask. Subsequently, a spacer is formed on the sidewall of the gate, and then, as a ion implantation mask, a high concentration of impurities are implanted to complete the source / drain of the LDD structure.
샐리사이드 구조란 반도체 장치의 콘택 저항을 낮추어 반도체 소자의 소비 전력을 낮추고 동작 속도를 높이기 위해서 채택한 구조를 말한다. 일반적으로 반도체 소자의 콘택 크기가 감소함에 따라, 콘택 저항이 증가하며 소오스/드레인 영역의 얕은 접합 영역의 면 저항값 또한 증가하므로, 이러한 저항값들을 감소시키기 위해선 게이트 전극과 소오스/드레인 영역을 실리사이드와 같은 저저항의 물질로 형성해야 한다. 샐리사이드 기술에 의하면, Ti, Ta 또는 Mo과 같은 전이 금속을 MOS 구조위에 적층한 후 열처리함으로써 상기 금속이 게이트위의 노출된 폴리실리콘 및 소오스/드레인 영역의 노출된 실리콘과 반응하여 실리사이드를 형성하도록 한다. 실리사이드 형성 공정 동안, 게이트 측벽의 스페이서는 스페이서위에 실리사이드가 형성되지 못하도록 함으로써 게이트와 소오스/드레인 영역이 전기적으로 연결되는 단락(short)을 방지한다. 실리사이드 형성후, 미반응 전이 금속만 제거하고 실리사이드, 실리콘 기판 및 스페이서는 식각하지 않는 선택적 식각에 의해 미반응 전이 금속을 제거한다. 그 결과, 노출된 소오스/드레인 영역 및 폴리실리콘 게이트위에 각각 실리사이드막이 형성된다.The salicide structure is a structure adopted to lower the contact resistance of the semiconductor device to lower the power consumption of the semiconductor device and to increase the operation speed. In general, as the contact size of the semiconductor device decreases, the contact resistance increases and the surface resistance of the shallow junction region of the source / drain region also increases, so that the gate electrode and the source / drain region may be reduced to It must be formed of the same low resistance material. According to the salicide technique, a transition metal such as Ti, Ta or Mo is deposited on a MOS structure and then thermally treated so that the metal reacts with exposed polysilicon on the gate and exposed silicon in the source / drain regions to form silicide. do. During the silicide formation process, the spacers on the gate sidewalls prevent silicides from forming on the spacers, thereby preventing a short between the gate and the source / drain regions being electrically connected. After silicide formation, only unreacted transition metals are removed and unreacted transition metals are removed by selective etching that does not etch silicides, silicon substrates and spacers. As a result, silicide films are formed on the exposed source / drain regions and the polysilicon gate, respectively.
LDD 구조 또는 샐리사이드 구조 형성시 사용되는 스페이서는 질화막 또는 질화막과 산화막의 복합막으로 형성하는 것이 일반적이다. 그런데 스페이서 형성 물질을 질화막 또는 질화막과 산화막의 복합막(이하 통칭하여 "질화막"이라 함)으로 형성할 경우 다음과 같은 문제점이 발생한다.The spacer used in forming the LDD structure or salicide structure is generally formed of a nitride film or a composite film of a nitride film and an oxide film. However, when the spacer forming material is formed as a nitride film or a composite film of a nitride film and an oxide film (hereinafter referred to as a "nitride film"), the following problems occur.
저압 화학 기상 증착법등에 의해 스페이서용 질화막을 반도체 기판에 증착시 질화막은 반도체 소자가 형성될 반도체 기판의 전면에만 형성되는 것이 아니라 반도체 기판의 배면에도 부수적으로 형성된다. 증착 직후에는 반도체 기판 전면과 배면에 형성된 질화막의 두께가 거의 동일하므로 반도체 기판의 양면에서 동일한 응력이 작용하기 때문에 반도체 기판에 많은 영향을 미치지는 않는다. 그러나 반도체 기판 전면에 형성된 질화막을 이방성 식각하여 게이트 전극의 측면에 스페이서로 형성할 경우 반도체 기판의 전면에는 스페이서 형태로 불연속적으로 소량의 질화막만이 잔존하는 반면 배면에는 질화막이 기판 전체에 걸쳐 그대로 남아있게 된다. 따라서 기판 배면에 남아있는 질화막의 인장 응력(tensile stress)이 반도체 기판에 작용하여 반도체 기판이 위로 볼록하게 휘게되어 게이트, 게이트 산화막, 필드 영역 및 활성 영역등에 큰 응력을 가하게 되어 반도체 소자의 신뢰성이 저하된다.When the nitride film for spacers is deposited on a semiconductor substrate by a low pressure chemical vapor deposition method or the like, the nitride film is formed not only on the front surface of the semiconductor substrate on which the semiconductor element is to be formed but also on the back of the semiconductor substrate. Immediately after the deposition, the thicknesses of the nitride films formed on the front surface and the back surface of the semiconductor substrate are almost the same, so that the same stress acts on both surfaces of the semiconductor substrate. However, when the nitride film formed on the front surface of the semiconductor substrate is anisotropically etched and formed as a spacer on the side of the gate electrode, only a small amount of the nitride film is discontinuously remaining on the front surface of the semiconductor substrate while the nitride film remains on the entire surface of the substrate. Will be. Therefore, the tensile stress of the nitride film remaining on the backside of the substrate acts on the semiconductor substrate, causing the semiconductor substrate to be convex upward, which causes a large stress on the gate, the gate oxide layer, the field region, and the active region. do.
이렇게 반도체 기판의 배면에 질화막이 잔존하여 기판에 인장 응력을 미치는 경우는 트렌치 소자 분리 영역의 형성 공정에서도 발생한다. 트렌치 소자 분리 영역 형성 공정의 경우 트렌치를 매몰하는 절연막을 CMP등에 의해 평탄화할때 평탄화의 스토퍼층으로 기능하도록 질화막 패턴을 형성한다. 따라서 질화막을 기판위에 형성한 후, 트렌치 영역을 정의하는 질화막 패턴으로 패터닝하면 반도체 기판의 전면에는 질화막 패턴만이 남아 있는 반면 반도체 기판의 배면 전체에는 질화막이 그대로 잔존하기 때문에 기판이 받는 응력이 증가하여 앞서 설명한 바와 동일한 문제점이 발생한다.Thus, when the nitride film remains on the back surface of the semiconductor substrate and the tensile stress is applied to the substrate, it also occurs in the process of forming the trench element isolation region. In the trench isolation region forming process, a nitride film pattern is formed so as to function as a stopper layer for planarization when the insulating film for embedding the trench is planarized by CMP or the like. Therefore, after the nitride film is formed on the substrate and patterned into the nitride film pattern defining the trench region, only the nitride film pattern remains on the front surface of the semiconductor substrate but the nitride film remains on the entire back surface of the semiconductor substrate, thereby increasing the stress applied to the substrate. The same problem as described above occurs.
본 발명이 이루고자하는 기술적 과제는 반도체 기판의 배면에 부수적으로 형성되어 기판에 응력을 가하는 질화막을 선택적으로 제거할 수 있는 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of selectively removing a nitride film that is incidentally formed on a rear surface of a semiconductor substrate and stresses the substrate.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 기판의 배면에 형성된 질화막을 제거하는 방법을 사용하여 LDD 구조의 트랜지스터 또는 샐리사이드를 형성하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of forming a transistor or salicide of an LDD structure by using a method of removing a nitride film formed on the back surface of the semiconductor substrate.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 반도체 기판의 배면에 형성된 질화막을 제거하는 방법을 사용하여 트렌치 소자 분리 영역을 형성하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method for forming a trench isolation region using a method of removing a nitride film formed on the back surface of the semiconductor substrate.
도1 내지 도8은 본 발명의 제1 실시예에 의하여 반도체 기판의 배면에 부수적으로 형성된 질화막을 제거하고 샐리사이드 공정을 진행하는 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들을 나타낸다.1 through 8 illustrate cross-sectional views of intermediate structures of a process for explaining a method of removing a nitride film incidentally formed on a rear surface of a semiconductor substrate and performing a salicide process according to a first embodiment of the present invention.
도9 내지 도14는 본 발명의 제2 실시예에 의하여 반도체 기판의 배면에 부수적으로 형성된 질화막을 제거하고 트렌치 분리 영역을 형성하는 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들을 나타낸다.9 to 14 show cross-sectional views of intermediate structures in a process for explaining a method of removing a nitride film incidentally formed on a rear surface of a semiconductor substrate and forming a trench isolation region according to a second embodiment of the present invention.
도15는 반도체 기판의 배면에 형성된 질화막을 제거하기 전과 후에 반도체 기판이 휘는 정도(BOW)를 온도별로 측정한 결과를 나타내는 그래프이다.15 is a graph showing the results of measuring the degree of warpage (BOW) of the semiconductor substrate for each temperature before and after removing the nitride film formed on the back surface of the semiconductor substrate.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 먼저 반도체 기판 전면에 질화막을 형성한 후, 상기 반도체 기판 전면에 형성된 질화막위에 보호막을 형성한다. 그리고 상기 반도체 기판의 배면에 형성된 질화막만을 선택적으로 제거하는 용액을 사용하여 반도체 기판의 배면에 형성된 질화막을 제거한다. 다음에 보호막만을 선택적으로 제거하는 용액을 사용하여 보호막 하부의 질화막은 손상시키지 않으면서 보호막을 제거한다.According to the method of manufacturing a semiconductor device according to the present invention for achieving the above technical problem, first, a nitride film is formed on the entire surface of the semiconductor substrate, and then a protective film is formed on the nitride film formed on the entire surface of the semiconductor substrate. The nitride film formed on the back surface of the semiconductor substrate is removed using a solution for selectively removing only the nitride film formed on the back surface of the semiconductor substrate. Next, the protective film is removed without damaging the nitride film under the protective film using a solution that selectively removes only the protective film.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따르면, 반도체 기판 전면에 도전막 패턴을 형성한 후, 상기 도전막 패턴이 형성된 결과물상에 질화막을 형성한다. 다음에 상기 질화막상에 보호막을 형성한 후, 상기 질화막 형성단계에서 상기 반도체 기판의 배면에 부수적으로 형성된 질화막을 제거한다. 계속해서 상기 보호막을 제거하고, 상기 질화막을 식각하여 상기 도전막 패턴의 측벽에 스페이서로 형성한다. 이때, 상기 도전막 패턴을 형성한 후, 상기 도전막 패턴을 이온 주입 마스크로 사용하여 저농도의 불순물을 상기 반도체 기판에 주입하고, 상기 스페이서를 형성한 후, 상기 스페이서를 이온 주입 마스크로 사용하여 고농도의 불순물을 상기 반도체 기판에 주입하여 LDD구조의 소오스/드레인 영역을 형성한다.According to the present invention for achieving the above another technical problem, after forming a conductive film pattern on the entire surface of the semiconductor substrate, a nitride film is formed on the resultant formed with the conductive film pattern. Next, after the protective film is formed on the nitride film, the nitride film incidentally formed on the rear surface of the semiconductor substrate is removed in the nitride film forming step. Subsequently, the protective film is removed, and the nitride film is etched to form spacers on sidewalls of the conductive film pattern. At this time, after the conductive film pattern is formed, a low concentration of impurities are injected into the semiconductor substrate using the conductive film pattern as an ion implantation mask, and the spacer is formed, and then the spacer is used as an ion implantation mask to form a high concentration. Impurities are implanted into the semiconductor substrate to form source / drain regions of the LDD structure.
또, 상기 스페이서를 형성하는 단계 이후에 상기 기판의 전면에 VIII족 금속막 또는 내화금속막을 형성한 후, 상기 금속막이 형성된 기판을 어닐링하여 상기 도전막 패턴위와 스페이서에 의해 노출된 상기 반도체 기판상에 실리사이드막을 형성한다. 이어서, 상기 금속막중 미반응된 금속막을 제거하여 샐리사이드를 형성한다.In addition, after the forming of the spacer, a group VIII metal film or a refractory metal film is formed on the entire surface of the substrate, and then the substrate on which the metal film is formed is annealed on the conductive film pattern and on the semiconductor substrate exposed by the spacer. A silicide film is formed. Subsequently, an unreacted metal film is removed from the metal film to form salicide.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따르면, 먼저 반도체 기판 전면에 산화막 및 질화막을 차례대로 형성한다. 다음에, 상기 질화막상에 보호막을 형성하고, 상기 질화막 형성단계에서 상기 반도체 기판의 배면에 부수적으로 형성된 질화막을 제거한다. 이어서 상기 보호막을 제거한후, 상기 질화막과 산화막을 패터닝하여 트렌치 소자 분리 영역을 한정하는 질화막 패턴 및 산화막 패턴을 형성한다. 계속해서, 상기 질화막 패턴 및 산화막 패턴을 식각 마스크로 하여 상기 반도체 기판을 식각하여 트렌치 영역을 형성한 후, 상기 트렌치 영역을 매립하는 절연막을 상기 반도체 기판 전면에 형성한다. 마지막으로 상기 절연막을 평탄화하여 트렌치 소자 분리 영역을 완성한다.According to the present invention for achieving the above another technical problem, first, an oxide film and a nitride film are sequentially formed on the entire surface of the semiconductor substrate. Next, a protective film is formed on the nitride film, and the nitride film additionally formed on the back surface of the semiconductor substrate is removed in the nitride film forming step. Subsequently, after removing the protective film, the nitride film and the oxide film are patterned to form a nitride film pattern and an oxide film pattern defining a trench isolation region. Subsequently, the semiconductor substrate is etched using the nitride film pattern and the oxide film pattern as an etching mask to form a trench region, and then an insulating film filling the trench region is formed on the entire surface of the semiconductor substrate. Finally, the insulating layer is planarized to complete the trench isolation region.
본 발명에 있어서, 상기 질화막은 질화막과 산화막의 복합막, 예컨대, 질화막/산화막 구조의 복합막 또는 산화막/질화막/산화막 구조의 복합막으로 형성한다. 상기 보호막은 Phospho-Silicate Glass, Undoped- Silicate Glass, plasma enhanced tetraethyl orthosilicate 또는 플라즈마로 강화된 산화막으로 형성하는 것이 바람직하다. 상기 반도체 기판의 배면에 형성된 상기 질화막 제거 단계는 상기 반도체 기판의 배면에 형성된 질화막만을 선택적으로 제거하는 용액, 예컨대 인산 용액을 사용한 습식 식각 방법에 의해 실시하고, 상기 보호막 제거 단계는 상기 보호막만을 선택적으로 제거하는 용액, 예컨대 LAL(NH4F, HF 및 H2O의 혼합용액), BOE(buffered oxide etchant) 또는 SC-1(NH3, H2O2및 탈이온수의 혼합용액)을 사용한 습식 식각 방법에 의해 실시한다.In the present invention, the nitride film is formed of a composite film of a nitride film and an oxide film, for example, a composite film of a nitride film / oxide film structure or a composite film of an oxide film / nitride film / oxide film structure. The protective film is preferably formed of Phospho-Silicate Glass, Undoped-Silicate Glass, plasma enhanced tetraethyl orthosilicate or plasma enhanced oxide film. The removal of the nitride film formed on the back surface of the semiconductor substrate is performed by a wet etching method using a solution for selectively removing only the nitride film formed on the back surface of the semiconductor substrate, for example, a phosphoric acid solution. Wet etching using a solution to be removed, such as LAL (mixture of NH 4 F, HF and H 2 O), buffered oxide etchant (BOE) or SC-1 (mixture of NH 3 , H 2 O 2 and deionized water) It is carried out by the method.
상술한 본 발명에 따르면, 반도체 기판의 배면에 부수적으로 형성된 질화막을 선택적으로 제거하여 반도체 기판이 받는 스트레스를 감소시킬 수 있다.According to the present invention described above, it is possible to selectively remove the nitride film incidentally formed on the rear surface of the semiconductor substrate to reduce the stress on the semiconductor substrate.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 또한 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있다. 도면에서 동일참조부호는 동일부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. In the accompanying drawings, the thicknesses of the various films and regions are highlighted for clarity. Also, when either film is referred to as being on another film or substrate, it may be directly over the other film or substrate, or an interlayer film may be present. Like reference numerals in the drawings denote like elements.
<제1 실시예><First Embodiment>
도1 내지 도6은 본 발명의 제1 실시예에 의하여 반도체 기판의 배면에 부수적으로 형성된 질화막을 제거하고 샐리사이드 공정을 진행하는 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들을 나타낸다.1 to 6 illustrate cross-sectional views of intermediate structures in a process for explaining a method of removing a nitride film incidentally formed on a rear surface of a semiconductor substrate and performing a salicide process according to a first embodiment of the present invention.
도1을 참조하면, 반도체 기판(100)상에 필드 산화막(102)을 형성하여 활성 영역을 정의한 후, 활성 영역상에 게이트 산화막(103)과 게이트(104)를 형성한다. 이어서 게이트 산화막(103)과 게이트(104)를 이온주입 마스크로 사용하여 N-형 도펀트를 낮은 도우즈로 기판(100)에 주입하여 저농도로 도우프된 영역(미도시)을 형성한다. 바람직하기로는 도펀트의 도우즈는 5×1012cm-2내지 1×1013cm-2로 40∼60keV로 주입한다.Referring to FIG. 1, after forming a
도2를 참고하면, 측벽 스페이서 형성용 질화막(106)을 화학 기상 증착법에 의해 반도체 기판(100)의 전면에 증착한다. 이 때, 반도체 기판(100)의 전면에만 질화막(106)이 증착되는 것이 아니라 기판(100)의 배면에도 전면에 증착된 질화막(106)과 거의 동일한 두께의 질화막(108)이 형성된다. 질화막(106)은 질화막 또는 NO(질화막/산화막) 또는 ONO(산화막/질화막/산화막)와 같은 질화막과 산화막의 복합막을 사용하여 형성한다.Referring to FIG. 2, a
도3을 참고하면, 기판(100)의 전면에 형성된 질화막(106)상에 보호막(110)을 형성한다. 보호막(110)은 후속 공정에서 기판(100)의 배면에 형성된 질화막(108)을 제거할 때에는 거의 식각되지 않아 하부 질화막(106)이 노출되지 않도록 하여야 하며, 배면 질화막(108) 제거후 보호막(110)의 제거시에는 보호막(110)만 용이하게 빨리 제거할 수 있어서 하부 질화막(106)이 손상되지 않도록 하는 특징을 지니는 물질로 형성하여야 한다. 따라서 보호막은 PSG(Phospho-Silicate Glass), USG(Undoped-Silicate Glass), PETEOS(plasma enhanced tetraethyl orthosilicate) 또는 PEOX(플라즈마로 강화된 산화막)등과 같은 물질로 형성하는 것이 바람직하다.Referring to FIG. 3, a
도4를 참고하면, 보호막(110)이 형성된 반도체 기판(100)을 보호막(110)에 대한 식각율은 낮고 반도체 기판(100)의 배면에 형성된 질화막(108)에 대한 식각율은 높은 용액에 담그어 습식 식각을 실시하여 배면 질화막(108)을 제거한다. 따라서 배면 질화막을 식각하기 위한 용액으로는 인산을 사용하는 것이 바람직하다.Referring to FIG. 4, the
도5를 참고하면, 배면 질화막(108)이 완전히 제거된 반도체 기판(100)을 보호막(110)에 대한 식각율은 높고 보호막(110) 하부의 질화막(106)에 대한 식각율은 낮은 용액에 담그어 습식 식각을 실시하여 질화막(106)에는 손상을 주지 않으면서 보호막(110)을 제거한다. 따라서 보호막(110)을 제거하기 위한 용액으로는 LAL, BOE 또는 SC-1을 사용하는 것이 바람직하다.Referring to FIG. 5, the
도6을 참고하면, 질화막(106)을 이방성 식각하여 게이트(104) 및 게이트 산화막(103)의 측벽에 스페이서(106A)를 형성한다. 다음에 N+형 도펀트를 5×1015cm-2이상으로 40∼80keV로 주입하여 고농도로 도우프된 영역(미도시)을 형성하여 LDD 구조의 소오스/드레인 영역을 완성한다.Referring to FIG. 6, the
도7을 참고하면, LDD구조가 형성된 결과물상에 VIII족 금속 또는 내화 금속으로 이루어진 금속막(112)을 형성한다. 따라서 Ti, W, Mo, Ta, Co, Ti, Pd 또는 Pt등을 사용하여 금속막(112)을 형성한다.Referring to FIG. 7, a
도8을 참고하면, 상기 금속막(112)이 형성된 반도체 기판을 열처리하여 실리콘과 접촉하고 있는 부위에서 실리사이드화 반응이 일어나도록 한다. 그 결과로서, 게이트(104)과 LDD 소오스/드레인 영역(미도시)위에 각각 실리사이드막이 형성된다. 실리사이드 반응후에, 실리사이드막, 스페이서(106A) 및 기판(100)을 식각하지 않는 식각액을 사용하여 미반응 금속을 선택적으로 제거하여 게이트(104)와 LDD 소오스/드레인 영역위에 실리사이드막 패턴(112A)이 남도록 하여 샐리사이드 형성을 완성한다.Referring to FIG. 8, a silicide reaction occurs at a portion of the semiconductor substrate on which the
<제2 실시예>Second Embodiment
도9 내지 도14는 본 발명의 제2 실시예에 의하여 반도체 기판의 배면에 부수적으로 형성된 질화막을 제거하고 트렌치 분리 영역을 형성하는 방법을 설명하기 위한 공정 중간 단계 구조물들의 단면도들을 나타낸다.9 to 14 show cross-sectional views of intermediate structures in a process for explaining a method of removing a nitride film incidentally formed on a rear surface of a semiconductor substrate and forming a trench isolation region according to a second embodiment of the present invention.
도9를 참고하면, 반도체 기판(200) 전면에 산화막(203)과 질화막(206)을 차례대로 증착한다. 이 때, 반도체 기판(200)의 배면에도 부수적으로 질화막(208)이 형성된다. 상기 산화막(203)은 후속 공정에서 스트레스 버퍼(stress buffer) 및 활성 영역을 보호하는 역할을 하고, 상기 질화막(206)은 후속 공정에서 트렌치를 매립하는 절연막의 평탄화 공정시 스토퍼(stopper) 역할을 한다. 상기 산화막(203)은 100∼200Å 두께로 형성하고 질화막(206)은 2000∼3000Å 두께로 형성하는 것이 바람직하다. 질화막(206)은 질화막 또는 NO(질화막/산화막) 또는 ONO(산화막/질화막/산화막)와 같은 질화막과 산화막의 복합막을 사용하여 형성한다.Referring to FIG. 9, an
도10 내지 도11은 제1 실시예의 도3 내지 도4와 동일하게 실시한다. 즉, 도10을 참고하면, 도3의 보호막(110)과 동일한 성질을 가지는 물질을 사용하여 기판(200)의 전면에 형성된 질화막(206)상에 보호막(210)을 형성한다. 따라서 보호막은 PSG, USG, PETEOS 또는 PEOX와 같은 물질로 형성한다.10 to 11 are implemented similarly to FIGS. 3 to 4 of the first embodiment. That is, referring to FIG. 10, a
도11을 참고하면, 도4와 마찬가지로 보호막(210)이 형성된 반도체 기판(200)을 보호막(210)에 대한 식각율은 낮고 반도체 기판(200)의 배면에 형성된 질화막(208)에 대한 식각율은 높은 용액에 담그어 습식 식각을 실시하여 배면 질화막(208)을 제거한다. 따라서 배면 질화막을 식각하기 위한 용액으로는 인산을 사용하는 것이 바람직하다.Referring to FIG. 11, similar to FIG. 4, the etching rate of the
도12를 참고하면, 배면 질화막(208)이 완전히 제거된 반도체 기판(200)을 보호막(210)에 대한 식각율은 높고 보호막(210) 하부의 질화막(206)에 대한 식각율은 낮은 용액에 담그어 습식 식각을 실시하여 질화막(206)에는 손상을 주지 않으면서 보호막(210)을 제거한다. 따라서 보호막(210)을 제거하기 위한 용액으로는 LAL, BOE 또는 SC-1을 사용하는 것이 바람직하다. 계속해서 보호막(210)이 제거된 질화막(206)상에 트렌치 영역을 정의하는 포토레지스트패턴(214)을 형성한후 포토레지스트패턴(214)을 식각마스크로 사용하여 질화막(206) 및 산화막(203)을 차례로 이방성 식각하여 질화막 패턴 및 산화막 패턴(206A, 203A)을 형성한다. 이어서 포토레지스트패턴(214), 질화막 패턴(206A) 및 산화막 패턴(203A)을 마스크로 사용하여 상기 반도체 기판(200)을 이방성 식각하여 트렌치(216)를 형성한다.Referring to FIG. 12, the
제13도를 참고하면, 포토레지스트패턴(214)을 제거한후, 트렌치(216) 를 채우고 질화막 패턴(206A)위에 일정두께가 되도록 절연막(218)을 형성한다. 절연막(218)은 실리콘 산화막등을 이용하여 형성한다.Referring to FIG. 13, after the
제14도를 참고하면, 상기 질화막 패턴(206A)을 스토퍼로 이용하고 CMP, 에치-백 또는 CMP와 에치-백을 조합한 방법중 어느하나를 사용하여 상기 절연막(218)을 평탄화하여 트렌치(218A) 분리 영역을 완성한다.Referring to FIG. 14, the
본 발명은 하기의 실험예를 참고로 더욱 상세히 설명되며, 이 실험예가 본 발명을 제한하려는 것은 아니다.The present invention is described in more detail with reference to the following experimental examples, which are not intended to limit the present invention.
<실험예1>Experimental Example 1
본 발명에서 사용되는 반도체 기판의 배면에 형성된 질화막 제거 용액(이하 "용액1"이라 함)과 보호막 제거 용액(이하 "용액2"라 함)에 대한 보호막과 질화막의 식각율을 측정하여 배면 질화막 제거시 보호막이 손상을 받지 않는지 여부와 보호막 제거시 보호막 하부의 질화막 또한 손상받지 않는지 여부를 측정하였다. 이 때, 보호막으로서는 PSG, USG, PETEOS 와 PEOX를 사용하여 식각율을 측정하였으며, 용액1로는 인산 용액을 용액2로는 LAL용액(NH4F, HF 및 H2O의 혼합용액)을 사용하였다. 각 막에 대하여 식각율을 측정한 결과를 표1에 나타내었다.Removing the back nitride film by measuring the etching rate of the protective film and the nitride film with respect to the nitride film removal solution (hereinafter referred to as "
상기 표1에 나타난바와 같이, 인산 용액을 처리한 경우에는 질화막의 식각율이 높은 반면, 보호막으로 사용될 수 있는 막들(PSG, USG, PETEOS 또는 PEOX)의 식각율은 질화막의 식각율에 비해 낮음을 알 수 있다. 또, LAL500을 처리한 경우에는 보호막으로 사용될 수 있는 막들의 식각율은 1100Å/min 이상으로 매우 높은 반면 질화막의 식각율은 7Å/min으로 매우 낮음을 알 수 있다. 따라서 보호막으로 PSG, USG, PETEOS 또는 PEOX막을 사용하고 용액1과 용액2로 본 발명에 따른 제조 공정을 진행할 경우 기판의 배면에 형성된 질화막은 효과적으로 제거할 수 있음을 알 수 있고, 특히 PSG, USG막을 보호막으로 사용할 경우 보호막 하부의 질화막의 손상을 최소화할 수 있음을 알 수 있다As shown in Table 1, when the phosphoric acid solution is treated, the etching rate of the nitride film is high, whereas the etching rate of the films (PSG, USG, PETEOS or PEOX) that can be used as a protective film is lower than that of the nitride film. Able to know. In addition, when the LAL500 is treated, the etching rate of the films that can be used as the protective film is very high, such as 1100 μs / min or more, while the etching rate of the nitride film is very low, 7 μs / min. Therefore, when the PSG, USG, PETEOS or PEOX film is used as the protective film and the manufacturing process according to the present invention is carried out using the
<실험예2>Experimental Example 2
종래와 같이 기판의 배면에 질화막을 제거하지 않고 그대로 도전막 패턴의 측벽에 질화막 스페이서를 형성한 경우와 본 발명에 따라 기판 배면의 질화막을 제거한후 도전막 패턴의 측벽에 질화막 스페이서를 형성한 경우 각각에 대해 기판의 온도를 달리하면서 기판이 받는 응력의 정도를 스트레스 측정 장치를 사용하여 측정하였다. 그 결과가 도15에 도시되어 있으며, ①번 그래프는 종래 방법에 따른 경우이고 ②번 그래프는 본 발명에 따른 경우를 각각 도시한다.As in the prior art, when the nitride film spacer is formed on the sidewall of the conductive film pattern without removing the nitride film on the back surface of the substrate, and when the nitride film spacer is formed on the sidewall of the conductive film pattern after removing the nitride film on the back surface of the substrate according to the present invention. The degree of stress received by the substrate while varying the temperature of the substrate was measured using a stress measuring device. The results are shown in Fig. 15, in which the
도15의 ①번 그래프에 나타나 있는 바와 같이, 종래의 경우에 따른 기판의 경우 기판의 휨의 정도를 나타내는 값(BOW)이 +10㎛ 정도로 나타났다. 이는 반도체 기판이 볼록하게 휘는 것을 의미하며, 반도체 기판상의 게이트, 필드 영역 및 활성 영역등에 많은 응력이 가해지고 있음을 알 수 있다. 이는 종래의 방법으로 질화막 스페이서를 형성하였을 경우, 반도체 기판 배면에는 일정 두께의 질화막이 그대로 남아 있는 반면 반도체 기판 전면에는 불연속적으로 질화막 스페이서만이 남아 있기 때문으로 해석된다.As shown in the
반면 ②번 그래프에 나타나 있는 바와 같이, 휨의 정도를 나타내는 값(BOW)이 -10㎛로 나타나는 것으로 보아 기판이 오목하게 휘는 것을 알 수 있다. 또, 기판의 온도가 높아질수록 BOW값이 증가하여 -36㎛정도가 될 때까지 오목하게 휘었다가 기판의 온도가 감소하면 원래의 값으로 돌아감을 알 수 있다. 따라서 본 발명에 따라 반도체 장치를 제조하면, 종래의 방법에 따르는 경우보다 반도체 기판에 유발되는 응력을 현저하게 감소시킬 수 있음을 알 수 있다.On the other hand, as shown in the graph No. 2, the value BOW indicating the degree of warpage is represented by −10 μm, indicating that the substrate is curved concave. In addition, it can be seen that as the temperature of the substrate increases, the BOW value increases to bend concavely until it becomes about -36 μm, and then return to the original value when the temperature of the substrate decreases. Therefore, it can be seen that manufacturing the semiconductor device according to the present invention can significantly reduce the stress induced in the semiconductor substrate than in the case of the conventional method.
도면 및 상세한 설명에서 본 발명의 바람직한 실시예가 기술되었고, 특정 용어가 사용되었으나, 이는 이하의 청구범위에 개시되어 있는 발명의 범주로 이를 제한하고자 하는 목적이 아니라 기술적인 개념에서 사용된 것이다. 따라서 본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.While the preferred embodiments of the invention have been described in the drawings and the description, specific terms have been used, which are used in technical concepts rather than for the purpose of limiting the scope of the invention as set forth in the claims below. Therefore, the present invention is not limited to the above embodiments, and modifications and improvements are possible at the level of those skilled in the art.
상술한 본 발명에 따르면, 반도체 기판 전면에 형성된 질화막은 손상시키지 않으면서 반도체 기판의 배면에 부수적으로 형성된 질화막만을 선택적으로 제거할 수 있다. 따라서 배면에 잔존하는 질화막에 의해 반도체 기판이 받는 응력을 효과적으로 감소시킬 수 있다.According to the present invention described above, only the nitride film incidentally formed on the rear surface of the semiconductor substrate can be selectively removed without damaging the nitride film formed on the entire surface of the semiconductor substrate. Therefore, the stress applied to the semiconductor substrate by the nitride film remaining on the rear surface can be effectively reduced.
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| KR19990025528A (en) * | 1997-09-12 | 1999-04-06 | 윤종용 | Device isolation method of semiconductor device using trench |
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| KR19990030830A (en) | 1999-05-06 |
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