JPH09172176A - Ｍｏｓデバイス製造方法 - Google Patents

Ｍｏｓデバイス製造方法

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JPH09172176A JP8310990A JP31099096A JPH09172176A JP H09172176 A JPH09172176 A JP H09172176A JP 8310990 A JP8310990 A JP 8310990A JP 31099096 A JP31099096 A JP 31099096A JP H09172176 A JPH09172176 A JP H09172176A
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dopants
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insulating layer
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Abstract

(57)【要約】 【課題】 ＭＯＳデバイスを作製する方法を得る。 【解決手段】 本方法は、第１の伝導形の基板（１８）
を覆ってそれから絶縁された導電層（２２）を形成し、
前記導電層の一部分をエッチングして、上側および側面
を有するゲート構造（２６および２８）を形成し、前記
ゲート構造の少なくとも側面上へ絶縁層（３０）を形成
し、前記基板表面において、前記ゲート構造および前記
ゲート構造の側面上の絶縁層に揃えてドーパントを打ち
込んでソース／ドレイン延長部（３４および４０）を形
成し、更に高速熱アニールプロセスを施して、打ち込み
損傷を減らし、後続の低温処理工程中のドーパントの過
渡的な増速拡散を減らす工程を含む。前記高速熱アニー
ルプロセスは前記ＭＯＳデバイスを約８００ないし１０
００℃の温度に約５ないし４５秒間曝すことを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体デバイス製造
および処理に関するものであり、更に詳細にはＭＯＳデ
バイスの高速熱アニール処理に関する。
【０００２】
【従来の技術】ＭＯＳ技術が１／４ミクロン以下のゲー
ト長領域へ縮小されるにつれて、高速熱アニール処理
（ＲＴＰ）が益々重要になっている。ＲＴＰの１つの型
は、打ち込みにより形成され、その高温で短時間の熱ア
ニール工程のために最小限の拡散しかしない低抵抗のド
ープ領域を実現するために利用できる高速熱アニール
（ＲＴＡ）である。典型的には、そのような高温で短時
間のアニール工程は、側壁形成後の高濃度にドープされ
るソース／ドレイン領域打ち込みの後、シリサイド形成
工程のすべてに先だって実行される。更に、ＲＴＡは、
ｎＭＯＳデバイスに対して、逆短チャンネル効果（ｉｎ
ｖｅｒｓｅ−ｓｈｏｒｔ−ｃｈａｎｎｎｅｌｅｆｆｅｃ
ｔ）を減らし、ドーパントを活性化させるために、ソー
ス／ドレインおよびドレイン延長部の砒素打ち込み後に
実行される。逆短チャンネル効果の低減化は、打ち込み
により誘起される格子間原子が高温で除去され、チャン
ネルドーパント（例えば、ｎＭＯＳＦＥＴでのホウ素）
の格子間原子を介する増速拡散が失われることにより得
られる。更に、ＲＴＡは、進歩したＭＯＳＦＥＴ構造に
おいてソース／ドレインの低い寄生抵抗のために必要と
される高い砒素ドーズ時の拡散を減らすために、ソース
／ドレインおよびドレイン延長部への砒素打ち込み後に
実行される。
【０００３】
【発明の解決しようとする課題】ＲＴＡはｎＭＯＳデバ
イスに関して利用するのが一般的であるが、ＲＴＡをｐ
ＭＯＳデバイスに関して利用することは極くまれであ
る。この点から、本発明の１つの目的は、ホウ素、ある
いはホウ素とフッ素との組み合わせを含むように形成さ
れた、ｐＭＯＳの高濃度にドープされたドレイン（ＨＤ
Ｄ）構造に関する増速拡散を後続の低温工程において低
減化することである。更に、本発明の１つの目的は、ｐ
ＭＯＳＦＥＴゲートからゲート絶縁体を通してホウ素元
素が拡散するのを防止し、同時にゲートエッチングの横
方向不均一性をなくすことである。
【０００４】
【課題を解決するための手段】本発明の１つの実施例で
は、高濃度にドープされたドレイン延長部（ＨＤＤ領
域）を備えたｐＭＯＳ構造に対してＲＴＡが適用され、
後続の低温処理工程（例えば、低温の側壁形成処理工
程）において格子間原子を介して増速されるホウ素のテ
ール拡散を無くすようにしている。そのようなテール部
の拡散はチャンネルのカウンタードーピング（ｃｏｕｎ
ｔｅｒ−ｄｏｐｉｎｇ）の増大と、傾斜した接合をもた
らし、それらはいずれもｐＭＯＳ特性の劣化（ゲート長
が短くなるにつれて、駆動電流が低下したりＶt のロー
ルオフが増大したりする）につながる。本発明の別の１
つの実施例では、ＲＴＡがゲートドーパントを含むｐＭ
ＯＳ構造に対して適用されて、後続のゲートエッチング
時のゲートエッチの横方向不均一性を無くすようにして
いる。しかし、この実施例の方法はゲートから下層の絶
縁層を通ってゲートドーパントが増速拡散することを引
き起こしはしない。
【０００５】本発明の１つの実施例はｐＭＯＳデバイス
とｎＭＯＳデバイスを同時に作製する方法であり、その
方法は次の工程：表面を有する、第１の伝導形の基板で
あって、ｐＭＯＳデバイス領域とｎＭＯＳデバイス領域
とを有する基板を供給すること；前記基板を覆ってそれ
から絶縁された導電層を形成すること；前記導電層の前
記ｐＭＯＳデバイスに対応する部分を前記第１の伝導形
のドーパントで以てドープし、前記導電層の前記ｎＭＯ
Ｓデバイスに対応する部分を前記第１の伝導形とは逆の
第２の伝導形のドーパントで以てドープすること；ドー
パントが基板中に侵入したり混ざり合ったりすることが
本質的に無いようにしながら、第１の高速熱アニールプ
ロセスを実施してドーパントを再分布させること；前記
導電層の一部分をエッチして、各々、上側および側面を
有する前記ｐＭＯＳデバイス用のゲート構造および前記
ｎＭＯＳデバイス用のゲート構造を形成すること；前記
両方のゲート構造の上側および側面上へ第１の絶縁層を
形成すること；前記ｎＭＯＳデバイス領域内の前記基板
表面において、前記ｎＭＯＳゲート構造上に位置する前
記第１の絶縁層に揃えて前記第２の伝導形のドーパント
を打ち込んで前記ｎＭＯＳデバイス用のソース／ドレイ
ン延長部を形成すること；第２の高速熱アニールプロセ
スを施すこと；前記第１の絶縁層の上に第２の絶縁層を
形成すること；前記ｐＭＯＳデバイス領域内の前記基板
表面において、前記ｐＭＯＳゲート構造上に位置する前
記第２の絶縁層に揃えて前記第１の伝導形のドーパント
を打ち込んで前記ｐＭＯＳデバイス用のソース／ドレイ
ン延長部を形成すること；および第３の高速熱アニール
プロセスを施して、打ち込み損傷を減らし、後続の低温
処理工程中のドーパントの過渡的な増速拡散を減らすこ
と、を含んでいる。前記第１の高速熱アニールプロセス
は前記ＭＯＳデバイスを約９００ないし１０００℃の温
度に約５ないし６０秒間曝すものであることが好まし
い。第１の絶縁層を形成する前記工程は、ｐＭＯＳおよ
びｎＭＯＳデバイスを約９５０ないし１０５０℃で約１
０ないし３０秒間、酸化雰囲気中で曝すことを含む高速
熱成長プロセスに、前記ｐＭＯＳデバイスおよび前記ｎ
ＭＯＳデバイスを曝すことを含むものであることが好ま
しい。前記第２の高速熱アニールプロセスは前記ＭＯＳ
デバイスを約９００ないし１０００℃の温度に約１０な
いし３０秒間曝すことによって実行されることが好まし
い。他方、前記第３の高速熱アニールプロセスは前記Ｍ
ＯＳデバイスを約８００ないし１０００℃の温度に約５
ないし４５秒間曝すことによって実行されることが好ま
しい。好ましくは、前記第１の伝導形はｐ形で、前記第
２の伝導形はｎ形である。
【０００６】本発明の別の１つの実施例はＭＯＳデバイ
スを作製する方法であって、その方法は次の工程：表面
を有する、第１の伝導形の基板を供給すること；前記基
板を覆ってそれから絶縁された導電層を形成すること；
前記導電層の一部分をドーピングすること；第１の高速
熱アニールプロセスを施して、基板中へのドーパントの
侵入が本質的に無いようにしながら、ドーパントを再分
布させること；前記導電層の一部分をエッチングして、
上側および側面を有するゲート構造を形成すること；前
記ＭＯＳデバイスを高速熱成長プロセスに曝すことによ
って、前記ゲート構造の上側および側面上へ絶縁層を形
成すること；前記基板表面において、前記ゲート構造に
揃えてドーパントを打ち込んでソース／ドレイン延長部
を形成すること；および第２の高速熱アニールプロセス
を施して、打ち込み損傷を減らし、後続の低温処理工程
中のドーパントの過渡的な増速拡散を減らすこと、を含
んでいる。前記第１の高速熱アニールは前記ＭＯＳデバ
イスを約９００ないし１０００℃の温度に約５ないし６
０秒間曝すものであることが好ましい。
【０００７】本発明の別の１つの実施例はｐＭＯＳデバ
イスとｎＭＯＳデバイスとを同時に作製する方法であっ
て、その方法は次の工程：表面を有する、第１の伝導形
の基板であって、ｐＭＯＳデバイス領域とｎＭＯＳデバ
イス領域とを有する基板を供給すること；前記基板を覆
ってそれから絶縁された導電層を形成すること；前記導
電層の前記ｐＭＯＳデバイスに対応する部分を前記第１
の伝導形のドーパントで以てドープし、前記導電層の前
記ｎＭＯＳデバイスに対応する部分を前記第１の伝導形
とは逆の第２の伝導形のドーパントで以てドープするこ
と；ドーパントが基板中に侵入したり混ざり合ったりす
ることが本質的にないようにしながら、第１の高速熱ア
ニールプロセスを実施して前記ドーパントを再分布させ
ること；前記導電層の一部分をエッチして、各々、上側
および側面を有する前記ｐＭＯＳデバイス用のゲート構
造および前記ｎＭＯＳデバイス用のゲート構造を形成す
ること；前記両方のゲート構造の上側および側面上へ第
１の絶縁層を形成すること；前記ｎＭＯＳデバイス領域
内の前記基板表面において、前記ｎＭＯＳゲート構造上
に位置する前記第１の絶縁層に揃えて前記第２の伝導形
のドーパントを打ち込んで前記ｎＭＯＳデバイス用のソ
ース／ドレイン延長部を形成すること；前記ｐＭＯＳデ
バイス領域内の前記基板表面において、前記ｐＭＯＳゲ
ート構造上に位置する前記第１の絶縁層に揃えて前記第
１の伝導形のドーパントを打ち込んで前記ｐＭＯＳデバ
イス用のソース／ドレイン延長部を形成すること；およ
び第２の高速熱アニールプロセスを施して、打ち込み損
傷を減らし、後続の低温処理工程中のドーパントの過渡
的な増速拡散を減らすこと、を含んでいる。前記第１の
絶縁層を形成する工程は前記ｐＭＯＳデバイスおよび前
記ｎＭＯＳデバイスを高速熱成長プロセスに曝すことを
含んでいることが好ましい。
【０００８】
【発明の実施の形態】図１ないし図７は、本発明の１つ
の実施例を使用してｎＭＯＳデバイス１０およびｐＭＯ
Ｓデバイス１２を作製する引き続く製造工程を示してい
る。これらの図面で用いられている同じ参照符号は同様
な構造を示している。
【０００９】図１に示されたプロセス工程において、ウ
エル領域（図示されていない）を形成するために基板１
８中へ打ち込みが行われる。ウエル領域が形成された後
で、ｎＭＯＳデバイス１０をｐＭＯＳデバイス１２から
電気的に分離するためにトレンチ分離領域１７が形成さ
れる。トレンチ分離領域１７が形成された後、Ｖt 打ち
込みとするためのドーパントが基板１８中へ打ち込まれ
る。これらの打ち込みは、ｎＭＯＳ１０に関しては打ち
込み１４として、またｐＭＯＳ１２に関しては打ち込み
１６として示されている。Ｖt 打ち込みは所望の表面付
近のドーピング分布を提供する。
【００１０】図２を参照すると、絶縁層２０が成長せら
れている。この絶縁層２０は１０ないし６０オングスト
ロームの厚さの誘電体（好ましくは酸化物）であること
が好ましい。絶縁層２０を成長させた後、絶縁層２０上
に導電層２２が形成される。導電層２２は１０００ない
し２５００オングストロームの厚さのポリシリコン層で
あるか、または導電性ゲート構造を形成するために使用
できる任意のその他の導電層である。ｎＭＯＳ領域１０
内の導電層２２中へｎ形ドーパント１９が、（好ましく
は、約１０15ないし１０16ｃｍ-2のドーズ量）打ち込ま
れ、ｐＭＯＳ領域１２内の導電層２２中へはｐ形ドーパ
ントが（好ましくは、約１０15ないし１０16ｃｍ-2ドー
ズ量）打ち込まれる。典型的には、ゲート構造のエッチ
ングに先だって、これらのドーパントはウエハを約８５
０℃の温度に２０ないし６０分間曝すことによってアニ
ールされよう。このアニールの結果、ドーパントが再分
布し、および／または打ち込み損傷が除去される。本発
明の１つの実施例では、これらのドーパントは（ゲート
構造２６および２８を形成するための導電層２２のエッ
チングに先だって）約９００ないし１０００℃（好まし
くは９５０℃付近で）の温度で１０ないし３０秒間アニ
ールされよう。このようなタイプの高速熱アニールはド
ーパントを再分布させ、打ち込み損傷を回復させるが、
ドーパントが絶縁層を２０を通り抜けて導電層２から基
板１８中へ侵入するようなことは起こらない。
【００１１】図３を参照すると、ｎＭＯＳデバイス１０
用のゲート構造２６およびｐＭＯＳデバイス１２用のゲ
ート構造２８を残すように導電層２２の一部が除去され
る。この導電層２２の部分的な除去の結果、除去された
導電層２２の部分の下に当たる絶縁層２０の部分はゲー
ト構造２６および２８の下に残っている絶縁層の部分
（すなわち、ゲート絶縁体２４）よりも薄くなってい
る。この理由は、導電層２２の部分的な除去の間に、こ
れらの部分を除去するために用いられたエッチャントが
露出した絶縁層２０の上の部分を除去するからである。
【００１２】ゲート構造２６および２８が形成された
後、ゲート構造２６および２８の上および絶縁層２０の
露出した部分の上に薄い絶縁体（好ましくは、２０ない
し６０オングストロームの熱成長酸化物）が形成され
る。この結果、ゲート構造２６および２８上に薄い絶縁
体３０が形成され、絶縁層２０の露出部分は厚さが増す
（それによって絶縁層３１が形成される）。典型的には
この薄い酸化物の層は、２０ないし６０オングストロー
ムの酸化物膜を形成させるようにウエハを８５０℃の酸
素雰囲気に５ないし２０分間曝すことによって成長せら
れよう。本発明の１つの実施例では、ウエハを８００℃
の酸素雰囲気に５ないし２０分間曝すことによって２０
ないし４０オングストロームの酸化物が成長できる。本
発明の別の実施例では、薄い酸化物層はウエハを酸素雰
囲気に９５０ないし１０５０℃で１０ないし３０秒間
（好ましくは、１０００℃で１５秒間）曝すことによっ
て成長できよう。
【００１３】図４を参照すると、ｐＭＯＳデバイス１２
をマスク・オフした後、ドーパント３２の打ち込みを行
うことによってｎＭＯＳデバイス１０中に高濃度にドー
プされた領域が形成される。好ましくは、このドーパン
トとしては、Ａｓ、Ｓｂ、ＡｓおよびＢ、Ｓｂおよび
Ｂ、ＡｓおよびＩｎ、あるいはＳｂおよびＩｎが含まれ
る。更に、ｎ形ドーパント（例えば、ＡｓやＳｂ）は１
０ないし２０ｋｅＶで、４×１０14ｃｍ-2ないし１．５
×１０15ｃｍ-2の間のレベル量ドープされるのが好まし
い。ドーパントを打ち込んだ後、ウエハに対してアニー
ルプロセスを施すのが好ましい。このアニールプロセス
はウエハを：９００℃の温度に１５ないし６０秒間；９
５０℃の温度に１０ないし３０秒間；あるいは１０００
℃の温度に５ないし１５秒間のいずれかに曝すことによ
って実行できる。これらの高濃度にドープされた領域が
図５にソース／ドレイン延長部３４として示されてい
る。
【００１４】図５を参照すると、ソース／ドレイン延長
部３４が形成された後、誘電体（好ましくは酸化物）が
堆積およびエッチされて、誘電性スペーサー３６が形成
される。誘電体の層をエッチングする間に、絶縁層３１
のスペーサー３６の下になっていない部分のいくらか
（多分すべて）がエッチされよう。ここの場合、その場
所へ別の誘電性層を形成しても、しなくてもよい。
【００１５】次にｐＭＯＳデバイス１２用のドーパント
３８の打ち込みが行われる。好ましくは、ドーパント３
８として、ＢＦ2 、ＢＦ2 およびＳｂ、ＢおよびＳｂ、
ＢおよびＰ、あるいはＢおよびＧｅが含まれる。ドーパ
ント３８のドープレベルは１×１０14ｃｍ-2ないし１．
５×１０15ｃｍ-2のオーダーであることが好ましく、ホ
ウ素を含む元素種の打ち込みエネルギーは５ないし２０
ｋｅＶであることが好ましい。もしＢＦ2 およびＳｂを
用いるのであれば、誘電性スペーサー３６は形成しなく
ても構わない。
【００１６】図６を参照すると、ドーパント３８の打ち
込みを行った後に、そのドーパントがアニールされる。
本発明の実施例を利用すれば、このことはウエハを約８
００−１０００℃（好ましくは９００ないし９５０℃）
の温度に約５ないし４５秒間曝すことによって実現でき
る。このアニールの結果、ドーパントはわずかに拡散し
（それによってソース／ドレイン延長部４０が形成され
る）、側壁絶縁体の堆積工程などの後続の低温工程にお
けるドーパントの過渡的な増速拡散を低減化することが
できる。
【００１７】図７を参照すると、付加的な側壁絶縁体が
形成されている。側壁絶縁体４６は、酸化物か、窒化
物、あるいはこれらの組み合わせで形成されることが好
ましい。この工程は６５０℃のＴＥＯＳ酸化物プロセス
工程によって達成でき、その結果、２５０オングストロ
ームの酸化物の形成と、それに続く７００℃での窒化物
堆積工程での約５００ないし１４００オングストローム
の窒化物の形成が行われる。側壁絶縁体４６が形成され
た後、ｎＭＯＳデバイス１０およびｐＭＯＳデバイス１
２中にドーパントが打ち込まれて、デバイスの直列抵抗
を削減するための高濃度にドープされたソース／ドレイ
ン領域４４および４２がそれぞれ形成される。領域４２
と４４を形成するためにそれぞれ異なるドーパントプロ
セスが使用され、また領域４２および４４はそれぞれソ
ース／ドレイン領域４０および３４よりも深く形成され
るのが好ましい。このことはより高濃度のドーパント濃
度を用いるか、あるいはより高エネルギーの打ち込みを
用いるかのいずれかによって達成される。後続のアニー
ルは１０００ないし１０５０℃の温度で約１０ないし３
０秒間行われるのが好ましい。
【００１８】図８−図１１は本発明の各種実施例のいく
つかの特長点を示している。図８は、ポケット打ち込み
部を有し、Ｒｓｄの低下（好ましくは２８０オーム以
下）のために好ましい高いＨＤＤドーズを有するデバイ
スのためのＨＤＤ／ポケットアニールの効果を示してい
る。従来一般に用いられている９００℃での熱炉アニー
ルでは、本発明の方法（図８に”ＲＴＡ”と記されてい
る）と比べて、Ａｓドーパント濃度が高くなるとＡｓの
ＨＤＤ拡散が増速されるため、Ｖt のロールオフが劣化
する。
【００１９】図９は熱炉アニールプロセス（ｐＭＯＳの
ＨＤＤアニール無しで、熱炉でのソース／ドレインアニ
ール）と比べた場合の、本発明のプロセス（ＲＴＡによ
るＨＤＤアニールおよびＲＴＡによるソース／ドレイン
アニール）を用いた場合のＶ t のロールオフの低減化を
示している。図１０は本発明の方法（低温での誘電体堆
積に先だってｐＭＯＳのＨＤＤをＲＴＡ処理すること）
を用いることによって、格子間原子を介するホウ素テー
ル部分の増速拡散が解消される様子を示している。従来
技術のＴＥＯＳ堆積によるホウ素テールの拡散はより深
い位置に及び、本発明の方法（ＴＥＯＳ堆積に先だつＲ
ＴＡ工程）を採用した場合よりもホウ素分布は拡散によ
ってより傾いたものとなる。図１１を参照すると、テー
ル拡散が少なくなった結果、より急峻な接合が得られて
いることがＣgdの分析から分かり、そのためにチャンネ
ルのカウンタードーピングが減り、そのためＶt のロー
ルオフも減っている。
【００２０】本発明の特定の実施例についてここに説明
してきたが、これらは本発明のスコープを限定するもの
ではない。本発明の数多くの実施例が本明細書の方法論
に照らして当業者には明らかになろう。本発明のスコー
プは特許請求の範囲によってのみ制限を受ける。
【００２１】以上の説明に関して更に以下の項を開示す
る。 （１）ＭＯＳデバイスを作製する方法であって、次の工
程：表面を有する、第１の伝導形の基板を供給するこ
と、前記基板を覆ってそれから絶縁された導電層を形成
すること、前記導電層の一部分をエッチして、上側およ
び側面を有するゲート構造を形成すること、前記ゲート
構造の少なくとも前記側面上へ絶縁層を形成すること、
前記基板表面において、前記ゲート構造および前記ゲー
ト構造の側面上の前記絶縁層に揃えてドーパントを打ち
込んでソース／ドレイン延長部を形成すること、および
高速熱アニールプロセスを施して、打ち込み損傷を減ら
し、後続の低温処理工程中のドーパントの過渡的な増速
拡散を減らすこと、を含む方法。
【００２２】（２）第１項記載の方法であって、前記絶
縁層を形成する前記工程が前記ＭＯＳデバイスを高速熱
成長プロセスに曝すことによって実行される方法。
【００２３】（３）第２項記載の方法であって、前記高
速熱成長プロセスが前記ＭＯＳデバイスを約９５０ない
し１０５０℃で約５ないし２０秒間酸化雰囲気に曝すこ
とである方法。
【００２４】（４）第１項記載の方法であって、前記高
速熱アニールプロセスが前記ＭＯＳデバイスを約８００
ないし１０００℃の温度に約５ないし４５秒間曝すこと
である方法。
【００２５】（５）第１項記載の方法であって、前記ソ
ース／ドレイン延長部が前記第１の伝導形のものである
方法。
【００２６】（６）第１項記載の方法であって、前記第
１の伝導形がｐ形である方法。
【００２７】（７）ｐＭＯＳデバイスおよびｎＭＯＳデ
バイスを同時に作製する方法であって、次の工程：表面
を有する、第１の伝導形の基板であって、ｐＭＯＳデバ
イス領域とｎＭＯＳデバイス領域とを有する基板を供給
すること、前記基板を覆ってそれから絶縁された導電層
を形成すること、前記導電層の前記ｐＭＯＳデバイスに
対応する部分を前記第１の伝導形のドーパントで以てド
ープし、前記導電層の前記ｎＭＯＳデバイスに対応する
部分を前記第１の伝導形とは逆の第２の伝導形のドーパ
ントで以てドープすること、ドーパントが前記基板中に
侵入したり混ざり合ったりすることが本質的にないよう
にしながら、第１の高速熱アニールプロセスを実施して
前記ドーパントを再分布させること、前記導電層の一部
分をエッチして、各々、上側および側面を有する前記ｐ
ＭＯＳデバイス用のゲート構造および前記ｎＭＯＳデバ
イス用のゲート構造を形成すること、前記両方のゲート
構造の上側および側面上へ第１の絶縁層を形成するこ
と、前記ｎＭＯＳデバイス領域内の前記基板表面におい
て、前記ｎＭＯＳゲート構造上に位置する前記第１の絶
縁層に揃えて前記第２の伝導形のドーパントを打ち込ん
で前記ｎＭＯＳデバイス用のソース／ドレイン延長部を
形成すること、第２の高速熱アニールプロセスを施すこ
と、前記第１の絶縁層の上に第２の絶縁層を形成するこ
と、前記ｐＭＯＳデバイス領域内の前記基板表面におい
て、前記ｐＭＯＳゲート構造上に位置する前記第２の絶
縁層に揃えて前記第１の伝導形のドーパントを打ち込ん
で前記ｐＭＯＳデバイス用のソース／ドレイン延長部を
形成すること、および第３の高速熱アニールプロセスを
施して、打ち込み損傷を減らし、後続の低温処理工程中
の前記ドーパントの過渡的な増速拡散を減らすこと、を
含む方法。
【００２８】（８）第７項記載の方法であって、前記第
１の高速熱アニールプロセスが前記ＭＯＳデバイスを約
９００ないし１０００℃の温度に約５ないし６０秒間曝
すことである方法。
【００２９】（９）第７項記載の方法であって、前記第
１の絶縁層を形成する前記工程が、ｐＭＯＳおよびｎＭ
ＯＳデバイスを約９５０ないし１０５０℃で約１０ない
し３０秒間酸化雰囲気に曝すことを含む高速熱成長プロ
セスに、前記ｐＭＯＳデバイスおよび前記ｎＭＯＳデバ
イスを曝すことを含んでいる方法。
【００３０】（１０）第７項記載の方法であって、前記
第２の高速熱アニールプロセスが前記ＭＯＳデバイスを
約９００ないし１０００℃の温度に約１０ないし３０秒
間曝すことである方法。
【００３１】（１１）第７項記載の方法であって、前記
第３の高速熱アニールプロセスが前記ＭＯＳデバイスを
約８００ないし１０００℃の温度に約５ないし４５秒間
曝すことである方法。
【００３２】（１２）第７項記載の方法であって、前記
第１の伝導形がｐ形である方法。
【００３３】（１３）第７項記載の方法であって、前記
第２の伝導形がｎ形である方法。
【００３４】（１４）ＭＯＳデバイスを作製する方法で
あって、次の工程：表面を有する、第１の伝導形の基板
を供給すること、前記基板を覆ってそれから絶縁された
導電層を形成すること、前記導電層の一部分をドーピン
グすること、第１の高速熱アニールプロセスを施して、
基板中へドーパントが本質的に侵入しないようにしなが
らドーパントを再分布させること、前記導電層の一部分
をエッチングして、上側および側面を有するゲート構造
を形成すること、前記ＭＯＳデバイスを高速熱成長プロ
セスに曝すことによって、前記ゲート構造の上側および
側面上へ絶縁層を形成すること、前記基板表面におい
て、前記ゲート構造に揃えてドーパントを打ち込んでソ
ース／ドレイン延長部を形成すること、および第２の高
速熱アニールプロセスを施して、打ち込み損傷を減ら
し、後続の低温処理工程中のドーパントの過渡的な増速
拡散を減らすこと、を含む方法。
【００３５】（１５）第１４項記載の方法であって、前
記第１の高速熱アニールプロセスが前記ＭＯＳデバイス
を約９００ないし１０００℃の温度に約５ないし６０秒
間曝すことである方法。
【００３６】（１６）ｐＭＯＳデバイスおよびｎＭＯＳ
デバイスを同時に作製する方法であって、次の工程：表
面を有する、第１の伝導形の基板であって、ｐＭＯＳデ
バイス領域とｎＭＯＳデバイス領域とを有する基板を供
給すること、前記基板を覆ってそれから絶縁された導電
層を形成すること、前記導電層の前記ｐＭＯＳデバイス
に対応する部分を前記第１の伝導形のドーパントで以て
ドープし、前記導電層の前記ｎＭＯＳデバイスに対応す
る部分を前記第１の伝導形とは逆の第２の伝導形のドー
パントで以てドープすること、ドーパントが基板中に侵
入したり混ざり合ったりすることが本質的にないように
しながら、第１の高速熱アニールプロセスを実施して前
記ドーパントを再分布させること、前記導電層の一部分
をエッチして、各々、上側および側面を有する前記ｐＭ
ＯＳデバイス用のゲート構造および前記ｎＭＯＳデバイ
ス用のゲート構造を形成すること、前記両方のゲート構
造の上側および側面上へ第１の絶縁層を形成すること、
前記ｎＭＯＳデバイス領域内の前記基板表面において、
前記ｎＭＯＳゲート構造上に位置する前記第１の絶縁層
に揃えて前記第２の伝導形のドーパントを打ち込んで前
記ｎＭＯＳデバイス用のソース／ドレイン延長部を形成
すること、前記ｐＭＯＳデバイス領域内の前記基板表面
において、前記ｐＭＯＳゲート構造上に位置する前記第
１の絶縁層に揃えて前記第１の伝導形のドーパントを打
ち込んで前記ｐＭＯＳデバイス用のソース／ドレイン延
長部を形成すること、および第２の高速熱アニールプロ
セスを施して、打ち込み損傷を減らし、後続の低温処理
工程中の前記ドーパントの過渡的な増速拡散を減らすこ
と、を含む方法。
【００３７】（１７）第１６項記載の方法であって、前
記第１の絶縁層を形成する前記工程が前記ｐＭＯＳデバ
イスおよび前記ｎＭＯＳデバイスを高速熱成長プロセス
に曝すことを含んでいる方法。
【００３８】（１８）本発明の１つの実施例はＭＯＳデ
バイスを作製する方法であって、本方法は次の工程：表
面を有し、第１の伝導形の基板１８を供給すること；前
記基板を覆ってそれから絶縁された導電層２２を形成す
ること；導電層の一部分をエッチングして、上側および
側面を有するゲート構造２６および２８を形成するこ
と；（好ましくは、前記ＭＯＳデバイスを高速熱成長プ
ロセス−好ましくはこの高速熱成長プロセスはＭＯＳデ
バイスを約９５０ないし１０５０℃で約５ないし２０秒
間酸化雰囲気に曝すことである−に曝すことによって）
前記ゲート構造の少なくとも側面上へ絶縁層３０を形成
すること；前記基板表面において、前記ゲート構造およ
び前記ゲート構造の側面上の絶縁層に揃えてドーパント
を打ち込んでソース／ドレイン延長部３４および４０を
形成すること；および高速熱アニールプロセスを施し
て、打ち込み損傷を減らし、後続の低温処理工程中のド
ーパントの過渡的な増速拡散を減らすこと、を含んでい
る。前記高速熱アニールプロセスは前記ＭＯＳデバイス
を約８００ないし１０００℃の温度に約５ないし４５秒
間曝すことを含んでいることが好ましい。
【図面の簡単な説明】
【図１】本発明のプロセスを用いて作製される本発明の
２つの半導体デバイスの、引き続く製造段階を示す断面
図。
【図２】本発明のプロセスを用いて作製される本発明の
２つの半導体デバイスの、引き続く製造段階を示す断面
図。
【図３】本発明のプロセスを用いて作製される本発明の
２つの半導体デバイスの、引き続く製造段階を示す断面
図。
【図４】本発明のプロセスを用いて作製される本発明の
２つの半導体デバイスの、引き続く製造段階を示す断面
図。
【図５】本発明のプロセスを用いて作製される本発明の
２つの半導体デバイスの、引き続く製造段階を示す断面
図。
【図６】本発明のプロセスを用いて作製される本発明の
２つの半導体デバイスの、引き続く製造段階を示す断面
図。
【図７】本発明のプロセスを用いて作製される本発明の
２つの半導体デバイスの、引き続く製造段階を示す断面
図。
【図８】Ｖt のロールオフに関する砒素ドープＨＤＤの
アニール効果を示すグラフ。
【図９】ＲＴＡによってＨＤＤおよびソース／ドレイン
をアニールする０．１８ミクロンプロセスを従来の加熱
炉によるプロセスフローと比べた場合の、ｐＭＯＳに関
するＶt のロールオフをゲート長に対して示すグラフ。
【図１０】低温側壁堆積工程に先行するＲＴＡプロセス
工程によって、ホウ素のテール領域の格子間原子による
過渡的増速拡散が解消される様子を示すＳＩＭＳ分布。
【図１１】ゲート・ドレイン間のバイアス（ＶG を０ボ
ルトとして）とゲート・ドレイン間の容量との関係であ
って、側壁堆積に先行してＲＴＡを用いたＨＤＤアニー
ルによって得られる急峻なｐ形ソース／ドレイン接合分
布を示すグラフ。
【符号の説明】
１０ ｎＭＯＳデバイス １２ ｐＭＯＳデバイス １４ 打ち込み領域 １６ 打ち込み領域 １７ トレント分離領域 １８ 基板 １９ ｎ形ドーパント ２０ 絶縁層 ２２ 導電層 ２４ ゲート絶縁体 ２６ ゲート構造 ２８ ゲート構造 ３０ 絶縁体 ３１ 絶縁層 ３２ ドーパント ３４ ソース／ドレイン延長部 ３６ スペーサー ３８ ドーパント ４０ ソース／ドレイン延長部 ４２ ソース／ドレイン領域 ４４ ソース／ドレイン領域 ４６ 側壁絶縁体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＳデバイスを作製する方法であっ
    て、次の工程：表面を有する、第１の伝導形の基板を供
    給すること、 前記基板を覆ってそれから絶縁された導電層を形成する
    こと、 前記導電層の一部分をエッチして、上側および側面を有
    するゲート構造を形成すること、 前記ゲート構造の少なくとも前記側面上へ絶縁層を形成
    すること、 前記基板表面において、前記ゲート構造および前記ゲー
    ト構造の側面上の前記絶縁層に揃えてドーパントを打ち
    込んでソース／ドレイン延長部を形成すること、および
    高速熱アニールプロセスを施して、打ち込み損傷を減ら
    し、後続の低温処理工程中のドーパントの過渡的な増速
    拡散を減らすこと、を含む方法。
JP8310990A 1995-11-21 1996-11-21 Ｍｏｓデバイス製造方法 Pending JPH09172176A (ja)

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