JPH1041806A - レベルシフトと電圧保護を行う出力ドライバ - Google Patents

レベルシフトと電圧保護を行う出力ドライバ

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JPH1041806A
JPH1041806A JP9114043A JP11404397A JPH1041806A JP H1041806 A JPH1041806 A JP H1041806A JP 9114043 A JP9114043 A JP 9114043A JP 11404397 A JP11404397 A JP 11404397A JP H1041806 A JPH1041806 A JP H1041806A
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coupled
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pull
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Shuran Uei
シュラン ウェイ
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

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Abstract

(57)【要約】 【課題】 寸法が小さい半導体デバイスを高電源電圧で
動作させるために、出力のレベルをシフトし、電圧保護
を行う、出力ドライバ回路を提供する。 【解決手段】 プルアップおよびプルダウントランジス
タ（ＭＰ２４、ＭＮ２２）は出力端子（Ｚ）に結合す
る。差動トランジスタ対（ＭＰ２０、ＭＰ２１）の制御
端子は第１および第２データ端子（Ａ、ＡＮ）に結合し
て、第１および第２電流路（Ｉ3 、 Ｉ4 ) を形成する。
交差結合トランジスタ対（ＭＰ２２、ＭＰ２３）は第１
および第２電流路（Ｉ3 、 Ｉ4 ) に結合し、制御出力端
子（ＺＰ）はプルアップトランジスタ（ＭＰ２４）の制
御端子に結合する。自己バイアス電圧保護トランジスタ
（ＭＰ２５）はプルアップトランジスタ（ＭＰ２４）と
出力端子（Ｚ）の間に結合する。この回路は、たとえば
３．３Ｖの製造工程で５．０Ｖの駆動能力を与えること
ができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体集積回路に
関し、より詳しくはレベルをシフトした出力と電圧保護
を備える出力ドライバに関する。
【０００２】
【従来の技術】半導体集積回路の製造技術の進歩により
回路デバイスの寸法が次第に小さくなり、より多くのデ
バイスを１つの集積回路に組み込むことができるように
なった。しかしある種のデバイスは他のデバイスに比べ
て、寸法を小さくすることにより影響を受けやすい。一
般に、メモリ回路の方が、メモリ回路に結合する論理回
路より寸法を小さくしやすい。
【０００３】トランジスタ・トランジスタ論理（ＴＴ
Ｌ）デバイスは、従来から５Ｖの電源で動作する。しか
し、寸法の小さいメモリ回路を５Ｖ電源で動作させよう
とすると問題が起こる。シリコン二酸化物ゲートの場
合、ゲート酸化物の電界の強さの上限は約３ｍＶ／ｃｍ
である。したがって、約１５０オングストロームの厚さ
のゲート酸化物層に加えることのできる最大許容電圧は
約４Ｖである。寸法の小さいＣＭＯＳメモリデバイスの
ゲートに５Ｖ信号を加えた場合は、ゲート酸化物が破壊
してデバイスを破損する恐れがある。
【０００４】ＣＭＯＳメモリなどのデバイスは、寸法の
小さいデバイスの損傷を防ぎまた全体の電力消費を減ら
すために、低い電源電圧で動作するよう設計する。たと
えば、現在では電源は５Ｖから３．３Ｖに下がっている
が、さらに３．３Ｖから２．５Ｖに下がりつつある。し
かし低電圧のＣＭＯＳメモリデバイスは、５Ｖや３．３
Ｖの高い電源電圧で動作するＴＴＬ論理などのデバイス
と接続して用いなければならない。また共通の入出力線
に接続しなければならないことも多い。
【０００５】一般にＣＭＯＳデバイスは三状態出力ドラ
イバ回路を備え、通常の駆動モードと三状態すなわち高
インピーダンスモードのどちらかで選択的に動作する。
後者のモードでは、ドライバ回路は接続する出力端子か
ら見ると透明である。注意しないと、３．３Ｖの三状態
ドライバの出力端子にかかる外部の５ＶのＴＴＬレベル
信号により、上に述べたようにゲート酸化物が破壊して
ドライバが破損する恐れがある。
【０００６】
【発明が解決しようとする課題】ＬＳＩロジックコーポ
レーションの米国特許第５，４６７，０３１号は、共通
の５Ｖ線で３．３Ｖの出力信号を駆動することができる
３．３ＶのＣＭＯＳ三状態ドライバ回路を開示してい
る。この回路は、出力端子に接続するＰＭＯＳプルアッ
プトランジスタとＮＭＯＳプルダウントランジスタを備
える。プルアップトランジスタは、基板端子を備えるＮ
ウエルに形成する。駆動モードではスイッチングトラン
ジスタを制御してＮウエルを電源に接続して、安定した
強力なプルアップ駆動を行う。高インピーダンスモード
で出力端子の電圧が電源電圧より高いときは、パスゲー
トトランジスタをバイアスしてスイッチングトランジス
タをオフにし、Ｎウエルを浮遊させる。これにより、漏
れ電流が出力端子からプルアップトランジスタを通して
Ｎウエルに半導体接合を通って流れるのを防ぐ。高イン
ピーダンスモードで出力端子の電圧が電源電圧より高い
ときは、短絡トランジスタを制御してプルアップトラン
ジスタのゲートをＮウエルに短絡し、漏れ電流がプルア
ップトランジスタのチャンネルを通って流れるのを防
ぐ。
【０００７】この回路は回路内のトランジスタを出力端
子の過電圧から保護するが、出力端子で５Ｖの振れを駆
動することはできない。
【０００８】
【課題を解決するための手段】この発明の出力ドライバ
回路は第１および第２相補データ端子と出力端子を備え
る。プルアップトランジスタとプルダウントランジスタ
は出力端子に結合し、それぞれ第１および第２制御端子
を備える。第２制御端子は第２データ端子に結合する。
差動トランジスタ対は第１および第２データ端子に結合
する制御端子をそれぞれ備え、第１および第２電流路を
形成する。交差結合トランジスタ対は第１および第２電
流路に結合し、その制御出力端子はプルアップトランジ
スタの制御端子に結合する。自己バイアス電圧保護トラ
ンジスタはプルアップトランジスタと出力端子の間に結
合し、制御端子は差動トランジスタ対と交差結合トラン
ジスタ対の間の第２電流路に結合する。出力ドライバ回
路は、たとえば、２．５Ｖの製造工程で３．３Ｖの駆動
能力を与え、３．３Ｖの製造工程で５．０Ｖの駆動能力
を与えることができる。
【０００９】一実施態様では、交差結合トランジスタ対
と差動トランジスタ対はｐチャンネルトランジスタを用
い、ｎチャンネル電圧保護トランジスタを交差結合トラ
ンジスタ対と差動トランジスタ対の間に結合する。別の
実施態様では差動トランジスタ対はｎチャンネルトラン
ジスタを用い、ｎチャンネル電圧保護トランジスタを差
動トランジスタ対に結合し、ｐチャンネル電圧保護トラ
ンジスタを交差結合トランジスタ対とｎチャンネル電圧
保護トランジスタの間に結合する。
【００１０】
【発明の実施の形態】
【実施例】この発明の出力ドライバは、半導体集積回路
の出力を駆動するのに用いる。この出力ドライバを用い
ると、電圧レベルをシフトし、電圧保護を行い、ＤＣ電
力消費をゼロにすることにより、集積回路は高電圧レベ
ルで動作する他のデバイスと効率よくインターフェース
を行うことができる。図１はこの発明の一実施態様にお
ける出力ドライバの略図である。出力ドライバ１０は、
たとえば３．３Ｖの製造工程で製作した集積回路の一部
を形成する。集積回路（図示せず）の内部要素は、デー
タ端子ＡとＡＮに０Ｖから３．３Ｖの相補データ信号を
与える。データ端子ＡとＡＮの０Ｖから３．３Ｖの相補
データ信号に応じて、出力ドライバ１０は０Ｖから５Ｖ
の出力信号を出力端子Ｚに出す。
【００１１】出力ドライバ１０は４つの電源端子、すな
わち基準端子ＶＤＤ１、ＧＮＤ、ＶＢＮ、ＶＢＰに結合
する。電源端子ＶＤＤ１は５Ｖの電源１６に結合する。
電源端子ＧＮＤは接地（すなわち０Ｖ）に結合する。Ｎ
チャンネル電源端子ＶＢＮは３．３Ｖの基準レベル、た
とえば集積回路の内部の３．３Ｖの電源１８に結合する
基準端子である。Ｐチャンネル電源端子ＶＢＰは１．５
−２．０Ｖのバイアス発生器に結合する基準端子であ
る。バイアス発生器については、後で図３を参照して詳
細に説明する。
【００１２】出力ドライバ１０はプレドライバ段１２と
出力ドライバ段１４を備える。プレドライバ段１２と出
力ドライバ段１４の各トランジスタは、ゲート・ソース
間とゲート・バルク間とゲート・ドレン間の電圧がすべ
て３．６Ｖより低くなるようにバイアスしてトランジス
タの損傷を防ぎ、出力端子Ｚでは０Ｖから５Ｖのデータ
信号を駆動しまたは受ける。
【００１３】プレドライバ段１２はｎチャンネル差動ト
ランジスタ対ＭＮ１とＭＮ２と、ｎチャンネル保護トラ
ンジスタＭＮ３とＭＮ４と、ｐチャンネル交差結合トラ
ンジスタ対ＭＰ１とＭＰ２と、ｐチャンネル電圧保護ト
ランジスタＭＰ３とＭＰ４を備える。トランジスタＭＮ
１とＭＮ２のゲートは相補データ端子ＡとＡＮにそれぞ
れ結合する。トランジスタＭＮ１とＭＮ２のソースは電
源端子ＧＮＤに結合する。トランジスタＭＮ１とＭＮ２
のドレンは、プレドライバ段１２の回路ノードＮ１とＮ
２に第１電流路Ｉ１と第２電流路Ｉ２を形成する。電圧
保護トランジスタＭＮ３とＭＮ４のゲートは、３．３Ｖ
の電源端子ＶＢＮに結合する。トランジスタＭＮ３とＭ
Ｎ４のソースは、トランジスタＭＮ１とＭＮ２のドレン
にそれぞれ結合する。トランジスタＭＮ３とＭＮ４のド
レンは、回路ノードＮ３とＮ４にそれぞれ結合する。
【００１４】電圧保護トランジスタＭＰ３とＭＰ４のゲ
ートは、約１．５Ｖから約２．０Ｖの電源端子ＶＢＰに
結合する。トランジスタＭＰ３とＭＰ４のドレンは、ト
ランジスタＭＮ３とＭＮ４のドレンにそれぞれ結合す
る。トランジスタＭＰ３とＭＰ４のソースと基板端子
は、回路ノードＺＰとＺＰＢＡＲにそれぞれ結合する。
トランジスタＭＰ１とＭＰ２は互いに交差結合し、トラ
ンジスタＭＰ１のゲートはノードＺＰＢＡＲでトランジ
スタＭＰ２のドレンに結合し、トランジスタＭＰ２のゲ
ートはノードＺＰでトランジスタＭＰ１のドレンに結合
する。トランジスタＭＰ１とＭＰ２のソースは、５．０
Ｖの電源端子ＶＤＤ１に結合する。
【００１５】出力ドライバ段１４はｐチャンネル・プル
アップトランジスタＭＰ５と、ｎチャンネル・プルダウ
ントランジスタＭＮ５と、ｐチャンネル電圧保護トラン
ジスタＭＰ６と、ｎチャンネル電圧保護トランジスタＭ
Ｎ６を備え、これらは電源端子ＶＤＤ１とＧＮＤの間に
直列に結合する。プルダウントランジスタＭＮ５のゲー
トはデータ端子ＡＮに結合し、ソースは電源端子ＧＮＤ
に結合し、ドレンは電圧保護トランジスタＭＮ６のソー
スに結合する。電圧保護トランジスタＭＮ６のゲートは
電源端子ＶＢＮに結合し、ドレンは出力端子Ｚに結合す
る。電圧保護トランジスタＭＰ６のゲートは電源端子Ｖ
ＢＰに結合し、ソースはプルアップトランジスタＭＰ５
のドレンに結合し、ドレンは出力端子Ｚに結合する。プ
ルアップトランジスタＭＰ５のゲートはノードＺＰに結
合し、ソースと基板は電源端子ＶＤＤ１に結合する。
【００１６】動作中は、データ端子ＡとＡＮのデータ
は、プルアップトランジスタＭＰ５とプルダウントラン
ジスタＭＮ５をオンオフして出力端子Ｚを５．０Ｖに引
き上げまたは０Ｖに引き下げることにより、出力端子Ｚ
の電圧レベルを制御する。従来の出力ドライバでは、ト
ランジスタＭＰ５とＭＮ５のゲートは同じ電圧レベル、
たとえば０−３．３Ｖで駆動する。電圧レベルが高いと
きは、プルダウントランジスタＭＮ５はオンになり、プ
ルアップトランジスタＭＰ５はオフになる。電圧レベル
が低いときは、プルダウントランジスタＭＮ５はオフに
なり、プルアップトランジスタＭＰ５はオンになる。
【００１７】この発明では、プルダウントランジスタＭ
Ｎ５は０−３．３Ｖの電圧レベルで駆動し、プルアップ
トランジスタＭＰ５は２．４−５．０Ｖにレベルをシフ
トした電圧で駆動する。これにより、プルアップトラン
ジスタＭＰ５とプルダウントランジスタＭＮ５のゲート
・ソース間、ゲート・ドレン間、ゲート・バルク間に
３．６Ｖより大きい電圧降下を生じないように保護す
る。
【００１８】プレドライバ段１２はレベルシフトを行
い、プレドライバ段内の各トランジスタが過電圧状態に
ならないように保護する。データ端子Ａが高くてデータ
端子ＡＮが低い場合は、トランジスタＭＮ１はオンにな
りトランジスタＭＮ２はオフになる。トランジスタＭＮ
１は電流を電流路Ｉ１に引き、ノードＮ１、Ｎ３、ＺＰ
を０Ｖに向けて放電する。トランジスタＭＰ１とＭＰ２
のソースは５．０Ｖに接続しているので、ノードＺＰと
ＺＰＢＡＲの電圧は或る最小値たとえば２．４Ｖより高
く保持して、トランジスタＭＰ１とＭＰ２が過電圧状態
になるのを防がなければならない。ノードＺＰが放電し
ては約２．４Ｖになると、電圧保護トランジスタＭＰ３
のゲートは少なくとも１．５Ｖに接続しているので、そ
のゲート・ソース間の電圧は下がってｐチャンネルしき
い値電圧ＶTP( 約０．９Ｖ）より低くなり、トランジス
タＭＰ３はオフになり、ノードＺＰからさらに放電する
のを防ぐ。したがって、回路ノードＺＰの電圧は２．４
Ｖより高く保たれる。
【００１９】ノードＺＰが低くなるとトランジスタＭＰ
２のゲートは低くなり、トランジスタＭＰ２はオンにな
る。トランジスタＭＰ２はノードＺＰＢＡＲ、Ｎ４、Ｎ
２を５．０Ｖに向けて充電する。ノードＺＰＢＡＲが高
レベルになるとトランジスタＭＰ１はオフになる。ノー
ドＮ２が充電されて約２．８Ｖになると、トランジスタ
ＭＮ４のゲートは３．３Ｖに接続しているのでそのゲー
ト・ソース間の電圧が下がってｎチャンネルしきい値電
圧ＶTNすなわち０．５Ｖより低くなり、トランジスタＭ
Ｎ４はオフになる。これによりノードＮ２がさらに充電
されるのを防ぎ、したがって、トランジスタＭＮ２のド
レン・ゲート間およびドレン・ソース間の電圧降下を制
限する。
【００２０】出力ドライバ段１４では、ノードＺＰが論
理低レベルになるとプルアップトランジスタＭＰ５はオ
ンになり、データ端子Ａが論理高レベル（３．３Ｖ）の
ときは出力端子Ｚを５Ｖに向けて引き上げる。データ端
子ＡＮは論理低レベル（０Ｖ）なので、プルダウントラ
ンジスタＭＮ５はオフになる。出力端子Ｚが５．０Ｖの
とき、電圧保護トランジスタＭＮ６はプルダウントラン
ジスタＭＮ５のドレン端子からゲートおよびソース端子
に大きな電圧降下が起こらないように保護する。すなわ
ち、トランジスタＭＮ５のドレンが約２．８Ｖに上がる
と、電圧保護トランジスタＭＮ６はそのゲートが３．３
Ｖに保持されているのでオフになり、トランジスタＭＮ
５のドレンがさらに充電されて２．８Ｖより高くなるの
を防ぐ。
【００２１】データ端子Ａが低でデータ端子ＡＮが高の
ときは、トランジスタＭＮ１はオフになりトランジスタ
ＭＮ２はオンになる。トランジスタＭＮ２はノードＮ
２、Ｎ４、ＺＰＢＡＲを０Ｖに向けて放電する。ノード
ＺＰＢＡＲとＮ４が下がって約２．４Ｖになると、電圧
保護トランジスタＭＰ４はそのゲートが約１．５Ｖに接
続しているのでオフになり、ノードＺＰＢＡＲからさら
に放電するのを防ぐ。ＺＰＢＡＲが低電圧になるとトラ
ンジスタＭＰ１はオンになり、ノードＺＰ、Ｎ３、Ｎ１
を充電する。ノードＺＰが高電圧になるとトランジスタ
ＭＰ２はオフになる。ノードＮ１が充電されて約２．８
Ｖになると、電圧保護トランジスタＭＮ３はそのゲート
が３．３Ｖに接続しているのでオフになり、ノードＮ１
がさらに充電されるのを防ぐ。これにより、トランジス
タＭＮ１に大きな電圧降下を生じないように保護する。
【００２２】出力ドライバ段１４では、ノードＺＰが高
電圧になるとプルアップトランジスタＭＰ５はオフにな
る。データ端子ＡＮが高電圧のときはプルダウントラン
ジスタＭＮ５はオンになり、出力端子Ｚは放電して０Ｖ
になる。プルアップトランジスタＭＰ５のドレンと電圧
保護トランジスタＭＰ６のソースの電圧が下がって約
２．４Ｖになると、トランジスタＭＰ６はそのゲートが
約１．５Ｖに接続しているのでオフになる。これによ
り、プルアップトランジスタＭＰ５のドレンからさらに
放電するのを妨げ、出力端子Ｚが０Ｖのときにトランジ
スタＭＰ５に大きな電圧降下を生じないように保護す
る。
【００２３】図２ａ−図２ｃは、図１に示す回路の各ノ
ードにおける電圧のモデル化したＨＳＰＩＣＥシミュレ
ーション結果の時間変化を示す。図２ａで、線２０は相
補データ端子Ａに与えたデータ信号を表し、線２２は相
補データ端子ＡＮに与えたデータ信号を表す。データ端
子ＡとＡＮでは、相補電圧レベルが０Ｖと３．３Ｖの間
で切り替わる。
【００２４】図２ｂで、線２４と、２６と、２８はそれ
ぞれ出力端子Ｚと、回路ノードＺＰと、回路ノードＺＰ
ＢＡＲの電圧を表す。データ端子Ａ（線２０）の電圧が
０Ｖから３．３Ｖに切り替わると、出力端末Ｚ（線２
８）の電圧は０Ｖから５．０Ｖまで上がり、回路ノード
ＺＰの電圧は５．０Ｖから約２．４Ｖまで下がり、回路
ノードＺＰＢＡＲの電圧は約２．４Ｖから５．０Ｖまで
上がる。
【００２５】図２ｃで、線３０と３２はノードＮ１とＮ
２の電圧を表す。ノードＮ１（線３０）は約２．９Ｖか
ら約０Ｖまで下がり、ノードＮ２（線３２）は約０Ｖか
ら約２．６Ｖまで上がる。図２ａ−図２ｃは、図１の各
トランジスタのゲート・バルク間、ゲート・ソース間、
ゲート・ドレン間にかかる電圧降下が３．６Ｖより小さ
いことを示す。
【００２６】したがって、出力ドライバ回路１０は電圧
レベルを３．３Ｖの入力の振れから５．０Ｖの出力の振
れにシフトさせ、回路内の各トランジスタの電圧保護を
行う。したがって各トランジスタは３．３Ｖの製造工程
で製作し、しかも５．０Ｖの出力駆動能力を持つ。また
この回路のＤＣ電力消費は０である。
【００２７】図１に示すトランジスタは、所望の駆動能
力に従って、単一のトランジスタか、または互いに並列
に接続するトランジスタのアレーを用いてよい。たとえ
ば、出力駆動トランジスタＭＮ５、ＭＮ６、ＭＰ５、Ｍ
Ｐ６はそれぞれ５個のトランジスタのアレーを用いてよ
い。各トランジスタの長さと幅も、必要に応じて調整す
ることができる。次の表は、適当なトランジスタの寸法
の例を示す。
【表１】
【００２８】図３は、この発明の図１に示す回路と共に
用いるバイアス発生器の略図である。バイアス発生器４
０は電源端子ＶＢＰに約１．５Ｖ−２．０Ｖのバイアス
電圧を与え、ＤＣ電力は全く消費しない。バイアス発生
器４０はｎチャンネルダイオード接続のプルアップトラ
ンジスタＭＮ１０とＭＮ１１を備える。これらのトラン
ジスタは電源端子ＶＢＮ（３．３Ｖ）と電源端子ＶＢＰ
の間に直列に結合する。電源端子ＶＢＰと回路ノードＮ
１０の間にインバータ４２を結合する。インバータ４２
はｎチャンネルトランジスタＭＮ１２、ＭＮ１３、ＭＮ
１４とｐチャンネルトランジスタＭＰ１０を備え、これ
らを電源端子ＶＢＮとＧＮＤの間に直列に接続する。ノ
ードＮ１０をトランジスタＭＰ１０とＭＮ１２のドレン
の間に結合する。インバータ４４をノードＮ１０とＮ１
１の間に結合する。インバータ４４はｎチャンネルトラ
ンジスタＭＮ１５とｐチャンネルトランジスタＭＰ１
１、ＭＰ１２、ＭＰ１３を備え、これらを電源端子ＶＢ
ＮとＧＮＤの間に直列に接続する。
【００２９】ノードＮ１１をトランジスタＭＮ１５およ
びＭＰ１３のドレンと放電トランジスタＭＮ１６のゲー
トとの間に結合する。トランジスタＭＮ１６のソースは
電源端子ＧＮＤに結合し、ドレンは電源端子ＶＢＰに結
合する。バイアス発生器４０は、ＭＮ１７とＭＰ１４で
形成する容量をさらに備える。トランジスタＭＮ１７の
ゲートは電源端子ＶＢＰに結合し、ソースとドレンは電
源端子ＧＮＤに結合する。トランジスタＭＰ１４のゲー
トは電源端子ＶＢＰに結合し、ソースとドレンは電源端
子ＶＢＮに結合する。
【００３０】電源端子ＶＢＰが１．８Ｖより低いときは
トランジスタＭＮ１０とＭＮ１１はオンになり、ＶＢＰ
を約１．８Ｖに充電する。容量結合によって電源端子Ｖ
ＢＰが約２．０Ｖ（インバータ４２の選択されたしきい
値）より高い場合はインバータ４２と４４はオンにな
り、放電トランジスタＭＮ１６はオンになって電源端子
ＶＢＰを放電する。電源端子ＶＢＰが下がって２．０Ｖ
より低くなるとインバータ４２と４４はオフになり、放
電トランジスタＭＮ１６はオフになる。したがって、電
源端子ＶＢＰの電圧は約１．５Ｖと２．０Ｖの間に保持
され、ＤＣ電力は消費しない。
【００３１】トランジスタＭＮ１０、ＭＮ１１、ＭＰ１
０は並列に接続する３個のトランジスタのアレーを用い
る。トランジスタＭＮ１６とＭＰ１６は、並列に接続す
る２０個のトランジスタのアレーを用いる。次の表は、
図３に示す回路の適当なトランジスタ寸法の例を示す。
【表２】
【００３２】図４は、この発明の別の実施態様の出力ド
ライバ回路の略図である。出力ドライバ回路５０は、
３．３Ｖではなく２．５Ｖ工程で製作し、出力端子Ｚで
３．３Ｖ出力を駆動することができる。また出力ドライ
バ回路５０は自己バイアス電源端子ＶＢＰを備える。独
立したバイアス発生器は必要ない。
【００３３】出力ドライバ回路５０は、プレドライバ段
５２と出力ドライバ段５４を備え、電源端子ＶＤＤ２と
電源端子ＧＮＤの間に結合する。電源端子ＶＤＤ２は、
出力ドライバ回路５０を備える集積回路内の３．３Ｖの
電源５６に結合する。また出力ドライバ回路５０は、
２．５Ｖの電源５８に結合する電源端子ＶＤＤ３に結合
する。
【００３４】プレドライバ段５２はｐチャンネル差動ト
ランジスタ対ＭＰ２０とＭＰ２１、ｎチャンネル電圧保
護トランジスタＭＮ２０とＭＮ２１、ｐチャンネル交差
結合トランジスタ対ＭＰ２２とＭＰ２３を備える。差動
トランジスタ対ＭＰ２０とＭＰ２１は、回路ノードＮ２
０とＮ２１を通して、第１電流路Ｉ３と第２電流路Ｉ４
を形成する。トランジスタＭＰ２０のゲートはデータ端
子Ａに結合し、ドレンは電源端子ＧＮＤに結合し、ソー
スは電圧保護トランジスタＭＮ２０のソースにノード２
０で結合する。トランジスタＭＰ２１のゲートはデータ
端子ＡＮに結合し、ドレンは電源端子ＧＮＤに結合し、
ソースは電圧保護トランジスタＭＮ２１のソースにノー
ドＮ２１で結合する。データ端子ＡとＡＮは、インバー
タ６０を通して結合する。
【００３５】電圧保護トランジスタＭＮ２０とＭＮ２１
のゲートは２．５Ｖの電源端子ＶＤＤ３に結合する。ト
ランジスタＭＮ２０とＭＮ２１のドレンは、トランジス
タＭＰ２２とＭＰ２３のドレンに、回路ノードＺＰＢＡ
ＲとＺＰでそれぞれ結合する。トランジスタＭＰ２２と
ＭＰ２３は互いに交差結合する。すなわち、トランジス
タＭＰ２２のゲートはトランジスタＭＰ２３のドレンに
結合し、トランジスタＭＰ２３のゲートはトランジスタ
ＭＰ２２のドレンに結合する。トランジスタＭＰ２２と
ＭＰ２３のソースと基板端子は電源端子ＶＤＤ２に結合
する。
【００３６】出力ドライバ段５４はｐチャンネル・プル
アップトランジスタＭＰ２４、ｐチャンネル電圧保護ト
ランジスタＭＰ２５、ｎチャンネル・プルダウントラン
ジスタＭＮ２２、ｎチャンネル電圧保護トランジスタＭ
Ｎ２３を備える。プルアップトランジスタＭＰ２４のゲ
ートはノードＺＰに結合し、ソースと基板端子は電源端
子ＶＤＤ２に結合し、ドレンは電圧保護トランジスタＭ
Ｐ２５のソースとノードＺＰ１で結合する。電圧保護ト
ランジスタＭＰ２５のゲートは電源端子すなわち基準端
子ＶＢＰに結合し、基板端子はトランジスタＭＰ２４の
基板端子に結合し、ドレンは出力端子Ｚに結合する。電
圧保護トランジスタＭＮ２３のゲートは電源端子ＶＤＤ
３に結合し、ソースはプルダウントランジスタＭＮ２２
のドレンにノードＺＮ１で結合し、ドレンは出力端子Ｚ
に結合する。プルダウントランジスタＭＮ２２のゲート
はインバータ６２と６４を通してデータ端子ＡＮに結合
し、ソースは電源端子ＧＮＤに結合する。電源端子ＶＢ
ＰはｎチャンネルトランジスタＭＮ２４を通して電流路
Ｉ４のノードＮ２１に結合する。トランジスタＭＮ２４
のゲートは電源端子ＶＤＤ３に結合する。
【００３７】動作を説明すると、プレドライバ段５２お
よび出力ドライバ段５４は、図１に示す実施態様のプレ
ドライバ段１２および出力ドライバ段１４と同様に動作
する。データ端子Ａのデータが０Ｖと２．５Ｖの間で切
り替わると、差動トランジスタ対ＭＰ２０とＭＰ２１は
電流路Ｉ３とＩ４の電流を切り替える。データ端子Ａが
論理高でデータ端子ＡＮが論理低のときは、トランジス
タＭＰ２０はオフであり、トランジスタＭＰ２１はオン
である。トランジスタＭＰ２１は回路ノードＮ２１とＺ
Ｐを０Ｖに向けて放電する。ノードＺＰが下がって約
２．５ＶになるとトランジスタＭＮ２１のドレン・ゲー
ト間の電圧は負になり、トランジスタＭＮ２１はオフに
なって、回路ノードＺＰからさらに放電するのを防ぐ。
ノードＺＰが低電圧になるとトランジスタＭＰ２２はオ
ンになり、ノードＺＰＢＡＲとＮ２０を３．３Ｖに向け
て充電する。ノードＺＰＢＡＲが高電圧になるとトラン
ジスタＭＰ２３はオフになる。ノードＮ２０が約２．０
Ｖになると、トランジスタＭＮ２０はそのゲートが２．
５Ｖに接続しているのでオフになり、ノードＮ２０がさ
らに充電されるのを防ぐ。
【００３８】出力ドライバ段５４では、データ端子ＡＮ
が論理低レベルになるとトランジスタＭＮ２２のゲート
は論理低レベルになり、トランジスタＭＮ２２はオフに
なる。ノードＺＰ、すなわちトランジスタＭＰ２４のゲ
ートが低レベルになるとトランジスタＭＰ２４はオンに
なり、ノードＺＰ１と、出力端子Ｚと、ノードＺＮ１を
３．３Ｖに向けて充電する。ノードＺＮ１が２．０Ｖに
なると、電圧保護トランジスタＭＮ２３はそのゲートが
２．５Ｖに接続しているのでオフになる。これによりノ
ードＺＮ１がさらに充電されるのを防ぎ、プルダウント
ランジスタＭＮ２２が過電圧状態にならないように保護
する。
【００３９】同様に、データ端子Ａが低でデータ端子Ａ
Ｎが高のときは、トランジスタＭＰ２０はオンでトラン
ジスタＭＰ２１はオフになる。トランジスタＭＰ２０は
ノードＮ２０とＺＰＢＡＲを０Ｖに向けて放電する。ノ
ードＺＰＢＡＲが下がって約２．５Ｖになるとトランジ
スタＭＮ２０はオフになり、ノードＺＰＢＡＲからさら
に放電するのを防ぎ、したがってトランジスタＭＰ２２
とＭＰ２３が過電圧状態になるのを防ぐ。ノードＺＰＢ
ＡＲが低電圧になるとトランジスタＭＰ２３はオンにな
り、ノードＺＰとＮ２１を３．３Ｖに向けて充電し、ま
たトランジスタＭＰ２２はオフになる。ノードＮ２１が
約２．０Ｖになると、トランジスタＭＮ２１はそのゲー
トが２．５Ｖに接続しているのでオフになる。これによ
りノードＮ２１がさらに充電されるのを防ぎ、したがっ
てトランジスタＭＰ２１が過電圧状態にならないように
保護する。
【００４０】ノードＺＰが高電圧になるとプルアップト
ランジスタＭＰ２４はオフになり、データ端子ＡＮが高
電圧になるとプルダウントランジスタＭＮ２２はオンに
なる。トランジスタＭＮ２２はノードＺＮ１と出力端子
ＺとノードＺＰ１を０Ｖに向けて放電する。ノードＺＰ
１の電圧が電圧保護トランジスタＭＰ２５のゲートの電
圧より下がるとトランジスタＭＰ２５はオフになり、ノ
ードＺＰ１からさらに放電してトランジスタＭＰ２４が
過電圧状態になるのを防ぐ。
【００４１】トランジスタＭＰ２５のゲートは電源端子
ＶＢＰで約１．０Ｖから２．０Ｖの範囲になり、プレド
ライバ段５２により自己バイアスする。すなわち、トラ
ンジスタＭＰ２１がノードＮ２１を引いたとき電圧降下
が小さくなるトランジスタＭＰ２１とＭＮ２４により、
ＶＢＰは約１．０Ｖより高い電圧に保持される。つまり
ＶＢＰは低になる。またＶＢＰはトランジスタＭＮ２４
により約２．０Ｖより低い電圧に保持される。すなわ
ち、ノードＮ２１が約２．０Ｖまで上がると、トランジ
スタＭＮ２４はそのゲートが２．５Ｖに接続しているの
でオフになり、ＶＢＰがさらに充電されるのを防ぐ。ノ
ードＶＢＰの自己バイアス機能は、たとえば図１のノー
ドＮ１にトランジスタＭＮ２４を結合することにより、
図１に示す実施態様で実現することもできる。
【００４２】出力ドライバ回路５０は、回路の性能を最
適化する別の要素を備える。トランジスタＭＰ２６は、
出力端子Ｚが３．３Ｖのときに電源端子ＶＢＰを約１．
０Ｖに引き下げる働きをする。トランジスタＭＰ２６の
ゲートはデータ端子ＡＮに結合し、ソースは電源端子Ｖ
ＢＰに結合し、ドレンは電源端子ＧＮＤに結合する。デ
ータ端子Ａが論理高のときはデータ端子ＡＮは論理低で
あってトランジスタＭＰ２６はオンになり、電源端子Ｖ
ＢＰを１．０Ｖに向けて引く。
【００４３】トランジスタＭＮ２５とＭＮ２６はダイオ
ード接続ｎチャンネルトランジスタで、電源端子ＶＢＰ
と電源端子ＧＮＤの間に直列に接続する。トランジスタ
ＭＮ２５とＭＮ２６は非常に弱いプルダウン電流を供給
し、起動のときにＶＢＰに正しいバイアス電圧を形成す
る働きをする。通常の動作中は、トランジスタＭＮ２５
とＭＮ２６の影響はほとんどない。
【００４４】ｐチャンネルトランジスタＭＰ２７のゲー
トはデータ端子Ａに結合し、ソースは電源端子ＶＤＤ３
に結合し、ドレンはノードＮ２１に結合する。トランジ
スタＭＰ２７はプルアップトランジスタで、データ端子
Ａの電圧レベルが低いとき、トランジスタＭＰ２３を助
けてノードＮ２１を充電する。同様に、トランジスタＭ
Ｐ２８のゲートはデータ端子ＡＮに結合し、ソースは電
源端子ＶＤＤ３に結合し、ドレンはノードＮ２０に結合
する。トランジスタＭＰ２８は、データ端子ＡＮの電圧
が論理低のとき、トランジスタＭＰ２２を助けてノード
Ｎ２０を充電する。
【００４５】トランジスタＭＮ２７とＭＮ２８はｎチャ
ンネルダイオード接続トランジスタで、電源端子ＶＤＤ
３とノードＮ２０の間に直列に結合する。トランジスタ
ＭＮ２９とＭＮ３０はｎチャンネルダイオード接続トラ
ンジスタで、電源端子ＶＤＤ３とノードＮ２１の間に直
列に結合する。トランジスタＭＮ２７−ＭＮ３０は、起
動のときにノードＮ２０とＮ２１の正しいバイアス点を
設定する働きをするが、通常の動作中はほとんど影響は
ない。
【００４６】出力ドライバ回路５０は、データ端子Ａと
ＡＮの０−２．５Ｖから出力端子Ｚの０−３．３Ｖにレ
ベルシフトを行い、回路内の各トランジスタが大電圧に
ならないように保護する。各トランジスタのゲート・ソ
ース間、ゲート・ドレン間、ゲート・バルク間の電圧降
下は２．７５Ｖより低く保持される。
【００４７】出力ドライバ回路５０内のトランジスタは
個々のトランジスタか、または互いに並列に結合するト
ランジスタのアレーを用いる。一実施態様では、トラン
ジスタＭＰ２６は２個のトランジスタのアレーを用い、
トランジスタＭＰ２０とＭＰ２７とＭＮ２０は３個のト
ランジスタのアレーを用い、トランジスタＭＰ２３は４
個のトランジスタのアレーを用い、トランジスタＭＮ２
１とＭＮ２４は６個のトランジスタのアレーを用い、ト
ランジスタＭＰ２１は８個のトランジスタのアレーを用
い、トランジスタＭＰ２４とＭＰ２５とＭＮ２２とＭＮ
２３は１４個のトランジスタのアレーを用いる。
【００４８】次の表は、この発明の好ましい一実施態様
のトランジスタの寸法の例を示す。
【表３】
【００４９】この発明の出力ドライバ回路は集積回路の
コア電圧レベルから外部電圧レベルへのレベルシフトを
行い、回路内の各トランジスタの電圧保護を行う。この
回路のＤＣ電力消費は０である。この発明の回路は、種
々の電圧レベル間のシフトを行うのに用いることができ
る。ここで説明した２．５Ｖから３．３Ｖへのレベルシ
フトや３．３Ｖから５．０Ｖへのレベルシフトは単なる
例である。一実施態様では、回路を相補型金属酸化膜半
導体トランジスタだけで製作する。
【００５０】この発明について好ましい実施態様を参照
して説明したが、この発明の精神と範囲から逸れること
なく形や詳細を変更できることは当業者に理解できる。
たとえば出力ドライバ回路を、ＣＭＯＳ以外の種々の技
術を用いてまた種々の回路構成を用いて実現することが
できる。また電源端子は、採用する特定の慣行や用いる
技術に従って、比較的正にまたは比較的負にすることが
できる。この明細書と特許請求の範囲に用いた「プルア
ップ」または「プルダウン」という用語は随意の用語で
あって、電源端子の相対的レベルに従って、論理高レベ
ルまたは論理低レベルとしてもよい。同様に、「結合す
る」という用語は、種々の接続や結合を含んでよいし、
また直接接続や１個以上の中間要素を通した接続を含ん
でよい。
【図面の簡単な説明】
【図１】この発明の出力ドライバ回路の略図。
【図２】出力ドライバ回路の種々の回路ノードにおける
電圧の時間変化を示すグラフ。
【図３】図１に示す回路と共に用いるバイアス発生器の
略図。
【図４】この発明の別の実施態様における出力ドライバ
回路の略図。
【符号の説明】
５０ 出力ドライバ ５２ プレドライバ段 ５４ 出力ドライバ段 ５６ ３．３Ｖ電源 ５８ ２．５Ｖ電源

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 出力ドライバ回路であって、 第１および第２相補データ端子（Ａ、ＡＮ）と、 出力端子（Ｚ）と、 出力端子（Ｚ）に結合し、第１および第２制御端子をそ
    れぞれ備え、第２制御端子は第２データ端子（ＡＮ）に
    結合する、プルアップトランジスタ（ＭＰ２４）および
    プルダウントランジスタ（ＭＮ２２）と、 第１および第２電流路（Ｉ3 、 Ｉ4 ) を形成し、制御端
    子は第１および第２データ端子（Ａ、ＡＮ）にそれぞれ
    結合する、差動トランジスタ対（ＭＰ２０、ＭＰ２１）
    と、 第１および第２電流路（Ｉ3 、 Ｉ4 ) に結合し、制御出
    力端子（ＺＰ）はプルアップトランジスタ（ＭＰ２４）
    の制御端子に結合する、交差結合トランジスタ対（ＭＰ
    ２２、ＭＰ２３）と、 プルアップトランジスタ（ＭＰ２４）と前記出力端子の
    間に結合し、制御端子は差動トランジスタ対（ＭＰ２
    ０、ＭＰ２１）と交差結合トランジスタ対（ＭＰ２２、
    ＭＰ２３）の間の第２電流路（Ｉ4 ）に結合する、第１
    電圧保護トランジスタ（ＭＰ２５）、を備える、出力ド
    ライバ回路。
  2. 【請求項２】 選択された電圧レベルを持つ第１電圧基
    準端子と、 前記第１電圧基準端子と、前記交差結合トランジスタ対
    と差動トランジスタ対の間のノードの第１電流路との間
    に結合し、第２相補データ端子によりバイアスされる、
    第１充電補助(boosting)トランジスタと、 前記第１電圧基準端子と、前記交差結合トランジスタ対
    と差動トランジスタ対の間のノードの第２電流路との間
    に結合し、第１相補データ端子によりバイアスされる、
    第２充電補助トランジスタ、をさらに備える、請求項１
    記載の出力ドライバ回路。
  3. 【請求項３】 前記出力ドライバ段は、 選択された電圧レベルを持つ第１電圧基準端子と、 前記出力端子とプルダウントランジスタの間に結合し、
    ゲート端子は前記第１電圧基準端子に結合する、第２電
    圧保護トランジスタ、をさらに備える、請求項１記載の
    出力ドライバ回路。
  4. 【請求項４】 第１電圧基準端子と、 前記第１電圧保護トランジスタの制御端子と前記第２電
    流路の間に結合し、制御端子は前記第１電圧基準端子に
    結合する、ｎチャンネルトランジスタ、をさらに備え
    る、請求項１記載の出力ドライバ回路。
  5. 【請求項５】 出力ドライバ回路であって、 第１および第２相補データ端子と、 出力端子と、 前記出力端子に結合し、第１および第２制御端子をそれ
    ぞれ備え、第２制御端子は前記第２データ端子に結合す
    る、プルアップトランジスタおよびプルダウントランジ
    スタと、 第１および第２電流路を形成し、制御端子は前記第１お
    よび第２データ端子にそれぞれ結合する、ｐチャンネル
    差動トランジスタ対と、 前記第１および第２電流路に結合し、制御出力端子は前
    記プルアップトランジスタの制御端子に結合する、ｐチ
    ャンネル交差結合トランジスタ対、を備える出力ドライ
    バ回路。
  6. 【請求項６】 選択された電圧レベルを持つ第１電圧基
    準端子と、 前記差動トランジスタ対と交差結合トランジスタ対の間
    の前記第１および第２電流路にそれぞれ結合し、制御端
    子は前記第１基準電圧端子に結合する、第１および第２
    ｎチャンネル電圧保護トランジスタ、をさらに備える、
    請求項５記載の出力ドライバ回路。
  7. 【請求項７】 前記プルアップトランジスタと前記出力
    端子の間に結合し、制御端子は前記差動トランジスタ対
    と交差結合トランジスタ対の間の第２電流路に結合す
    る、第１電圧保護トランジスタ、をさらに備える、請求
    項５記載の出力ドライバ回路。
  8. 【請求項８】 第１電圧基準端子と、 前記第１電圧保護トランジスタの制御端子と前記第２電
    流路の間に結合し、制御端子は前記第１電圧基準端子に
    結合する、ｎチャンネルトランジスタ、をさらに備え
    る、請求項７記載の出力ドライバ回路。
  9. 【請求項９】 出力ドライバ回路であって、 第１および第２相補データ端子と、 第１基準電圧端子と、 出力端子と、 前記出力端子に結合し、第１および第２制御端子をそれ
    ぞれ備え、前記第２制御端子は前記第２データ端子に結
    合する、プルアップトランジスタおよびプルダウントラ
    ンジスタと、 第１および第２電流路を形成し、制御端子は前記第１お
    よび第２データ端子にそれぞれ結合する、第１および第
    ２差動トランジスタと、 前記第１および第２電流路にそれぞれ結合し、前記プル
    アップトランジスタの制御端子に結合する制御出力端子
    を備える、第１および第２ｐチャンネル交差結合トラン
    ジスタと、 前記第１および第２差動トランジスタと第１および第２
    交差結合トランジスタの間の第１および第２電流路にそ
    れぞれ結合し、制御端子は前記第１電圧基準端子に結合
    する、第１および第２ｐチャンネル電圧保護トランジス
    タ、を備える、出力ドライバ回路。
  10. 【請求項１０】 前記第１電圧基準端子に結合するバイ
    アス回路をさらに備え、バイアス回路は、 第２および第３電圧基準端子と、 前記第２電圧基準端子と第１電圧基準端子の間に結合す
    る少なくとも１個のダイオード接続トランジスタと、 前記第１電圧基準端子と第３電圧基準端子の間に結合
    し、制御端子を備える、放電トランジスタと、 前記第１電圧基準端子と放電トランジスタの制御端子の
    間に直列に結合する第１および第２インバータ、を備え
    る、請求項９記載の出力ドライバ回路。
  11. 【請求項１１】 前記第１インバータは、前記第２電圧
    基準端子と第３電圧基準端子の間に、３個のｎチャンネ
    ルトランジスタと直列に結合する１個のｐチャンネルト
    ランジスタを備え、 前記第２インバータは、前記第２電圧基準端子と前記第
    ３電圧基準端子の間に、１個のｎチャンネルトランジス
    タと直列に結合する３個のｐチャンネルトランジスタを
    備える、請求項１０記載の出力ドライバ回路。
JP9114043A 1996-05-16 1997-05-01 レベルシフトと電圧保護を行う出力ドライバ Pending JPH1041806A (ja)

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