JPH1041806A - レベルシフトと電圧保護を行う出力ドライバ - Google Patents
レベルシフトと電圧保護を行う出力ドライバInfo
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- JPH1041806A JPH1041806A JP9114043A JP11404397A JPH1041806A JP H1041806 A JPH1041806 A JP H1041806A JP 9114043 A JP9114043 A JP 9114043A JP 11404397 A JP11404397 A JP 11404397A JP H1041806 A JPH1041806 A JP H1041806A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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Abstract
(57)【要約】
【課題】 寸法が小さい半導体デバイスを高電源電圧で
動作させるために、出力のレベルをシフトし、電圧保護
を行う、出力ドライバ回路を提供する。 【解決手段】 プルアップおよびプルダウントランジス
タ(MP24、MN22)は出力端子(Z)に結合す
る。差動トランジスタ対(MP20、MP21)の制御
端子は第1および第2データ端子(A、AN)に結合し
て、第1および第2電流路(I3 、 I4 ) を形成する。
交差結合トランジスタ対(MP22、MP23)は第1
および第2電流路(I3 、 I4 ) に結合し、制御出力端
子(ZP)はプルアップトランジスタ(MP24)の制
御端子に結合する。自己バイアス電圧保護トランジスタ
(MP25)はプルアップトランジスタ(MP24)と
出力端子(Z)の間に結合する。この回路は、たとえば
3.3Vの製造工程で5.0Vの駆動能力を与えること
ができる。
動作させるために、出力のレベルをシフトし、電圧保護
を行う、出力ドライバ回路を提供する。 【解決手段】 プルアップおよびプルダウントランジス
タ(MP24、MN22)は出力端子(Z)に結合す
る。差動トランジスタ対(MP20、MP21)の制御
端子は第1および第2データ端子(A、AN)に結合し
て、第1および第2電流路(I3 、 I4 ) を形成する。
交差結合トランジスタ対(MP22、MP23)は第1
および第2電流路(I3 、 I4 ) に結合し、制御出力端
子(ZP)はプルアップトランジスタ(MP24)の制
御端子に結合する。自己バイアス電圧保護トランジスタ
(MP25)はプルアップトランジスタ(MP24)と
出力端子(Z)の間に結合する。この回路は、たとえば
3.3Vの製造工程で5.0Vの駆動能力を与えること
ができる。
Description
【0001】
【発明の属する技術分野】この発明は半導体集積回路に
関し、より詳しくはレベルをシフトした出力と電圧保護
を備える出力ドライバに関する。
関し、より詳しくはレベルをシフトした出力と電圧保護
を備える出力ドライバに関する。
【0002】
【従来の技術】半導体集積回路の製造技術の進歩により
回路デバイスの寸法が次第に小さくなり、より多くのデ
バイスを1つの集積回路に組み込むことができるように
なった。しかしある種のデバイスは他のデバイスに比べ
て、寸法を小さくすることにより影響を受けやすい。一
般に、メモリ回路の方が、メモリ回路に結合する論理回
路より寸法を小さくしやすい。
回路デバイスの寸法が次第に小さくなり、より多くのデ
バイスを1つの集積回路に組み込むことができるように
なった。しかしある種のデバイスは他のデバイスに比べ
て、寸法を小さくすることにより影響を受けやすい。一
般に、メモリ回路の方が、メモリ回路に結合する論理回
路より寸法を小さくしやすい。
【0003】トランジスタ・トランジスタ論理(TT
L)デバイスは、従来から5Vの電源で動作する。しか
し、寸法の小さいメモリ回路を5V電源で動作させよう
とすると問題が起こる。シリコン二酸化物ゲートの場
合、ゲート酸化物の電界の強さの上限は約3mV/cm
である。したがって、約150オングストロームの厚さ
のゲート酸化物層に加えることのできる最大許容電圧は
約4Vである。寸法の小さいCMOSメモリデバイスの
ゲートに5V信号を加えた場合は、ゲート酸化物が破壊
してデバイスを破損する恐れがある。
L)デバイスは、従来から5Vの電源で動作する。しか
し、寸法の小さいメモリ回路を5V電源で動作させよう
とすると問題が起こる。シリコン二酸化物ゲートの場
合、ゲート酸化物の電界の強さの上限は約3mV/cm
である。したがって、約150オングストロームの厚さ
のゲート酸化物層に加えることのできる最大許容電圧は
約4Vである。寸法の小さいCMOSメモリデバイスの
ゲートに5V信号を加えた場合は、ゲート酸化物が破壊
してデバイスを破損する恐れがある。
【0004】CMOSメモリなどのデバイスは、寸法の
小さいデバイスの損傷を防ぎまた全体の電力消費を減ら
すために、低い電源電圧で動作するよう設計する。たと
えば、現在では電源は5Vから3.3Vに下がっている
が、さらに3.3Vから2.5Vに下がりつつある。し
かし低電圧のCMOSメモリデバイスは、5Vや3.3
Vの高い電源電圧で動作するTTL論理などのデバイス
と接続して用いなければならない。また共通の入出力線
に接続しなければならないことも多い。
小さいデバイスの損傷を防ぎまた全体の電力消費を減ら
すために、低い電源電圧で動作するよう設計する。たと
えば、現在では電源は5Vから3.3Vに下がっている
が、さらに3.3Vから2.5Vに下がりつつある。し
かし低電圧のCMOSメモリデバイスは、5Vや3.3
Vの高い電源電圧で動作するTTL論理などのデバイス
と接続して用いなければならない。また共通の入出力線
に接続しなければならないことも多い。
【0005】一般にCMOSデバイスは三状態出力ドラ
イバ回路を備え、通常の駆動モードと三状態すなわち高
インピーダンスモードのどちらかで選択的に動作する。
後者のモードでは、ドライバ回路は接続する出力端子か
ら見ると透明である。注意しないと、3.3Vの三状態
ドライバの出力端子にかかる外部の5VのTTLレベル
信号により、上に述べたようにゲート酸化物が破壊して
ドライバが破損する恐れがある。
イバ回路を備え、通常の駆動モードと三状態すなわち高
インピーダンスモードのどちらかで選択的に動作する。
後者のモードでは、ドライバ回路は接続する出力端子か
ら見ると透明である。注意しないと、3.3Vの三状態
ドライバの出力端子にかかる外部の5VのTTLレベル
信号により、上に述べたようにゲート酸化物が破壊して
ドライバが破損する恐れがある。
【0006】
【発明が解決しようとする課題】LSIロジックコーポ
レーションの米国特許第5,467,031号は、共通
の5V線で3.3Vの出力信号を駆動することができる
3.3VのCMOS三状態ドライバ回路を開示してい
る。この回路は、出力端子に接続するPMOSプルアッ
プトランジスタとNMOSプルダウントランジスタを備
える。プルアップトランジスタは、基板端子を備えるN
ウエルに形成する。駆動モードではスイッチングトラン
ジスタを制御してNウエルを電源に接続して、安定した
強力なプルアップ駆動を行う。高インピーダンスモード
で出力端子の電圧が電源電圧より高いときは、パスゲー
トトランジスタをバイアスしてスイッチングトランジス
タをオフにし、Nウエルを浮遊させる。これにより、漏
れ電流が出力端子からプルアップトランジスタを通して
Nウエルに半導体接合を通って流れるのを防ぐ。高イン
ピーダンスモードで出力端子の電圧が電源電圧より高い
ときは、短絡トランジスタを制御してプルアップトラン
ジスタのゲートをNウエルに短絡し、漏れ電流がプルア
ップトランジスタのチャンネルを通って流れるのを防
ぐ。
レーションの米国特許第5,467,031号は、共通
の5V線で3.3Vの出力信号を駆動することができる
3.3VのCMOS三状態ドライバ回路を開示してい
る。この回路は、出力端子に接続するPMOSプルアッ
プトランジスタとNMOSプルダウントランジスタを備
える。プルアップトランジスタは、基板端子を備えるN
ウエルに形成する。駆動モードではスイッチングトラン
ジスタを制御してNウエルを電源に接続して、安定した
強力なプルアップ駆動を行う。高インピーダンスモード
で出力端子の電圧が電源電圧より高いときは、パスゲー
トトランジスタをバイアスしてスイッチングトランジス
タをオフにし、Nウエルを浮遊させる。これにより、漏
れ電流が出力端子からプルアップトランジスタを通して
Nウエルに半導体接合を通って流れるのを防ぐ。高イン
ピーダンスモードで出力端子の電圧が電源電圧より高い
ときは、短絡トランジスタを制御してプルアップトラン
ジスタのゲートをNウエルに短絡し、漏れ電流がプルア
ップトランジスタのチャンネルを通って流れるのを防
ぐ。
【0007】この回路は回路内のトランジスタを出力端
子の過電圧から保護するが、出力端子で5Vの振れを駆
動することはできない。
子の過電圧から保護するが、出力端子で5Vの振れを駆
動することはできない。
【0008】
【課題を解決するための手段】この発明の出力ドライバ
回路は第1および第2相補データ端子と出力端子を備え
る。プルアップトランジスタとプルダウントランジスタ
は出力端子に結合し、それぞれ第1および第2制御端子
を備える。第2制御端子は第2データ端子に結合する。
差動トランジスタ対は第1および第2データ端子に結合
する制御端子をそれぞれ備え、第1および第2電流路を
形成する。交差結合トランジスタ対は第1および第2電
流路に結合し、その制御出力端子はプルアップトランジ
スタの制御端子に結合する。自己バイアス電圧保護トラ
ンジスタはプルアップトランジスタと出力端子の間に結
合し、制御端子は差動トランジスタ対と交差結合トラン
ジスタ対の間の第2電流路に結合する。出力ドライバ回
路は、たとえば、2.5Vの製造工程で3.3Vの駆動
能力を与え、3.3Vの製造工程で5.0Vの駆動能力
を与えることができる。
回路は第1および第2相補データ端子と出力端子を備え
る。プルアップトランジスタとプルダウントランジスタ
は出力端子に結合し、それぞれ第1および第2制御端子
を備える。第2制御端子は第2データ端子に結合する。
差動トランジスタ対は第1および第2データ端子に結合
する制御端子をそれぞれ備え、第1および第2電流路を
形成する。交差結合トランジスタ対は第1および第2電
流路に結合し、その制御出力端子はプルアップトランジ
スタの制御端子に結合する。自己バイアス電圧保護トラ
ンジスタはプルアップトランジスタと出力端子の間に結
合し、制御端子は差動トランジスタ対と交差結合トラン
ジスタ対の間の第2電流路に結合する。出力ドライバ回
路は、たとえば、2.5Vの製造工程で3.3Vの駆動
能力を与え、3.3Vの製造工程で5.0Vの駆動能力
を与えることができる。
【0009】一実施態様では、交差結合トランジスタ対
と差動トランジスタ対はpチャンネルトランジスタを用
い、nチャンネル電圧保護トランジスタを交差結合トラ
ンジスタ対と差動トランジスタ対の間に結合する。別の
実施態様では差動トランジスタ対はnチャンネルトラン
ジスタを用い、nチャンネル電圧保護トランジスタを差
動トランジスタ対に結合し、pチャンネル電圧保護トラ
ンジスタを交差結合トランジスタ対とnチャンネル電圧
保護トランジスタの間に結合する。
と差動トランジスタ対はpチャンネルトランジスタを用
い、nチャンネル電圧保護トランジスタを交差結合トラ
ンジスタ対と差動トランジスタ対の間に結合する。別の
実施態様では差動トランジスタ対はnチャンネルトラン
ジスタを用い、nチャンネル電圧保護トランジスタを差
動トランジスタ対に結合し、pチャンネル電圧保護トラ
ンジスタを交差結合トランジスタ対とnチャンネル電圧
保護トランジスタの間に結合する。
【0010】
【実施例】この発明の出力ドライバは、半導体集積回路
の出力を駆動するのに用いる。この出力ドライバを用い
ると、電圧レベルをシフトし、電圧保護を行い、DC電
力消費をゼロにすることにより、集積回路は高電圧レベ
ルで動作する他のデバイスと効率よくインターフェース
を行うことができる。図1はこの発明の一実施態様にお
ける出力ドライバの略図である。出力ドライバ10は、
たとえば3.3Vの製造工程で製作した集積回路の一部
を形成する。集積回路(図示せず)の内部要素は、デー
タ端子AとANに0Vから3.3Vの相補データ信号を
与える。データ端子AとANの0Vから3.3Vの相補
データ信号に応じて、出力ドライバ10は0Vから5V
の出力信号を出力端子Zに出す。
の出力を駆動するのに用いる。この出力ドライバを用い
ると、電圧レベルをシフトし、電圧保護を行い、DC電
力消費をゼロにすることにより、集積回路は高電圧レベ
ルで動作する他のデバイスと効率よくインターフェース
を行うことができる。図1はこの発明の一実施態様にお
ける出力ドライバの略図である。出力ドライバ10は、
たとえば3.3Vの製造工程で製作した集積回路の一部
を形成する。集積回路(図示せず)の内部要素は、デー
タ端子AとANに0Vから3.3Vの相補データ信号を
与える。データ端子AとANの0Vから3.3Vの相補
データ信号に応じて、出力ドライバ10は0Vから5V
の出力信号を出力端子Zに出す。
【0011】出力ドライバ10は4つの電源端子、すな
わち基準端子VDD1、GND、VBN、VBPに結合
する。電源端子VDD1は5Vの電源16に結合する。
電源端子GNDは接地(すなわち0V)に結合する。N
チャンネル電源端子VBNは3.3Vの基準レベル、た
とえば集積回路の内部の3.3Vの電源18に結合する
基準端子である。Pチャンネル電源端子VBPは1.5
−2.0Vのバイアス発生器に結合する基準端子であ
る。バイアス発生器については、後で図3を参照して詳
細に説明する。
わち基準端子VDD1、GND、VBN、VBPに結合
する。電源端子VDD1は5Vの電源16に結合する。
電源端子GNDは接地(すなわち0V)に結合する。N
チャンネル電源端子VBNは3.3Vの基準レベル、た
とえば集積回路の内部の3.3Vの電源18に結合する
基準端子である。Pチャンネル電源端子VBPは1.5
−2.0Vのバイアス発生器に結合する基準端子であ
る。バイアス発生器については、後で図3を参照して詳
細に説明する。
【0012】出力ドライバ10はプレドライバ段12と
出力ドライバ段14を備える。プレドライバ段12と出
力ドライバ段14の各トランジスタは、ゲート・ソース
間とゲート・バルク間とゲート・ドレン間の電圧がすべ
て3.6Vより低くなるようにバイアスしてトランジス
タの損傷を防ぎ、出力端子Zでは0Vから5Vのデータ
信号を駆動しまたは受ける。
出力ドライバ段14を備える。プレドライバ段12と出
力ドライバ段14の各トランジスタは、ゲート・ソース
間とゲート・バルク間とゲート・ドレン間の電圧がすべ
て3.6Vより低くなるようにバイアスしてトランジス
タの損傷を防ぎ、出力端子Zでは0Vから5Vのデータ
信号を駆動しまたは受ける。
【0013】プレドライバ段12はnチャンネル差動ト
ランジスタ対MN1とMN2と、nチャンネル保護トラ
ンジスタMN3とMN4と、pチャンネル交差結合トラ
ンジスタ対MP1とMP2と、pチャンネル電圧保護ト
ランジスタMP3とMP4を備える。トランジスタMN
1とMN2のゲートは相補データ端子AとANにそれぞ
れ結合する。トランジスタMN1とMN2のソースは電
源端子GNDに結合する。トランジスタMN1とMN2
のドレンは、プレドライバ段12の回路ノードN1とN
2に第1電流路I1と第2電流路I2を形成する。電圧
保護トランジスタMN3とMN4のゲートは、3.3V
の電源端子VBNに結合する。トランジスタMN3とM
N4のソースは、トランジスタMN1とMN2のドレン
にそれぞれ結合する。トランジスタMN3とMN4のド
レンは、回路ノードN3とN4にそれぞれ結合する。
ランジスタ対MN1とMN2と、nチャンネル保護トラ
ンジスタMN3とMN4と、pチャンネル交差結合トラ
ンジスタ対MP1とMP2と、pチャンネル電圧保護ト
ランジスタMP3とMP4を備える。トランジスタMN
1とMN2のゲートは相補データ端子AとANにそれぞ
れ結合する。トランジスタMN1とMN2のソースは電
源端子GNDに結合する。トランジスタMN1とMN2
のドレンは、プレドライバ段12の回路ノードN1とN
2に第1電流路I1と第2電流路I2を形成する。電圧
保護トランジスタMN3とMN4のゲートは、3.3V
の電源端子VBNに結合する。トランジスタMN3とM
N4のソースは、トランジスタMN1とMN2のドレン
にそれぞれ結合する。トランジスタMN3とMN4のド
レンは、回路ノードN3とN4にそれぞれ結合する。
【0014】電圧保護トランジスタMP3とMP4のゲ
ートは、約1.5Vから約2.0Vの電源端子VBPに
結合する。トランジスタMP3とMP4のドレンは、ト
ランジスタMN3とMN4のドレンにそれぞれ結合す
る。トランジスタMP3とMP4のソースと基板端子
は、回路ノードZPとZPBARにそれぞれ結合する。
トランジスタMP1とMP2は互いに交差結合し、トラ
ンジスタMP1のゲートはノードZPBARでトランジ
スタMP2のドレンに結合し、トランジスタMP2のゲ
ートはノードZPでトランジスタMP1のドレンに結合
する。トランジスタMP1とMP2のソースは、5.0
Vの電源端子VDD1に結合する。
ートは、約1.5Vから約2.0Vの電源端子VBPに
結合する。トランジスタMP3とMP4のドレンは、ト
ランジスタMN3とMN4のドレンにそれぞれ結合す
る。トランジスタMP3とMP4のソースと基板端子
は、回路ノードZPとZPBARにそれぞれ結合する。
トランジスタMP1とMP2は互いに交差結合し、トラ
ンジスタMP1のゲートはノードZPBARでトランジ
スタMP2のドレンに結合し、トランジスタMP2のゲ
ートはノードZPでトランジスタMP1のドレンに結合
する。トランジスタMP1とMP2のソースは、5.0
Vの電源端子VDD1に結合する。
【0015】出力ドライバ段14はpチャンネル・プル
アップトランジスタMP5と、nチャンネル・プルダウ
ントランジスタMN5と、pチャンネル電圧保護トラン
ジスタMP6と、nチャンネル電圧保護トランジスタM
N6を備え、これらは電源端子VDD1とGNDの間に
直列に結合する。プルダウントランジスタMN5のゲー
トはデータ端子ANに結合し、ソースは電源端子GND
に結合し、ドレンは電圧保護トランジスタMN6のソー
スに結合する。電圧保護トランジスタMN6のゲートは
電源端子VBNに結合し、ドレンは出力端子Zに結合す
る。電圧保護トランジスタMP6のゲートは電源端子V
BPに結合し、ソースはプルアップトランジスタMP5
のドレンに結合し、ドレンは出力端子Zに結合する。プ
ルアップトランジスタMP5のゲートはノードZPに結
合し、ソースと基板は電源端子VDD1に結合する。
アップトランジスタMP5と、nチャンネル・プルダウ
ントランジスタMN5と、pチャンネル電圧保護トラン
ジスタMP6と、nチャンネル電圧保護トランジスタM
N6を備え、これらは電源端子VDD1とGNDの間に
直列に結合する。プルダウントランジスタMN5のゲー
トはデータ端子ANに結合し、ソースは電源端子GND
に結合し、ドレンは電圧保護トランジスタMN6のソー
スに結合する。電圧保護トランジスタMN6のゲートは
電源端子VBNに結合し、ドレンは出力端子Zに結合す
る。電圧保護トランジスタMP6のゲートは電源端子V
BPに結合し、ソースはプルアップトランジスタMP5
のドレンに結合し、ドレンは出力端子Zに結合する。プ
ルアップトランジスタMP5のゲートはノードZPに結
合し、ソースと基板は電源端子VDD1に結合する。
【0016】動作中は、データ端子AとANのデータ
は、プルアップトランジスタMP5とプルダウントラン
ジスタMN5をオンオフして出力端子Zを5.0Vに引
き上げまたは0Vに引き下げることにより、出力端子Z
の電圧レベルを制御する。従来の出力ドライバでは、ト
ランジスタMP5とMN5のゲートは同じ電圧レベル、
たとえば0−3.3Vで駆動する。電圧レベルが高いと
きは、プルダウントランジスタMN5はオンになり、プ
ルアップトランジスタMP5はオフになる。電圧レベル
が低いときは、プルダウントランジスタMN5はオフに
なり、プルアップトランジスタMP5はオンになる。
は、プルアップトランジスタMP5とプルダウントラン
ジスタMN5をオンオフして出力端子Zを5.0Vに引
き上げまたは0Vに引き下げることにより、出力端子Z
の電圧レベルを制御する。従来の出力ドライバでは、ト
ランジスタMP5とMN5のゲートは同じ電圧レベル、
たとえば0−3.3Vで駆動する。電圧レベルが高いと
きは、プルダウントランジスタMN5はオンになり、プ
ルアップトランジスタMP5はオフになる。電圧レベル
が低いときは、プルダウントランジスタMN5はオフに
なり、プルアップトランジスタMP5はオンになる。
【0017】この発明では、プルダウントランジスタM
N5は0−3.3Vの電圧レベルで駆動し、プルアップ
トランジスタMP5は2.4−5.0Vにレベルをシフ
トした電圧で駆動する。これにより、プルアップトラン
ジスタMP5とプルダウントランジスタMN5のゲート
・ソース間、ゲート・ドレン間、ゲート・バルク間に
3.6Vより大きい電圧降下を生じないように保護す
る。
N5は0−3.3Vの電圧レベルで駆動し、プルアップ
トランジスタMP5は2.4−5.0Vにレベルをシフ
トした電圧で駆動する。これにより、プルアップトラン
ジスタMP5とプルダウントランジスタMN5のゲート
・ソース間、ゲート・ドレン間、ゲート・バルク間に
3.6Vより大きい電圧降下を生じないように保護す
る。
【0018】プレドライバ段12はレベルシフトを行
い、プレドライバ段内の各トランジスタが過電圧状態に
ならないように保護する。データ端子Aが高くてデータ
端子ANが低い場合は、トランジスタMN1はオンにな
りトランジスタMN2はオフになる。トランジスタMN
1は電流を電流路I1に引き、ノードN1、N3、ZP
を0Vに向けて放電する。トランジスタMP1とMP2
のソースは5.0Vに接続しているので、ノードZPと
ZPBARの電圧は或る最小値たとえば2.4Vより高
く保持して、トランジスタMP1とMP2が過電圧状態
になるのを防がなければならない。ノードZPが放電し
ては約2.4Vになると、電圧保護トランジスタMP3
のゲートは少なくとも1.5Vに接続しているので、そ
のゲート・ソース間の電圧は下がってpチャンネルしき
い値電圧VTP( 約0.9V)より低くなり、トランジス
タMP3はオフになり、ノードZPからさらに放電する
のを防ぐ。したがって、回路ノードZPの電圧は2.4
Vより高く保たれる。
い、プレドライバ段内の各トランジスタが過電圧状態に
ならないように保護する。データ端子Aが高くてデータ
端子ANが低い場合は、トランジスタMN1はオンにな
りトランジスタMN2はオフになる。トランジスタMN
1は電流を電流路I1に引き、ノードN1、N3、ZP
を0Vに向けて放電する。トランジスタMP1とMP2
のソースは5.0Vに接続しているので、ノードZPと
ZPBARの電圧は或る最小値たとえば2.4Vより高
く保持して、トランジスタMP1とMP2が過電圧状態
になるのを防がなければならない。ノードZPが放電し
ては約2.4Vになると、電圧保護トランジスタMP3
のゲートは少なくとも1.5Vに接続しているので、そ
のゲート・ソース間の電圧は下がってpチャンネルしき
い値電圧VTP( 約0.9V)より低くなり、トランジス
タMP3はオフになり、ノードZPからさらに放電する
のを防ぐ。したがって、回路ノードZPの電圧は2.4
Vより高く保たれる。
【0019】ノードZPが低くなるとトランジスタMP
2のゲートは低くなり、トランジスタMP2はオンにな
る。トランジスタMP2はノードZPBAR、N4、N
2を5.0Vに向けて充電する。ノードZPBARが高
レベルになるとトランジスタMP1はオフになる。ノー
ドN2が充電されて約2.8Vになると、トランジスタ
MN4のゲートは3.3Vに接続しているのでそのゲー
ト・ソース間の電圧が下がってnチャンネルしきい値電
圧VTNすなわち0.5Vより低くなり、トランジスタM
N4はオフになる。これによりノードN2がさらに充電
されるのを防ぎ、したがって、トランジスタMN2のド
レン・ゲート間およびドレン・ソース間の電圧降下を制
限する。
2のゲートは低くなり、トランジスタMP2はオンにな
る。トランジスタMP2はノードZPBAR、N4、N
2を5.0Vに向けて充電する。ノードZPBARが高
レベルになるとトランジスタMP1はオフになる。ノー
ドN2が充電されて約2.8Vになると、トランジスタ
MN4のゲートは3.3Vに接続しているのでそのゲー
ト・ソース間の電圧が下がってnチャンネルしきい値電
圧VTNすなわち0.5Vより低くなり、トランジスタM
N4はオフになる。これによりノードN2がさらに充電
されるのを防ぎ、したがって、トランジスタMN2のド
レン・ゲート間およびドレン・ソース間の電圧降下を制
限する。
【0020】出力ドライバ段14では、ノードZPが論
理低レベルになるとプルアップトランジスタMP5はオ
ンになり、データ端子Aが論理高レベル(3.3V)の
ときは出力端子Zを5Vに向けて引き上げる。データ端
子ANは論理低レベル(0V)なので、プルダウントラ
ンジスタMN5はオフになる。出力端子Zが5.0Vの
とき、電圧保護トランジスタMN6はプルダウントラン
ジスタMN5のドレン端子からゲートおよびソース端子
に大きな電圧降下が起こらないように保護する。すなわ
ち、トランジスタMN5のドレンが約2.8Vに上がる
と、電圧保護トランジスタMN6はそのゲートが3.3
Vに保持されているのでオフになり、トランジスタMN
5のドレンがさらに充電されて2.8Vより高くなるの
を防ぐ。
理低レベルになるとプルアップトランジスタMP5はオ
ンになり、データ端子Aが論理高レベル(3.3V)の
ときは出力端子Zを5Vに向けて引き上げる。データ端
子ANは論理低レベル(0V)なので、プルダウントラ
ンジスタMN5はオフになる。出力端子Zが5.0Vの
とき、電圧保護トランジスタMN6はプルダウントラン
ジスタMN5のドレン端子からゲートおよびソース端子
に大きな電圧降下が起こらないように保護する。すなわ
ち、トランジスタMN5のドレンが約2.8Vに上がる
と、電圧保護トランジスタMN6はそのゲートが3.3
Vに保持されているのでオフになり、トランジスタMN
5のドレンがさらに充電されて2.8Vより高くなるの
を防ぐ。
【0021】データ端子Aが低でデータ端子ANが高の
ときは、トランジスタMN1はオフになりトランジスタ
MN2はオンになる。トランジスタMN2はノードN
2、N4、ZPBARを0Vに向けて放電する。ノード
ZPBARとN4が下がって約2.4Vになると、電圧
保護トランジスタMP4はそのゲートが約1.5Vに接
続しているのでオフになり、ノードZPBARからさら
に放電するのを防ぐ。ZPBARが低電圧になるとトラ
ンジスタMP1はオンになり、ノードZP、N3、N1
を充電する。ノードZPが高電圧になるとトランジスタ
MP2はオフになる。ノードN1が充電されて約2.8
Vになると、電圧保護トランジスタMN3はそのゲート
が3.3Vに接続しているのでオフになり、ノードN1
がさらに充電されるのを防ぐ。これにより、トランジス
タMN1に大きな電圧降下を生じないように保護する。
ときは、トランジスタMN1はオフになりトランジスタ
MN2はオンになる。トランジスタMN2はノードN
2、N4、ZPBARを0Vに向けて放電する。ノード
ZPBARとN4が下がって約2.4Vになると、電圧
保護トランジスタMP4はそのゲートが約1.5Vに接
続しているのでオフになり、ノードZPBARからさら
に放電するのを防ぐ。ZPBARが低電圧になるとトラ
ンジスタMP1はオンになり、ノードZP、N3、N1
を充電する。ノードZPが高電圧になるとトランジスタ
MP2はオフになる。ノードN1が充電されて約2.8
Vになると、電圧保護トランジスタMN3はそのゲート
が3.3Vに接続しているのでオフになり、ノードN1
がさらに充電されるのを防ぐ。これにより、トランジス
タMN1に大きな電圧降下を生じないように保護する。
【0022】出力ドライバ段14では、ノードZPが高
電圧になるとプルアップトランジスタMP5はオフにな
る。データ端子ANが高電圧のときはプルダウントラン
ジスタMN5はオンになり、出力端子Zは放電して0V
になる。プルアップトランジスタMP5のドレンと電圧
保護トランジスタMP6のソースの電圧が下がって約
2.4Vになると、トランジスタMP6はそのゲートが
約1.5Vに接続しているのでオフになる。これによ
り、プルアップトランジスタMP5のドレンからさらに
放電するのを妨げ、出力端子Zが0Vのときにトランジ
スタMP5に大きな電圧降下を生じないように保護す
る。
電圧になるとプルアップトランジスタMP5はオフにな
る。データ端子ANが高電圧のときはプルダウントラン
ジスタMN5はオンになり、出力端子Zは放電して0V
になる。プルアップトランジスタMP5のドレンと電圧
保護トランジスタMP6のソースの電圧が下がって約
2.4Vになると、トランジスタMP6はそのゲートが
約1.5Vに接続しているのでオフになる。これによ
り、プルアップトランジスタMP5のドレンからさらに
放電するのを妨げ、出力端子Zが0Vのときにトランジ
スタMP5に大きな電圧降下を生じないように保護す
る。
【0023】図2a−図2cは、図1に示す回路の各ノ
ードにおける電圧のモデル化したHSPICEシミュレ
ーション結果の時間変化を示す。図2aで、線20は相
補データ端子Aに与えたデータ信号を表し、線22は相
補データ端子ANに与えたデータ信号を表す。データ端
子AとANでは、相補電圧レベルが0Vと3.3Vの間
で切り替わる。
ードにおける電圧のモデル化したHSPICEシミュレ
ーション結果の時間変化を示す。図2aで、線20は相
補データ端子Aに与えたデータ信号を表し、線22は相
補データ端子ANに与えたデータ信号を表す。データ端
子AとANでは、相補電圧レベルが0Vと3.3Vの間
で切り替わる。
【0024】図2bで、線24と、26と、28はそれ
ぞれ出力端子Zと、回路ノードZPと、回路ノードZP
BARの電圧を表す。データ端子A(線20)の電圧が
0Vから3.3Vに切り替わると、出力端末Z(線2
8)の電圧は0Vから5.0Vまで上がり、回路ノード
ZPの電圧は5.0Vから約2.4Vまで下がり、回路
ノードZPBARの電圧は約2.4Vから5.0Vまで
上がる。
ぞれ出力端子Zと、回路ノードZPと、回路ノードZP
BARの電圧を表す。データ端子A(線20)の電圧が
0Vから3.3Vに切り替わると、出力端末Z(線2
8)の電圧は0Vから5.0Vまで上がり、回路ノード
ZPの電圧は5.0Vから約2.4Vまで下がり、回路
ノードZPBARの電圧は約2.4Vから5.0Vまで
上がる。
【0025】図2cで、線30と32はノードN1とN
2の電圧を表す。ノードN1(線30)は約2.9Vか
ら約0Vまで下がり、ノードN2(線32)は約0Vか
ら約2.6Vまで上がる。図2a−図2cは、図1の各
トランジスタのゲート・バルク間、ゲート・ソース間、
ゲート・ドレン間にかかる電圧降下が3.6Vより小さ
いことを示す。
2の電圧を表す。ノードN1(線30)は約2.9Vか
ら約0Vまで下がり、ノードN2(線32)は約0Vか
ら約2.6Vまで上がる。図2a−図2cは、図1の各
トランジスタのゲート・バルク間、ゲート・ソース間、
ゲート・ドレン間にかかる電圧降下が3.6Vより小さ
いことを示す。
【0026】したがって、出力ドライバ回路10は電圧
レベルを3.3Vの入力の振れから5.0Vの出力の振
れにシフトさせ、回路内の各トランジスタの電圧保護を
行う。したがって各トランジスタは3.3Vの製造工程
で製作し、しかも5.0Vの出力駆動能力を持つ。また
この回路のDC電力消費は0である。
レベルを3.3Vの入力の振れから5.0Vの出力の振
れにシフトさせ、回路内の各トランジスタの電圧保護を
行う。したがって各トランジスタは3.3Vの製造工程
で製作し、しかも5.0Vの出力駆動能力を持つ。また
この回路のDC電力消費は0である。
【0027】図1に示すトランジスタは、所望の駆動能
力に従って、単一のトランジスタか、または互いに並列
に接続するトランジスタのアレーを用いてよい。たとえ
ば、出力駆動トランジスタMN5、MN6、MP5、M
P6はそれぞれ5個のトランジスタのアレーを用いてよ
い。各トランジスタの長さと幅も、必要に応じて調整す
ることができる。次の表は、適当なトランジスタの寸法
の例を示す。
力に従って、単一のトランジスタか、または互いに並列
に接続するトランジスタのアレーを用いてよい。たとえ
ば、出力駆動トランジスタMN5、MN6、MP5、M
P6はそれぞれ5個のトランジスタのアレーを用いてよ
い。各トランジスタの長さと幅も、必要に応じて調整す
ることができる。次の表は、適当なトランジスタの寸法
の例を示す。
【表1】
【0028】図3は、この発明の図1に示す回路と共に
用いるバイアス発生器の略図である。バイアス発生器4
0は電源端子VBPに約1.5V−2.0Vのバイアス
電圧を与え、DC電力は全く消費しない。バイアス発生
器40はnチャンネルダイオード接続のプルアップトラ
ンジスタMN10とMN11を備える。これらのトラン
ジスタは電源端子VBN(3.3V)と電源端子VBP
の間に直列に結合する。電源端子VBPと回路ノードN
10の間にインバータ42を結合する。インバータ42
はnチャンネルトランジスタMN12、MN13、MN
14とpチャンネルトランジスタMP10を備え、これ
らを電源端子VBNとGNDの間に直列に接続する。ノ
ードN10をトランジスタMP10とMN12のドレン
の間に結合する。インバータ44をノードN10とN1
1の間に結合する。インバータ44はnチャンネルトラ
ンジスタMN15とpチャンネルトランジスタMP1
1、MP12、MP13を備え、これらを電源端子VB
NとGNDの間に直列に接続する。
用いるバイアス発生器の略図である。バイアス発生器4
0は電源端子VBPに約1.5V−2.0Vのバイアス
電圧を与え、DC電力は全く消費しない。バイアス発生
器40はnチャンネルダイオード接続のプルアップトラ
ンジスタMN10とMN11を備える。これらのトラン
ジスタは電源端子VBN(3.3V)と電源端子VBP
の間に直列に結合する。電源端子VBPと回路ノードN
10の間にインバータ42を結合する。インバータ42
はnチャンネルトランジスタMN12、MN13、MN
14とpチャンネルトランジスタMP10を備え、これ
らを電源端子VBNとGNDの間に直列に接続する。ノ
ードN10をトランジスタMP10とMN12のドレン
の間に結合する。インバータ44をノードN10とN1
1の間に結合する。インバータ44はnチャンネルトラ
ンジスタMN15とpチャンネルトランジスタMP1
1、MP12、MP13を備え、これらを電源端子VB
NとGNDの間に直列に接続する。
【0029】ノードN11をトランジスタMN15およ
びMP13のドレンと放電トランジスタMN16のゲー
トとの間に結合する。トランジスタMN16のソースは
電源端子GNDに結合し、ドレンは電源端子VBPに結
合する。バイアス発生器40は、MN17とMP14で
形成する容量をさらに備える。トランジスタMN17の
ゲートは電源端子VBPに結合し、ソースとドレンは電
源端子GNDに結合する。トランジスタMP14のゲー
トは電源端子VBPに結合し、ソースとドレンは電源端
子VBNに結合する。
びMP13のドレンと放電トランジスタMN16のゲー
トとの間に結合する。トランジスタMN16のソースは
電源端子GNDに結合し、ドレンは電源端子VBPに結
合する。バイアス発生器40は、MN17とMP14で
形成する容量をさらに備える。トランジスタMN17の
ゲートは電源端子VBPに結合し、ソースとドレンは電
源端子GNDに結合する。トランジスタMP14のゲー
トは電源端子VBPに結合し、ソースとドレンは電源端
子VBNに結合する。
【0030】電源端子VBPが1.8Vより低いときは
トランジスタMN10とMN11はオンになり、VBP
を約1.8Vに充電する。容量結合によって電源端子V
BPが約2.0V(インバータ42の選択されたしきい
値)より高い場合はインバータ42と44はオンにな
り、放電トランジスタMN16はオンになって電源端子
VBPを放電する。電源端子VBPが下がって2.0V
より低くなるとインバータ42と44はオフになり、放
電トランジスタMN16はオフになる。したがって、電
源端子VBPの電圧は約1.5Vと2.0Vの間に保持
され、DC電力は消費しない。
トランジスタMN10とMN11はオンになり、VBP
を約1.8Vに充電する。容量結合によって電源端子V
BPが約2.0V(インバータ42の選択されたしきい
値)より高い場合はインバータ42と44はオンにな
り、放電トランジスタMN16はオンになって電源端子
VBPを放電する。電源端子VBPが下がって2.0V
より低くなるとインバータ42と44はオフになり、放
電トランジスタMN16はオフになる。したがって、電
源端子VBPの電圧は約1.5Vと2.0Vの間に保持
され、DC電力は消費しない。
【0031】トランジスタMN10、MN11、MP1
0は並列に接続する3個のトランジスタのアレーを用い
る。トランジスタMN16とMP16は、並列に接続す
る20個のトランジスタのアレーを用いる。次の表は、
図3に示す回路の適当なトランジスタ寸法の例を示す。
0は並列に接続する3個のトランジスタのアレーを用い
る。トランジスタMN16とMP16は、並列に接続す
る20個のトランジスタのアレーを用いる。次の表は、
図3に示す回路の適当なトランジスタ寸法の例を示す。
【表2】
【0032】図4は、この発明の別の実施態様の出力ド
ライバ回路の略図である。出力ドライバ回路50は、
3.3Vではなく2.5V工程で製作し、出力端子Zで
3.3V出力を駆動することができる。また出力ドライ
バ回路50は自己バイアス電源端子VBPを備える。独
立したバイアス発生器は必要ない。
ライバ回路の略図である。出力ドライバ回路50は、
3.3Vではなく2.5V工程で製作し、出力端子Zで
3.3V出力を駆動することができる。また出力ドライ
バ回路50は自己バイアス電源端子VBPを備える。独
立したバイアス発生器は必要ない。
【0033】出力ドライバ回路50は、プレドライバ段
52と出力ドライバ段54を備え、電源端子VDD2と
電源端子GNDの間に結合する。電源端子VDD2は、
出力ドライバ回路50を備える集積回路内の3.3Vの
電源56に結合する。また出力ドライバ回路50は、
2.5Vの電源58に結合する電源端子VDD3に結合
する。
52と出力ドライバ段54を備え、電源端子VDD2と
電源端子GNDの間に結合する。電源端子VDD2は、
出力ドライバ回路50を備える集積回路内の3.3Vの
電源56に結合する。また出力ドライバ回路50は、
2.5Vの電源58に結合する電源端子VDD3に結合
する。
【0034】プレドライバ段52はpチャンネル差動ト
ランジスタ対MP20とMP21、nチャンネル電圧保
護トランジスタMN20とMN21、pチャンネル交差
結合トランジスタ対MP22とMP23を備える。差動
トランジスタ対MP20とMP21は、回路ノードN2
0とN21を通して、第1電流路I3と第2電流路I4
を形成する。トランジスタMP20のゲートはデータ端
子Aに結合し、ドレンは電源端子GNDに結合し、ソー
スは電圧保護トランジスタMN20のソースにノード2
0で結合する。トランジスタMP21のゲートはデータ
端子ANに結合し、ドレンは電源端子GNDに結合し、
ソースは電圧保護トランジスタMN21のソースにノー
ドN21で結合する。データ端子AとANは、インバー
タ60を通して結合する。
ランジスタ対MP20とMP21、nチャンネル電圧保
護トランジスタMN20とMN21、pチャンネル交差
結合トランジスタ対MP22とMP23を備える。差動
トランジスタ対MP20とMP21は、回路ノードN2
0とN21を通して、第1電流路I3と第2電流路I4
を形成する。トランジスタMP20のゲートはデータ端
子Aに結合し、ドレンは電源端子GNDに結合し、ソー
スは電圧保護トランジスタMN20のソースにノード2
0で結合する。トランジスタMP21のゲートはデータ
端子ANに結合し、ドレンは電源端子GNDに結合し、
ソースは電圧保護トランジスタMN21のソースにノー
ドN21で結合する。データ端子AとANは、インバー
タ60を通して結合する。
【0035】電圧保護トランジスタMN20とMN21
のゲートは2.5Vの電源端子VDD3に結合する。ト
ランジスタMN20とMN21のドレンは、トランジス
タMP22とMP23のドレンに、回路ノードZPBA
RとZPでそれぞれ結合する。トランジスタMP22と
MP23は互いに交差結合する。すなわち、トランジス
タMP22のゲートはトランジスタMP23のドレンに
結合し、トランジスタMP23のゲートはトランジスタ
MP22のドレンに結合する。トランジスタMP22と
MP23のソースと基板端子は電源端子VDD2に結合
する。
のゲートは2.5Vの電源端子VDD3に結合する。ト
ランジスタMN20とMN21のドレンは、トランジス
タMP22とMP23のドレンに、回路ノードZPBA
RとZPでそれぞれ結合する。トランジスタMP22と
MP23は互いに交差結合する。すなわち、トランジス
タMP22のゲートはトランジスタMP23のドレンに
結合し、トランジスタMP23のゲートはトランジスタ
MP22のドレンに結合する。トランジスタMP22と
MP23のソースと基板端子は電源端子VDD2に結合
する。
【0036】出力ドライバ段54はpチャンネル・プル
アップトランジスタMP24、pチャンネル電圧保護ト
ランジスタMP25、nチャンネル・プルダウントラン
ジスタMN22、nチャンネル電圧保護トランジスタM
N23を備える。プルアップトランジスタMP24のゲ
ートはノードZPに結合し、ソースと基板端子は電源端
子VDD2に結合し、ドレンは電圧保護トランジスタM
P25のソースとノードZP1で結合する。電圧保護ト
ランジスタMP25のゲートは電源端子すなわち基準端
子VBPに結合し、基板端子はトランジスタMP24の
基板端子に結合し、ドレンは出力端子Zに結合する。電
圧保護トランジスタMN23のゲートは電源端子VDD
3に結合し、ソースはプルダウントランジスタMN22
のドレンにノードZN1で結合し、ドレンは出力端子Z
に結合する。プルダウントランジスタMN22のゲート
はインバータ62と64を通してデータ端子ANに結合
し、ソースは電源端子GNDに結合する。電源端子VB
PはnチャンネルトランジスタMN24を通して電流路
I4のノードN21に結合する。トランジスタMN24
のゲートは電源端子VDD3に結合する。
アップトランジスタMP24、pチャンネル電圧保護ト
ランジスタMP25、nチャンネル・プルダウントラン
ジスタMN22、nチャンネル電圧保護トランジスタM
N23を備える。プルアップトランジスタMP24のゲ
ートはノードZPに結合し、ソースと基板端子は電源端
子VDD2に結合し、ドレンは電圧保護トランジスタM
P25のソースとノードZP1で結合する。電圧保護ト
ランジスタMP25のゲートは電源端子すなわち基準端
子VBPに結合し、基板端子はトランジスタMP24の
基板端子に結合し、ドレンは出力端子Zに結合する。電
圧保護トランジスタMN23のゲートは電源端子VDD
3に結合し、ソースはプルダウントランジスタMN22
のドレンにノードZN1で結合し、ドレンは出力端子Z
に結合する。プルダウントランジスタMN22のゲート
はインバータ62と64を通してデータ端子ANに結合
し、ソースは電源端子GNDに結合する。電源端子VB
PはnチャンネルトランジスタMN24を通して電流路
I4のノードN21に結合する。トランジスタMN24
のゲートは電源端子VDD3に結合する。
【0037】動作を説明すると、プレドライバ段52お
よび出力ドライバ段54は、図1に示す実施態様のプレ
ドライバ段12および出力ドライバ段14と同様に動作
する。データ端子Aのデータが0Vと2.5Vの間で切
り替わると、差動トランジスタ対MP20とMP21は
電流路I3とI4の電流を切り替える。データ端子Aが
論理高でデータ端子ANが論理低のときは、トランジス
タMP20はオフであり、トランジスタMP21はオン
である。トランジスタMP21は回路ノードN21とZ
Pを0Vに向けて放電する。ノードZPが下がって約
2.5VになるとトランジスタMN21のドレン・ゲー
ト間の電圧は負になり、トランジスタMN21はオフに
なって、回路ノードZPからさらに放電するのを防ぐ。
ノードZPが低電圧になるとトランジスタMP22はオ
ンになり、ノードZPBARとN20を3.3Vに向け
て充電する。ノードZPBARが高電圧になるとトラン
ジスタMP23はオフになる。ノードN20が約2.0
Vになると、トランジスタMN20はそのゲートが2.
5Vに接続しているのでオフになり、ノードN20がさ
らに充電されるのを防ぐ。
よび出力ドライバ段54は、図1に示す実施態様のプレ
ドライバ段12および出力ドライバ段14と同様に動作
する。データ端子Aのデータが0Vと2.5Vの間で切
り替わると、差動トランジスタ対MP20とMP21は
電流路I3とI4の電流を切り替える。データ端子Aが
論理高でデータ端子ANが論理低のときは、トランジス
タMP20はオフであり、トランジスタMP21はオン
である。トランジスタMP21は回路ノードN21とZ
Pを0Vに向けて放電する。ノードZPが下がって約
2.5VになるとトランジスタMN21のドレン・ゲー
ト間の電圧は負になり、トランジスタMN21はオフに
なって、回路ノードZPからさらに放電するのを防ぐ。
ノードZPが低電圧になるとトランジスタMP22はオ
ンになり、ノードZPBARとN20を3.3Vに向け
て充電する。ノードZPBARが高電圧になるとトラン
ジスタMP23はオフになる。ノードN20が約2.0
Vになると、トランジスタMN20はそのゲートが2.
5Vに接続しているのでオフになり、ノードN20がさ
らに充電されるのを防ぐ。
【0038】出力ドライバ段54では、データ端子AN
が論理低レベルになるとトランジスタMN22のゲート
は論理低レベルになり、トランジスタMN22はオフに
なる。ノードZP、すなわちトランジスタMP24のゲ
ートが低レベルになるとトランジスタMP24はオンに
なり、ノードZP1と、出力端子Zと、ノードZN1を
3.3Vに向けて充電する。ノードZN1が2.0Vに
なると、電圧保護トランジスタMN23はそのゲートが
2.5Vに接続しているのでオフになる。これによりノ
ードZN1がさらに充電されるのを防ぎ、プルダウント
ランジスタMN22が過電圧状態にならないように保護
する。
が論理低レベルになるとトランジスタMN22のゲート
は論理低レベルになり、トランジスタMN22はオフに
なる。ノードZP、すなわちトランジスタMP24のゲ
ートが低レベルになるとトランジスタMP24はオンに
なり、ノードZP1と、出力端子Zと、ノードZN1を
3.3Vに向けて充電する。ノードZN1が2.0Vに
なると、電圧保護トランジスタMN23はそのゲートが
2.5Vに接続しているのでオフになる。これによりノ
ードZN1がさらに充電されるのを防ぎ、プルダウント
ランジスタMN22が過電圧状態にならないように保護
する。
【0039】同様に、データ端子Aが低でデータ端子A
Nが高のときは、トランジスタMP20はオンでトラン
ジスタMP21はオフになる。トランジスタMP20は
ノードN20とZPBARを0Vに向けて放電する。ノ
ードZPBARが下がって約2.5Vになるとトランジ
スタMN20はオフになり、ノードZPBARからさら
に放電するのを防ぎ、したがってトランジスタMP22
とMP23が過電圧状態になるのを防ぐ。ノードZPB
ARが低電圧になるとトランジスタMP23はオンにな
り、ノードZPとN21を3.3Vに向けて充電し、ま
たトランジスタMP22はオフになる。ノードN21が
約2.0Vになると、トランジスタMN21はそのゲー
トが2.5Vに接続しているのでオフになる。これによ
りノードN21がさらに充電されるのを防ぎ、したがっ
てトランジスタMP21が過電圧状態にならないように
保護する。
Nが高のときは、トランジスタMP20はオンでトラン
ジスタMP21はオフになる。トランジスタMP20は
ノードN20とZPBARを0Vに向けて放電する。ノ
ードZPBARが下がって約2.5Vになるとトランジ
スタMN20はオフになり、ノードZPBARからさら
に放電するのを防ぎ、したがってトランジスタMP22
とMP23が過電圧状態になるのを防ぐ。ノードZPB
ARが低電圧になるとトランジスタMP23はオンにな
り、ノードZPとN21を3.3Vに向けて充電し、ま
たトランジスタMP22はオフになる。ノードN21が
約2.0Vになると、トランジスタMN21はそのゲー
トが2.5Vに接続しているのでオフになる。これによ
りノードN21がさらに充電されるのを防ぎ、したがっ
てトランジスタMP21が過電圧状態にならないように
保護する。
【0040】ノードZPが高電圧になるとプルアップト
ランジスタMP24はオフになり、データ端子ANが高
電圧になるとプルダウントランジスタMN22はオンに
なる。トランジスタMN22はノードZN1と出力端子
ZとノードZP1を0Vに向けて放電する。ノードZP
1の電圧が電圧保護トランジスタMP25のゲートの電
圧より下がるとトランジスタMP25はオフになり、ノ
ードZP1からさらに放電してトランジスタMP24が
過電圧状態になるのを防ぐ。
ランジスタMP24はオフになり、データ端子ANが高
電圧になるとプルダウントランジスタMN22はオンに
なる。トランジスタMN22はノードZN1と出力端子
ZとノードZP1を0Vに向けて放電する。ノードZP
1の電圧が電圧保護トランジスタMP25のゲートの電
圧より下がるとトランジスタMP25はオフになり、ノ
ードZP1からさらに放電してトランジスタMP24が
過電圧状態になるのを防ぐ。
【0041】トランジスタMP25のゲートは電源端子
VBPで約1.0Vから2.0Vの範囲になり、プレド
ライバ段52により自己バイアスする。すなわち、トラ
ンジスタMP21がノードN21を引いたとき電圧降下
が小さくなるトランジスタMP21とMN24により、
VBPは約1.0Vより高い電圧に保持される。つまり
VBPは低になる。またVBPはトランジスタMN24
により約2.0Vより低い電圧に保持される。すなわ
ち、ノードN21が約2.0Vまで上がると、トランジ
スタMN24はそのゲートが2.5Vに接続しているの
でオフになり、VBPがさらに充電されるのを防ぐ。ノ
ードVBPの自己バイアス機能は、たとえば図1のノー
ドN1にトランジスタMN24を結合することにより、
図1に示す実施態様で実現することもできる。
VBPで約1.0Vから2.0Vの範囲になり、プレド
ライバ段52により自己バイアスする。すなわち、トラ
ンジスタMP21がノードN21を引いたとき電圧降下
が小さくなるトランジスタMP21とMN24により、
VBPは約1.0Vより高い電圧に保持される。つまり
VBPは低になる。またVBPはトランジスタMN24
により約2.0Vより低い電圧に保持される。すなわ
ち、ノードN21が約2.0Vまで上がると、トランジ
スタMN24はそのゲートが2.5Vに接続しているの
でオフになり、VBPがさらに充電されるのを防ぐ。ノ
ードVBPの自己バイアス機能は、たとえば図1のノー
ドN1にトランジスタMN24を結合することにより、
図1に示す実施態様で実現することもできる。
【0042】出力ドライバ回路50は、回路の性能を最
適化する別の要素を備える。トランジスタMP26は、
出力端子Zが3.3Vのときに電源端子VBPを約1.
0Vに引き下げる働きをする。トランジスタMP26の
ゲートはデータ端子ANに結合し、ソースは電源端子V
BPに結合し、ドレンは電源端子GNDに結合する。デ
ータ端子Aが論理高のときはデータ端子ANは論理低で
あってトランジスタMP26はオンになり、電源端子V
BPを1.0Vに向けて引く。
適化する別の要素を備える。トランジスタMP26は、
出力端子Zが3.3Vのときに電源端子VBPを約1.
0Vに引き下げる働きをする。トランジスタMP26の
ゲートはデータ端子ANに結合し、ソースは電源端子V
BPに結合し、ドレンは電源端子GNDに結合する。デ
ータ端子Aが論理高のときはデータ端子ANは論理低で
あってトランジスタMP26はオンになり、電源端子V
BPを1.0Vに向けて引く。
【0043】トランジスタMN25とMN26はダイオ
ード接続nチャンネルトランジスタで、電源端子VBP
と電源端子GNDの間に直列に接続する。トランジスタ
MN25とMN26は非常に弱いプルダウン電流を供給
し、起動のときにVBPに正しいバイアス電圧を形成す
る働きをする。通常の動作中は、トランジスタMN25
とMN26の影響はほとんどない。
ード接続nチャンネルトランジスタで、電源端子VBP
と電源端子GNDの間に直列に接続する。トランジスタ
MN25とMN26は非常に弱いプルダウン電流を供給
し、起動のときにVBPに正しいバイアス電圧を形成す
る働きをする。通常の動作中は、トランジスタMN25
とMN26の影響はほとんどない。
【0044】pチャンネルトランジスタMP27のゲー
トはデータ端子Aに結合し、ソースは電源端子VDD3
に結合し、ドレンはノードN21に結合する。トランジ
スタMP27はプルアップトランジスタで、データ端子
Aの電圧レベルが低いとき、トランジスタMP23を助
けてノードN21を充電する。同様に、トランジスタM
P28のゲートはデータ端子ANに結合し、ソースは電
源端子VDD3に結合し、ドレンはノードN20に結合
する。トランジスタMP28は、データ端子ANの電圧
が論理低のとき、トランジスタMP22を助けてノード
N20を充電する。
トはデータ端子Aに結合し、ソースは電源端子VDD3
に結合し、ドレンはノードN21に結合する。トランジ
スタMP27はプルアップトランジスタで、データ端子
Aの電圧レベルが低いとき、トランジスタMP23を助
けてノードN21を充電する。同様に、トランジスタM
P28のゲートはデータ端子ANに結合し、ソースは電
源端子VDD3に結合し、ドレンはノードN20に結合
する。トランジスタMP28は、データ端子ANの電圧
が論理低のとき、トランジスタMP22を助けてノード
N20を充電する。
【0045】トランジスタMN27とMN28はnチャ
ンネルダイオード接続トランジスタで、電源端子VDD
3とノードN20の間に直列に結合する。トランジスタ
MN29とMN30はnチャンネルダイオード接続トラ
ンジスタで、電源端子VDD3とノードN21の間に直
列に結合する。トランジスタMN27−MN30は、起
動のときにノードN20とN21の正しいバイアス点を
設定する働きをするが、通常の動作中はほとんど影響は
ない。
ンネルダイオード接続トランジスタで、電源端子VDD
3とノードN20の間に直列に結合する。トランジスタ
MN29とMN30はnチャンネルダイオード接続トラ
ンジスタで、電源端子VDD3とノードN21の間に直
列に結合する。トランジスタMN27−MN30は、起
動のときにノードN20とN21の正しいバイアス点を
設定する働きをするが、通常の動作中はほとんど影響は
ない。
【0046】出力ドライバ回路50は、データ端子Aと
ANの0−2.5Vから出力端子Zの0−3.3Vにレ
ベルシフトを行い、回路内の各トランジスタが大電圧に
ならないように保護する。各トランジスタのゲート・ソ
ース間、ゲート・ドレン間、ゲート・バルク間の電圧降
下は2.75Vより低く保持される。
ANの0−2.5Vから出力端子Zの0−3.3Vにレ
ベルシフトを行い、回路内の各トランジスタが大電圧に
ならないように保護する。各トランジスタのゲート・ソ
ース間、ゲート・ドレン間、ゲート・バルク間の電圧降
下は2.75Vより低く保持される。
【0047】出力ドライバ回路50内のトランジスタは
個々のトランジスタか、または互いに並列に結合するト
ランジスタのアレーを用いる。一実施態様では、トラン
ジスタMP26は2個のトランジスタのアレーを用い、
トランジスタMP20とMP27とMN20は3個のト
ランジスタのアレーを用い、トランジスタMP23は4
個のトランジスタのアレーを用い、トランジスタMN2
1とMN24は6個のトランジスタのアレーを用い、ト
ランジスタMP21は8個のトランジスタのアレーを用
い、トランジスタMP24とMP25とMN22とMN
23は14個のトランジスタのアレーを用いる。
個々のトランジスタか、または互いに並列に結合するト
ランジスタのアレーを用いる。一実施態様では、トラン
ジスタMP26は2個のトランジスタのアレーを用い、
トランジスタMP20とMP27とMN20は3個のト
ランジスタのアレーを用い、トランジスタMP23は4
個のトランジスタのアレーを用い、トランジスタMN2
1とMN24は6個のトランジスタのアレーを用い、ト
ランジスタMP21は8個のトランジスタのアレーを用
い、トランジスタMP24とMP25とMN22とMN
23は14個のトランジスタのアレーを用いる。
【0048】次の表は、この発明の好ましい一実施態様
のトランジスタの寸法の例を示す。
のトランジスタの寸法の例を示す。
【表3】
【0049】この発明の出力ドライバ回路は集積回路の
コア電圧レベルから外部電圧レベルへのレベルシフトを
行い、回路内の各トランジスタの電圧保護を行う。この
回路のDC電力消費は0である。この発明の回路は、種
々の電圧レベル間のシフトを行うのに用いることができ
る。ここで説明した2.5Vから3.3Vへのレベルシ
フトや3.3Vから5.0Vへのレベルシフトは単なる
例である。一実施態様では、回路を相補型金属酸化膜半
導体トランジスタだけで製作する。
コア電圧レベルから外部電圧レベルへのレベルシフトを
行い、回路内の各トランジスタの電圧保護を行う。この
回路のDC電力消費は0である。この発明の回路は、種
々の電圧レベル間のシフトを行うのに用いることができ
る。ここで説明した2.5Vから3.3Vへのレベルシ
フトや3.3Vから5.0Vへのレベルシフトは単なる
例である。一実施態様では、回路を相補型金属酸化膜半
導体トランジスタだけで製作する。
【0050】この発明について好ましい実施態様を参照
して説明したが、この発明の精神と範囲から逸れること
なく形や詳細を変更できることは当業者に理解できる。
たとえば出力ドライバ回路を、CMOS以外の種々の技
術を用いてまた種々の回路構成を用いて実現することが
できる。また電源端子は、採用する特定の慣行や用いる
技術に従って、比較的正にまたは比較的負にすることが
できる。この明細書と特許請求の範囲に用いた「プルア
ップ」または「プルダウン」という用語は随意の用語で
あって、電源端子の相対的レベルに従って、論理高レベ
ルまたは論理低レベルとしてもよい。同様に、「結合す
る」という用語は、種々の接続や結合を含んでよいし、
また直接接続や1個以上の中間要素を通した接続を含ん
でよい。
して説明したが、この発明の精神と範囲から逸れること
なく形や詳細を変更できることは当業者に理解できる。
たとえば出力ドライバ回路を、CMOS以外の種々の技
術を用いてまた種々の回路構成を用いて実現することが
できる。また電源端子は、採用する特定の慣行や用いる
技術に従って、比較的正にまたは比較的負にすることが
できる。この明細書と特許請求の範囲に用いた「プルア
ップ」または「プルダウン」という用語は随意の用語で
あって、電源端子の相対的レベルに従って、論理高レベ
ルまたは論理低レベルとしてもよい。同様に、「結合す
る」という用語は、種々の接続や結合を含んでよいし、
また直接接続や1個以上の中間要素を通した接続を含ん
でよい。
【図面の簡単な説明】
【図1】この発明の出力ドライバ回路の略図。
【図2】出力ドライバ回路の種々の回路ノードにおける
電圧の時間変化を示すグラフ。
電圧の時間変化を示すグラフ。
【図3】図1に示す回路と共に用いるバイアス発生器の
略図。
略図。
【図4】この発明の別の実施態様における出力ドライバ
回路の略図。
回路の略図。
50 出力ドライバ 52 プレドライバ段 54 出力ドライバ段 56 3.3V電源 58 2.5V電源
Claims (11)
- 【請求項1】 出力ドライバ回路であって、 第1および第2相補データ端子(A、AN)と、 出力端子(Z)と、 出力端子(Z)に結合し、第1および第2制御端子をそ
れぞれ備え、第2制御端子は第2データ端子(AN)に
結合する、プルアップトランジスタ(MP24)および
プルダウントランジスタ(MN22)と、 第1および第2電流路(I3 、 I4 ) を形成し、制御端
子は第1および第2データ端子(A、AN)にそれぞれ
結合する、差動トランジスタ対(MP20、MP21)
と、 第1および第2電流路(I3 、 I4 ) に結合し、制御出
力端子(ZP)はプルアップトランジスタ(MP24)
の制御端子に結合する、交差結合トランジスタ対(MP
22、MP23)と、 プルアップトランジスタ(MP24)と前記出力端子の
間に結合し、制御端子は差動トランジスタ対(MP2
0、MP21)と交差結合トランジスタ対(MP22、
MP23)の間の第2電流路(I4 )に結合する、第1
電圧保護トランジスタ(MP25)、を備える、出力ド
ライバ回路。 - 【請求項2】 選択された電圧レベルを持つ第1電圧基
準端子と、 前記第1電圧基準端子と、前記交差結合トランジスタ対
と差動トランジスタ対の間のノードの第1電流路との間
に結合し、第2相補データ端子によりバイアスされる、
第1充電補助(boosting)トランジスタと、 前記第1電圧基準端子と、前記交差結合トランジスタ対
と差動トランジスタ対の間のノードの第2電流路との間
に結合し、第1相補データ端子によりバイアスされる、
第2充電補助トランジスタ、をさらに備える、請求項1
記載の出力ドライバ回路。 - 【請求項3】 前記出力ドライバ段は、 選択された電圧レベルを持つ第1電圧基準端子と、 前記出力端子とプルダウントランジスタの間に結合し、
ゲート端子は前記第1電圧基準端子に結合する、第2電
圧保護トランジスタ、をさらに備える、請求項1記載の
出力ドライバ回路。 - 【請求項4】 第1電圧基準端子と、 前記第1電圧保護トランジスタの制御端子と前記第2電
流路の間に結合し、制御端子は前記第1電圧基準端子に
結合する、nチャンネルトランジスタ、をさらに備え
る、請求項1記載の出力ドライバ回路。 - 【請求項5】 出力ドライバ回路であって、 第1および第2相補データ端子と、 出力端子と、 前記出力端子に結合し、第1および第2制御端子をそれ
ぞれ備え、第2制御端子は前記第2データ端子に結合す
る、プルアップトランジスタおよびプルダウントランジ
スタと、 第1および第2電流路を形成し、制御端子は前記第1お
よび第2データ端子にそれぞれ結合する、pチャンネル
差動トランジスタ対と、 前記第1および第2電流路に結合し、制御出力端子は前
記プルアップトランジスタの制御端子に結合する、pチ
ャンネル交差結合トランジスタ対、を備える出力ドライ
バ回路。 - 【請求項6】 選択された電圧レベルを持つ第1電圧基
準端子と、 前記差動トランジスタ対と交差結合トランジスタ対の間
の前記第1および第2電流路にそれぞれ結合し、制御端
子は前記第1基準電圧端子に結合する、第1および第2
nチャンネル電圧保護トランジスタ、をさらに備える、
請求項5記載の出力ドライバ回路。 - 【請求項7】 前記プルアップトランジスタと前記出力
端子の間に結合し、制御端子は前記差動トランジスタ対
と交差結合トランジスタ対の間の第2電流路に結合す
る、第1電圧保護トランジスタ、をさらに備える、請求
項5記載の出力ドライバ回路。 - 【請求項8】 第1電圧基準端子と、 前記第1電圧保護トランジスタの制御端子と前記第2電
流路の間に結合し、制御端子は前記第1電圧基準端子に
結合する、nチャンネルトランジスタ、をさらに備え
る、請求項7記載の出力ドライバ回路。 - 【請求項9】 出力ドライバ回路であって、 第1および第2相補データ端子と、 第1基準電圧端子と、 出力端子と、 前記出力端子に結合し、第1および第2制御端子をそれ
ぞれ備え、前記第2制御端子は前記第2データ端子に結
合する、プルアップトランジスタおよびプルダウントラ
ンジスタと、 第1および第2電流路を形成し、制御端子は前記第1お
よび第2データ端子にそれぞれ結合する、第1および第
2差動トランジスタと、 前記第1および第2電流路にそれぞれ結合し、前記プル
アップトランジスタの制御端子に結合する制御出力端子
を備える、第1および第2pチャンネル交差結合トラン
ジスタと、 前記第1および第2差動トランジスタと第1および第2
交差結合トランジスタの間の第1および第2電流路にそ
れぞれ結合し、制御端子は前記第1電圧基準端子に結合
する、第1および第2pチャンネル電圧保護トランジス
タ、を備える、出力ドライバ回路。 - 【請求項10】 前記第1電圧基準端子に結合するバイ
アス回路をさらに備え、バイアス回路は、 第2および第3電圧基準端子と、 前記第2電圧基準端子と第1電圧基準端子の間に結合す
る少なくとも1個のダイオード接続トランジスタと、 前記第1電圧基準端子と第3電圧基準端子の間に結合
し、制御端子を備える、放電トランジスタと、 前記第1電圧基準端子と放電トランジスタの制御端子の
間に直列に結合する第1および第2インバータ、を備え
る、請求項9記載の出力ドライバ回路。 - 【請求項11】 前記第1インバータは、前記第2電圧
基準端子と第3電圧基準端子の間に、3個のnチャンネ
ルトランジスタと直列に結合する1個のpチャンネルト
ランジスタを備え、 前記第2インバータは、前記第2電圧基準端子と前記第
3電圧基準端子の間に、1個のnチャンネルトランジス
タと直列に結合する3個のpチャンネルトランジスタを
備える、請求項10記載の出力ドライバ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US645644 | 1996-05-16 | ||
US08/645,644 US5736869A (en) | 1996-05-16 | 1996-05-16 | Output driver with level shifting and voltage protection |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1041806A true JPH1041806A (ja) | 1998-02-13 |
Family
ID=24589855
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9114043A Pending JPH1041806A (ja) | 1996-05-16 | 1997-05-01 | レベルシフトと電圧保護を行う出力ドライバ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5736869A (ja) |
JP (1) | JPH1041806A (ja) |
KR (1) | KR100393385B1 (ja) |
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