JP2005204281A - レベルシフト回路 - Google Patents

Abstract

【課題】 温度や製造プロセスのばらつに起因してトランジスタの閾値電圧がばらついても、消費電力を増大させずに、低電圧で安定動作させる。
【解決手段】 ゲートに低電圧源ＶＤＤの電圧がかかる高電圧側のＮ型トランジスタＮ５、Ｎ６では、その閾値電圧は低く設定される。低電圧源ＶＤＤの入力信号ＩＮは、インバータＩＮＶ１、ＩＮＶ２を介してＮ型トランジスタＮ１、Ｎ２のゲートに入力される。従って、ノードＷ３、Ｗ４の電位が低電圧源ＶＤＤの電圧を越える電位となっても、これ等ノードＷ３、Ｗ４からインバータＩＮＶ１、ＩＮＶ２の寄生ダイオードを介して低電圧源ＶＤＤに電流が逆に流れ込むことが防止される。２つのＮ型トランジスタＮ５、Ｎ１の間、及び２つのＮ型トランジスタＮ６、Ｎ２との間には、各々、ゲートを低電圧源ＶＤＤに固定したＮ型トランジスタＮ３、Ｎ４が配置されるので、Ｎ型トランジスタＮ１、Ｎ２の破壊が防止される。
【選択図】 図１

Description

本発明は、論理レベルを変換するレベルシフト回路に関し、特に、低消費電力且つ低電圧動作する構成を持つものに関する。

従来、レベルシフト回路として特許文献１に記載されたものがある。このレベルシフト回路の構成を図１４に示す。

同図のレベルシフト回路は、２個のＮ型トランジスタＮ５、Ｎ６と、ゲートが互いに相手方のドレインに接続されるクロスカップル接続の２個のＰ型トランジスタＰ１、Ｐ２と、第１及び第２のインバータＩＮＶ１、ＩＮＶ２を備えている。第１のインバータＩＮＶ１は、ソースを接地したＮ型トランジスタＮ１３と、ソースを低電圧源ＶＤＤに接続したＰ型トランジスタＰ１１とを備え、これ等トランジスタのドレイン同士及びゲート同士を接続することにより、構成されている。インバータＩＮＶ２も、ソースを接地したＮ型トランジスタＮ１４と、ソースを低電圧源ＶＤＤに接続したＰ型トランジスタＰ１２とを備え、これ等トランジスタのドレイン同士及びゲート同士を接続することにより、構成されている。前記第１及び第２のインバータＩＮＶ１、ＩＮＶ２は、入力端子ＩＮの入力信号を反転し、例えば１．５Ｖなどの低電圧源ＶＤＤで動作する。

前記第１及び第２のインバータＩＮＶ１、ＩＮＶ２以外の素子は、例えば３．３Ｖなどの高電圧源ＶＤＤ３で動作する高電圧側の素子であって、２個のＮ型トランジスタＮ５、Ｎ６は、各々ソースで、互いに相補の信号、即ち、第１のインバータＩＮＶ１からの入力信号の反転信号と、前記第１及び第２のインバータからの入力信号と同レベルの信号を受ける。前記Ｎ型トランジスタＮ５、Ｎ６のゲートは低電圧源ＶＤＤに接続される。Ｐ型トランジスタＰ１、Ｐ２は、ソースが高電圧源ＶＤＤ３に接続され、ドレインが各々Ｎ型トランジスタＮ５、Ｎ６のドレインに接続され、Ｎ型トランジスタＮ６とＰ型トランジスタＰ２との接続点が出力端子ＯＵＴに接続されている。

次に、前記レベルシフト回路の動作を説明する。入力信号がＨ（低電圧源ＶＤＤの電圧）レベル、その反転信号がＬ（ＶＳＳ＝０Ｖ）レベルのとき、Ｎ型トランジスタＮ５はＯＮ、Ｎ型トランジスタＮ６はＯＦＦ、Ｐ型トランジスタＰ１はＯＦＦ、Ｐ型トランジスタＰ２はＯＮ状態となり、出力端子ＯＵＴにはＨ（ＶＤＤ３）レベルが出力される。逆に、入力信号がＬ（ＶＳＳ＝０Ｖ）レベル、その反転信号がＨ（ＶＤＤ）レベルのとき、Ｎ型トランジスタＮ５はＯＦＦ、Ｎ型トランジスタＮ６はＯＮ、Ｐ型トランジスタＰ１はＯＮ、Ｐ型トランジスタＰ２はＯＦＦ状態となり、出力端子ＯＵＴには、Ｌ（ＶＳＳ＝０Ｖ）レベルが出力される。以上のような動作を行い、図１４のレベルシフト回路は、低電圧源ＶＤＤの入力信号を高電圧源ＶＤＤ３の信号にレベルシフトした信号を出力する。
特開平４−４０７９８号公報

しかしながら、図１４に示した従来のレベルシフト回路では、低電圧源ＶＤＤの電圧を低く、例えばＮ型トランジスタＮ５、Ｎ６の閾値電圧付近の電圧に設定すると、動作しなくなる。そこで、前記Ｎ型トランジスタＮ５、Ｎ６の閾値電圧を変更して、例えば０ｖの低い電圧の閾値電圧に設定すれば、低電圧源ＶＤＤの電圧を低く設定しても、図１４のレベルシフト回路は所期のレベルシフト動作を良好に行う。

ここで、Ｎ型トランジスタＮ５及びＮ６の閾値電圧を低く設定したときの場合の図１４のレベルシフト回路の動作を考える。例えば、入力信号がＬレベルのとき、Ｎ型トランジスタＮ５のドレインの電圧は高電圧源ＶＤＤ３の電圧となり、Ｎ型トランジスタＮ５はＯＦＦ状態になり、Ｎ型トランジスタＮ５のソースのノードＷ３の電位は（ＶＤＤ−閾値電圧）となる。しかし、温度や製造プロセスのばらつきなどに起因して、Ｎ型トランジスタＮ５の閾値電圧がばらついて、その閾値電圧が下がって負値になると、ノードＷ３の電位が上がって低電圧源ＶＤＤの電圧を越える場合がある。この場合には、ノードＷ３からインバータＩＮＶ１内の寄生ダイオードを介して低電圧源ＶＤＤへ電流が流れ込み、消費電力が増大することになる。

本発明の目的は、低電圧源ＶＤＤの電源電圧を低く設定したときを考慮して高電圧側のＮ型トランジスタＮ５及びＮ６の閾値電圧を低く設定した場合に、それ等のＮ型トランジスタのソース電位が低電圧源ＶＤＤの電圧を越えて高くなっても、低電圧源ＶＤＤへの電流流れ込みを防止して、消費電力の増大を抑制できるレベルシフト回路を提供することにある。

以上の目的を達成するため、本発明では、低電圧源ＶＤＤの入力信号を、従来のように高電圧源側の第１及び第２のＮ型トランジスタのソースに入力せず、そのソース入力に代えて低電圧源側Ｎ型トランジスタのゲートに入力する構成を採用して、低電圧源ＶＤＤへの電流流れ込みを防止すると共に、前記低電圧源側Ｎ型トランジスタと高電圧源側のＮ型トランジスタとの間に、その低電圧源側Ｎ型トランジスタのドレインにかかる電圧を低く制限する保護回路を挿入する構成を採用して、その低電圧源側Ｎ型トランジスタの破壊を防止する。

即ち、請求項１記載の発明のレベルシフト回路は、低電圧源を電源とする相補の第１及び第２の入力信号が各々ゲートに入力され、一端が接地され、他端が第１及び第２のノードに各々接続された２個の信号入力用の低電圧側Ｎ型トランジスタと、一端が第３及び第４のノードに各々接続され、他端が第５及び第６のノードに各々接続され、ゲートに前記低電圧源又は前記低電圧源を電源とする前記相補の第１及び第２の入力信号が入力されていて、前記第１及び第２の入力信号が高電位レベルにあるときにＯＮ動作する２個の高電圧側Ｎ型トランジスタと、一端が高電圧源に接続され、他端が前記第５及び第６のノードに各々接続され、前記第５及び第６のノードの一方に前記高電圧源の電圧を供給すると同時に、他方に前記高電圧源の供給を遮断する電源供給回路と、前記第１のノードと第３のノードとの間及び前記第２のノードと第４のノードとの間に配置され、前記第１及び第２のノードの電圧を前記低電圧源の電圧以下に制限する保護回路とを備えたことを特徴とする。

請求項２記載の発明は、前記請求項１記載のレベルシフト回路において、前記保護回路は、一端が前記第１及び第２のノードに各々接続され、他端が前記第３及び第４のノードに各々接続された２個の保護用のＮ型トランジスタを有することを特徴とする。

請求項３記載の発明は、前記請求項２記載のレベルシフト回路において、前記保護回路の２個の保護用のＮ型トランジスタは、そのゲートに、前記低電圧源の電圧が供給されることを特徴とする。

請求項４記載の発明は、前記請求項２記載のレベルシフト回路において、前記保護回路の２個の保護用のＮ型トランジスタは、そのゲートに、前記相補の第１及び第２の入力信号が遅延回路を介して各々入力されることを特徴とする。

請求項５記載の発明は、前記請求項２記載のレベルシフト回路において、前記保護回路の各保護用のＮ型トランジスタは、そのゲートに、前記相補の第１及び第２の入力信号が直接に各々入力されることを特徴とする。

請求項６記載の発明は、前記請求項１記載のレベルシフト回路において、前記保護回路は、カソードが前記第１及び第２のノードに各々接続され、アノードが前記第３及び第４のノードに各々接続された２個の保護用ダイオードを有することを特徴とする。

請求項７記載の発明は、前記請求項１記載のレベルシフト回路において、前記２個の高電圧側Ｎ型トランジスタは、各々、そのゲートに、前記低電圧源の電圧が供給されることを特徴とする。

請求項８記載の発明は、前記請求項１記載のレベルシフト回路において、前記２個の高電圧側Ｎ型トランジスタは、各々、そのゲートに、レベルシフト回路を停止させる際に低電位レベルとなる停止モード信号が入力されることを特徴とする。

請求項９記載の発明は、前記請求項１記載のレベルシフト回路において、前記２個の高電圧側Ｎ型トランジスタは、そのゲートに、前記相補の第１及び第２の入力信号が遅延回路を介して各々入力されることを特徴とする。

請求項１０記載の発明は、前記請求項１記載のレベルシフト回路において、前記２個の高電圧側Ｎ型トランジスタは、そのゲートに、前記相補の第１及び第２の入力信号が直接に各々入力されることを特徴とする。

請求項１１記載の発明は、前記請求項１〜１０の何れか１項に記載のレベルシフト回路において、前記第３及び第４のノードと前記低電圧源との間に各々配置され、前記第３及び第４のノードを各々前記低電圧源の電圧にクランプする第１及び第２のクランプ回路を備えたことを特徴とする。

請求項１２記載の発明は、前記請求項１〜１１の何れか１項に記載のレベルシフト回路において、前記２個の高電圧側Ｎ型トランジスタは、各々、その閾値電圧が前記２個の信号入力用の低電圧側Ｎ型トランジスタの閾値電圧よりも低く設定されることを特徴とする。

以上により、請求項１〜１２記載の発明では、高電圧側の２個のＮ型トランジスタには相補信号入力用の２個のＮ型トランジスタが各々直列に接続され、この相補信号入力用の２個のＮ型トランジスタには、それ等のゲートに低電圧の相補信号が入力される構成であるので、高電圧側のＮ型トランジスタのソース端子から相補信号生成用のインバータに至る電流経路が無く、従って、従来のように高電圧側のＮ型トランジスタのソース端子から電流が相補信号生成用のインバータの寄生ダイオードを経て低電圧源ＶＤＤに流れ込むことが防止される。

しかも、高電圧側のＮ型トランジスタのソース端子の電圧が低電圧源ＶＤＤの電圧を越える高い電圧となっても、これ等の高電圧側のＮ型トランジスタと前記相補信号入力用のＮ型トランジスタとの間には保護回路が挿入されているので、この保護回路により、相補信号入力用のＮ型トランジスタのドレイン電位は低電圧源ＶＤＤの電圧未満に制限されて、これら相補信号入力用のＮ型トランジスタの各端子間に低電圧源ＶＤＤの電圧以上の電位がかかることが確実に防止される。

更に、請求項１１記載の発明では、高電圧側の２個のＮ型トランジスタのソースには各々クランプ回路が接続されていて、この各クランプ回路がそれらＮ型トランジスタのソース電位を低電圧源ＶＤＤの電圧にクランプするので、たとえ高電圧側のＮ型トランジスタのソース電位が低電圧源ＶＤＤの電圧を越えて高くなっても、このソース電位を低電圧源ＶＤＤの電圧以下に制限することができる。従って、保護回路の端子間にも低電圧源ＶＤＤの電圧がかかることが確実に防止される。

加えて、請求項１２記載の発明では、高電圧側の２個のＮ型トランジスタの閾値電圧を低く設定しているので、低電圧源ＶＤＤの電圧を低く設定しても、本レベルシフト回路は確実に動作する。

以上説明したように、請求項１記載の発明のレベルシフト回路によれば、高電圧側のＮ型トランジスタのソース端子から電流が相補信号生成用のインバータの寄生ダイオードを経て低電圧源ＶＤＤに流れ込むことを防止できて、低消費電力化を図ることができると共に、高電圧側のＮ型トランジスタのソース端子の電圧がたとえ低電圧源ＶＤＤの電圧を越える高い電圧となっても、相補信号をゲートに受ける相補信号入力用のＮ型トランジスタを保護回路で保護したので、これら相補信号入力用のＮ型トランジスタの各端子間に低電圧源ＶＤＤの電圧以上の電位がかかることを確実に防止して、レベルシフト回路の動作を確保することが可能である。

更に、請求項１１記載の発明によれば、高電圧側の２個のＮ型トランジスタのソース電位を各々クランプ回路で最大でも低電圧源ＶＤＤの電圧にクランプしたので、保護回路の端子間にも低電圧源ＶＤＤの電圧がかかることを確実に防止できる。

加えて、請求項１２記載の発明によれば、高電圧側の２個のＮ型トランジスタの閾値電圧を低く設定したので、低電圧源ＶＤＤの電圧を低く設定した場合にも、本レベルシフト回路の動作を確保できる。

以下、図面を参照しながら本発明の実施形態について説明する。

（第１の実施形態）
図１は本実施形態のレベルシフト回路の具体的構成を示す図である。

同図において、ＩＮは信号の入力端子、ＩＮＶ１は前記入力端子ＩＮに入力された信号を反転するインバータ、ＩＮＶ２は前記インバータＩＮＶ１に入力された信号を反転するインバータであって、例えば１．５Ｖなどの低電圧源ＶＤＤで動作する。

また、図１において、Ｎ１、Ｎ２は一対の相補信号入力用の低電圧側のＮ型トランジスタであって、そのソースは接地される。一方のＮ型トランジスタ（第１のＮ型トランジスタ）Ｎ１のゲートには前記インバータＩＮＶ１の反転信号（相補信号を構成する第１及び第２の信号のうち一方の信号）ＸＩＮが入力され、他方のＮ型トランジスタ（第２のＮ型トランジスタ）Ｎ２のゲートには前記インバータＩＮＶ２の反転信号（相補信号を構成する第１及び第２の信号のうち他方の信号）ＸＸＩＮが入力される。

前記信号入力用のＮ型トランジスタＮ１のドレインには、保護用のＮ型トランジスタ（第３のＮ型トランジスタ）Ｎ３が接続され、その接続点を第１のノードＷ１とする。前記保護用のＮ型トランジスタＮ３のゲートには、低電圧源ＶＤＤが接続される。同様に、前記信号入力用のＮ型トランジスタＮ２のドレインには、保護用のＮ型トランジスタ（第４のＮ型トランジスタ）Ｎ４が接続され、その接続点を第２のノードＷ２とする。前記保護用のＮ型トランジスタＮ４のゲートには、低電圧源ＶＤＤが接続される。

図１のレベルシフト回路において、前記インバータＩＮＶ１、ＩＮＶ２、前記相補信号入力用のＮ型トランジスタＮ１、Ｎ２、及び保護用の２個のＮ型トランジスタＮ３、Ｎ４を除く他の素子は、全て、例えば３．３Ｖなどの高電圧源ＶＤＤ３で動作する高電圧側の素子である。

前記保護用のＮ型トランジスタＮ３のドレインには、高電圧側のＮ型トランジスタ（第５のＮ型トランジスタ）Ｎ５が接続され、その接続点を第３のノードＷ３とする。前記高電圧側のＮ型トランジスタＮ５のゲートには、低電圧源ＶＤＤが入力される。前記保護用のＮ型トランジスタＮ４のドレインには、高電圧側のＮ型トランジスタ（第６のＮ型トランジスタ）Ｎ６が接続され、その接続点を第４のノードＷ４とする。前記高電圧側のＮ型トランジスタＮ６のゲートには、低電圧源ＶＤＤが入力される。

また、図１において、Ｐ１、Ｐ２は一対のＰ型トランジスタであって、ソースは高電圧源ＶＤＤ３に接続され、ゲートは互いに相手方のドレインにクロスカップル接続され、ドレインは各々前記高電圧側のＮ型トランジスタＮ５、Ｎ６のドレインに接続される。これら一方のＰ型トランジスタ（第１のＰ型トランジスタ）Ｐ１と高電圧側Ｎ型トランジスタＮ５との接続点を第５のノードＷ５とし、他方のＰ型トランジスタ（第２のＰ型トランジスタ）Ｐ２と高電圧側Ｎ型トランジスタＮ６との接続点を第６のノードＷ６とする。出力端子ＯＵＴは前記ノードＷ６に接続される。前記２個のＰ型トランジスタＰ１、Ｐ２により電源供給回路Ａが構成され、前記２個の保護用のＮ型トランジスタＮ３及びＮ４により保護回路Ｂが構成される。

前記相補信号入力用のＮ型トランジスタＮ１、Ｎ２の閾値電圧は、通常値の例えば０．３ｖに設定される。一方、前記高電圧側のＮ型トランジスタＮ５、Ｎ６の閾値電圧は、前記相補信号入力用のＮ型トランジスタＮ１、Ｎ２の閾値電圧（０．３ｖ）よりも低い例えば０ｖに設定される。また、前記保護回路Ｂを構成する２個のＮ型トランジスタＮ３、Ｎ４の閾値電圧は、前記相補信号入力用のＮ型トランジスタＮ１、Ｎ２と同様に、例えば０．３ｖに設定される。更に、前記一対のＰ型トランジスタＰ１、Ｐ２の閾値電圧は、通常値の例えば０．７ｖに設定される。

以上のように構成されたレベルシフト回路について、以下、その動作を説明する。先ず、入力端子ＩＮの信号の電位がＨ（ＶＤＤ）レベルにある定常時には、Ｎ型トランジスタＮ１はＯＦＦ、Ｎ型トランジスタＮ２はＯＮ、Ｎ型トランジスタＮ４はＯＮ、Ｎ型トランジスタＮ６はＯＮ、Ｐ型トランジスタＰ１はＯＮ、Ｐ型トランジスタＰ２はＯＦＦ、Ｎ型トランジスタＮ５はＯＦＦ、Ｎ型トランジスタＮ３はＯＦＦしている。第５のノードＷ５は高電圧ＶＤＤ３の電位（３．３Ｖ）、第６のノードＷ６は０Ｖである。その結果、出力端子ＯＵＴからはＬ（０Ｖ）レベルが出力されている。

その際、信号入力用の２個のＮ型トランジスタＮ１、Ｎ２は、低電圧源ＶＤＤに対する耐圧を有する低電圧側の素子で構成されていて、その閾値電圧は通常値の０．３ｖである。これらのトランジスタＮ１、Ｎ２を仮に高電圧源ＶＤＤ３に対する耐圧を有する高電圧側の素子で構成した場合には、その閾値電圧は通常値の例えば０．７ｖとなる。従って、本実施形態では、低電圧源ＶＤＤの電圧を前記閾値電圧の低い分（０．４ｖ＝０．７ｖ−０．３ｖ）低く設定しても、図１のレベルシフト回路は所期通りに動作する。

しかも、前記信号入力用の一方の低電圧側のＮ型トランジスタＮ１がＯＦＦ状態にある場合には、高電圧側のＮ型トランジスタＮ５もＯＦＦ状態にあって、第５のノードＷ５の電位（高電圧ＶＤＤ３の３．３Ｖ）がそのＯＦＦ状態の信号入力用の低電圧側のＮ型トランジスタＮ１にかからないので、その低電圧側のＮ型トランジスタＮ１は破壊することがない。更に、高電圧側のＮ型トランジスタＮ５のゲートには低電圧ＶＤＤが接続されているが、この低電圧源ＶＤＤの電圧がより一層に低く設定されても、この高電圧側のＮ型トランジスタＮ５の閾値電圧が通常値よりも低くて０ｖであるので、この高電圧側のＮ型トランジスタＮ５は良好に動作する。

更に、高電圧側Ｎ型トランジスタＮ５の閾値電圧が、温度や製造プロセスのばらつき等の要因によりばらついて、０ｖよりも下がり、負値になると、ノードＷ３の電位は低電圧電源ＶＤＤの電圧を越えることになるが、この場合であっても、ノードＷ１の電位は、保護用のＮ型トランジスタＮ３により（ＶＤＤ−閾値電圧＝ＶＤＤ−０．３ｖ）の電圧となるので、信号入力用のＮ型トランジスタＮ１の各端子間に低電圧源ＶＤＤの電圧を越える電圧がかかることが防止される。

更に、インバータＩＮＶ１を経た反転信号ＸＩＮは、信号入力用のＮ型トランジスタＮ１のゲートに入力されるので、ノードＷ３からインバータＩＮＶ１の寄生ダイオードを通して低電圧源ＶＤＤに電流が流れ込むことが防止される。

前記とは反対に、入力端子ＩＮの信号の電位がＬ（０Ｖ）レベルにある定常時には、Ｎ型トランジスタＮ１はＯＮ、Ｎ型トランジスタＮ２はＯＦＦ、Ｎ型トランジスタＮ３はＯＮ、Ｎ型トランジスタＮ５はＯＮ、Ｐ型トランジスタＰ１はＯＦＦ、Ｐ型トランジスタＰ２はＯＮ、Ｎ型トランジスタＮ６はＯＦＦ、Ｎ型トランジスタＮ４はＯＦＦしている。第５のノードＷ５は０Ｖ、第６のノードＷ６は高電圧ＶＤＤ３（３．３Ｖ）である。この結果、出力端子ＯＵＴからはＨ（３．３Ｖ）レベルが出力されている。

その際、低電圧源ＶＤＤの電圧を一層に低く設定しても、信号入力用の２個のＮ型トランジスタＮ１、Ｎ２が低電圧側の素子で構成されていてその閾値電圧が０．３ｖと低いので、図１のレベルシフト回路は所期通りに動作すること、及び、高電圧側のＮ型トランジスタＮ６がＯＦＦ状態にあって、低電圧側のＮ型トランジスタＮ２に高電圧源ＶＤＤ３の電圧がかかることを防止すること、更には、高電圧側のＮ型トランジスタＮ６が低電圧源ＶＤＤの一層の電圧化の下でも良好に動作することは、上述した入力端子ＩＮの信号の電位がＨ（ＶＤＤ）レベルにある定常時の場合と同様である。

更に、温度や製造プロセスのばらつき等の要因により、高電圧側Ｎ型トランジスタＮ６の閾値電圧がばらつき、下がると、ノードＷ４の電位が低電圧源ＶＤＤの電圧を越えたとしても、保護用のＮ型トランジスタＮ４により、ノードＷ２の電位は（ＶＤＤ−閾値電圧）となり、信号入力用のＮ型トランジスタＮ２の各端子間に低電圧源ＶＤＤの電圧を越える電圧がかかることが防止される。

また、インバータＩＮＶ２からの反転信号ＩＮは、信号入力用のＮ型トランジスタＮ２のゲートに入力されるので、ノードＷ４からインバータＩＮＶ２の寄生ダイオードを通して低電圧源ＶＤＤに電流が流れ込むことが防止される。

高電圧側の２個のＮ型トランジスタＮ５、Ｎ６の閾値電圧は低く、例えば０Ｖ付近に設定される。従って、低電圧源ＶＤＤの電圧が低く設定されても、図１のレベルシフト回路は確実に動作することができる。

（第１の変形例）
図２は、前記第１の実施形態の第１の変形例を示す。

本変形例は、前記第１の実施形態の電源供給回路Ａの内部構成を変更したものである。すなわち、図２の電源供給回路Ａにおいて、Ｐ１、Ｐ２は一対のＰ型トランジスタであって、ソースは高電圧源ＶＤＤ３に接続され、ゲートは互いに相手方のドレインにクロスカップル接続され、ドレインは各々前記Ｎ型トランジスタＮ５、Ｎ６のドレインに接続される。これらの一方のＰ型トランジスタ（第１のＰ型トランジスタ）Ｐ１とＮ型トランジスタＮ５との接続点を第５のノードＷ５、他方のＰ型トランジスタ（第２のＰ型トランジスタ）Ｐ２とＮ型トランジスタＮ６との接続点を第６のノードＷ６とする。

また、Ｐ３、Ｐ４は一対のＰ型トランジスタより成る電流遮断トランジスタであって、ソースは高電圧源ＶＤＤ３に接続され、ドレインは各々前記Ｐ型トランジスタＰ１、Ｐ２のソースに接続される。この一方の電流遮断トランジスタ（第３のＰ型トランジスタ）Ｐ３と前記第１のＰ型トランジスタＰ１との接続点を第７のノードＷ７、他方の電流遮断トランジスタ（第４のＰ型トランジスタ）Ｐ４と前記第２のＰ型トランジスタＰ２との接続点を第８のノードＷ８とする。前記一方の電流遮断トランジスタＰ３のゲートには、インバータＩＮＶ３を介して前記第６のノードＷ６が接続され、他方の電流遮断トランジスタＰ４のゲートには、インバータＩＮＶ３及びＩＮＶ４を介して前記第６のノードＷ６が接続される。インバータＩＮＶ４の出力側には出力端子ＯＵＴが接続される。加えて、Ｐ５は、ゲートが接地されたＰ型トランジスタより成る抵抗であって、その一端は前記第７のノードＷ７に接続され、他端は前記第８のノードＷ８に接続される。

以上のように構成された図２のレベルシフト回路において、相補信号入力用の低電源側Ｎ型トランジスタＮ１、Ｎ２、高電源側Ｎ型トランジスタＮ５、Ｎ６及び保護回路Ｂは、本願発明の重要部分であって、前記第１の実施形態と同一である。また、電源供給回路Ａの動作に関しては、第１の実施形態と異なるが、本願発明の重要部分とは異なるので、その説明を省略する。

（第２の変形例）
図３は前記第１の実施形態の第２の変形例を示す。

本変形例は、前記第１の実施形態の電源供給回路Ａの内部構成を更に他の構成に変更したものである。

すなわち、図３の電源供給回路Ａは、１対のＰ型トランジスタＰ６、Ｐ７で構成される供給回路と、１対のＮ型トランジスタＮ７、Ｎ８で構成される断続回路と、抵抗として動作するＰ型トランジスタＰ８とで構成されるプリチャージ回路を備える。一方のＰ型トランジスタＰ６は、ソースが高電圧源ＶＤＤ３に接続され、ドレインが第５のノードＷ１１に接続される。他方のＰ型トランジスタＰ７は、ソースが前記高電圧源ＶＤＤ３に接続され、ドレインが第６のノードＷ１２に接続される。また、前記プリチャージ回路において、一方のＮ型トランジスタＮ７は、同図では第５のノードＷ１１とＮ型トランジスタＮ５との間に配置され、他方のＮ型トランジスタＮ８は第６のノードＷ１２とＮ型トランジスタＮ６との間に配置される。更に、Ｐ型トランジスタＰ８は、前記２個のＰ型トランジスタＰ６、Ｐ７のドレイン（第５及び第６のノードＷ１１、Ｗ１２）に接続される。

また、図３の電源供給回路Ａは、更に、第１及び第２の２入力ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２を有するフリップフロップ回路と、２個のインバータＩＮＶ５、ＩＮＶ６で構成されたプリチャージ制御回路を備える。第１のＮＡＮＤ回路ＮＡＮＤ１は、第５のノードＷ１１の電位と、第２のＮＡＮＤ回路ＮＡＮＤ２の出力信号とを受け、第２のＮＡＮＤ回路ＮＡＮＤ２は、第６のノードＷ１２の電位と、第１のＮＡＮＤ回路ＮＡＮＤ１の出力信号とを受ける。これら第１及び第２のＮＡＮＤ回路の出力がフリップフロップ回路の出力となる。前記プリチャージ制御回路は、前記プリチャージ回路の動作を制御するものであって、一方のインバータＩＮＶ５は、前記フリップフロップ回路の第１のＮＡＮＤ回路ＮＡＮＤ１の出力を受けて反転し、この反転信号を前記プリチャージ回路のＰ型及びＮ型トランジスタＰ６、Ｎ７のゲートに出力する。他方のインバータＩＮＶ６は、前記フリップフロップ回路の第２のＮＡＮＤ回路ＮＡＮＤ２の出力を受けて反転し、この反転信号を前記プリチャージ回路のＰ型及びＮ型トランジスタＰ７、Ｎ８のゲートに出力する。

以上のように構成された図３のレベルシフト回路において、相補信号入力用の低電源側Ｎ型トランジスタＮ１、Ｎ２、高電源側Ｎ型トランジスタＮ５、Ｎ６及び保護回路Ｂは、本願発明の重要部分であって、前記第１の実施形態と同一である。また、電源供給回路Ａの動作に関しては、第１の実施形態と異なるが、本願発明の重要部分とは異なるので、その説明を省略する。

（第２の実施形態）
図４は本実施形態のレベルシフト回路の具体的構成を示す図である。

同図は、図１の第１の実施形態のレベルシフト回路の保護回路Ｂをダイオードにて構成している。すなわち、図１のＮ型トランジスタＮ３、Ｎ４を、各々、保護用ダイオードＤ１及びＤ２に置換している。前記ダイオードＤ１は、そのカソードがノードＷ１に、そのアノードがノードＷ３に接続され、同様に、前記ダイオードＤ２は、そのカソードがノードＷ２に、そのアノードがノードＷ４に接続されている。

以上のように構成されたレベルシフト回路においては、ノードＷ１及びノードＷ２の電位は、各々ノードＷ３及びＷ４の電位よりも各ダイオードＤ１、Ｄ２の閾値電圧分下がった電位になるので、信号入力用のＮ型トランジスタＮ１、Ｎ２の各端子間には低電圧源ＶＤＤの電圧を越える電圧がかかることはない。その他の回路の動作及び機能は、前記第１の実施形態と同様である。

尚、図５に示したように、各ダイオードＤ１、Ｄ２をＮ型トランジスタＮ９、Ｎ１０で構成することができる。前記Ｎ型トランジスタＮ９は、ノードＷ１とノードＷ３との間に接続され、ゲートはノードＷ３に接続されている。他方のＮ型トランジスタＮ１０は、ノードＷ２とノードＷ４との間に接続され、ゲートはノードＷ４に接続されている。

更に、図６に示したように、各ダイオードＤ１、Ｄ２をＰ型トランジスタＰ９、Ｐ１０で構成することもできる。前記Ｐ型トランジスタＰ９は、ノードＷ１とノードＷ３との間に接続され、ゲートはノードＷ１に接続され、バックバイアスノードはノードＷ３に接続されている。他方のＰ型トランジスタＰ１０は、ノードＷ２とノードＷ４との間に接続され、ゲートはノードＷ２に接続され、バックバイアスノードはノードＷ４に接続されている。

（第３の実施形態）
図７は本実施形態のレベルシフト回路の具体的構成を示す図である。

本実施の形態は、図１に示した第１の実施形態のレベルシフト回路の高電圧側のＮ型トランジスタＮ５、Ｎ６のゲートに、共通して、停止モード入力信号端子ＳＴＯＰを追加している。

前記停止モード入力端子ＳＴＯＰにＨ（１．５Ｖ）レベル（低電圧源ＶＤＤの電圧）の停止モード信号が入力されているときのレベルシフト回路の動作及び機能は前記第１の実施形態と同様である。停止モード入力端子ＳＴＯＰにＬ（０Ｖ）レベルの停止モード信号が入力されている際には、高電圧側のＮ型トランジスタＮ５、Ｎ６をＯＦＦさせて、本レベルシフト回路を停止させ、高電圧源ＶＤＤ３からグランドへ貫通電流が流れるのを防止する。

尚、前記第２の実施形態と同様に、保護回路Ｂとして、Ｎ型トランジスタＮ３、Ｎ４のゲートに低電圧源ＶＤＤを接続する代りに、図４、図５又は図６に示したダイオードを採用しても良い。

（第４の実施形態）
図８は第４の実施形態のレベルシフト回路の具体的構成を示す図である。

同図は、図１の第１の実施形態のレベルシフト回路において、高電圧側のＮ型トランジスタＮ５、Ｎ６のゲートに、各々、信号入力用のＮ型トランジスタＮ１、Ｎ２のゲートに入力される相補の入力信号の一方及び他方を、各々、遅延回路１５を介して入力した構成である。その他の構成は、前記第１の実施形態と同じである。

本実施の形態では、入力端子ＩＮの信号の電位がＨ（ＶＤＤ）レベルのとき、高電圧側Ｎ型トランジスタＮ５のゲートには、所定の一定の遅延時間を経てＬ（０Ｖ）レベルが入力される。他方の高電圧側Ｎ型トランジスタＮ６のゲートには、所定の一定の遅延時間を経てＨ（ＶＤＤ）レベルが入力される。Ｎ型トランジスタＮ１はＯＦＦ、Ｎ型トランジスタＮ２はＯＮ、Ｎ型トランジスタＮ４はＯＮ、Ｎ型トランジスタＮ６はＯＮ、Ｐ型トランジスタＰ１はＯＮ、Ｐ型トランジスタＰ２はＯＦＦ、Ｎ型トランジスタＮ５はＯＦＦ、Ｎ型トランジスタＮ３はＯＮしている。第５のノードＷ５は高電圧源ＶＤＤ３の電位（３．３Ｖ）、第６のノードＷ６は０Ｖである。その結果、出力端子ＯＵＴからはＬ（０Ｖ）レベルが出力されている。この際、第１のノードＷ１の電位は０Ｖとなるので、信号入力用のＮ型トランジスタＮ１の各端子間には、低電圧源ＶＤＤの電圧を越える電圧はかかることはない。

反対に、入力端子ＩＮの信号の電位がＬ（０Ｖ）レベルのとき、高電圧側Ｎ型トランジスタＮ５のゲートには、所定の一定の遅延時間を経てＨ（ＶＤＤ）レベルが入力される。他方の高電圧側Ｎ型トランジスタＮ６のゲートには、所定の一定の遅延時間を経てＬ（０Ｖ）レベルが入力される。Ｎ型トランジスタＮ１はＯＮ、Ｎ型トランジスタＮ２はＯＦＦ、Ｎ型トランジスタＮ３はＯＮ、Ｎ型トランジスタＮ５はＯＮ、Ｐ型トランジスタＰ１はＯＦＦ、Ｐ型トランジスタＰ２はＯＮ、Ｎ型トランジスタＮ６はＯＦＦ、Ｎ型トランジスタＮ４はＯＮしている。第５のノードＷ５は０Ｖ、第６のノードＷ６は高電圧源ＶＤＤ３の電位（３．３Ｖ）である。その結果、出力端子ＯＵＴからはＨ（３．３Ｖ）レベルが出力されている。この際、第２のノードＷ２の電位は０Ｖとなるので、信号入力用のＮ型トランジスタＮ２の各端子間には、低電圧源ＶＤＤの電圧を越える電圧はかかることはない。その他の機能は前記第１の実施形態と同様である。

尚、第２の実施形態と同様に、保護回路Ｂとして、保護用のＮ型トランジスタＮ３、Ｎ４のゲートに低電圧源ＶＤＤを接続する代りに、ダイオードを採用しても良い。

（第５の実施形態）
図９は本実施形態のレベルシフト回路の具体的構成を示す図である。

同図は、図８に示した第４の実施形態のレベルシフト回路において、更に、保護用のＮ型トランジスタＮ３、Ｎ４のゲートにも、各々、遅延回路１５の出力信号を入力した構成である。

本実施形態のレベルシフト回路において、入力端子ＩＮの信号の電位がＨ（ＶＤＤ）レベルのとき、保護用のＮ型トランジスタＮ３及び高電圧側のＮ型トランジスタＮ５のゲートには、所定の一定の遅延時間を経てＬ（０Ｖ）レベルが入力される。他方の保護用のＮ型トランジスタＮ４及び高電圧側のＮ型トランジスタＮ６のゲートには、所定の一定の遅延時間を経てＨ（ＶＤＤ）レベルが入力される。Ｎ型トランジスタＮ１はＯＦＦ、Ｎ型トランジスタＮ２はＯＮ、Ｎ型トランジスタＮ４はＯＮ、Ｎ型トランジスタＮ６はＯＮ、Ｐ型トランジスタＰ１はＯＮ、Ｐ型トランジスタＰ２はＯＦＦ、Ｎ型トランジスタＮ５はＯＦＦ、Ｎ型トランジスタＮ３はＯＦＦしている。第５のノードＷ５は高電圧源ＶＤＤ３の電位（３．３Ｖ）、第６のノードＷ６は０Ｖである。その結果、出力端子ＯＵＴからはＬ（０Ｖ）レベルが出力されている。この際、第１のノードＷ１の電位は０Ｖとなるので、信号入力用のＮ型トランジスタＮ１の各端子間には、低電圧源ＶＤＤの電圧を越える電圧はかかることはない。

一方、入力端子ＩＮの信号の電位がＬ（０Ｖ）レベルのとき、保護用のＮ型トランジスタＮ３及び高電圧側のＮ型トランジスタＮ５のゲートには、所定の一定の遅延時間を経てＨ（ＶＤＤ）レベルが入力される。他方の保護用のＮ型トランジスタＮ４及び高電圧側のＮ型トランジスタＮ６のゲートには、所定の一定の遅延時間を経てＬ（０Ｖ）レベルが入力される。信号入力用のＮ型トランジスタＮ１はＯＮ、Ｎ型トランジスタＮ２はＯＦＦ、保護用のＮ型トランジスタＮ３はＯＮ、Ｎ型トランジスタＮ５はＯＮ、Ｐ型トランジスタＰ１はＯＦＦ、Ｐ型トランジスタＰ２はＯＮ、Ｎ型トランジスタＮ６はＯＦＦ、Ｎ型トランジスタＮ４はＯＦＦしている。第５のノードＷ５は０Ｖ、第６のノードＷ６は高電圧ＶＤＤ３の電位（３．３Ｖ）である。その結果、出力端子ＯＵＴからはＨ（３．３Ｖ）レベルが出力されている。この際、第２のノードＷ２の電位は０Ｖとなるので、信号入力用のＮ型トランジスタＮ２の各端子間には、低電圧源ＶＤＤを越える電圧はかかることはない。その他の機能は、前記第１の実施形態と同様である。

（第６の実施形態）
図１０は本第６の実施形態のレベルシフト回路の具体的構成を示す図である。

同図は、図１に示した第１の実施形態のレベルシフト回路において、高電圧側のＮ型トランジスタＮ５、Ｎ６のゲートに、各々、信号入力用のＮ型トランジスタＮ１、Ｎ２のゲートに入力される相補信号を入力している。その他の構成は前記第１の実施形態と同じである。

本実施の形態のレベルシフト回路の動作は、図８に示した第４の実施形態と比べて、高電圧側のＮ型トランジスタＮ５は、信号入力用のＮ型トランジスタＮ１がＯＮ又はＯＦＦした後、所定の一定の遅延時間を経てＯＮ又はＯＦＦするのではなく、信号入力用と高電圧用の両Ｎ型トランジスタＮ１、Ｎ５が同時にＯＮ又はＯＦＦする。同様に、他方の高電圧側のＮ型トランジスタＮ６は、信号入力用のＮ型トランジスタＮ２がＯＮ又はＯＦＦした後、所定の一定の遅延時間を経てＯＮ又はＯＦＦするのではなく、信号入力用と高電圧用の両Ｎ型トランジスタＮ２、Ｎ６が同時にＯＮ又はＯＦＦする。その他の回路の動作及び機能は前記第４の実施形態と同様である。

尚、前記第２の実施形態と同様に、保護回路Ｂとして、保護用のＮ型トランジスタＮ３、Ｎ４のゲートに低電圧源ＶＤＤを接続する代りに、ダイオードを採用しても良い。

（第７の実施形態）
図１１は本実施形態のレベルシフト回路の具体的構成を示す図である。

同図は、前記図１０の第６の実施形態のレベルシフト回路において、更に、保護用のＮ型トランジスタＮ３及びＮ４のゲートにも、各々、信号入力用のＮ型トランジスタＮ１及びＮ２のゲートの相補信号を入力している。

本レベルシフト回路の動作は、図９に示した第５の実施形態と比べて、保護用及び高電圧側の両Ｎ型トランジスタＮ３、Ｎ５は、信号入力用のＮ型トランジスタＮ１がＯＮ又はＯＦＦした後、所定の一定の遅延時間を経てＯＮ又はＯＦＦするのではなく、信号入力用、保護用及び高電圧側のＮ型トランジスタＮ１、Ｎ３及びＮ５が全て同時にＯＮ又はＯＦＦする。同様に、保護用及び高電圧側の両Ｎ型トランジスタＮ４、Ｎ６は、信号入力用のＮ型トランジスタＮ２がＯＮ又はＯＦＦした後、所定の一定の遅延時間を経てＯＮ又はＯＦＦするのではなく、信号入力用、保護用及び高電圧側のＮ型トランジスタＮ２、Ｎ４及びＮ６が全て同時にＯＮ又はＯＦＦする。その他の回路の動作及び機能は前記第５の実施形態と同様である。

（第８の実施形態）
図１２は本実施形態のレベルシフト回路の具体的構成を示す図である。

本実施形態のレベルシフト回路は、図１に示した第１の実施形態のレベルシフト回路において、更に、ノードＷ３と低電圧源ＶＤＤの間、ノードＷ４と低電圧源ＶＤＤとの間に、第１及び第２のクランプ回路１６を追加している。

図１３は、前記クランプ回路１６の一例を示す。同図（ａ）はダイオードＤ３によりダイオードを構成し、同図（ｂ）は１個以上のトランジスタ（同図では２個のＮ型トランジスタＮ１１、Ｎ１２）により構成している。

高電圧側のＮ型トランジスタＮ５、Ｎ６は、温度や製造プロセスのばらつきに起因して、閾値電圧のばらつきが生じ、このばらつきにより、ノードＷ３、Ｗ４の電位が低電圧源ＶＤＤの電圧を越えて高くなる可能性があるが、本実施形態では、ノードＷ３、Ｗ４の電位が低電圧源ＶＤＤの電圧を越えて高くなると、これらノードＷ３、Ｗ４の電荷がクランプ回路１６により低電圧源ＶＤＤに逃げるので、保護用のＮ型トランジスタＮ３、Ｎ４の各端子間に低電圧源ＶＤＤの電圧を越える電圧はかからない。その他の回路の動作及び機能は、前記第１の実施形態と同様である。

尚、本実施形態は、第１の実施形態のレベルシフト回路の構成にクランプ回路１６を追加したが、第２〜第７の実施形態のレベルシフト回路に対してクランプ回路１６を追加しても良いのは勿論である。

以上説明したように、本発明は、高電圧側のＮ型トランジスタのソース端子から電流が相補信号生成用のインバータの寄生ダイオードを経て低電圧源に流れ込むことを防止できると共に、高電圧側のＮ型トランジスタのソース端子の電圧がたとえ低電圧源の電圧を越える高い電圧となっても、相補信号をゲートに受ける相補信号入力用のＮ型トランジスタを保護回路で保護したので、低電圧源を低電圧化した場合にも、低消費電力化を図りつつ、動作を確保できるレベルシフト回路等として有用である。

本発明の第１の実施形態のレベルシフト回路の構成を示す図である。 同実施形態のレベルシフト回路の第１の変形例を示す図である。 同実施形態のレベルシフト回路の第２の変形例を示す図である。 本発明の第２の実施形態のレベルシフト回路の構成を示す図である。 同実施形態のレベルシフト回路に使用するダイオードをＮ型トランジスタで構成したレベルシフト回路の具体的構成を示す図である。 同実施形態のレベルシフト回路に使用するダイオードをＰ型トランジスタで構成したレベルシフト回路の具体的構成を示す図である。 本発明の第３の実施形態のレベルシフト回路の構成を示す図である。 本発明の第４の実施形態のレベルシフト回路の構成を示す図である。 本発明の第５の実施形態のレベルシフト回路の構成を示す図である。 本発明の第６の実施形態のレベルシフト回路の構成を示す図である。 本発明の第７の実施形態のレベルシフト回路の構成を示す図である。 本発明の第８の実施形態のレベルシフト回路の構成を示す図である。 （ａ）は同実施形態のレベルシフト回路に使用するクランプ回路をダイオードにより構成した一例を示す図、（ｂ）は同クランプ回路をトランジスタにより構成した一例を示す図である。 従来のレベルシフト回路の構成を示す図である。

符号の説明

ＩＮ 入力端子
ＯＵＴ 出力端子
ＶＤＤ 低電圧源
ＶＤＤ３ 高電圧源
Ｄ１〜Ｄ３ ダイオード
Ｎ１、Ｎ２ 相補信号入力用のＮ型トランジスタ
Ｎ３、Ｎ４ 保護用のＮ型トランジスタ
Ｎ５、Ｎ６ 高電圧側のＮ型トランジスタ
Ｐ１〜Ｐ１２ Ｐ型トランジスタ
ＩＮＶ１〜ＩＮＶ６ インバータ
ＮＡＮＤ１、ＮＡＮＤ２ ＮＡＮＤ回路
ＮＯＲ１、ＮＯＲ２ ＮＯＲ回路
Ｗ１〜Ｗ１４ 中間ノード
Ａ 電源供給回路
Ｂ 保護回路
ＳＴＯＰ 停止モード端子
１５ 遅延回路
１６ クランプ回路

Claims (12)

1. 低電圧源を電源とする相補の第１及び第２の入力信号が各々ゲートに入力され、一端が接地され、他端が第１及び第２のノードに各々接続された２個の信号入力用の低電圧側Ｎ型トランジスタと、
   一端が第３及び第４のノードに各々接続され、他端が第５及び第６のノードに各々接続され、ゲートに前記低電圧源又は前記低電圧源を電源とする前記相補の第１及び第２の入力信号が入力されていて、前記第１及び第２の入力信号が高電位レベルにあるときにＯＮ動作する２個の高電圧側Ｎ型トランジスタと、
   一端が高電圧源に接続され、他端が前記第５及び第６のノードに各々接続され、前記第５及び第６のノードの一方に前記高電圧源の電圧を供給すると同時に、他方に前記高電圧源の供給を遮断する電源供給回路と、
   前記第１のノードと第３のノードとの間及び前記第２のノードと第４のノードとの間に配置され、前記第１及び第２のノードの電圧を前記低電圧源の電圧以下に制限する保護回路とを備えた
   ことを特徴とするレベルシフト回路。
2. 前記請求項１記載のレベルシフト回路において、
   前記保護回路は、
   一端が前記第１及び第２のノードに各々接続され、他端が前記第３及び第４のノードに各々接続された２個の保護用のＮ型トランジスタを有する
   ことを特徴とするレベルシフト回路。
3. 前記請求項２記載のレベルシフト回路において、
   前記保護回路の２個の保護用のＮ型トランジスタは、そのゲートに、前記低電圧源の電圧が供給される
   ことを特徴とするレベルシフト回路。
4. 前記請求項２記載のレベルシフト回路において、
   前記保護回路の２個の保護用のＮ型トランジスタは、そのゲートに、前記相補の第１及び第２の入力信号が遅延回路を介して各々入力される
   ことを特徴とするレベルシフト回路。
5. 前記請求項２記載のレベルシフト回路において、
   前記保護回路の各保護用のＮ型トランジスタは、そのゲートに、前記相補の第１及び第２の入力信号が直接に各々入力される
   ことを特徴とするレベルシフト回路。
6. 前記請求項１記載のレベルシフト回路において、
   前記保護回路は、
   カソードが前記第１及び第２のノードに各々接続され、アノードが前記第３及び第４のノードに各々接続された２個の保護用ダイオードを有する
   ことを特徴とするレベルシフト回路。
7. 前記請求項１記載のレベルシフト回路において、
   前記２個の高電圧側Ｎ型トランジスタは、各々、そのゲートに、前記低電圧源の電圧が供給される
   ことを特徴とするレベルシフト回路。
8. 前記請求項１記載のレベルシフト回路において、
   前記２個の高電圧側Ｎ型トランジスタは、各々、そのゲートに、レベルシフト回路を停止させる際に低電位レベルとなる停止モード信号が入力される
   ことを特徴とするレベルシフト回路。
9. 前記請求項１記載のレベルシフト回路において、
   前記２個の高電圧側Ｎ型トランジスタは、そのゲートに、前記相補の第１及び第２の入力信号が遅延回路を介して各々入力される
   ことを特徴とするレベルシフト回路。
10. 前記請求項１記載のレベルシフト回路において、
    前記２個の高電圧側Ｎ型トランジスタは、そのゲートに、前記相補の第１及び第２の入力信号が直接に各々入力される
    ことを特徴とするレベルシフト回路。
11. 前記請求項１〜１０の何れか１項に記載のレベルシフト回路において、
    前記第３及び第４のノードと前記低電圧源との間に各々配置され、前記第３及び第４のノードを各々前記低電圧源の電圧にクランプする第１及び第２のクランプ回路を備えた
    ことを特徴とするレベルシフト回路。
12. 前記請求項１〜１１の何れか１項に記載のレベルシフト回路において、
    前記２個の高電圧側Ｎ型トランジスタは、各々、その閾値電圧が前記２個の信号入力用の低電圧側Ｎ型トランジスタの閾値電圧よりも低く設定される
    ことを特徴とするレベルシフト回路。

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