JPH1041393A - 半導体スタンダードセル及びその配置配線方法 - Google Patents
半導体スタンダードセル及びその配置配線方法Info
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- JPH1041393A JPH1041393A JP8192358A JP19235896A JPH1041393A JP H1041393 A JPH1041393 A JP H1041393A JP 8192358 A JP8192358 A JP 8192358A JP 19235896 A JP19235896 A JP 19235896A JP H1041393 A JPH1041393 A JP H1041393A
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Abstract
(57)【要約】
【課題】セルを配置するだけで全ての電源線が内部で相
互接続でき、耐ノイズ性に優れた半導体スタンダードセ
ルおよびその配置配線方法を提供する。 【解決手段】本半導体スタンダードセル２は、論理ゲー
ト部８と、配線方向に隣接するセル間で相互に接続され
論理ゲート部８に電源電圧を供給する電源線４と、これ
と異なる階層の配線層を用いて構成されセル内で電源線
４に接続され直交して配線されていることによって、こ
の直交方向に隣接するセル間で相互に接続される電源橋
絡線１８とを有する。本配置配線方法では、この半導体
スタンダードセル２を、その電源線４の配線方向と直交
する方向に複数個隣接させて配置する。これにより、こ
のセル２を適宜配した論理ＩＣでは、従来のような電源
線を相互接続するための周辺スペースを不要とし、ま
た、均一に電源電圧が印加されることからノイズによる
電圧レベル変動等があっても誤動作することがない。
互接続でき、耐ノイズ性に優れた半導体スタンダードセ
ルおよびその配置配線方法を提供する。 【解決手段】本半導体スタンダードセル２は、論理ゲー
ト部８と、配線方向に隣接するセル間で相互に接続され
論理ゲート部８に電源電圧を供給する電源線４と、これ
と異なる階層の配線層を用いて構成されセル内で電源線
４に接続され直交して配線されていることによって、こ
の直交方向に隣接するセル間で相互に接続される電源橋
絡線１８とを有する。本配置配線方法では、この半導体
スタンダードセル２を、その電源線４の配線方向と直交
する方向に複数個隣接させて配置する。これにより、こ
のセル２を適宜配した論理ＩＣでは、従来のような電源
線を相互接続するための周辺スペースを不要とし、ま
た、均一に電源電圧が印加されることからノイズによる
電圧レベル変動等があっても誤動作することがない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体スタンダー
ドセル及びその配置配線方法に係わり、特に、セル配置
領域内で全ての電源線を相互接続できるスタンダードセ
ル構造と、そのレイアウト方法に関する。
ドセル及びその配置配線方法に係わり、特に、セル配置
領域内で全ての電源線を相互接続できるスタンダードセ
ル構造と、そのレイアウト方法に関する。
【０００２】
【従来の技術】ＬＳＩ設計方式の一つとしてのスタンダ
ードセル方式は、ゲートアレイ方式に比較して、配線や
ゲートを有効に利用しセルサイズを小さくでき、高性能
も得られやすいといった利点を有する。このセル方式
は、制御回路など、種類の異なるセルが回路構成に応じ
て不規則に配置される論理回路について以前から使用さ
れてきたが、最近では、上記利点が注目されて演算器と
いった規則正しいセル配置の論理回路にも、このスタン
ダードセル方式が多用されるようになってきた。
ードセル方式は、ゲートアレイ方式に比較して、配線や
ゲートを有効に利用しセルサイズを小さくでき、高性能
も得られやすいといった利点を有する。このセル方式
は、制御回路など、種類の異なるセルが回路構成に応じ
て不規則に配置される論理回路について以前から使用さ
れてきたが、最近では、上記利点が注目されて演算器と
いった規則正しいセル配置の論理回路にも、このスタン
ダードセル方式が多用されるようになってきた。
【０００３】図８は、この規則正しくセルを配置させた
従来のスタンダードセル方式の論理回路について、電源
線の接続関係を示すブロックレイアウト図である。この
図８に示す従来の論理回路では、同じ構成のセル列が繰
り返し配列されている。すなわち、この例では、横方向
にＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ａ，Ｅ，Ｆ，Ｂ，Ａの順にセル
が配置されてセル列が構成され、同じ構成のセル列が、
ここでは３段設けてある。
従来のスタンダードセル方式の論理回路について、電源
線の接続関係を示すブロックレイアウト図である。この
図８に示す従来の論理回路では、同じ構成のセル列が繰
り返し配列されている。すなわち、この例では、横方向
にＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ａ，Ｅ，Ｆ，Ｂ，Ａの順にセル
が配置されてセル列が構成され、同じ構成のセル列が、
ここでは３段設けてある。
【０００４】ここで、セル中の記号Ａ〜Ｆは、例えばＡ
ＮＤゲート，インバータ，ラッチ，フリップ・フロップ
等の論理ゲートの種類を示す。各セルは、例えばＣＭＯ
Ｓで構成されている。図９には、従来のスタンダードセ
ルの構成例として、ＡＮＤゲートのセル・パターン図を
示す。セル４０の上下には電源電圧供給線４２、ＧＮＤ
線４４（以下、まとめて「電源線」と称する）がそれぞ
れ第１層目メタルで配線されている。この電源線４２，
４４の配線方向は、他の種類の論理ゲート（インバー
タ，ラッチ，フリップ・フロップ等）においても同様で
ある。
ＮＤゲート，インバータ，ラッチ，フリップ・フロップ
等の論理ゲートの種類を示す。各セルは、例えばＣＭＯ
Ｓで構成されている。図９には、従来のスタンダードセ
ルの構成例として、ＡＮＤゲートのセル・パターン図を
示す。セル４０の上下には電源電圧供給線４２、ＧＮＤ
線４４（以下、まとめて「電源線」と称する）がそれぞ
れ第１層目メタルで配線されている。この電源線４２，
４４の配線方向は、他の種類の論理ゲート（インバー
タ，ラッチ，フリップ・フロップ等）においても同様で
ある。
【０００５】電源電圧供給線４２とＧＮＤ線４４との間
の領域には、複数のトランジスタが配置され、これらが
第１層目メタルや第２層目メタルで相互に結線されて、
所望の論理ゲート（ここでは、ＡＮＤゲート）が構成さ
れている。通常、電源供給線４２に近い側にｐチャネル
型トランジスタが配置され、ＧＮＤ線４４に近い側にｎ
チャネル型トランジスタが配置される。そして、セル間
の信号線を接続するための入力端子４６および出力端子
４８が、例えば２層目メタルを用いてセルの中心部付近
に配置されている。
の領域には、複数のトランジスタが配置され、これらが
第１層目メタルや第２層目メタルで相互に結線されて、
所望の論理ゲート（ここでは、ＡＮＤゲート）が構成さ
れている。通常、電源供給線４２に近い側にｐチャネル
型トランジスタが配置され、ＧＮＤ線４４に近い側にｎ
チャネル型トランジスタが配置される。そして、セル間
の信号線を接続するための入力端子４６および出力端子
４８が、例えば２層目メタルを用いてセルの中心部付近
に配置されている。
【０００６】図８，９に示すように、従来のスタンダー
ドセル４０では、電源線４２，４４が一方方向にのみ配
線され、その方向に配置されたセル間で電源線４２，４
４が直列に接続される。そして、この図示例のようにセ
ル列が３本ある場合は、この直列に接続された電源線４
２，４４を、セル配置領域の外側で、例えば２層目メタ
ル層５０を用いて縦方向に相互に接続させている。
ドセル４０では、電源線４２，４４が一方方向にのみ配
線され、その方向に配置されたセル間で電源線４２，４
４が直列に接続される。そして、この図示例のようにセ
ル列が３本ある場合は、この直列に接続された電源線４
２，４４を、セル配置領域の外側で、例えば２層目メタ
ル層５０を用いて縦方向に相互に接続させている。
【０００７】
【発明が解決しようとする課題】しかし、この従来のス
タンダードセル４０を使用してブロックレイアウトを行
った場合、セル配置領域の外側に電源線４２，４４を相
互に接続させるための領域を必要とし、この領域が高集
積化の面からは無駄な領域として存在していた。また、
ブロックレイアウトの規模が大きくなりセル列が長くな
ると、それだけ電源線４２，４４を相互に接続させた両
端側のセルと中心部分のセルとでは、電源電圧やＧＮＤ
電位のかかり方が不均一となり、これが論理回路全体の
耐ノイズ性を悪くする場合があった。したがって、この
従来のスタンダードセル４０を使用する場合には、トラ
ンジスタサイズを大きくする等により個々のスタンダー
ドセルの動作マージンを確保する必要があり、この点で
も高集積化が阻害されていた。
タンダードセル４０を使用してブロックレイアウトを行
った場合、セル配置領域の外側に電源線４２，４４を相
互に接続させるための領域を必要とし、この領域が高集
積化の面からは無駄な領域として存在していた。また、
ブロックレイアウトの規模が大きくなりセル列が長くな
ると、それだけ電源線４２，４４を相互に接続させた両
端側のセルと中心部分のセルとでは、電源電圧やＧＮＤ
電位のかかり方が不均一となり、これが論理回路全体の
耐ノイズ性を悪くする場合があった。したがって、この
従来のスタンダードセル４０を使用する場合には、トラ
ンジスタサイズを大きくする等により個々のスタンダー
ドセルの動作マージンを確保する必要があり、この点で
も高集積化が阻害されていた。
【０００８】本発明は、このような実情に鑑みてなさ
れ、スタンダードセルを配置するだけで全ての電源線が
相互接続でき、電源線の相互接続のための周辺領域を不
要とし、しかも耐ノイズ性に優れた構造の半導体スタン
ダードセルおよびその配置配線方法を提供することを目
的とする。
れ、スタンダードセルを配置するだけで全ての電源線が
相互接続でき、電源線の相互接続のための周辺領域を不
要とし、しかも耐ノイズ性に優れた構造の半導体スタン
ダードセルおよびその配置配線方法を提供することを目
的とする。
【０００９】
【課題を解決するための手段】上述した従来技術の問題
点を解消し、上記目的を達成するために、本発明の半導
体スタンダードセルおよびその配置配線方法では、電源
線の配線方向だけでなく、これと直交する方向に行なう
電源線の相互接続を、電源線と異なる階層の配線層を用
いてセル配置領域内部で行なうこととした。
点を解消し、上記目的を達成するために、本発明の半導
体スタンダードセルおよびその配置配線方法では、電源
線の配線方向だけでなく、これと直交する方向に行なう
電源線の相互接続を、電源線と異なる階層の配線層を用
いてセル配置領域内部で行なうこととした。
【００１０】すなわち、本発明の半導体スタンダードセ
ルは、論理ゲート部と、配線方向に隣接するセル間で相
互に接続され、論理ゲート部に電源電圧を供給する電源
線と、電源線と異なる階層の配線層を用いて構成され、
セル内で電源線に接続され、かつ、電源線に直交して配
線されていることによって、電源線と直交する方向に隣
接するセル間で相互に接続される電源橋絡線と、を有す
ることを特徴とする。
ルは、論理ゲート部と、配線方向に隣接するセル間で相
互に接続され、論理ゲート部に電源電圧を供給する電源
線と、電源線と異なる階層の配線層を用いて構成され、
セル内で電源線に接続され、かつ、電源線に直交して配
線されていることによって、電源線と直交する方向に隣
接するセル間で相互に接続される電源橋絡線と、を有す
ることを特徴とする。
【００１１】また、本発明の半導体スタンダードセルの
配置配線方法では、上記構成の半導体スタンダードセル
を、その電源線の配線方向と直交する方向に複数個隣接
させて配置し、配線方向に接続された電源線の列をセル
配置領域内で相互に接続することを特徴とする。
配置配線方法では、上記構成の半導体スタンダードセル
を、その電源線の配線方向と直交する方向に複数個隣接
させて配置し、配線方向に接続された電源線の列をセル
配置領域内で相互に接続することを特徴とする。
【００１２】同じ構成のセル列が複数段繰り返される場
合、好適なセル構成としては、電源線に接続される電源
橋絡線を、論理ゲート部内で電源線と直交する方向に配
線させるとよい。この場合、セル列と直交する方向には
同じセルが並ぶことから、この電源橋絡線を有した半導
体スタンダードセルを貫いて電源橋絡線が直列に接続さ
れ、これにより、セル列内で直列接続された電源線の列
がセル列と直交する方向にも相互に接続される。
合、好適なセル構成としては、電源線に接続される電源
橋絡線を、論理ゲート部内で電源線と直交する方向に配
線させるとよい。この場合、セル列と直交する方向には
同じセルが並ぶことから、この電源橋絡線を有した半導
体スタンダードセルを貫いて電源橋絡線が直列に接続さ
れ、これにより、セル列内で直列接続された電源線の列
がセル列と直交する方向にも相互に接続される。
【００１３】また、セルが不規則に配置される場合にお
いても、電源橋絡線が電源線との接続箇所からセル外側
に向かって配線されている半導体スタンダードセルを用
いることにより、電源線の配線方向と直交して隣接する
２セル間で電源線を互いに接続できる。そして、このよ
うな２セル間での電源線接続を段違いに設けたり、上記
した電源橋絡線が論理ゲート部を貫いたセルと組み合わ
せることにより、セル配置領域全体として電源線が全て
接続されるようにすることが可能である。
いても、電源橋絡線が電源線との接続箇所からセル外側
に向かって配線されている半導体スタンダードセルを用
いることにより、電源線の配線方向と直交して隣接する
２セル間で電源線を互いに接続できる。そして、このよ
うな２セル間での電源線接続を段違いに設けたり、上記
した電源橋絡線が論理ゲート部を貫いたセルと組み合わ
せることにより、セル配置領域全体として電源線が全て
接続されるようにすることが可能である。
【００１４】
【発明の実施の形態】以下、本発明の半導体スタンダー
ドセル及びその配置配線方法について、図面を参照しな
がら詳細に説明する。本発明は、スタンダードセル方式
で論理回路の設計が行なわれる半導体装置に適用され
る。ここで、「スタンダードセル方式」とは、物理レイ
アウト情報に基づいて、ブロックサイズの種類，電源線
や信号線の端子引出し位置等がルール化された論理的な
回路機能ブロックを複数種類、ライブラリとして予め用
意しておき、この回路機能ブロックをネットリスト（接
続情報）に基づいて配置し相互接続させて、所望の論理
回路を構築する半導体回路の設計方式をいう。また、
「スタンダードセル」とは、スタンダードセル方式の回
路設計に用いられる各回路機能ブロックをいう。
ドセル及びその配置配線方法について、図面を参照しな
がら詳細に説明する。本発明は、スタンダードセル方式
で論理回路の設計が行なわれる半導体装置に適用され
る。ここで、「スタンダードセル方式」とは、物理レイ
アウト情報に基づいて、ブロックサイズの種類，電源線
や信号線の端子引出し位置等がルール化された論理的な
回路機能ブロックを複数種類、ライブラリとして予め用
意しておき、この回路機能ブロックをネットリスト（接
続情報）に基づいて配置し相互接続させて、所望の論理
回路を構築する半導体回路の設計方式をいう。また、
「スタンダードセル」とは、スタンダードセル方式の回
路設計に用いられる各回路機能ブロックをいう。
【００１５】一般に、スタンダードセル方式には、回路
機能ブロックが同一面状に配置され、同じ階層の配線層
を用いて全回路機能ブロックの電源線が構成できるポリ
セル方式と、回路機能ブロックが階層状に重ねられ、こ
の結果、同じ種類の回路機能ブロックでも異なる階層の
配線層を用いて電源線が構成され得るビルディングブロ
ック方式とがある。本発明の半導体スタンダードセル及
びその配置配線方法は、上記ポリセル方式，ビルディン
グブロック方式の何れについても適用できる。
機能ブロックが同一面状に配置され、同じ階層の配線層
を用いて全回路機能ブロックの電源線が構成できるポリ
セル方式と、回路機能ブロックが階層状に重ねられ、こ
の結果、同じ種類の回路機能ブロックでも異なる階層の
配線層を用いて電源線が構成され得るビルディングブロ
ック方式とがある。本発明の半導体スタンダードセル及
びその配置配線方法は、上記ポリセル方式，ビルディン
グブロック方式の何れについても適用できる。
【００１６】以下、具体的な本発明の実施形態につい
て、ポリセル方式を例に説明する。第１実施形態 図１は、本発明の半導体スタンダードセルの一構成例を
示すＡＮＤゲートのセル・パターン図である。この半導
体スタンダードセル２は、そのセル内の上下には横方向
に電源電圧供給線４、ＧＮＤ線６（以下、まとめて「電
源線」ともいう）がそれぞれ第１層目メタルで配線され
ている。この電源線４，６の配線方向は、他の種類の回
路機能（インバータ，ラッチ，フリップ・フロップ等）
を有する半導体スタンダードセルと同様、物理レイアウ
ト情報に基づいて一方向に決められ、その配線幅や端子
引出し位置がルール化されている。
て、ポリセル方式を例に説明する。第１実施形態 図１は、本発明の半導体スタンダードセルの一構成例を
示すＡＮＤゲートのセル・パターン図である。この半導
体スタンダードセル２は、そのセル内の上下には横方向
に電源電圧供給線４、ＧＮＤ線６（以下、まとめて「電
源線」ともいう）がそれぞれ第１層目メタルで配線され
ている。この電源線４，６の配線方向は、他の種類の回
路機能（インバータ，ラッチ，フリップ・フロップ等）
を有する半導体スタンダードセルと同様、物理レイアウ
ト情報に基づいて一方向に決められ、その配線幅や端子
引出し位置がルール化されている。
【００１７】電源電圧供給線４とＧＮＤ線６との間の領
域を、本発明では論理ゲート部と称し、この論理ゲート
部８には、複数のトランジスタが配置され、これらが第
１層目メタルや第２層目メタルで相互に結線されて、所
望の論理ゲート（ここでは、ＡＮＤゲート）が構成され
ている。
域を、本発明では論理ゲート部と称し、この論理ゲート
部８には、複数のトランジスタが配置され、これらが第
１層目メタルや第２層目メタルで相互に結線されて、所
望の論理ゲート（ここでは、ＡＮＤゲート）が構成され
ている。
【００１８】すなわち、論理ゲート部８内の電源供給線
４に近い側には、ｎ型不純物が導入されるｐ型トランジ
スタ領域１０が配置され、逆にＧＮＤ線６に近い側に
は、ｐ型不純物が導入されるｎ型トランジスタ領域１２
が配置されている。そして、ｐ型トランジスタ領域１０
上には、第１層目メタルが延びてソース又はドレイン電
極が構成され、その間隔内にゲートメタルを配して、こ
れにより複数のｐチャネル型トランジスタが配置されて
いる。同様にして、ｎ型トランジスタ領域１２にも、複
数のｎチャネル型トランジスタが配置されている。そし
て、電源線４，６の間隔中央付近には、当該ＡＮＤゲー
トの２つの入力端子１４と出力端子１６とが、横方向に
並んで配置されている。この図では、これら入出力端子
１４，１６は、２層目メタルを用いて構成されている。
４に近い側には、ｎ型不純物が導入されるｐ型トランジ
スタ領域１０が配置され、逆にＧＮＤ線６に近い側に
は、ｐ型不純物が導入されるｎ型トランジスタ領域１２
が配置されている。そして、ｐ型トランジスタ領域１０
上には、第１層目メタルが延びてソース又はドレイン電
極が構成され、その間隔内にゲートメタルを配して、こ
れにより複数のｐチャネル型トランジスタが配置されて
いる。同様にして、ｎ型トランジスタ領域１２にも、複
数のｎチャネル型トランジスタが配置されている。そし
て、電源線４，６の間隔中央付近には、当該ＡＮＤゲー
トの２つの入力端子１４と出力端子１６とが、横方向に
並んで配置されている。この図では、これら入出力端子
１４，１６は、２層目メタルを用いて構成されている。
【００１９】ここまでは、図９に示す従来型のスタンダ
ードセルと同じ構成であるが、本発明のスタンダードセ
ル２には、何れかの電源線（図１では、ＧＮＤ線６）に
コンタクト１８ａを介して接続され、電源線４，６の配
線方向と直交する方向に配線された電源橋架線１８が、
新たに設けられている。この電源橋架線１８は、電源線
４，６とは異なる階層の配線層（例えば、２層目メタ
ル）で構成され、本実施形態では、論理ゲート部８上を
縦方向に貫いて配線されている。図２には、この電源橋
架線１８と、電源線４，６との接続関係を図１から抜き
出して示している。
ードセルと同じ構成であるが、本発明のスタンダードセ
ル２には、何れかの電源線（図１では、ＧＮＤ線６）に
コンタクト１８ａを介して接続され、電源線４，６の配
線方向と直交する方向に配線された電源橋架線１８が、
新たに設けられている。この電源橋架線１８は、電源線
４，６とは異なる階層の配線層（例えば、２層目メタ
ル）で構成され、本実施形態では、論理ゲート部８上を
縦方向に貫いて配線されている。図２には、この電源橋
架線１８と、電源線４，６との接続関係を図１から抜き
出して示している。
【００２０】本発明では、電源橋架線１８の配線形態に
は、種々の変形が考えられる。すなわち、図３に示すよ
うに、電源橋架線１８を電源電圧供給線４にコンタクト
１８ｂを介して接続させてもよいし、図４に示すよう
に、電源電圧供給線４とＧＮＤ線６にそれぞれ接続する
電源橋架線１８を、２本設けてもよい。また、図５に示
すように、入出力端子１２，１４の配置に邪魔にならな
い程度に、電源橋架線１８を幅広に形成してもよい。さ
らに、特に図示しないが、電源橋架線１８を更に上層側
の配線層（例えば、第３層目メタル）を用いて構成する
こともでき、この場合、これを入出力端子１４，１６に
重ねて配線しても構わない。
は、種々の変形が考えられる。すなわち、図３に示すよ
うに、電源橋架線１８を電源電圧供給線４にコンタクト
１８ｂを介して接続させてもよいし、図４に示すよう
に、電源電圧供給線４とＧＮＤ線６にそれぞれ接続する
電源橋架線１８を、２本設けてもよい。また、図５に示
すように、入出力端子１２，１４の配置に邪魔にならな
い程度に、電源橋架線１８を幅広に形成してもよい。さ
らに、特に図示しないが、電源橋架線１８を更に上層側
の配線層（例えば、第３層目メタル）を用いて構成する
こともでき、この場合、これを入出力端子１４，１６に
重ねて配線しても構わない。
【００２１】つぎに、このような構成の半導体スタンダ
ードセルを用いて行なう本発明の配置配線方法につい
て、説明する。図６は、本実施形態に係わるスタンダー
ドセル方式の論理回路について、特に電源線の接続関係
を示すブロックレイアウト図である。本配置配線方法で
は、一方方向（図の横方向）に回路機能の種類が異なる
セルを所定パターンで配置してセル列を構成し、このセ
ル列を複数段（この図では、３段）配列させて論理回路
全体が構成されている。図中、Ａ〜Ｆの記号は、セルの
回路機能が相違することを意味する。このような規則正
しいセル配置の具体例としては、例えばＣＰＵ内の演算
器を構成するデータパスブロックなどを挙げることがで
き、この場合、各ビットが各セル列に割り当てられる。
このセル列の方向は、図１における電源線４，６の配線
方向と一致し、各セル列を構成した時点で、セル列内で
電源線４，６それぞれが直列に接続される。
ードセルを用いて行なう本発明の配置配線方法につい
て、説明する。図６は、本実施形態に係わるスタンダー
ドセル方式の論理回路について、特に電源線の接続関係
を示すブロックレイアウト図である。本配置配線方法で
は、一方方向（図の横方向）に回路機能の種類が異なる
セルを所定パターンで配置してセル列を構成し、このセ
ル列を複数段（この図では、３段）配列させて論理回路
全体が構成されている。図中、Ａ〜Ｆの記号は、セルの
回路機能が相違することを意味する。このような規則正
しいセル配置の具体例としては、例えばＣＰＵ内の演算
器を構成するデータパスブロックなどを挙げることがで
き、この場合、各ビットが各セル列に割り当てられる。
このセル列の方向は、図１における電源線４，６の配線
方向と一致し、各セル列を構成した時点で、セル列内で
電源線４，６それぞれが直列に接続される。
【００２２】本発明の配置配線方法では、各セル列内に
上述した本発明の半導体スタンダードセルを適宜配置
し、これにより各セル列間の電源線４，６の相互配線
が、セル配置領域内で達成されている。すなわち、この
図示例では、先に説明した図２と同形態のスタンダード
セル２と、図３と同形態のスタンダードセル２０と、図
４と同形態のスタンダードセル２２とが、セル列途中に
挿入されている。このため、３本の電源電圧供給線４
は、スタンダードセル２０，２２を介して相互に接続さ
れ、３本のＧＮＤ線６は、スタンダードセル２，２２を
介して相互に接続されている。
上述した本発明の半導体スタンダードセルを適宜配置
し、これにより各セル列間の電源線４，６の相互配線
が、セル配置領域内で達成されている。すなわち、この
図示例では、先に説明した図２と同形態のスタンダード
セル２と、図３と同形態のスタンダードセル２０と、図
４と同形態のスタンダードセル２２とが、セル列途中に
挿入されている。このため、３本の電源電圧供給線４
は、スタンダードセル２０，２２を介して相互に接続さ
れ、３本のＧＮＤ線６は、スタンダードセル２，２２を
介して相互に接続されている。
【００２３】以上から明らかなように、規則正しいセル
配置の論理回路を設計するに際しては、電源橋架線１８
を具備する本発明の半導体スタンダードセル２，２０，
２２，２４をライブラリとして予め用意しておき、この
電源相互接続用のセル２，２０，２２，２４を、セル列
内のどの位置に配置させかを決め、後は通常どおりセル
の配置を行なうだけで、セル配置領域内で電源線４，６
の相互結線を実現することができる。
配置の論理回路を設計するに際しては、電源橋架線１８
を具備する本発明の半導体スタンダードセル２，２０，
２２，２４をライブラリとして予め用意しておき、この
電源相互接続用のセル２，２０，２２，２４を、セル列
内のどの位置に配置させかを決め、後は通常どおりセル
の配置を行なうだけで、セル配置領域内で電源線４，６
の相互結線を実現することができる。
【００２４】本発明の半導体スタンダードセル及びその
配置配線方法によれば、図８に示す従来のスタンダード
セルを用いた場合のように電源線４，６の相互結線のた
めのスペースをセル配置領域の周囲に特別に確保する必
要がなく、その分だけ高集積化を図ることができる。
配置配線方法によれば、図８に示す従来のスタンダード
セルを用いた場合のように電源線４，６の相互結線のた
めのスペースをセル配置領域の周囲に特別に確保する必
要がなく、その分だけ高集積化を図ることができる。
【００２５】また、セル列の途中で電源線４，６の相互
結線を行なうことができることから、電源電圧の給電点
やＧＮＤの接続点をセル列の途中に適宜設けることがで
き、これにより耐ノイズ設計が容易となる。すなわち、
例えば図６の本実施形態は、電源電圧を供給したりＧＮ
Ｄを共通化する縦方向のラインがそれぞれ２本づつ設け
られているという点では、図８と同様であるが、これが
図６の本実施形態ではセル配置領域内に設けられている
ことによって、図８に比較して、各セルに対し電源電圧
（ＧＮＤ電位を含む）のかかり方が均一であり、その
分、ノイズによって電源電圧レベルが変動するようなこ
とがあっても、このレベル変動により論理回路の動作に
対する影響が低減されている。各セル列の配置パターン
によっては、セル列間の電源橋架線１８を可能な限り数
多く配置できるため、更に優れた耐ノイズ性を達成する
ことも可能であり、耐ノイズ性設計の自由度が大きい。
結線を行なうことができることから、電源電圧の給電点
やＧＮＤの接続点をセル列の途中に適宜設けることがで
き、これにより耐ノイズ設計が容易となる。すなわち、
例えば図６の本実施形態は、電源電圧を供給したりＧＮ
Ｄを共通化する縦方向のラインがそれぞれ２本づつ設け
られているという点では、図８と同様であるが、これが
図６の本実施形態ではセル配置領域内に設けられている
ことによって、図８に比較して、各セルに対し電源電圧
（ＧＮＤ電位を含む）のかかり方が均一であり、その
分、ノイズによって電源電圧レベルが変動するようなこ
とがあっても、このレベル変動により論理回路の動作に
対する影響が低減されている。各セル列の配置パターン
によっては、セル列間の電源橋架線１８を可能な限り数
多く配置できるため、更に優れた耐ノイズ性を達成する
ことも可能であり、耐ノイズ性設計の自由度が大きい。
【００２６】以上のことは、各セルの設計時にノイズマ
ージンを小さくしても問題ないことを意味し、従って、
ノイズマージンを考慮してトランジスタサイズを大きく
するといった対策も必要ないことから、この点でも高集
積化に寄与できる。
ージンを小さくしても問題ないことを意味し、従って、
ノイズマージンを考慮してトランジスタサイズを大きく
するといった対策も必要ないことから、この点でも高集
積化に寄与できる。
【００２７】第２実施形態 上記した第１実施形態では、本発明を規則正しいセル配
置の論理回路設計に適用し、この結果、図６に示す論理
回路全体では、セル列間の電源橋架線１８が単一ライン
状に形成された。これに対し、本第２実施形態は、セル
配置が不規則な場合でも本発明が適用できることを示す
ものである。
置の論理回路設計に適用し、この結果、図６に示す論理
回路全体では、セル列間の電源橋架線１８が単一ライン
状に形成された。これに対し、本第２実施形態は、セル
配置が不規則な場合でも本発明が適用できることを示す
ものである。
【００２８】図７は、本第２実施形態に係わるブロック
レイアウト図である。このレイアウト例においても、論
理ゲートＣ，Ｅについては、電源橋架線１８の配置スペ
ース確保容易等の理由により、第１実施形態と同様に、
これを論理ゲート部８を貫いた電源橋架線１８を具備す
る半導体スタンダードセル２，２０，２２で実現してい
る。
レイアウト図である。このレイアウト例においても、論
理ゲートＣ，Ｅについては、電源橋架線１８の配置スペ
ース確保容易等の理由により、第１実施形態と同様に、
これを論理ゲート部８を貫いた電源橋架線１８を具備す
る半導体スタンダードセル２，２０，２２で実現してい
る。
【００２９】とくに、この第２実施形態に係わるレイア
ウト例では、第１実施形態と異なり、電源橋架線１８が
コンタクトから外側にのみ配線された半導体スタンダー
ドセル３０，３２を更に有し、これと半導体スタンダー
ドセル２，２０との組み合わせて電源線４，６の相互接
続が達成されている。すなわち、半導体スタンダードセ
ル３０では、ＧＮＤ線６にコンタクトを介して接続され
た電源橋架線１８が、セル外側（図の下方側）にのみ配
線されている。加えて、半導体スタンダードセル３２で
は、電源供給線４側にもコンタクトを介して電源橋架線
１８が接続され、これがセル外側（図の上方側）に配線
されている。そして、これらセル外側にのみ配線された
電源橋架線１８は、隣接する半導体スタンダードセル２
又は２０の電源橋架線１８に接続されている。そして、
この２つのセル間にまたがる電源橋架線１８が、段違い
に設けられていることにより、各３本の電源線４，６そ
れぞれが、相互に接続されている。
ウト例では、第１実施形態と異なり、電源橋架線１８が
コンタクトから外側にのみ配線された半導体スタンダー
ドセル３０，３２を更に有し、これと半導体スタンダー
ドセル２，２０との組み合わせて電源線４，６の相互接
続が達成されている。すなわち、半導体スタンダードセ
ル３０では、ＧＮＤ線６にコンタクトを介して接続され
た電源橋架線１８が、セル外側（図の下方側）にのみ配
線されている。加えて、半導体スタンダードセル３２で
は、電源供給線４側にもコンタクトを介して電源橋架線
１８が接続され、これがセル外側（図の上方側）に配線
されている。そして、これらセル外側にのみ配線された
電源橋架線１８は、隣接する半導体スタンダードセル２
又は２０の電源橋架線１８に接続されている。そして、
この２つのセル間にまたがる電源橋架線１８が、段違い
に設けられていることにより、各３本の電源線４，６そ
れぞれが、相互に接続されている。
【００３０】このように、セル配置が不規則な場合で
も、本発明によって電源線４，６のセル配置領域内での
相互接続が達成され、上述した第１実施形態と同様な効
果が得られる。なお、このような電源線４，６の相互接
続は、相互接続を行なう部分でセルサイズが揃っていれ
ばよく、他の部分は図示のように各段でセルサイズが揃
っている必要は、必ずしもない。
も、本発明によって電源線４，６のセル配置領域内での
相互接続が達成され、上述した第１実施形態と同様な効
果が得られる。なお、このような電源線４，６の相互接
続は、相互接続を行なう部分でセルサイズが揃っていれ
ばよく、他の部分は図示のように各段でセルサイズが揃
っている必要は、必ずしもない。
【００３１】
【発明の効果】以上説明してきたように、本発明の半導
体スタンダードセル及びその配置配線方法によれば、こ
のセルが電源線と直交する方向に配線された電源橋架線
を具備することから、これを論理回路設計時に適宜、配
置するだけで電源線をセル配置領域内で相互接続するこ
とができ、論理回路の配置配線が容易である。しかも、
従来のようなセル列間の電源線の相互結線スペースをセ
ル配置領域の周囲に設ける必要がなく、レイアウト密度
を高めることができる。
体スタンダードセル及びその配置配線方法によれば、こ
のセルが電源線と直交する方向に配線された電源橋架線
を具備することから、これを論理回路設計時に適宜、配
置するだけで電源線をセル配置領域内で相互接続するこ
とができ、論理回路の配置配線が容易である。しかも、
従来のようなセル列間の電源線の相互結線スペースをセ
ル配置領域の周囲に設ける必要がなく、レイアウト密度
を高めることができる。
【００３２】さらに、このセル配置領域内におけるセル
列間の電源線の相互接続を、セル配置パターンに応じて
可能な限り数多く行え、この接続点が多いほど電流を分
流する効果があることから、各セルへの電源電圧（ＧＮ
Ｄ電位を含む）のかかり方を均一化できて耐ノイズ性に
優れた論理回路設計が可能となる。また、この高耐ノイ
ズ性を考慮した設計の自由度も高い。
列間の電源線の相互接続を、セル配置パターンに応じて
可能な限り数多く行え、この接続点が多いほど電流を分
流する効果があることから、各セルへの電源電圧（ＧＮ
Ｄ電位を含む）のかかり方を均一化できて耐ノイズ性に
優れた論理回路設計が可能となる。また、この高耐ノイ
ズ性を考慮した設計の自由度も高い。
【００３３】以上より、高集積化及び低電圧化の進展が
著しい半導体ロジックＩＣの分野において、高密度，高
耐ノイズ性に優れた構造の半導体スタンダードセル及び
その配置配線方法を、本発明により提供することができ
る。
著しい半導体ロジックＩＣの分野において、高密度，高
耐ノイズ性に優れた構造の半導体スタンダードセル及び
その配置配線方法を、本発明により提供することができ
る。
【図１】本発明の半導体スタンダードセルの一構成例を
示すＡＮＤゲートのセル・パターン図である。
示すＡＮＤゲートのセル・パターン図である。
【図２】図１から電源線および電源橋架線を抜き出して
示すパターン図である。
示すパターン図である。
【図３】図２に対する第１の変形例である。
【図４】図２に対する第２の変形例である。
【図５】図２に対する第３の変形例である。
【図６】本発明の第１実施形態に係わるブロックレイア
ウト図である。
ウト図である。
【図７】本発明の第２実施形態に係わるブロックレイア
ウト図である。
ウト図である。
【図８】従来の問題点を説明するためのブロックレイア
ウト図である。
ウト図である。
【図９】従来の半導体スタンダードセルの一構成例を示
すＡＮＤゲートのセル・パターン図である。
すＡＮＤゲートのセル・パターン図である。
２，２０，２２，２４…電源橋架線が論理ゲート部内を
配線されている半導体スタンダードセル，４…電源電圧
供給線（電源線），６…ＧＮＤ線（電源線），８…論理
ゲート部，１０…ｐ型トランジスタ領域，１２…ｎ型ト
ランジスタ領域，１４…入力端子，１６…出力端子，１
８…電源橋架線，１８ａ，１８ｂ…コンタクト（接続箇
所），３０，３２…電源橋架線が電源線との接続箇所か
らセル外側に配線されている半導体スタンダードセル，
Ａ〜Ｉ…論理ゲートの種類。
配線されている半導体スタンダードセル，４…電源電圧
供給線（電源線），６…ＧＮＤ線（電源線），８…論理
ゲート部，１０…ｐ型トランジスタ領域，１２…ｎ型ト
ランジスタ領域，１４…入力端子，１６…出力端子，１
８…電源橋架線，１８ａ，１８ｂ…コンタクト（接続箇
所），３０，３２…電源橋架線が電源線との接続箇所か
らセル外側に配線されている半導体スタンダードセル，
Ａ〜Ｉ…論理ゲートの種類。
Claims (6)
- 【請求項１】 論理ゲート部と、 配線方向に隣接するセル間で相互に接続され、論理ゲー
ト部に電源電圧を供給する電源線と、 電源線と異なる階層の配線層を用いて構成され、セル内
で電源線に接続され、かつ、電源線に直交して配線され
ていることによって、電源線と直交する方向に隣接する
セル間で相互に接続される電源橋絡線と、 を有する半導体スタンダードセル。 - 【請求項２】 前記電源線は、前記論理ゲート部を挟ん
で互いに平行に配線された第１の電源線と第２の電源線
とから構成され、 前記電源橋絡線は、第１の電源線と第２の電源線との何
れかに接続され、論理ゲート部内を電源線と直交する方
向に配線されている請求項１に記載の半導体スタンダー
ドセル。 - 【請求項３】 前記電源線は、前記論理ゲート部を挟ん
で互いに平行に配線された第１の電源線と第２の電源線
とから構成され、 前記電源橋絡線は、第１の電源線と第２の電源線との何
れかに接続され、当該電源線との接続箇所からセル外側
に向かって配線されている請求項１に記載の半導体スタ
ンダードセル。 - 【請求項４】 スタンダードセルを縦横に複数個並べ
て、各セル間の相互配線を行なう半導体スタンダードセ
ルの配置配線方法であって、 論理ゲート部と、配線方向に隣接するセル間で相互に接
続され、論理ゲート部に電源電圧を供給する電源線と、
電源線と異なる階層の配線層を用いて構成され、セル内
で電源線に接続され、かつ、電源線に直交して配線され
ていることによって、電源線と直交する方向に隣接する
セル間で相互に接続される電源橋絡線と、を有するスタ
ンダードセルを、その電源線の配線方向と直交する方向
に複数個隣接させて配置し、配線方向に接続された電源
線の列をセル配置領域内で相互に接続する半導体スタン
ダードセルの配置配線方法。 - 【請求項５】 前記電源線は、前記論理ゲート部を挟ん
で互いに平行に配線された第１の電源線と第２の電源線
とから構成され、 前記電源橋絡線は、第１の電源線と第２の電源線との何
れかに接続され、論理ゲート部内を電源線と直交する方
向に配線されている請求項４に記載の半導体スタンダー
ドセルの配置配線方法。 - 【請求項６】 前記電源線は、前記論理ゲート部を挟ん
で互いに平行に配線された第１の電源線と第２の電源線
とから構成され、 前記電源橋絡線は、第１の電源線と第２の電源線との何
れかに接続され、当該電源線との接続箇所からセル外側
に向かって配線されている請求項４に記載の半導体スタ
ンダードセルの配置配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19235896A JP3644138B2 (ja) | 1996-07-22 | 1996-07-22 | 半導体集積回路及びその配置配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19235896A JP3644138B2 (ja) | 1996-07-22 | 1996-07-22 | 半導体集積回路及びその配置配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041393A true JPH1041393A (ja) | 1998-02-13 |
| JP3644138B2 JP3644138B2 (ja) | 2005-04-27 |
Family
ID=16289958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19235896A Expired - Fee Related JP3644138B2 (ja) | 1996-07-22 | 1996-07-22 | 半導体集積回路及びその配置配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3644138B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003332428A (ja) * | 2002-05-09 | 2003-11-21 | Hitachi Ltd | 半導体集積回路及びその製造方法 |
| US7076756B2 (en) | 2002-11-05 | 2006-07-11 | Ricoh Company, Ltd. | Layout design method of semiconductor integrated circuit, and semiconductor integrated circuit, with high integration level of multiple level metalization |
| KR100667597B1 (ko) | 2005-02-07 | 2007-01-11 | 삼성전자주식회사 | 매크로 셀의 전원 라인 배치 구조 및 매크로 셀과 파워매시의 결합 구조 |
| JP2007273762A (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Ltd | 半導体集積回路のユニットセルおよびユニットセルを使用した配線方法および配線プログラム |
| US8020133B2 (en) | 2007-03-22 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor integrated circuit with multi-cut via and automated layout method for the same |
| WO2012137392A1 (ja) * | 2011-04-06 | 2012-10-11 | パナソニック株式会社 | 半導体集積回路装置 |
| US8860094B2 (en) | 2011-03-29 | 2014-10-14 | Ps4 Luxco S.A.R.L. | Semiconductor device with power supply line system of reduced resistance |
-
1996
- 1996-07-22 JP JP19235896A patent/JP3644138B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003332428A (ja) * | 2002-05-09 | 2003-11-21 | Hitachi Ltd | 半導体集積回路及びその製造方法 |
| US7076756B2 (en) | 2002-11-05 | 2006-07-11 | Ricoh Company, Ltd. | Layout design method of semiconductor integrated circuit, and semiconductor integrated circuit, with high integration level of multiple level metalization |
| US7426707B2 (en) | 2002-11-05 | 2008-09-16 | Ricoh Company, Ltd. | Layout design method for semiconductor integrated circuit, and semiconductor integrated circuit |
| KR100667597B1 (ko) | 2005-02-07 | 2007-01-11 | 삼성전자주식회사 | 매크로 셀의 전원 라인 배치 구조 및 매크로 셀과 파워매시의 결합 구조 |
| JP2007273762A (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Ltd | 半導体集積回路のユニットセルおよびユニットセルを使用した配線方法および配線プログラム |
| US8020133B2 (en) | 2007-03-22 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor integrated circuit with multi-cut via and automated layout method for the same |
| US8271926B2 (en) | 2007-03-22 | 2012-09-18 | Renesas Electronics Corporation | Semiconductor integrated circuit with multi-cut via and automated layout method for the same |
| US8418109B2 (en) | 2007-03-22 | 2013-04-09 | Renesas Electronics Corporation | Semiconductor integrated circuit with multi-cut via and automated layout method for the same |
| US8860094B2 (en) | 2011-03-29 | 2014-10-14 | Ps4 Luxco S.A.R.L. | Semiconductor device with power supply line system of reduced resistance |
| WO2012137392A1 (ja) * | 2011-04-06 | 2012-10-11 | パナソニック株式会社 | 半導体集積回路装置 |
| CN102918643A (zh) * | 2011-04-06 | 2013-02-06 | 松下电器产业株式会社 | 半导体集成电路装置 |
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| Publication number | Publication date |
|---|---|
| JP3644138B2 (ja) | 2005-04-27 |
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