JPH1012849A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 各セル行並び間の電源線の数を少なくできる
ようにすることにより信号線等を自動配置配線し易くす
るとともに、自動配置配線を行った場合でもカウンタ回
路等の行並び方向のレイアウト距離を短くできるように
して安定した回路動作を行えるようにした半導体集積回
路装置を提供できるようにする。 【解決手段】 予めＰ型のＭＯＳトランジスタが形成さ
れるＰＭＯＳ領域(Ｐ)とＮ型のＭＯＳトランジスタが形
成されるＮＭＯＳ領域(Ｎ)とからなる単位素子領域１が
縦横に複数並列して形成されているとともに、随時単位
素子領域１間を接続する配線層を形成することにより所
望の集積回路を得るための半導体集積回路装置におい
て、単位素子領域１はＭＯＳトランジスタに電源を供給
するための電源電圧線（ＶDD）側にＰＭＯＳ領域が形成
され基準電位線（ＧＮＤ）側にＮＭＯＳ領域が形成され
るように複数並列して配置されたセル行並びを有し、セ
ル行並びを電源電圧線または基準電位線を基準にして略
線対称に配置するようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に関し、詳しくはゲートアレイやエンベデッドアレイ等
といわれる半導体集積回路装置の構成に関する。

【０００２】

【従来の技術】比較的少量の半導体集積回路装置を短期
間且つ安価に形成しようとする場合には、一般的に、Ａ
ＳＩＣ（Application Specific Integrated Circuit ）
技術によるゲートアレイやエンベデッドアレイ等といわ
れる半導体集積回路装置を用いることが多かった。

【０００３】ゲートアレイは、ゲート回路や機能回路等
のレイアウトパターン等のデータを有する配線層による
回路ライブラリを予め用意しているとともに、配線工程
前の共通層のみを予め形成した半導体チップ（以下「ベ
ースチップ」と称する（「マスタ」ともいう））が用意
されており、応用回路が決定したときにベースチップを
用いて配線層以降の工程を行うことにより所望の回路機
能を有する半導体集積回路装置を得られるようになって
いる。従って、同一のベースチップを用いながら回路の
異なる半導体集積回路装置を容易に得られるようになっ
ているとともに、半導体チップを最初の工程から形成す
る場合に比べて回路決定以後の製造時間を大幅に短縮で
きるようになっている。更に、ベースチップ形成に用い
るマスクを共通使用できるので製造費用を削減すること
もできるようになっている。

【０００４】一方、エンベデッドアレイは、ＣＰＵやメ
モリ等の大規模な回路のレイアウトパターンやその評価
結果等のデータを有する回路ライブラリを予め用意して
いるとともに、ランダムロジック回路を形成する領域と
してゲートアレイをも有しており、必要な機能のライブ
ラリを組み合わせることにより半導体集積回路装置を容
易に形成できるようになっている。従って、全ての回路
を設計し評価するのに比べて回路設計や評価に要する時
間を大幅に短縮できるとともに、ゲートアレイに比べて
回路の集積度を高くできるので半導体チップのチップ面
積を小さく形成して半導体チップの歩留まりを向上し単
価を低減できるようになっている。

【０００５】このように、上述のようなＡＳＩＣでは、
様々な基本回路のレイアウトデータやその評価結果を有
する回路ライブラリが予め用意されているので、この回
路ライブラリを用いることにより、要求される回路の動
作をシミュレーション装置を用いて容易に検証したり、
検証した回路を自動配置配線装置を用いてレイアウトパ
ターンに自動的に変換したりできるようになっている。
また、自動配置配線のデータを用いてマスク作成を行
い、このマスクを用いて一般的なＣＭＯＳの製造方法で
半導体集積回路装置を形成すれば、短期間且つ安価に所
望の回路を得ることができる。ただし、現状の自動配置
配線では、配線が長くなることも多く配線効率はあまり
良くないとともに、配線抵抗や配線容量が増えて信号に
遅延時間差を生じることによってシミュレーション通り
の動作を行えないこともあった。

【０００６】ゲートアレイについて図４及び図５に基づ
いて更に説明する。図４はその全体配置を説明するため
のレイアウト図、図５はその内部の回路領域の基本セル
の配置及びそれを用いた回路例を示すレイアウト説明図
である。尚、図４では説明用として電源電圧線（ＶDD）
及び基準電位線（ＧＮＤ）の主要部のパターンのみを図
示し、図５では配線を模式的に図示している。

【０００７】図４のゲートアレイ１０ａは、半導体チッ
プの周辺部に形成された複数の入出力（Ｉ／Ｏ）部３
と、その内側に形成された内部回路領域２ａとから構成
され、入出力部３には半導体集積回路装置のリード端子
（図示なし）に信号を接続するための電極パッド３ａが
それぞれ設けられ、内部回路領域２ａには電源電圧線と
基準電位線とからなる電源線間にトランジスタ素子の基
本となる単位素子領域（以下「基本セル」と称す）１が
複数配置された構成になっている。

【０００８】そして、基本セル１は、半導体基板上にＰ
型のＭＯＳトランジスタが形成されるＰＭＯＳ領域
（Ｐ）と右下がり斜線で示すＰウェル上にＮ型のＭＯＳ
トランジスタが形成されるＮＭＯＳ領域（Ｎ）とから構
成され、図面の左右方向（以下この並びの方向を「行方
向」と称する）に複数並んで配置（以下「セル行並び」
と称する）されている。更に、図面の上下方向（以下こ
の並びの方向を「列方向」と称する）には、セル行並び
の各ＭＯＳトランジスタ領域が上側からＰＮＰＮＰＮＰ
Ｎ・・・というように同じ向きに繰り返し配置（以下
「セル列並び」と称する）されている。

【０００９】図５（ａ）に示す内部回路領域の基本セル
１は、同図の下方にベースチップのときのレイアウトを
示すように、ＭＯＳトランジスタのソース／ドレインと
なるＰＭＯＳ領域１ａ及びＮＭＯＳ領域１ｂと、一対の
ＰＭＯＳ領域１ａ及びＮＭＯＳ領域１ｂ上に２本形成さ
れたＭＯＳトランジスタのゲートや配線として用いられ
るポリシリコン１ｃとが電源線間に形成された構成にな
っている。そして、図５（ａ）の上側に示すように、実
線で示す１層めの配線や点線で示す２層めの配線と黒点
（・）で示すコンタクト（接続孔）を形成することによ
り、各配線層間や各配線層と各ＭＯＳ領域との間等を接
続して任意の回路を形成できるようになっている。

【００１０】図５（ａ）には、図５（ｂ）にトランジス
タレベルの回路図を示し、図５（ｃ）にシンボル図を示
すようなＣＭＯＳ構成のインバータ回路がレイアウトさ
れている。このインバータ回路は、電源電圧線と基準電
位との間にＰＭＯＳトランジスタ１ｅとＮＭＯＳトラン
ジスタ１ｆが直列接続されるとともにゲートが共通接続
された最小インバータ回路が４個並列に接続されて、１
つの大電流インバータ回路を形成するようになってい
る。

【００１１】

【発明が解決しようとする課題】従来のゲートアレイや
エンベデッドアレイ等は、全ての基本セル１が同じ方向
に複数並んだ配置をしているとともに、セル行並びの上
側及び下側に電源電圧線及び基準電位線をそれぞれ配置
するように使用するので、内部回路領域内の電源線の本
数が多くなり各セル行並び間に配線を多く採れないとと
もに、基本セル１を高密度に配置することが難しかっ
た。

【００１２】また、カウンタ回路等の回路を自動配置配
線で形成する場合には同一行並びの基本セルを用いて回
路を形成するように配置されることが多く回路の行並び
が長くなり易いので、下位段のカウンタ出力と上位段の
カウンタ出力との位置が遠くなり各出力の配線距離が長
くなって配線抵抗や配線容量が増えてしまうとともに、
各信号線の信号に遅延時間差を生じてしまい予期しない
ヒゲ状のパルス信号を生じてしまうこともあった。

【００１３】そこで本発明はこれらの問題を解決し、各
セル行並び間の電源線の数を少なくできるようにするこ
とにより信号線等を自動配置配線し易くするとともに、
自動配置配線を行った場合でもカウンタ回路等の行並び
方向のレイアウト距離を短くできるようにして安定した
回路動作を行えるようにした半導体集積回路装置を提供
できるようにすることを目的とする。

【００１４】

【課題を解決するための手段】上述の問題を解決するた
めに、請求項１の記載に係わる半導体集積回路装置は、
予めＰ型のＭＯＳトランジスタが形成されるＰＭＯＳ領
域(Ｐ)とＮ型のＭＯＳトランジスタが形成されるＮＭＯ
Ｓ領域(Ｎ)とからなる単位素子領域１が縦横に複数並列
して形成されているとともに、随時単位素子領域１間を
接続する配線層を形成することにより所望の集積回路を
得るための半導体集積回路装置において、単位素子領域
１はＭＯＳトランジスタに電源を供給するための電源電
圧線（ＶDD）側にＰＭＯＳ領域が形成され基準電位線
（ＧＮＤ）側にＮＭＯＳ領域が形成されるように複数並
列して配置されたセル行並びを有し、セル行並びを電源
電圧線または基準電位線を基準にして略線対称に配置し
たことを特徴とする。

【００１５】また、請求項２の記載に係わる半導体集積
回路装置は、請求項１に記載の半導体集積回路装置にお
いて、集積回路に用いるゲート回路または機能回路の一
部は、線対称に配置された単位素子領域１を複数用いて
構成したことを特徴とする。本発明のような半導体集積
回路装置の構成をとることにより、各セル行並び間の電
源線の数が少なくなるので、信号線等を自動配置配線し
易くなるとともに、自動配置配線を行った場合でもカウ
ンタ回路等の行並び方向のレイアウト距離が短くなって
信号線の長さを短くできるようなる。

【００１６】

【実施の形態】以下、本発明の実施形態を図１乃至図３
を参照しながら詳細に説明する。図１及び図２は本発明
の第１の実施形態としてのゲートアレイのレイアウト例
を示し、図３は本発明の第２の実施形態としてのエンベ
デッドアレイのレイアウト例を示している。尚、本明細
書では全図面を通して同一または同様の回路要素には同
一の符号を付して説明を簡略化するようにしている。

【００１７】まず、第１の実施形態について説明する。
図１はゲートアレイ構成の半導体集積回路装置１０の全
体配置を説明するためのレイアウト図、図２はその内部
回路領域２の基本セル１の配置及びそれを用いた回路ラ
イブラリ例を示すレイアウト説明図であり、従来の説明
と同様に、図１では説明用として電源電圧線及び基準電
位線の主要部のパターンのみを図示し、図２では配線層
を模式的に図示している。

【００１８】この実施形態で、従来例の構成と異なるの
は、内部回路領域２内のセル並びが電源線を基準にして
略線対称になるように配置され各ＭＯＳトランジスタ領
域が上側からＰＮＮＰＰＮＮＰ・・・というように交互
に配置されているとともに、２つのＮＭＯＳ領域のＰウ
ェルが１つにまとめられていることである。従って、各
セル行並びの間には電源電圧線または基準電位線の内の
一方の電源線のみが設けられるようになり従来に比べて
電源線の本数が半減されるようになるとともに、内部回
路領域２内のＰウェル及び半導体基板の幅が広くなって
シート抵抗のカウント値が小さくなっているのでＰウェ
ルや半導体基板を所定の電位にバイアスするためのコン
タクト数を減らせるようになる。

【００１９】また、このようなセル列並びの配置をして
いるので、従来と同様の配線領域を確保したいときには
基本セル１をより高密度に配置できるようになるととも
に、図５のインバータ回路の配線層の回路ライブラリを
形成する場合には、図２に示すように、基準電位線を基
準にして線対称に対向した２つの基本セル１を用いてレ
イアウトすることにより効率の良い回路ライブラリを形
成できるようになる。特に、ＰＭＯＳまたはＮＭＯＳの
みを多数用いたオープンドレイン出力回路や、ＰＭＯＳ
またはＮＭＯＳの使用数を代えることにより特別な入力
スレッショルド電圧に設定したゲート回路等のレイアウ
トを行う場合には、電源線を基準にして線対称に対向し
た２つの基本セル１を用いて形成する方が総配線距離を
短くできるようになる。更に、このような回路ライブラ
リを用いて所望の回路を形成すれば、信号線等をセル行
並び間に電源線の本数が少ない分２層目の配線層による
配線をし易くなっているので自動配置配線が容易にな
る。尚、従来のセル列並びのゲートアレイでも、２つの
セル行並びを用いて回路ライブラリをレイアウトするこ
とはできるが、本実施形態の方が電源線の本数が少ない
ので、その分配線し易くなっている。

【００２０】また、フリップフロップ回路等を線対称に
配置された基本セル１を複数用いて構成するようにすれ
ば、その入力と出力との間のレイアウト的な距離を従来
よりも短くできるようになるので、フリップフロップ回
路を多数用いたカウンタ回路等の下位段のカウンタ出力
と上位段のカウンタ出力との位置を近づけることが容易
にできるようになり、各出力信号間の遅延時間差が少な
くなって安定した回路動作を行えるようになる。

【００２１】次に、本発明の他の実施形態について説明
する。図３の半導体集積回路装置２０は、プログラムに
応じて動作を制御するための中央演算装置（ＣＰＵ）部
２１と、プログラムやデータ等を保持するためのＲＯＭ
やＲＡＭ等の記憶素子が設けられたメモリ部２２と、第
１の実施形態の内部回路領域２と同様な構成のゲートア
レイ部２３と、各回路部の信号を入出力するための入出
力（Ｉ／Ｏ）部２４とから構成されたエンベデッドアレ
イ型の１チップマイクロコンピュータを示している。

【００２２】このような構成により、周辺のランダム回
路をゲートアレイ部２３に取り込んで外付け部品を少な
くした１チップマイクロコンピュータを短期間に設計で
きるようになるとともにその評価時間を短縮できるよう
になるので、開発時間の短縮により開発費用を低減でき
るようになっている。また、外付け部品削減により、部
品の購入費やその管理費、更には部品を取付るための回
路基板の縮小等により付随する費用を大幅に低減できる
ようにもなる。

【００２３】尚、本発明は上述の実施形態に限定される
ものではなく、Ｎ型の半導体基板を用いたＣＭＯＳ構造
にも用いることができるのは勿論のこと、内部回路領域
内に略均一に基本セル敷き詰めて全面敷き詰め型のゲー
トアレイを構成するようにしても構わない。また、ゲー
トとしてＰＭＯＳ領域及びＮＭＯＳ領域の上部にそれぞ
れ独立したポリシリコンを設けた構成の基本セルを用い
ても構わないし、２層より多層の配線層を用いるゲート
アレイでも構わない。更に、電源線を基準にして線対称
に対向した２つの基本セルを用いて全ての回路ライブラ
リを形成するのではなく、従来と同様な１つのセル行並
びのみを用いた回路ライブラリをも形成し、回路規模や
目的に応じて各回路ライブラリを混在して使用すれば良
い。

【００２４】

【発明の効果】以上説明したように、半導体集積回路装
置の構成を本発明のような構成にすることにより、各セ
ル行並び間の電源線の数を少なくできるようになって信
号線等を自動配置配線し易くなるので、自動配置配線す
るときの配線効率及び基本セルの使用効率を向上できる
ようになるという効果がある。また、自動配置配線を行
った場合でもカウンタ回路等の行並び方向のレイアウト
距離を短くできるようになるので、回路の総配線距離が
短くなって配線抵抗や配線容量が小さくなるとともに各
配線の信号の遅延時間差が少なくなり、遅延時間差によ
って不要な信号を出力することが少なくなって安定した
回路動作を行えるようになるという効果がある。

【図面の簡単な説明】

【図１】 本発明の実施形態を示すレイアウト図、

【図２】 本発明の基本セルの配置例を示すレイアウト
説明図、

【図３】 本発明の他の実施形態を示すレイアウト図、

【図４】 従来の半導体チップの配置を示すレイアウト
図、

【図５】 従来の基本セルの配置例を示すレイアウト説
明図である。

【符号の説明】

１ ：基本セル １ａ ：Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）領域 １ｂ ：Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）領域 １ｃ ：ゲート（ポリシリコン） １ｄ ：Ｐウェル（領域） ２ ：内部回路領域 ３ ：入出力領域（Ｉ／Ｏ領域） ３ａ ：電極パッド １０ ：半導体チップ（ゲートアレイ） ２０ ：半導体チップ（エンベデッドアレイ）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 予めＰ型のＭＯＳトランジスタが形成さ
   れるＰＭＯＳ領域とＮ型のＭＯＳトランジスタが形成さ
   れるＮＭＯＳ領域とからなる単位素子領域が縦横に複数
   並列して形成されているとともに、随時前記単位素子領
   域間を接続する配線層を形成することにより所望の集積
   回路を得るための半導体集積回路装置において、前記単
   位素子領域は前記ＭＯＳトランジスタに電源を供給する
   ための電源電圧線側に前記ＰＭＯＳ領域が形成され基準
   電位線側に前記ＮＭＯＳ領域が形成されるように複数並
   列して配置されたセル行並びを有し、前記セル行並びを
   前記電源電圧線または前記基準電位線を基準にして略線
   対称に配置したことを特徴とする半導体集積回路装置。
2. 【請求項２】 前記集積回路に用いるゲート回路または
   機能回路の一部は、線対称に配置された前記単位素子領
   域を複数用いて構成したことを特徴とする請求項１に記
   載の半導体集積回路装置。