JPH1039969A - コンピュータシステム及び同システムに適用する入出力インターフェース装置 - Google Patents
コンピュータシステム及び同システムに適用する入出力インターフェース装置Info
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- JPH1039969A JPH1039969A JP8194551A JP19455196A JPH1039969A JP H1039969 A JPH1039969 A JP H1039969A JP 8194551 A JP8194551 A JP 8194551A JP 19455196 A JP19455196 A JP 19455196A JP H1039969 A JPH1039969 A JP H1039969A
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Abstract
て周辺装置からの電流回り込み現象が発生した場合で
も、周辺装置の初期化処理を正常に実行して、周辺装置
が誤動作するような事態を防止することにある。 【解決手段】コンピュータ本体1の電源投入前であっ
て、プリンタ2の電源投入直後に、プリンタ2から入出
力インターフェース10側に電源供給(いわゆる電流回
り込み現象)が発生する。このとき、入出力インターフ
ェース10はインターフェース信号の状態を高インピー
ダンス状態を維持する。これにより、プリンタ2はイン
ターフェース信号PIを論理レベル“H”状態に維持で
きるため、電源投入時の初期化処理を正常に行なうこと
ができる。
Description
に設けられた周辺装置を制御するための入出力インター
フェース装置に関するものであり、特に周辺装置を接続
するパラレルポートを有し、周辺装置の動作に必要なイ
ンターフェース信号をパラレルポートを介して出力する
入出力インターフェース装置を備えたコンピュータシス
テムに関する。
ばプリンタなどの周辺装置を接続して、その周辺装置の
動作に必要な各種のインターフェース信号を出力する入
出力インターフェースを備えている。入出力インターフ
ェースは、シリアル通信用ポート以外に、複数のインタ
ーフェース信号を並列に出力するパラレルポートを有す
る方式がある。
ーフェースは具体例として、図5に示すように、コンピ
ュータ本体1に設けられて、パラレルポートの各信号線
3a,3b(ここでは2ポートとする)を介して周辺装
置(ここではプリンタを想定する)2に接続される。入
出力インターフェースは、各ポートに対応する複数のI
/Oバッファ4a,4bおよびI/Oバッファ制御回路
5を有し、ゲートアレイにより構成されている。I/O
バッファ制御回路5は通常では、他の回路と共に内部コ
ア回路に含まれている。
ファ制御回路5の入力制御(制御信号PD,ND)に応
じて、プリンタ2の動作に必要なインターフェース信号
ST,PIを出力する。ここでは、インターフェース信
号として、ストローブ(strobe)信号であるイン
ターフェース信号STと、プリンタの初期化信号PIN
Tであるインターフェース信号PIの2種類を想定す
る。
れたインターフェース定義に従って、インターフェース
信号ST,PIの論理レベル(“H”または“L”)を
設定するように制御信号PD,NDの論理レベルの組合
わせにより入力制御を実行する。即ち、制御信号PD,
NDの各論理レベルが“H”と“L”であれば、I/O
バッファ4a,4bは例えば論理レベル“H”のインタ
ーフェース信号ST,PIを出力する。
では、低消費電力化を図るために、各種の節電方式が採
用されている。この節電方式の一つとして、コンピュー
タ本体1のシステム電源を、各回路の電源仕様に応じて
分離化する方式がある。具体的には、入出力インターフ
ェースではI/Oバッファ4a,4bとI/Oバッファ
制御回路5は電源仕様が異なり、それぞれ例えば前者が
+5V電源であり、後者が+3V電源である。
/Oバッファ制御回路5の各電源回路は分離されてい
る。従って、I/Oバッファ4a,4bは、専用のI/
Oバッファ用電源6から電源供給が行なわれる。但し、
コンピュータ本体1のシステム電源のスイッチにより、
I/Oバッファ4a,4bとI/Oバッファ制御回路5
には、それぞれの電源から同時に電源供給がなされる。
式の入出力インターフェースでは、プリンタ2などの周
辺装置を起動する場合に、以下のような問題がある。即
ち、プリンタ2の専用電源をオンした後に、コンピュー
タ本体1の電源をオンする順序で電源投入を操作する
と、コンピュータ本体1の電源がオンする期間に、プリ
ンタ2から電流Iが入出力インターフェースに供給され
る現象(電流回り込み現象)が発生することがある。こ
れは、図5に示すように、プリンタ2側において、ポー
トの信号線3a,3bがプルアップ抵抗を介して電源端
子に接続されているような構成により発生する。以下、
図6のフローチャートを参照して、電流回り込み現象が
発生した場合の支障について説明する。
システム電源がオフ状態のときに、プリンタ2の電源が
オンされたと想定する(ステップS1)。この状態で
は、前記のように、プリンタ2から電流回り込みが発生
し、入出力インターフェースに電流Iが供給される(ス
テップS2)。このため、入出力インターフェースのI
/Oバッファ4a,4bが動作状態になる(ステップS
3)。このとき、コンピュータ本体1のシステム電源が
オフ状態であるため、I/Oバッファ制御回路5は非動
作状態である。このため、I/Oバッファ4a,4bの
入力状態(制御信号PD,ND)は不定である。
/Oバッファ4a,4bが、例えば論理レベル“L”の
出力状態を示すことがある(ステップS5)。このバッ
ファ出力状態に伴って、プリンタ2のパラレルポート信
号ST,PIの信号線が、論理レベル“L”の範囲内で
中間レベル(中間電位)になることがある。この中間レ
ベルは、プリンタ2側のプルアップ抵抗値やI/Oバッ
ファ4a,4bの回路状態に従って決定される。
電源オン直後に正常な動作を行なうための初期化処理を
実行する方式が一般的である。通常のプリンタ2では、
電源オン時にパラレルポート信号ST,PIの信号線が
論理レベル“L”の範囲内で中間レベルの場合に、初期
化処理が正常に行なわれないことが多い(ステップS
6)。このため、コンピュータ本体1のシステム電源が
オンしたときに、I/Oバッファ制御回路5が動作状態
となり、例えばI/Oバッファ4a,4bの出力状態を
論理レベル“H”にした場合でも、初期化処理が正常に
終了していないため、プリンタ2が正常に動作せずに、
誤動作するような事態が発生する(ステップS7)。通
常のプリンタ2では正常な初期化処理のために、電源オ
ン時にパラレルポート信号ST,PIの信号線が高イン
ピーダンス(HI−Z)であることが望ましい。
ンターフェースに対して周辺装置からの電流回り込み現
象が発生した場合でも、周辺装置の初期化処理を正常に
実行して、周辺装置が誤動作するような事態を防止する
ことにある。
本体の電源投入前であって、周辺装置の電源投入直後
に、周辺装置から入出力インターフェース側に電源供給
(いわゆる電流回り込み現象)が発生した場合でも、周
辺装置に対するインターフェース信号の状態を周辺装置
の初期化動作の実行に適合するように設定する機能を備
えたコンピュータシステムである。
成するインターフェース信号出力手段と制御手段におい
て、電流回り込みにより動作状態になっているインター
フェース信号出力手段は、コンピュータ本体の電源投入
前で非動作状態の制御手段の入力制御状態により、周辺
装置の初期化動作の実行に適合するように、例えばイン
ターフェース信号の論理レベル状態を高インピーダンス
状態に維持する。
により、コンピュータ本体の電源投入より以前に、周辺
装置の電源を投入したときに、周辺装置の電源投入直後
の初期化処理を正常に行なうことが可能となる。従っ
て、コンピュータ本体の電源投入後に、入出力インター
フェースが正常な動作状態になると、正常な初期化処理
が終了しているため、周辺装置は誤動作することなく、
入出力インターフェースからのインターフェース信号に
従って確実に動作を実行する。
の形態を説明する。図1は本実施形態に関係するシステ
ム構成を示すブロック図であり、図2と図3は本実施形
態の入出力インターフェースの動作を説明するための図
であり、図4は本実施形態の入出力インターフェースの
具体的回路を示すブロック図である。 (システム構成)本実施形態のコンピュータシステム
は、コンピュータ本体1としてパーソナルコンピュータ
を想定し、周辺装置としてはプリンタ2を想定してい
る。コンピュータ本体1は、図1に示すように、ゲート
アレイにより構成されているパラレルポート(ここでは
2ポートの信号線3a,3b)を有する入出力インター
フェース10を有する。入出力インターフェース10
は、各ポートに対応する複数のI/Oバッファ14a,
14bおよびI/Oバッファ制御回路15を有する。I
/Oバッファ制御回路15は通常では、他の回路と共に
内部コア回路に含まれている。
ような回路構成からなり(図4を参照)、I/Oバッフ
ァ制御回路15の入力制御(制御信号PD,ND)に応
じて、プリンタ2の動作に必要なインターフェース信号
ST,PIを出力する。ここでは、インターフェース信
号として、ストローブ(strobe)信号であるイン
ターフェース信号STと、プリンタの初期化信号PIN
Tであるインターフェース信号PIの2種類を想定す
る。
されたインターフェース定義に従って、インターフェー
ス信号ST,PIの論理レベル(“H”または“L”)
を設定するように、制御信号PD,NDの論理レベルの
組合わせにより入力制御を実行する(図2と図3を参
照)。
型による節電方式の電源装置11を備えている。本実施
形態では、電源装置11は、各I/Oバッファ14a,
14bに電源供給を行なうためのI/Oバッファ用電源
6と、I/Oバッファ制御回路5を含む内部コア回路に
電源供給を行なうための内部コア用電源12とを有す
る。I/Oバッファ用電源6と内部コア用電源12とは
それぞれ電源仕様が異なり、前者が例えば+5V電源で
あり、後者が例えば+3V電源である。電源装置11
は、図示しないコンピュータ本体1の電源スイッチによ
り、各電源6,12が同時にオンするように構成されて
いる。
0のパラレルポート(信号線3a,3b)から出力され
るインターフェース信号ST,PIに従って動作する。
特に、インターフェース信号PIが高インピーダンス
(HI−Z)状態のときに、プリンタ2は、電源投入直
後に所定の初期化処理を正常に行なう。ここで、パラレ
ルポート(信号線3a,3b)は、プルアップ抵抗13
a,13bを介して電源端子に接続されている。 (I/Oバッファ14a,14bの具体的構成)I/O
バッファ14a,14bは具体的には、図4に示すよう
に、大別してインバータ40〜41とMOSトランジス
タ43,44からなる。なお、I/Oバッファ14bは
I/Oバッファ14aと同一構成であるため、図4では
省略している。
作状態となり、入力制御信号PD,NDの論理レベルを
反転した信号を出力する。MOSトランジスタ43,4
4はそれぞれPチャネルトランジスタとNチャネルトラ
ンジスタである。Pチャネルトランジスタ43は、ゲー
トGに入力される信号の論理レベル“H”でソースSと
ドレインD間がオフ状態となり、論理レベル“L”で逆
にオン状態となる。一方、Nチャネルトランジスタ44
は、ゲートGに入力される信号の論理レベル“H”でソ
ースSとドレインD間がオン状態となり、論理レベル
“L”で逆にオフ状態となる。
ソースSとドレインD間に寄生するダイオード45の存
在を想定している。このダイオード45により、ゲート
Gに入力される信号の論理レベル“H”でソースSとド
レインD間がオフ状態のときでも、ソースSとドレイン
D間に電流を流すことが可能になっている。
ッファ14a(14b)のPチャネルトランジスタ43
とNチャネルトランジスタ44の各ゲートGの入力信号
を制御するための入力制御信号PD,NDを出力する。
即ち、入力制御信号PD,NDの論理レベルの組み合わ
せにより、I/Oバッファ14a(14b)の出力状態
を制御する。なお、本実施形態のI/Oバッファ制御回
路15は、従来のI/Oバッファ制御回路5の制御信号
NDの出力端子に1段のインバータ50,51を設けた
構成である。
10のインターフェース定義として、図2に示すよう
に、I/Oバッファ14a(14b)の出力状態を設定
している。従って、図3に示すように、I/Oバッファ
14a,14bは、I/Oバッファ制御回路15の制御
信号PD,NDの論理レベルの組み合わせ(4種類)に
対応する論理レベル状態(HI−Zと禁止を含む)のイ
ンターフェース信号ST,PIを出力する。 (本実施形態の作用効果)まず、コンピュータ本体1の
電源装置11はオフ状態で、プリンタ2の電源が先にオ
ンされたと想定する。従って、図1に示すように、電源
装置11がオフ状態であるため、I/Oバッファ用電源
6と内部コア用電源12が共にオフであり、I/Oバッ
ファ14a,14bおよびI/Oバッファ制御回路5は
共に非動作状態である。
電源がオンされたことにより、入出力インターフェース
10のポートの信号線3aを介して、プリンタ2から電
流Iが供給される電流回り込み現象が発生すると想定す
る。電流Iは、I/Oバッファ14aのPチャネルトラ
ンジスタ43に寄生しているダイオード45を介して、
I/Oバッファ14a,14bの各回路要素に供給され
る。従って、I/Oバッファ14a,14bは、I/O
バッファ用電源6がオフの状態で電源供給がなされた状
態となり動作状態となる。
では、I/Oバッファ制御回路5は制御信号PD,ND
のいずれの状態も論理レベル“L”に設定されていると
想定する。I/Oバッファ14aは、入力される制御信
号PD,NDが共に論理レベル“L”の状態であれば、
Pチャネルトランジスタ43はゲートGが論理レベル
“H”となるため、ソースSとドレインD間がオフ状態
となる。また、Nチャネルトランジスタ44は、ゲート
Gが論理レベル“L”となるため、ソースSとドレイン
D間がオフ状態となる。従って、Nチャネルトランジス
タ44のドレインDに接続されたポートの信号線3a
は、高インピーダンス(HI−Z)状態となる。
ファ14aと同一構成であるため、入出力インターフェ
ース10のポートの信号線3bも、高インピーダンス
(HI−Z)状態となる。即ち、図2と図3に示すよう
に、I/Oバッファ14a,14bの出力状態は、入力
制御信号PD,NDが共に論理レベル“L”のときに、
高インピーダンス(HI−Z)状態となる。
ーフェース10のポート(信号線3b)が高インピーダ
ンス(HI−Z)状態であると、プルアップ抵抗13b
により結果的に初期化処理のインターフェース信号PI
が論理レベル“H”状態となる。これにより、プリンタ
2は、電源投入直後に所定の初期化処理を正常に実行す
ることになる。
がスイッチに応じてオン状態になると、I/Oバッファ
14a,14bと共に、I/Oバッファ制御回路5は動
作状態となる。このとき、I/Oバッファ制御回路5は
制御信号PD,NDのいずれの状態も論理レベル“L”
に設定しているため、I/Oバッファ14a,14bの
出力状態は高インピーダンス(HI−Z)状態を維持し
ている。従って、プリンタ2は、プルアップ抵抗13
a,13bにより、インターフェース信号ST,PIの
いずれも論理レベル“H”状態に維持されている。この
後に、I/Oバッファ制御回路5は、図3に示すよう
に、制御信号PD,NDの論理レベルを変化させること
により、I/Oバッファ14a,14bの出力状態を変
化させて、プリンタ2を正常に動作させる。
タ2などの周辺装置を起動する場合に、プリンタ2の専
用電源をオンした後にコンピュータ本体1の電源をオン
する順序で電源投入をすると、プリンタ2から電流Iが
入出力インターフェースに供給される現象(電流回り込
み現象)が発生しても、入出力インターフェースのI/
Oバッファ4a,4bの出力状態を、高インピーダンス
(HI−Z)状態に設定できる。さらに、コンピュータ
本体1の電源をオンした直後でも、入出力インターフェ
ースのI/Oバッファ4a,4bの出力状態を、高イン
ピーダンス(HI−Z)状態に維持することができる。
初期化処理に必要なインターフェース信号PIを論理レ
ベル“H”の状態に維持できるため、初期化処理を確実
に行なうことができる。換言すれば、コンピュータ本体
1と周辺装置2のそれぞれの電源操作の順序に関係無
く、周辺装置の正常な初期化処理を実現し、周辺装置を
確実に動作させることが可能となる。従って、電源投入
後に、プリンタ2などの周辺装置が誤動作するような事
態を確実に防止することができる。
ンピュータ本体の電源投入前で、周辺装置の電源を投入
したときに、コンピュータ本体の入出力インターフェー
スに対して周辺装置からの電流回り込み現象が発生した
場合でも、周辺装置が初期化処理を正常に実行できるよ
うにインターフェース信号の状態を維持することができ
る。従って、コンピュータ本体にも電源が投入されて、
システムが起動した場合に初期化処理の正常な動作によ
り、周辺装置が誤動作するような事態を防止して常に確
実に動作させることができる。
すブロック図。
説明するための図。
説明するための図。
回路を示すブロック図
ック図。
チャート。
号出力手段) 15…I/Oバッファ制御回路(制御手段) 40〜42…インバータ 43…Pチャネルトランジスタ 44…Nチャネルトランジスタ 45…Pチャネルトランジスタの寄生ダイオード
Claims (7)
- 【請求項1】 専用の電源を有する周辺装置に対してイ
ンターフェース信号を出力して、前記周辺装置の動作を
制御する機能を有するコンピュータ本体を備えたコンピ
ュータシステムであって、 前記コンピュータ本体に設けられたシステム電源に含ま
れる所定の電源により動作し、前記周辺装置に接続して
前記インターフェース信号を出力するためのインターフ
ェース信号出力手段と、 前記周辺装置の電源投入直後に、前記インターフェース
信号出力手段に電源供給の状態が発生しても、前記周辺
装置の初期化動作の実行に適合するインターフェース信
号の状態を設定するように前記インターフェース信号出
力手段の入力を制御する制御手段とを具備したことを特
徴とするコンピュータシステム。 - 【請求項2】 専用の電源を有する周辺装置に対してイ
ンターフェース信号を出力して、前記周辺装置の動作を
制御する機能を有するコンピュータ本体を備えたコンピ
ュータシステムであって、 前記インターフェース信号を出力するインターフェース
信号出力手段と、 前記インターフェース信号出力手段の入力を制御して、
前記インターフェース信号の論理レベルを制御する制御
手段と、 前記コンピュータ本体に設けられて、前記インターフェ
ース信号出力手段と前記制御手段のそれぞれに電源供給
を行なう電源手段とを有し、 前記周辺装置の電源投入直後の初期化動作の実行時に、
前記制御手段の電源供給が停止の状態またはそれに相当
する入力制御の状態で、前記インターフェース信号出力
手段に対して電源供給の状態が発生したときに、前記初
期化動作の実行に適合する前記インターフェース信号の
論理レベル状態を維持するように構成されたことを特徴
とするコンピュータシステム。 - 【請求項3】 前記周辺装置の電源投入直後に、前記イ
ンターフェース信号出力手段に対して前記周辺装置の電
源からの電源供給状態が発生したときに、前記制御手段
が動作停止の状態において、前記周辺装置の初期化動作
が実行可能であるように前記インターフェース信号出力
手段から出力されるインターフェース信号の論理レベル
状態を高インピーダンス状態に維持することを特徴とす
る請求項1または請求項2記載のコンピュータシステ
ム。 - 【請求項4】 前記周辺装置の電源投入直後に、前記制
御手段と前記インターフェース信号出力手段に対して前
記コンピュータ本体に設けられた電源からの電源供給が
停止の状態において、前記インターフェース信号出力手
段に対して前記周辺装置の電源からの電源供給状態が発
生した場合でも、前記周辺装置の初期化動作が実行可能
であるように前記インターフェース信号の論理レベル状
態を高インピーダンス状態に維持し、 前記制御手段と前記インターフェース信号出力手段に対
して前記コンピュータ本体に設けられた電源からの電源
供給が実行されたときに、前記インターフェース信号出
力手段から前記周辺装置の動作に有効な前記インターフ
ェース信号の論理レベルに設定するように構成されたこ
とを特徴とする請求項1または請求項2記載のコンピュ
ータシステム。 - 【請求項5】 コンピュータ本体と周辺装置とからなる
コンピュータシステムにおいて、前記コンピュータ本体
に設けられて前記周辺装置の動作に必要なインターフェ
ース信号を出力する入出力インターフェース装置であっ
て、 前記周辺装置に接続された信号線を介して前記インター
フェース信号を出力し、前記コンピュータ本体に設けら
れた電源からの電源供給の停止状態時に、前記周辺装置
の電源から前記信号線を介して電源供給が可能な構成の
インターフェース信号出力手段と、 前記インターフェース信号出力手段の入力を制御して、
電源供給の停止状態またはそれに相当する入力制御の状
態時に、前記周辺装置の初期化動作が実行可能であるよ
うに前記インターフェース信号の中でその初期化動作に
対応するインターフェース信号の論理レベル状態を維持
し、電源供給時には前記周辺装置の動作に従った前記イ
ンターフェース信号の論理レベル状態を設定する制御手
段とを具備したことを特徴とする入出力インターフェー
ス装置。 - 【請求項6】 前記周辺装置の電源投入直後に、前記イ
ンターフェース信号出力手段に対して前記周辺装置の電
源からの電源供給状態が発生したときに、前記制御手段
が動作停止の状態において、前記インターフェース信号
出力手段は前記周辺装置の初期化動作が実行可能である
ように、該当するインターフェース信号の論理レベル状
態を高インピーダンス状態に維持することを特徴とする
請求項5記載の入出力インターフェース装置。 - 【請求項7】 前記制御手段は前記インターフェース信
号出力手段の入力を制御するための複数の制御信号を出
力し、 前記制御手段の電源供給の停止状態に相当する前記各制
御信号の論理レベルの所定の第1の組合わせに従って、
前記周辺装置の初期化動作が実行可能であるように前記
インターフェース信号の論理レベル状態を高インピーダ
ンス状態に維持し、 前記制御手段の電源供給時には前記各制御信号の論理レ
ベルの所定の第2の組合わせに従って前記インターフェ
ース信号の出力を禁止し、 前記制御手段の電源供給時には前記第1の組合わせと前
記第2の組合わせ以外の前記各制御信号の組合わせに従
って前記周辺装置の動作に従った前記インターフェース
信号の論理レベル状態を設定するように構成されたこと
を特徴とする請求項5または請求項6記載の入出力イン
ターフェース装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19455196A JP3737567B2 (ja) | 1996-07-24 | 1996-07-24 | コンピュータシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19455196A JP3737567B2 (ja) | 1996-07-24 | 1996-07-24 | コンピュータシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1039969A true JPH1039969A (ja) | 1998-02-13 |
JP3737567B2 JP3737567B2 (ja) | 2006-01-18 |
Family
ID=16326422
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19455196A Expired - Fee Related JP3737567B2 (ja) | 1996-07-24 | 1996-07-24 | コンピュータシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3737567B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002110911A (ja) * | 2000-09-29 | 2002-04-12 | Oki Electric Ind Co Ltd | 半導体装置、電源電圧供給システムを備えた半導体装置及び電源電圧供給システムを備えた半導体装置に電源電圧を供給する電源電圧供給方法 |
KR100819298B1 (ko) * | 2002-01-21 | 2008-04-03 | 삼성전자주식회사 | 그라운드 신호를 이용한 보조장치의 감지시스템 |
-
1996
- 1996-07-24 JP JP19455196A patent/JP3737567B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP4619511B2 (ja) * | 2000-09-29 | 2011-01-26 | Okiセミコンダクタ株式会社 | 電源電圧供給システムを備えた半導体装置及び電源電圧供給システムを備えた半導体装置に電源電圧を供給する電源電圧供給方法 |
KR100819298B1 (ko) * | 2002-01-21 | 2008-04-03 | 삼성전자주식회사 | 그라운드 신호를 이용한 보조장치의 감지시스템 |
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JP3737567B2 (ja) | 2006-01-18 |
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