KR100210557B1 - 모드 설정용 입력 회로 - Google Patents

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KR100210557B1
KR100210557B1 KR1019960049880A KR19960049880A KR100210557B1 KR 100210557 B1 KR100210557 B1 KR 100210557B1 KR 1019960049880 A KR1019960049880 A KR 1019960049880A KR 19960049880 A KR19960049880 A KR 19960049880A KR 100210557 B1 KR100210557 B1 KR 100210557B1
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기요시 후꾸시마
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가네꼬 히사시
닛본 덴기 가부시키가이샤
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Abstract

불필요한 전류 소비없이 충분히 안정된 간단한 구성을 갖는 모드 설정용 입력 회로를 제공하기 위하여, 모드 설정 단자(I1)의 상태에 따라 제어 신호(MODE OUT)를 출력하는 본 발명의 입력 회로는, 논리 LOW의 제어 신호(MODE OUT)를 출력하도록 리셋 신호(RES)의 상승 에지에서 리셋되고, 상기 리셋 신호(RES)의 지연 신호(RESD)의 하강 에지에서 모드 설정 단자(I1)의 논리를 래치하여, 래치된 모드 설정 단자(I1)의 상기 논리의 반전 논리를 출력하도록 유지하는 래치 수단(100)과, 제어 신호(MODE OUT)의 논리 LOW에 의해 모드 설정 단자(I1)가 개방 게이트 상태로 유지될 때 모드 설정 단자(I1)를 논리 HIGH 또는 논리 LOW로 풀 업 또는 풀 다운하기 위해 ON 상태가 되며, 제어 신호(MODE OUT)의 논리 HIGH에 의해 게이트된 모드 설정 단자(I1)를 통하여 흐르는 전류를 단절하기 위해 OFF 상태가 되는 풀-업 또는 풀 다운 수단(P1)을 구비한다.

Description

모드 설정용 입력 회로
본 발명의 모드 설정용 입력 회로, 특히 마이크로컴퓨터 칩의 동작 모드를 설정하기 위해 적용된 저 전력 손실의 회로에 관한 것이다.
최근들어, 반도체 직접 기술은 눈부시게 발전되어, 어려움 없이 다중 기능 마이크로컴퓨터 칩을 설계하는 것이 가능하다.
이들의 한 예로서, 프로그램 개발 시간과 비용을 경제적으로 하기 위하여, 내부 회로 에뮬레이션을 위한 추가 패턴으로 설치된 양 기능 마이크로컴퓨터 칩이 실현되어 있으며, 여기에서, 추가 패턴은 마이크로컴퓨터 칩이 그 원래의 용도로 작용될 때 비활성화 된다. 이러한 목적을 위하여, 마이크로컴퓨터의 동작 모드를 선택하기 위해 입력 회로에 연결되고, 실제 사용에 따른 동작 모드를 결정하기 위해 제조 처리에서 접지 전위 GND 또는 전원 전위 VDD에 본딩되도록 연결된, 상술된 종류의 마이크로컴퓨터 칩상에 본딩 패트가 제공된다.
모드 선택용 본딩 패드의 좌우로 전원 전위 VDD와 접지 전위 GND에 대한 본딩 패트들을 제공하는 것이 부적합하므로, 입력 회로는 일반적으로 관련 본딩 패드가 실례로 접지 전위 GND에 본딩되는지 또는 본딩되지 않은 개방 상태로 유지되는지에 상응하는 동작 모드를 제어하도록 설계된다.
하지만, 본딩 패드가 단순히 개방 상태로 유지될 때에는, 관통 전류는, 본딩 패드에 연결된 게이트들이 전력 소모를 하게되며 높은 임피던스에서 유지되는 상태로, 입력 회로의 입력단을 구성하는 nMOS 트랜지스터 및 pMOS 트랜지스터를 통하여 전원 전위VDD로부터 접지 전위GND로 흐르게 된다. 그래서, 관통 전류를 저지하기 위해, 실례로 입력단에 풀-업 저항기를 제공하는, 일부 대응 수단이 제안되었다.
제5도는 이러한 종류의 입력 회로 예를 도시하며, 여기에서, 풀-업 저항기 R1을 통하여 전력 공급 VDD에 연결되는, 본딩 패드 I1으로부터의 모드 선택 신호 MODE가 마이크로컴퓨터 칩의 내의 회로에 공급되도록 제어 신호 MODE OUT를 출력하기 위해 히스토리시스 특성을 갖는 인버터(501)의 입력 단자에 연결된다.
제5도의 종래 입력 회로에 있어서, 본딩 패드 I1이 접지 전위 GND에 본딩될 때, 본딩 패드 I1와 관련하는 배선 저항과 풀-업 저항기 R1에 의해 분할되는 전원 공급 전압이 인버터(501)로 가해진다. 배선 저항기 풀-업 저항기 R1의 저항보다 충분히 작게됨에 따라, 인버터(501)는 HIGH 레벨에서 제어신호 MODE OUT을 출력한다.
본딩 패드 I1가 높은 임피던스에서 개방 상태로 유지될 때, 인버터(501)의 입력 레벨은 풀-업 저항기를 통하여 전원 공급 전압으로 풀-업되고, 인버터(501)는 LOW에서 제어 신호 MODE OUT를 출력한다.
이와 같이, 인버터(501)의 관통 전류는 종래의 제5도 입력 회로에서 저지될 수 있게 된다. 하지만, 본딩 패드 I1가 접지 전위 GND에 본딩될 때, 또다른 전류가 풀-업 저항기 R1을 통하여 상기 부분을 흐르게 된다. 풀-업 저항기 R1을 통하여 흐르는 전류는 풀-업 저항기 R1의 저항을 증가시킴으로써 감소될 수 있으나, 그 저항이 높게될 때에는 저항기 R1의 입력 레벨이 본딩 패드 I1가 개방 상태로 유지되는 경우의 노이즈가 되기 쉽다.
풀-업 저항기를 통하여 흐르는 전류를 감소시키고 노이즈에 대한 저항성을 제공하기 위한 제안이 임시 공보 번호 203409/'91로서 공개된 일본 특허 공보에 공개되어 있다.
제6도는 상기 제안된 입력 회로를 설명하는 회로도이다. 제6도의 종래 기술에 있어서, 본딩 패드 I1로부터의 모드 선택 신호 MODE는 입력 저항기 R2를 통하여 인버터(501)의 입력 단자에 연결되고, 그 인버터는 마이크로컴퓨터칩의 내부 회로에 공급될 제어 신호 MODE OUT을 출력한다.
본딩 패드 I1이 접지 전위 GND에 본딩되는 경우에 있어서, 전원 공급 전압은 인버터(501)에 입력되도록 입력 저항 R2 및 풀-업 저항 R1로 분할된다. 따라서, 입력 저항기 R2의 저항기가 풀-업 저항기 R1의 저항보다 상당히 작을 때, 인버터(501)의 입력 레벨은 상당히 낮게 되며, 인버터(501)는 HIGH레벨에서 제어 신호 MODE OUT을 출력하여, OFF 상태에서 pMOS 트랜지스터 P2을 유지하게 된다.
본딩 패드 I1가 높은 임피던스에서 개방 상태로 유지되는 경우에, 인버터(501)의 입력 레벨은 풀-업 저항기 R1을 통한 전원 공급 전압에 의해 HIGH 레벨로 풀-업되고, 인버터(501)로부터의 제어 신호 MODE OUT 출력은 LOW가 되어, pMOS 트랜지스터 P2를 ON 상태로 변환시킨다. 그에 따라, 높은 저항의 풀-업 저항기 R1은 그곳에 흐르는 전류를 감소하기 위해 적용될 때라도, 인버터(501)의 입력 레벨은 HIGH 레벨에서 안정적으로 유지된다. 그리고, pMOS 트랜지스터 P2의 ON 저항과 입력 저항기 R2의 저항에 대한 적절한 값을 선택함으로써, 인버터(501)가 히스트리시스 특성을 갖지 않는 때라고 하더라도 히스트리시스 특성이 입력 회로에서 실현될 수 있다.
제7도는 입력 회로의 전력 소비를 저지하는 대책으로서 또다른 예를 나타내고 있으며, 여기에서 pMOS 트랜지스터 P3은 제5도의 입력 회로에 부가하여 풀-업 저항기 R1과 전원 전위 VDD사이에 제공된다. 본딩 패드 I1이 HIGH 레벨에서 제어 신호 MODE OUT을 출력하기 위해 접지 전위 GND에 본드되는 경우에 HIGH 레벨에서의 전력 절감 신호 PS는 pMOS 트랜지스터 P3의 게이트에 연결된 또다른 본딩 패드 I2에 공급되며, 본딩 패드 I1이 LOW 레벨에서 제어 신호 MODE OUT을 출력하기 위해 개방 상태로 유지되는 경우에 전력 절감 신호 PS는 LOW로 전환된다.
따라서, 본딩 패드 I1가 높은 임피던스에서 개방 상태로 유지되는 동안 풀-업 저항기 R1이 저항이 인버터(501)의 입력 레벨을 안정화하기 위하여 낮게 설정되는 때라도, 풀-업 저항기 R1을 통한 전류 소모는 pMOS 트랜지스터 P3에 의해 제7도의 입력 회로에서 저지된다.
상술된 바와 같이, 안정된 입력 회로도 제6도의 종래의 기술로 제공될 수 있게 된다. 하지만, 아직 입력 저항기 R2 및 풀-업 저항기 R1을 통하여 흐르는 일부 전류가 남아있게 되며, 더욱이, 보다 높은 저항이 반도체 칩상에 보다 넓은 레이아웃 공간을 차지하게 되고, 보다 높은 생산 비용을 소비하게 되는 문제가 있게 된다.
제7도의 입력 회로에 있어서, 관통 전류의 대부분은 저지되어 지지만, 반도체 칩상에 또는 그 외부에 전력 절감 신호 PS를 준비하기 위한 제어 회로와 전력 절감 신호를 공급하기 위한 또다른 온-칩 본딩 패드 I2가 제공되어야만 하며, 결국 추가의 레이아웃 공간과 상당한 비용을 요구하게 된다.
따라서, 본 발명의 주요한 목적은 불필요한 회로 소비를 막으며 충분히 안정된 간단한 구성을 갖는 모드 설정용 입력 회로를 제공하는 것이다.
이러한 목적을 달성하기 위하여, 그 모드 설정용 단자기 논리 LOW에 있을 때 논리 HIGH의 제어 신호를 출력하고, 그 모드 설정 단자가 개방된 상태로 유지될 때, 논리 LOW의 제어 신호를 출력하는, 본 발명의 입력 회로는:
논리 LOW의 제어 신호를 출력하도록 리셋 신호의 상승 에지에서 리셋되고, 상기 리셋 신호의 지연 신호의 하강 에지에서 모드 설정 단자의 논리를 래치하여, 래치된 모드 설정 단자와 상기 논리의 반전 논리를 출력하도록 유지하는 래치 수단; 및
제어 신호의 논리 LOW에 의해 모드 설정 단자가 개방 게이트 상태로 유지될 때 모드 설정 단자를 논리 HIGH로 풀링 업하기 위해 ON 상태가 되며, 제어 신호의 논리 HIGH에 의해 게이트된 모드 설정 단자를 통하여 흐르는 전류를 단절하기 위해 OFF 상태가 되는 풀-업 수단을 구비한다.
따라서, 모드 설정을 위한 안정된 제어 신호를 출력하기 위한 입력 회로는 어떠한 저항 소자도 없이 본 발명에서 제공될 수 있으며, 모드 설정 단자를 통하여 흐르는 불필요한 전류는 저지되어 진다.
제1도는 본 발명의 모드 설정용 입력 회로의 실시예를 설명하는 회로도.
제2도는 본 발명의 또다른 실시예를 설명하는 회로도.
제3도는 제1본딩 패드 I1가 접지 전위 GND에 본드되는 경우의 실시예 동작을 설명하는 타이밍도.
제4도는 제1본딩 패드 I1가 개방 상태로 유지되는 경우의 실시예 동작을 설명하는 타이밍도.
제5도는 종래의 모드 설정용 입력 회로의 예를 도시하는 도면.
제6도는 종래 기술의 입력 회로를 설명하는 회로도.
제7도는 종래의 모드 설정용 입력 회로의 또다른 예를 설명하는 도면.
* 도면의 주요부분에 대한 부호의 설명
100,200 : 래치 회로 103 : 지연 회로
102,104,105 : 인버터
전술한 바와, 또다른 목적, 특징 및 본 발명의 이점은 다음의 상세한 설명과 첨부된 청구의 범위 및 그 동일한 부호는 동일한 또는 상용하는 부분을 나타내는 첨부된 도면의 내용을 통하여 더욱 명확해질 것이다.
이제, 본 발명의 실시예는 도면을 참조하여 설명될 것이다.
제1도는 본 발명의 모드 설정용 입력 회로의 실시예를 설명하는 회로도이며, 상기 회로는; 제1 및 제2 입력 단자와, 내부 회로에 제어 신호 MODE OUT를 공급하는 출력단자를 갖는 NOR 게이트와; 전원 전위 VDD와 제1본딩 패드 I1사이에 연결되는 pMOS 트랜지스터 P1으로서, 그 게이트가 NOR 게이트(101)의 출력에 의해 제어되는 상기 pMOS 트랜지스터 P1과; 제1본딩 패드 I1와 NOR 게이트(101)의 제1입력 단자사이에 연결된 제1nMOS 트랜지스터 N1과; NOR 게이트(101)의 출력 단자에 그 입력 단자가 연결되는 제1인버터(102)와; 제1인버터(102)의 출력 단자와 NOR 게이트(101)의 제1입력 단자사이에 연결된 제2nMOS 트랜지스터 N2와; NOR 게이트(101)의 제2입력 단자에 연결되는 제2본딩 패드 I2에 그 입력 단자가 연결되며, 제1nMOS 트랜지스터 N1의 게이트에 그 출력 단자가 연결되는, 지연 회로(103); 및 지연 회로(103)의 출력 단자에 그 입력 단자가 연결되고, 제2nMOS 트랜지스터 N2의 게이트에 그 출력 단자가 연결되는 제2인버터(104)를 구비한다.
여기에서, 정적 래치 회로(100)는 지연 회로(103) 및 제2인버터(104)와 함께, 제1nMOS 트랜지스터 N1, NOR 게이트(101), 제1인버터(102) 및 제2nMOS 트랜지스터 N2로 구성된다.
제1본딩 패드 I1가 접지 전위 GND에 본딩되는 경우의 제1도 실시예의 동작이, 제1도의 실시예의 신호를 설명하는 제3도 타이밍도를 참조하여 기술된다.
제2본딩 패드 I2로 전달되는 리셋 신호 RES가 LOW 레벨에서 HIGH레벨로 전환될 때, NOR 게이트(101)로부터 출력된 제어 신호 MODE OUT는 LOW가 되고, NOR 게이트의 제2입력 단자는 HIGH가 된다. 다음 pMOS 트랜지스터 P1은 LOW로 전환된 제어 신호 MODE OUT에 의해 ON으로 게이트되고, pMOS 트랜지스터 P1과 제1본딩 패드 I1의 접속점의 전위 A는 다음과 같이 표현된다.
여기에서, Vdd, r1 및 r2는 각각 전위 VDD의 전위, pMOS 트랜지스터 P1의 ON-저항, 및 본딩 패드 I1의 접지 임피던스이다.
접지 임피던스 r2가 ON-저항 r1 보다 상당히 작기 때문에, 전위 A는 다음과 같이 근사식으로 표현될 수 있다.
따라서, 접속점의 전위 A는 접지 전위 GND의 전위와 거의 동일하게 된다.
다음, 지연 회로(103)로부터 출력된 지연된 리셋 신호 RESD에 의해 ON 게이트되고, 리셋 신호 RES에 이어 HIGH로 전환되는 제1 nMOS 트랜지스터 N1을 통하여, 전위 A의 LOW 레벨이 NOR 게이트(101)의 제1입력단자에 전달된다. 리셋 신호 RES가 HIGH 레벨로 지속되는 이러한 타이밍에서, LOW 레벨에서의 제어 신호 MODE OUT가 NOR 게이트(101)로부터 출력되고, 제1인버터(102) 출력의 HIGH 레벨은 지연된 리셋 신호 RESD의 HIGH 레벨의 반전된 논리로 OFF 게이트된 상태에서 제2nMOS 트랜지스터 N2에 의해 NOR 게이트(101)의 제1입력 단자로부터 단절된다.
리셋 신호 RES가 LOW로 전환되고, NOR 게이트(101)의 제1 및 제2 입력단자 모두가 LOW로 될 때, 제어 신호 MODE OUT은 HIGH로 전환되어, pMOS 트랜지스터 P1을 OFF 상태로 만들고, 전위 A를 제1본딩 패드 I1의 전위, 즉, LOW 레벨로 만든다.
다음, 지연된 리셋 신호 RESD는 리셋 신호 RES에 이어 LOW로 전환되고, 제1 nMOS 트랜지스터 N1은 OFF가 되며, 제2 nMOS 트랜지스터 N2는 ON이 되며, 또한 NOR 게이트(101)의 제1입력 단자는 이미 HIGHT 레벨로 전환된 제어 신호 MODE OUT의 반전된 논리에 의해 제어된 LOW가 된다.
이와 같이, 제1본딩 패드 I1에서 전위 A의 LOW 레벨은 리셋 신호 RES의 HIGH 레벨의 펄스로 정적 래치(100)에 의해 래치되며, NOR 게이트(101)로부터 출력된 제어 신호 MODE OUT는 리셋 신호 RES가 LOW로 유지되는한 안정적으로 HIGH 레벨에서 유지된다.
제4도는 제1본딩 패드 I1가 개방 상태로 유지되는 경우의 제1도 실시예의 동작을 설명하는 타이밍도이다.
NOR 게이트(101)의 제2입력 단자로 입력되는 리셋 신호 RES가 HIGH로 전환될 때, NOR 게이트(101)로부터 출력되는 제어 신호 MODE OUT는 LOW가 되어, pMOS 트랜지스터 P1의 상태 ON으로 만든다. 제1본딩 패드 I1가 개방 상태로 유지됨에 따라, 접속점의 전위 A는 전원 공급 전압 Vdd로 풀 업된 HIGH가 된다. 지연된 리셋 신호 RESD가 리셋 신호 RES에 이어 HIGH로 전환될 때, 제1 nMOS 트랜지스터 N1는 전위 A의 HIGH 레벨을 NOR 게이트(101)의 제1입력 단자에 연결하고, 제어 신호 MODE OUT는 LOW 레벨에서 유지된다. 이러한 타이밍에서, 제1본딩 패드가 접지 전위 GND로 본딩될 때, 제2nMOS 트랜지스터 N2는 제3도의 경우에서와 유사하게 지연된 리셋 신호 RESD의 반전된 논리로 상태 OFF로 게이트된다.
NOR 게이트(101)의 제2입력 단자로 공급된 리셋 신호 RES가 LOW로 전환될 때, 제어 신호 MODE OUT는 LOW 레벨에서 유지되고, NOR 게이트(101)의 제1입력 단자는 HIGH 레벨에서 전위 A로 전달된다. 다음, 지연된 리셋 신호 RESD는 LOW로 복귀되어, 제1nMOS 트랜지스터 N1은 OFF로 되고, 제2nMOS 트랜지스터 N2는 ON으로 되며, NOR 게이트(101)의 제1입력 단자는 제1인버터(102) 출력의 HIGH 레벨, 즉, 제어 신호 MODE OUT의 반전된 논리로 제어된다.
이와 같이, 전위 A의 HIGH 레벨은 리셋 신호 RES의 HIGH 레벨로 래치되고, NOR 게이트(101)는 리셋 신호 RES가 LOW 레벨로 복귀된 후라고 하더라도 LOW 레벨에서 제어 신호 MODE OUT를 출력한다.
따라서, 제1본딩 패드 I1가 접지 전위 GND로 본드되는 경우와 개방 상태로 유지되는 모든 경우에 있어서, 본딩 패드 I1의 상태는 본 실시예에서 안정적으로 래치되며, NOR 게이트(101)는, 어떠한 불필요한 관통 전류없이도 지연된 리셋 신호 RESD가 LOW 레벨로 복귀된 후 본딩 패드 I1의 상태에 따라 HIGH 레벨 또는 LOW 레벨에서 제어 신호 MODE OUT를 유지할 수 있게 되는데, 이는 풀-업 트랜지스터 P1이 제어 신호가 상술된 바와 같이 HIGH 레벨에 있을 때 OFF로 제어되기 때문이다.
그리고, 본 실시예의 입력 회로는, 제2본딩 패드 I2로 공급된 리셋 신호 RES로 제어되므로, 추가의 본딩 패드나 제어 회로를 필요로 하지 않으며, 이는 이들 모두는 활성시 그 내부 회로를 초기화하기 위하여 마이크로컴퓨터 칩에 통상 제공된다.
상술된 바에 더하여, 반도체 칩상에 넓은 레이아웃 공간을 필요로하는 높은 저항의 저항기 소자를 구비하는 제5도 내지 제7도에 기술된 바와 같은 종래 기술의 입력 회로보다 작은 반도체 칩상에, 어떠한 저항 소자도 필요치 않은 본 실시예의 입력 회로가 구성될 수 있다.
이와 같이, 불필요한 전류 소비가 없는 충분히 안정된 모드 설정용 입력 회로가 간단한 구성으로 본 실시예에서 제공될 수 있다.
제2도는 본 발명의 또다른 실시예를 설명하는 회로도이며, 제1본딩 패드 I1가, pMOS 트랜지스터 P1을 대신하여, 제1인버터(102)의 출력으로 제어신호 MODE OUT의 반전된 논리로 게이트된 제3nMOS 트랜지스터 N3을 통하여 접지 전위 GND에 연결되고, 제3인버터(105)가 제3nMOS 트랜지스터 N3과 제1본딩 패드 I1에 접속점과 제1nMOS 트랜지스터 N1의 소스 사이에 더 제공된다는 점을 제외하고는, 제1도의 실시예와 유사한 구성을 갖고 있다.
제2도의 실시예에서, 정적 래치 회로(200)는 지연 회로(103)와, 제2 및 제3 인버터(104,105)와 함께, 제1nMOS 트랜지스터 N1,NOR 게이트(101), 제1 인버터(102) 및 제2nMOS 트랜지스터 N2로 구성된다.
제2도의 실시예에 있어서, 제어 신호 MODE OUT의 레벨은 제1본딩 패드 I1을 전원 전위 VDD로 본딩함으로써, 또는 이를 어느 곳에나 본드되지 않은 개방 상태로 둠으로써 결정된다.
제3도를 다시 참조하면, 제1본딩 패드 I1가 전원 전위 VDD에 본드되는 경우에 제2도의 실시예의 동작을 설명한다.
제2본딩 패드 I2로 전달되는 리셋 신호 RES가 LOW 레벨에서 HIGH레벨로 전환될 때, NOR 게이트(101)로부터 출력된 제어 신호 MODE OUT는 LOW가 되고, NOR 게이트(101)의 제2입력 단자는 HIGH가 된다. 다음 제3nMOS 트랜지스터 N3은 LOW로 전환된 제어 신호 MODE OUT에 의해 ON으로 게이트되고, 제3nMOS 트랜지스터 N3과 제1본딩 패드 I1의 접속점의 전위 B는 다음과 같이 표현된다.
여기에서, Vdd, r3 및 r2는 각각 전원 전위 VDD의 전위, nMOS 트랜지스터 N3의 ON-저항, 및 본딩 패드 I1의 접지 임피던스이다.
접지 임피던스 r2가 ON-저항 r3 보다 상당히 작기 때문에, 전위 B는 다음과 같은 근사식으로 표현될 수 있다.
따라서, 접속점의 전위 B는 전원 전위 VDD의 전위와 거의 동일하게 된다.
다음, 지연 회로(103)로부터 출력된 지연된 리셋 신호 RESD에 의해 ON 게이트되고, 리셋 신호 RES에 이어 HIGH로 전환되는 제1nMOS 트랜지스터 N1을 통하여, 전위 B의 HIGH 레벨의 반전된 논리 LOW가 NOR 게이트(101)의 제1입력 단자에 전달된다. 이러한 시점에, 리셋 신호 RES가 HIGH 레벨로 지속될 때, LOW 레벨에서의 제어 신호 MODE OUT가 NOR 게이트(101)로부터 출력되고, 제1 인버터(102) 출력의 HIGH 레벨은 지연된 리셋 신호 RESD의 HIGH 레벨의 반전된 논리로 OFF 게이트된 상태에서 제2nMOS 트랜지스터 N2에 의해 NOR 게이트(101)의 제1입력 단자로부터 단절된다.
리셋 신호 RES가 LOW로 전환되고, NOR 게이트(101)의 제1 및 제2 입력 단자 모두가 LOW로 될 때, 제어 신호 MODE OUT는 HIGH로 전환되어, 제3nMOS 트랜지스터 N3을 제1인버터(102)를 통해 OFF 상태로 만들고, 전위 B를 제1본딩 패드 I1의 전위, 즉 HIGH 레벨로 만든다.
다음, 지연된 리셋 신호 RESD는 리셋 신호 RES에 이어 LOW로 전환되어, 제1nMOS 트랜지스터 N1은 OFF가 되고, 제2nMOS 트랜지스터 N2는 ON이 되며, 또한 NOR 게이트(101)의 제1입력 단자는 이미 HIGH 레벨로 전환된 제어 신호 MODE OUT의 반전된 논리에 의해 제어된다.
이와 같이, 제1본딩 패드 I1에서 전위 B의 HIGH 레벨은 리셋 신호 RES의 HIGH 레벨의 펄스로 정적 래치(200)에 의해 래치되며, NOR 게이트(101)로부터 출력된 제어 신호 MODE OUT는 리셋 신호 RES가 LOW로 유지되는한 안정적으로 HIGH 레벨에서 유지된다.
제1본딩 패드 I1가 개방 상태로 유지되는 경우의 제4도 실시예의 동작이 역시 제4도의 타이밍도에 의해 설명될 수 있다.
NOR 게이트(101)의 제2입력 단자로 입력되는 리셋 신호 RES가 HIGH로 전환될 때, NOR 게이트(101)로부터 출력되는 제어 신호 MODE OUT는 LOW가 되어, 제3nMOS 트랜지스터 N3을 상태 ON으로 만든다. 그 경우에는 제1본딩 패드 I1가 개방 상태로 유지됨에 따라, 접속점의 전위 B는 접지 전위 GND로 풀 다운된 LOW가 된다. 지연된 리셋 신호 RESD가 리셋 신호 RES에 이어 HIGH로 전환될 때, 제1nMOS 트랜지스터 N1는 전위 B의 LOW 레벨의 반전된 논리 HIGH를 NOR 게이트(101)의 제1입력 단자에 연결하고, 제어 신호 MODE OUT는 LOW 레벨에서 유지된다. 이러한 타이밍에서, 제1본딩 패드가 전원 전위 VDD로 본딩될 때, 제2nMOS 트랜지스터 N2는 제3도의 경우에서와 유사하게 지연된 리셋 신호 RESD의 발전된 논리로 상태 OFF로 게이트된다.
NOR 게이트(101)의 제2입력 단자로 공급된 리셋 신호 RES가 LOW로 전환될 때, 제어 신호 MODE OUT는 LOW 레벨에서 유지되고, NOR 게이트(101)의 제1입력 단자는 LOW 레벨의 전위 B 의 반전된 논리 HIGH로 전달된다. 다음, 지연된 리셋 신호 RESD는 LOW로 복귀되어, 제1nMOS 트랜지스터 N1은 OFF로 되고, 제2nMOS 트랜지스터 N2는 ON으로 되며, NOR게이트(101)의 제1입력 단자는 제1인버터(102) 출력의 HIGH 레벨, 즉, 제어 신호 MODE OUT의 반전된 논리로 제어된다.
이와 같이, 전위 B의 LOW 레벨은 리셋 신호 RES의 HIGH 레벨로 래치되고, NOR 게이트(101)는 리셋 신호 RES가 LOW 레벨로 복귀돈 후라고 하더라도 LOW 레벨에서 안정되게 제어 신호 MODE OUT를 출력한다.
따라서, 제1본딩 패드 I1가 전원 전위 VDD로 본드되는 경우와 개방상태로 유지되는 모든 경우에 있어서, 본딩 패드 I1의 상태는 본 실시예에서 안정적으로 래치되며, NOR 게이트(101)는, 본딩 패드 I2로부터 접지 전위 GND로 흐르는 어떠한 불필요한 관통 전류없이도 지연된 리셋 신호 RESD가 LOW 레벨로 복귀된 후 본딩 패드 I1의 상태에 따라 HIGH 레벨 또는 LOW 레벨에서 제어 신호 MODE OUT를 유지할 수 있게 되는데, 이는 풀-다운 트랜지스터 N3이 제어 신호가 상술된 바와 같이 HIGH 레벨에 있을 때 OFF로 제어되기 때문이다.
그리고, 추가의 본딩 패드나 제어 회로를 필요로 하지 않는 제2도의 입력 회로는, 제1도의 실시예와 유사하게, 제5도 내지 제7도에 기술된 바와 같은 종래 기술의 입력 회로보다 작은 반도체 칩상에 구성될 수 있다.
이와 같이, 불필요한 전류 소비가 없는 충분히 안정된 모드 설정용 입력 회로가, 전원 공급을 위한 본딩 패드외에 모드 설정을 위한 본딩 패드를 제공하는데 더 실용적일 때라도, 본 발명의 간단한 구성으로 제공될 수 있게 된다.
추가의 본딩 패드나 제어 회로를 필요로 하지 않는 제2도의 입력 회로가 제5도 내지 제7도에 기술된 바와 같은 종래 기술의 입력 회로보다 작은 반도체 칩상에 구성될 수 있으며, 불필요한 전류 소비가 없는 충분히 안정된 모드 설정용 입력 회로가 본 발명의 간단한 구성으로 제공될 수 있게 된다.
본 발명의 주요한 목적은 불필요한 회로 소비를 막으며 충분히 안정된 간단한 구성을 갖는 모드 설정용 입력 회로를 제공하는 것이다.

Claims (6)

  1. 제어 신호를 출력하는 입력 회로로서, 그 모드 설정용 단자(I1)가 논리 LOW에 있을 때 논리 HIGH의 제어신호(MODE OUT)를 출력하고, 그 모드 설정 단자(I1)가 개방된 상태로 유지될 때, 논리 LOW의 제어 신호(MODE OUT)를 출력하는, 상기 입력 회로에 있어서; 논리 LOW의 제어 신호(MODE OUT)를 출력하도록 리셋 신호(RES)의 상승 에지에서 리셋되고, 상기 리셋 신호(RES)의 지연 신호(RESD)의 하강 에지에서 모드 설정 단자(I1)의 논리를 래치하여, 래치된 모드 설정 단자(I1)의 상기 논리의 반전 논리를 출력하도록 유지하는 래치 수단(100); 및 제어 신호(MODE OUT)의 논리 LOW에 의해 모드 설정 단자(I1)가 개방 게이트 상태로 유지될 때 모드 설정 단자(I1)를 논리 HIGH로 풀 업하기 위해 ON 상태가 되며, 제어 신호(MODE OUT)의 논리 HIGH에 의해 게이트된 모드 설정 단자(I1)를 통하여 흐르는 전류를 단절하기 위해 OFF 상태가 되는 풀-업 수단(P1)을 구비하는 것을 특징으로 하는 입력회로.
  2. 제1항에 있어서, 상기 래치 수단(100)은 제1 및 제2 입력 단자를 갖는 NOR 게이트(101)로서, 상기 제1입력 단자와 상기 리셋 신호(RES)가 공급되는 상기 제2입력 단자로 논리 전달되는 NOR 논리를 갖는 제어 신호(MODE OUT)를 출력하는, 상기 NOR 게이트(101)과; 모드 설정 단자(I1)와 상기 NOR 게이트(101)의 상기 제1입력 단자사이에 연결된 제1nMOS 트랜지스터(N1)과; 제어 신호(MODE OUT)의 반전된 논리를 출력하는 제1인버터(102)와; 상기 제1인버터(102)의 출력을 상기 NOR 게이트(101)의 상기 제1입력 단자사이에 연결하는 제2nMOS 트랜지스터 (N2)와; 상기 제1nMOS 트랜지스터(N1)을 게이트하는 상기 리셋 신호(RES)의 상기 지연된 신호(RESD)를 출력하는 지연 회로(103); 및 상기 제2nMOS 트랜지스터(N2)를 게이트하도록 상기 지연된 신호(RESD)의 반전된 논리를 출력하는 제2인버터(104)를 구비하는 것을 특징으로 하는 입력 회로.
  3. 제1항에 있어서, 상기 풀-업 수단(P1)은 모드 설정 수단(I1)을 전원 전위(VDD)에 연결하도록 제어 신호(MODE OUT)에 의해 게이트되는 pMOS 트랜지스터(P1)를 구비하는 것을 특징으로 하는 입력 회로.
  4. 제어 신호를 출력하는 입력 회로로서, 그 모드 설정용 단자(I1)가 논리 LOW에 있을 때 논리 HIGH의 제어 신호(MODE OUT)를 출력하고, 그 모드 설정 단자(I1)가 개방된 상태로 유지될 때, 논리 LOW의 제어 신호(MODE OUT)를 출력하는, 상기 입력 회로에 있어서; 논리 LOW의 제어 신호(MODE OUT)를 출력하도록 리셋 신호(RES)의 상승 에지에서 리셋되고, 상기 리셋 신호(RES)의 지연 신호(RESD)의 하강 에지에서 모드 설정 단자(I1)의 논리를 래치하여, 래치된 모드 설정 단자(I1)의 상기 논리와 동일한 논리를 출력하도록 유지하는 래치 수단(200); 및 제어 신호(MODE OUT)의 논리 LOW에 의해 모드 설정 단자(I1)가 개방 게이트 상태로 유지될 때 모드 설정 단자(I1)를 논리 LOW로 풀 다운하기 위해 ON 상태가 되며, 제어 신호(MODE OUT)의 논리 HIGH에 의해 게이트된 모드 설정 단자(I1)를 통하여 흐르는 전류를 단절하기 위해 OFF 상태가 되는 풀-다운 수단(N3)을 구비하는 것을 특징으로 하는 입력회로.
  5. 제4항에 있어서, 상기 래치 수단(200)은 제1 및 제2 입력 단자를 갖는 NOR 게이트(101)로서, 상기 제1 입력 단자와 상기 리셋 신호(RES)가 공급되는 상기 제2입력 단자로 논리 전달되는 NOR 논리를 갖는 제어 신호(MODE OUT)를 출력하는, 상기 NOR 게이트(101)과; 모드 설정 단자(I1)의 반전된 논리를 상기 NOR 게이트(101)의 상기 제1입력 단자에 연결하는 제1nMOS 트랜지스터(N1)과; 제어 신호(MODE OUT)의 반전된 논리를 출력하는 제1인버터(102)와; 상기 제1인버터(102)의 출력을 상기 NOR 게이트(101)의 상기 제1입력 단자사이에 연결하는 제2nMOS 트랜지스터(N2)와; 상기 제1nMOS 트랜지스터(N1)을 게이트하는 상기 리셋 신호(RES)의 상기 지연된 신호(RESD)를 출력하는 지연 회로(103)와; 상기 제2nMOS 트랜지스터(N2)를 게이트하도록 상기 지연된 신호(RESD)의 반전된 논리를 출력하는 제2인버터(104); 및 모드 설정 단자(I1)의 상기 반전된 논리를 출력하는 제3인버터(105)를 구비하는 것을 특징으로 하는 입력 회로.
  6. 제4항에 있어서, 상기 풀-다운 수단(N3)은 모드 설정 수단(I1)을 접지 전위에 연결하도록 제어 신호(MODE OUT)의 반전된 논리에 의해 게이트되는 nMOS 트랜지스터(N3)를 구비하는 것을 특징으로 하는 입력 회로.
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