JPH1038972A - テスト用ｉｃソケット - Google Patents
テスト用ｉｃソケットInfo
- Publication number
- JPH1038972A JPH1038972A JP8215026A JP21502696A JPH1038972A JP H1038972 A JPH1038972 A JP H1038972A JP 8215026 A JP8215026 A JP 8215026A JP 21502696 A JP21502696 A JP 21502696A JP H1038972 A JPH1038972 A JP H1038972A
- Authority
- JP
- Japan
- Prior art keywords
- socket
- pins
- test
- mounting portion
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Connecting Device With Holders (AREA)
Abstract
(57)【要約】
【課題】 プリント基板上のＩＣソケットにＩＣを接続
する場合に於ても、デバッグ用の冗長回路を付加するこ
となく、当該ＩＣの信号ピンと、ＣＩソケットの各ピン
との接続状態をプロービングすることができる。 【解決手段】 ＩＣ４を装着する構造を備えたＩＣ装着
部１０と、プリント基板３上のＩＣソケット２を装着す
る構造を備えたＩＣソケット装着部１１と、ＩＣソケッ
ト装着部に設けられたＩＣソケット装着部ピンと、ＩＣ
装着部とＩＣソケット装着部との間に位置するフランジ
部１３上に広い間隔で配置された複数のテストピン１４
とを有し、ＩＣ装着部内にはＩＣの複数の信号ピンに夫
々個別に接続されるピンコンタクトが配置されており、
ＩＣソケット装着部に設けた各ピンはＩＣソケット内の
各ピンと接続可能となる間隔で配置されており、ＩＣソ
ケットにテスト用ＩＣソケットのＩＣソケット装着部を
装着した状態で、ＩＣ装着部にＩＣを装着すると、ＩＣ
を直接ＩＣソケットに装着した場合と同様のピン同士の
接続関係を得ることができる。
する場合に於ても、デバッグ用の冗長回路を付加するこ
となく、当該ＩＣの信号ピンと、ＣＩソケットの各ピン
との接続状態をプロービングすることができる。 【解決手段】 ＩＣ４を装着する構造を備えたＩＣ装着
部１０と、プリント基板３上のＩＣソケット２を装着す
る構造を備えたＩＣソケット装着部１１と、ＩＣソケッ
ト装着部に設けられたＩＣソケット装着部ピンと、ＩＣ
装着部とＩＣソケット装着部との間に位置するフランジ
部１３上に広い間隔で配置された複数のテストピン１４
とを有し、ＩＣ装着部内にはＩＣの複数の信号ピンに夫
々個別に接続されるピンコンタクトが配置されており、
ＩＣソケット装着部に設けた各ピンはＩＣソケット内の
各ピンと接続可能となる間隔で配置されており、ＩＣソ
ケットにテスト用ＩＣソケットのＩＣソケット装着部を
装着した状態で、ＩＣ装着部にＩＣを装着すると、ＩＣ
を直接ＩＣソケットに装着した場合と同様のピン同士の
接続関係を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明はプリント基板上に搭
載するＩＣの信号ピンをプロービングするのに適したテ
スト用ＩＣソケットに関する。
載するＩＣの信号ピンをプロービングするのに適したテ
スト用ＩＣソケットに関する。
【０００２】
【従来の技術】プリント基板上に実装したＩＣパッケー
ジから導出される信号ピンと基板側の配線パターンとの
接続状態、信号ピンと基板上のＩＣソケットとの接続状
態、或はＩＣの動作の適否を確認するためには、計測器
を用いた信号ピンのプロービングが必要である。従来、
ＩＣの信号ピンがプリント基板上に直接半田付けされて
いる場合には、様々な形態のテストクリップを用いて信
号ピンのプロービングを行うことが可能となるが、ＩＣ
が基板上のＩＣソケットに装着されている場合にはこれ
らのテストクリップを適用できないことがあった。この
ような場合、ＩＣソケットに装着されているＩＣの複数
の信号ピンを同時にプロービングするためには、信号ピ
ンにジャンパー線を半田付けしてこのジャンパー線をプ
ロービングする以外に方法がなく、大変な手間を要して
いた。また、外部からピンに触れることができない基板
側のＩＣソケットについてはこのようなジャンパー線を
用いたプロービング方法を採ることができないため、プ
リント基板にデバッグ用の冗長回路を増設する等の必要
が生じ、基板上に不要な面積占有が発生し、コストアッ
プを招くという不具合が発生していた。
ジから導出される信号ピンと基板側の配線パターンとの
接続状態、信号ピンと基板上のＩＣソケットとの接続状
態、或はＩＣの動作の適否を確認するためには、計測器
を用いた信号ピンのプロービングが必要である。従来、
ＩＣの信号ピンがプリント基板上に直接半田付けされて
いる場合には、様々な形態のテストクリップを用いて信
号ピンのプロービングを行うことが可能となるが、ＩＣ
が基板上のＩＣソケットに装着されている場合にはこれ
らのテストクリップを適用できないことがあった。この
ような場合、ＩＣソケットに装着されているＩＣの複数
の信号ピンを同時にプロービングするためには、信号ピ
ンにジャンパー線を半田付けしてこのジャンパー線をプ
ロービングする以外に方法がなく、大変な手間を要して
いた。また、外部からピンに触れることができない基板
側のＩＣソケットについてはこのようなジャンパー線を
用いたプロービング方法を採ることができないため、プ
リント基板にデバッグ用の冗長回路を増設する等の必要
が生じ、基板上に不要な面積占有が発生し、コストアッ
プを招くという不具合が発生していた。
【０００３】
【発明が解決しようとする課題】従来は、プリント基板
上に実装されるＰＬＣＣ、ＳＯＰ、ＳＯＪ、ＰＧＡ、Ｑ
ＦＰ、ＬＣＣ等のＩＣの信号ピンを計測器を用いてプロ
ービングする際に、ジャンパー線を半田付けする等の大
変な手間をかけていた。また、ＩＣソケットにＩＣを接
続する場合の様に外部から信号ピンにジャンパー線を半
田付けできない場合には、デバッグ用の冗長回路を付加
する等の不利不便が発生し、複数の信号ピンを同時にプ
ロービングするための簡便な方法がなかった。本発明の
課題は、プリント基板上のＩＣソケットにＩＣを接続す
る場合に於ても、デバッグ用の冗長回路を付加すること
なく、当該ＩＣの信号ピンと、ＣＩソケットの各ピンと
の接続状態をプロービングすることができるテスト用Ｉ
Ｃソケットを提供することにある。
上に実装されるＰＬＣＣ、ＳＯＰ、ＳＯＪ、ＰＧＡ、Ｑ
ＦＰ、ＬＣＣ等のＩＣの信号ピンを計測器を用いてプロ
ービングする際に、ジャンパー線を半田付けする等の大
変な手間をかけていた。また、ＩＣソケットにＩＣを接
続する場合の様に外部から信号ピンにジャンパー線を半
田付けできない場合には、デバッグ用の冗長回路を付加
する等の不利不便が発生し、複数の信号ピンを同時にプ
ロービングするための簡便な方法がなかった。本発明の
課題は、プリント基板上のＩＣソケットにＩＣを接続す
る場合に於ても、デバッグ用の冗長回路を付加すること
なく、当該ＩＣの信号ピンと、ＣＩソケットの各ピンと
の接続状態をプロービングすることができるテスト用Ｉ
Ｃソケットを提供することにある。
【０００４】
【発明が解決しようとする課題】上記課題を解決する為
に、請求項１の発明は、プリント基板上のＩＣソケット
に装着されるＩＣの各信号ピンのプロービング用のテス
ト用ＩＣソケットであって、このテスト用ＩＣソケット
は、ＩＣを装着する構造を備えたＩＣ装着部と、プリン
ト基板上のＩＣソケットを装着する構造を備えたＩＣソ
ケット装着部と、ＩＣソケット装着部に設けられたＩＣ
ソケット装着部ピンと、ＩＣ装着部とＩＣソケット装着
部との間に位置するフランジ部上に広い間隔で配置され
た複数のテストピンとを有し、上記ＩＣ装着部内には上
記ＩＣの複数の信号ピンに夫々個別に接続されるピンコ
ンタクトが配置されており、上記ＩＣソケット装着部に
設けた各ピンはＩＣソケット内の各ピンと接続可能とな
る間隔で配置されており、上記ＩＣソケットにテスト用
ＩＣソケットのＩＣソケット装着部を装着した状態で、
ＩＣ装着部にＩＣを装着すると、ＩＣを直接ＩＣソケッ
トに装着した場合と同様のピン同士の接続関係を得るこ
とができることを特徴とする。請求項２の発明は、上記
ＩＣは、複数の信号ピンを備えたタイプの全てのＩＣ、
例えばＰＬＣＣ(plactic leaded chip carrier) 、ＳＯ
Ｐ(small outlinepackage ) 、ＳＯＪ(small outline j
lead ) 、ＰＧＡ(pingrid array) 、ＱＦＰ(quad flat
package) 、ＬＣＣ(leadless chip carrier) であるこ
とを特徴とする。
に、請求項１の発明は、プリント基板上のＩＣソケット
に装着されるＩＣの各信号ピンのプロービング用のテス
ト用ＩＣソケットであって、このテスト用ＩＣソケット
は、ＩＣを装着する構造を備えたＩＣ装着部と、プリン
ト基板上のＩＣソケットを装着する構造を備えたＩＣソ
ケット装着部と、ＩＣソケット装着部に設けられたＩＣ
ソケット装着部ピンと、ＩＣ装着部とＩＣソケット装着
部との間に位置するフランジ部上に広い間隔で配置され
た複数のテストピンとを有し、上記ＩＣ装着部内には上
記ＩＣの複数の信号ピンに夫々個別に接続されるピンコ
ンタクトが配置されており、上記ＩＣソケット装着部に
設けた各ピンはＩＣソケット内の各ピンと接続可能とな
る間隔で配置されており、上記ＩＣソケットにテスト用
ＩＣソケットのＩＣソケット装着部を装着した状態で、
ＩＣ装着部にＩＣを装着すると、ＩＣを直接ＩＣソケッ
トに装着した場合と同様のピン同士の接続関係を得るこ
とができることを特徴とする。請求項２の発明は、上記
ＩＣは、複数の信号ピンを備えたタイプの全てのＩＣ、
例えばＰＬＣＣ(plactic leaded chip carrier) 、ＳＯ
Ｐ(small outlinepackage ) 、ＳＯＪ(small outline j
lead ) 、ＰＧＡ(pingrid array) 、ＱＦＰ(quad flat
package) 、ＬＣＣ(leadless chip carrier) であるこ
とを特徴とする。
【０００５】
【発明の実施の形態】以下、本発明を添付図面に示した
形態例により詳細に説明する。図１は本発明のテスト用
ＩＣソケットの構成及び使用方法を説明する図であり、
符号１が本発明のテスト用ＩＣソケット、２がプリント
基板３上に固定されたＩＣソケット、４がＩＣである。
このＩＣ４は、ＰＬＣＣ(plactic leaded chipcarrier)
を一例と示したものであり、本発明はこれ以外にもＳ
ＯＰ(small outline package ) 、ＳＯＪ(small outlin
e j lead ) 、ＰＧＡ(pingrid array)、ＱＦＰ(quad fl
at package) 、ＬＣＣ(leadless chip carrier) 等のＩ
Ｃに適用するテスト用ソケットにも適用可能であるが、
ここではＰＬＣＣを代表例として図示説明する。従っ
て、ＰＬＣＣ以外のＩＣについても必要な構造上の改変
を加えることにより、同様の利点を備えたテスト用ＩＣ
ソケットを得ることができる。本発明に於てＩＣとは、
上記した全てのＩＣを含むものであり、パッケージ等の
本体から複数の信号ピン（リード端子）が導出されたＩ
Ｃは全て本発明のＩＣに含まれる。
形態例により詳細に説明する。図１は本発明のテスト用
ＩＣソケットの構成及び使用方法を説明する図であり、
符号１が本発明のテスト用ＩＣソケット、２がプリント
基板３上に固定されたＩＣソケット、４がＩＣである。
このＩＣ４は、ＰＬＣＣ(plactic leaded chipcarrier)
を一例と示したものであり、本発明はこれ以外にもＳ
ＯＰ(small outline package ) 、ＳＯＪ(small outlin
e j lead ) 、ＰＧＡ(pingrid array)、ＱＦＰ(quad fl
at package) 、ＬＣＣ(leadless chip carrier) 等のＩ
Ｃに適用するテスト用ソケットにも適用可能であるが、
ここではＰＬＣＣを代表例として図示説明する。従っ
て、ＰＬＣＣ以外のＩＣについても必要な構造上の改変
を加えることにより、同様の利点を備えたテスト用ＩＣ
ソケットを得ることができる。本発明に於てＩＣとは、
上記した全てのＩＣを含むものであり、パッケージ等の
本体から複数の信号ピン（リード端子）が導出されたＩ
Ｃは全て本発明のＩＣに含まれる。
【０００６】このテスト用ＩＣソケット１は、ＰＬＣＣ
ＩＣ４を装着する構造を備えたＩＣ装着部１０と、基
板上のＩＣソケット２を装着する構造を備えたＩＣソケ
ット装着部１１と、ＩＣソケット装着部１１に設けられ
たＩＣソケット装着部ピン１２と、両装着部１０、１１
の間に位置するフランジ部１３上に広い間隔で配置され
た複数のテストピン１４とを有する。ＩＣ装着部１０内
にはＩＣ４の複数のピン４ａに夫々個別に接続されるピ
ンコンタクトが配置されている。ＩＣソケット装着部１
１に設けた各ピン１２はＩＣソケット２内の各ピンと接
続可能となる間隔で配置されている。従って、ＩＣソケ
ット２にテスト用ＩＣソケット１のＩＣソケット装着部
１１を装着した状態で、ＩＣ装着部１０にＩＣ４を装着
すると、ＩＣ４を直接ＩＣソケット２に装着した場合と
同様のピン同士の接続関係を得ることができる。一方
で、このテスト用ＩＣソケット１は、ＩＣ装着部１０内
の各コンタクトピンと、各ピン１２と、各テストピン１
４とが図２のように互いに対応した関係に結線されてい
るため、例えばテストピン１４の内のＮｏ．１のテスト
ピン１４−１はピン１２のうちのＮｏ．１ピン１２−１
と接続されると共に、各ピン１４−１、１２−１は、Ｉ
Ｃ装着部１０のピンコンタクトＮｏ．１と接続されてい
る。ＩＣ装着部１０の各ピン、ＩＣソケット装着部１１
の各ピン１２、及び各テストピン１４中の他のピン、即
ちＮｏ．２〜Ｎｏ．ｎの各ピンについても夫々独立して
同様の結線が施されている（図２）。
ＩＣ４を装着する構造を備えたＩＣ装着部１０と、基
板上のＩＣソケット２を装着する構造を備えたＩＣソケ
ット装着部１１と、ＩＣソケット装着部１１に設けられ
たＩＣソケット装着部ピン１２と、両装着部１０、１１
の間に位置するフランジ部１３上に広い間隔で配置され
た複数のテストピン１４とを有する。ＩＣ装着部１０内
にはＩＣ４の複数のピン４ａに夫々個別に接続されるピ
ンコンタクトが配置されている。ＩＣソケット装着部１
１に設けた各ピン１２はＩＣソケット２内の各ピンと接
続可能となる間隔で配置されている。従って、ＩＣソケ
ット２にテスト用ＩＣソケット１のＩＣソケット装着部
１１を装着した状態で、ＩＣ装着部１０にＩＣ４を装着
すると、ＩＣ４を直接ＩＣソケット２に装着した場合と
同様のピン同士の接続関係を得ることができる。一方
で、このテスト用ＩＣソケット１は、ＩＣ装着部１０内
の各コンタクトピンと、各ピン１２と、各テストピン１
４とが図２のように互いに対応した関係に結線されてい
るため、例えばテストピン１４の内のＮｏ．１のテスト
ピン１４−１はピン１２のうちのＮｏ．１ピン１２−１
と接続されると共に、各ピン１４−１、１２−１は、Ｉ
Ｃ装着部１０のピンコンタクトＮｏ．１と接続されてい
る。ＩＣ装着部１０の各ピン、ＩＣソケット装着部１１
の各ピン１２、及び各テストピン１４中の他のピン、即
ちＮｏ．２〜Ｎｏ．ｎの各ピンについても夫々独立して
同様の結線が施されている（図２）。
【０００７】図２に示すように、ＩＣ装着部１０内の図
示しない全てのピンコンタクトＮｏ．１〜Ｎｏ．ｎは、
ＩＣソケット装着部１１の各ピン１２−１〜１２−ｎ及
びテストピン１４−１〜１４〜ｎに夫々接続されている
ため、ＰＬＣＣ ＩＣ４をプリント基板３上のＩＣソケ
ット２に実装した状態で、テストピン１４−１〜１４−
ｎを介して、すべてのピンがプロービングできる状態と
なる。つまり、本形態例によれば、従来のテストクリッ
プが使用できない場合でも、ＩＣソケットに加工を加え
ることなく、またプリント基板にデバッグ用の冗長回路
を追加することなく、簡便に複数の信号ピンを同時にプ
ロービングすることが可能になる。
示しない全てのピンコンタクトＮｏ．１〜Ｎｏ．ｎは、
ＩＣソケット装着部１１の各ピン１２−１〜１２−ｎ及
びテストピン１４−１〜１４〜ｎに夫々接続されている
ため、ＰＬＣＣ ＩＣ４をプリント基板３上のＩＣソケ
ット２に実装した状態で、テストピン１４−１〜１４−
ｎを介して、すべてのピンがプロービングできる状態と
なる。つまり、本形態例によれば、従来のテストクリッ
プが使用できない場合でも、ＩＣソケットに加工を加え
ることなく、またプリント基板にデバッグ用の冗長回路
を追加することなく、簡便に複数の信号ピンを同時にプ
ロービングすることが可能になる。
【０００８】
【発明の効果】請求項１の発明によれば、プリント基板
上にＩＣソケットを介して接続されるＩＣにおいて、従
来のテストクリップが使用できない場合であっても、Ｉ
Ｃソケットに加工を加えることなく、またプリント基板
にデバッグ用の冗長回路を追加することなく、簡便に複
数の信号ピンを同時にプロービングすることが可能にな
る。請求項２の発明によれば、上記ＩＣとして、パッケ
ージ（ＩＣ本体）から複数の信号ピンを導出したタイプ
の全てのＩＣ、例えばＰＬＣＣ(plactic leaded chip c
arrier) 、ＳＯＰ(small outline package ) 、ＳＯＪ
(small outline j lead ) 、ＰＧＡ(pingrid array) 、
ＱＦＰ(quad flat package) 、ＬＣＣ(leadless chip c
arrier) 等についての適用が可能であるので、これら全
てのＩＣについて本発明のテスト用ＩＣソケットを用い
ることにより夫々請求項１と同様の効果を得ることがで
きる。
上にＩＣソケットを介して接続されるＩＣにおいて、従
来のテストクリップが使用できない場合であっても、Ｉ
Ｃソケットに加工を加えることなく、またプリント基板
にデバッグ用の冗長回路を追加することなく、簡便に複
数の信号ピンを同時にプロービングすることが可能にな
る。請求項２の発明によれば、上記ＩＣとして、パッケ
ージ（ＩＣ本体）から複数の信号ピンを導出したタイプ
の全てのＩＣ、例えばＰＬＣＣ(plactic leaded chip c
arrier) 、ＳＯＰ(small outline package ) 、ＳＯＪ
(small outline j lead ) 、ＰＧＡ(pingrid array) 、
ＱＦＰ(quad flat package) 、ＬＣＣ(leadless chip c
arrier) 等についての適用が可能であるので、これら全
てのＩＣについて本発明のテスト用ＩＣソケットを用い
ることにより夫々請求項１と同様の効果を得ることがで
きる。
【図１】本発明のテスト用ＩＣソケットの構成及び使用
方法を説明する図。
方法を説明する図。
【図２】図１における結線状態を示す図。
１ テスト用ＩＣソケット、２ ＩＣソケット、３ プ
リント基板、４ ＩＣ、 １０ ＩＣ装着部、１１ Ｉ
Ｃソケット装着部、１２ ＩＣソケット装着部ピン、１
３ フランジ部、１４ テストピン、
リント基板、４ ＩＣ、 １０ ＩＣ装着部、１１ Ｉ
Ｃソケット装着部、１２ ＩＣソケット装着部ピン、１
３ フランジ部、１４ テストピン、
Claims (2)
- 【請求項１】 プリント基板上のＩＣソケットに装着さ
れるＩＣの各信号ピンのプロービング用のテスト用ＩＣ
ソケットであって、 このテスト用ＩＣソケットは、ＩＣを装着する構造を備
えたＩＣ装着部と、プリント基板上のＩＣソケットを装
着する構造を備えたＩＣソケット装着部と、ＩＣソケッ
ト装着部に設けられたＩＣソケット装着部ピンと、ＩＣ
装着部とＩＣソケット装着部との間に位置するフランジ
部上に広い間隔で配置された複数のテストピンとを有
し、 上記ＩＣ装着部内には上記ＩＣの複数の信号ピンに夫々
個別に接続されるピンコンタクトが配置されており、上
記ＩＣソケット装着部に設けた各ＩＣソケット装着部ピ
ンはＩＣソケット内の各ピンと接続可能となる間隔で配
置されており、 上記ＩＣソケットにテスト用ＩＣソケットのＩＣソケッ
ト装着部を装着した状態で、ＩＣ装着部にＩＣを装着す
ると、ＩＣを直接ＩＣソケットに装着した場合と同様の
ピン同士の接続関係を得ることができることを特徴とす
るテスト用ＩＣソケット。 - 【請求項２】 上記ＩＣは、複数の信号ピンを備えたタ
イプの全てのＩＣ、例えばＰＬＣＣ(plactic leaded ch
ip carrier) 、ＳＯＰ(small outline package ) 、Ｓ
ＯＪ(small outline j lead ) 、ＰＧＡ(pingrid arra
y) 、ＱＦＰ(quad flat package) 、ＬＣＣ(leadless c
hip carrier) であることを特徴とする請求項１記載の
テスト用ＩＣソケット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8215026A JPH1038972A (ja) | 1996-07-26 | 1996-07-26 | テスト用ｉｃソケット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8215026A JPH1038972A (ja) | 1996-07-26 | 1996-07-26 | テスト用ｉｃソケット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1038972A true JPH1038972A (ja) | 1998-02-13 |
Family
ID=16665518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8215026A Pending JPH1038972A (ja) | 1996-07-26 | 1996-07-26 | テスト用ｉｃソケット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1038972A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010006503A (ko) * | 1998-02-17 | 2001-01-26 | 오우라 히로시 | Ｉｃ 소켓 |
| KR100701144B1 (ko) | 2005-11-16 | 2007-03-28 | 전진국 | 웨이퍼레벨 테스트장치 |
| WO2008109612A1 (en) * | 2007-03-08 | 2008-09-12 | 3M Innovative Properties Company | Connector apparatus |
| WO2008157082A3 (en) * | 2007-06-15 | 2009-03-05 | Microsoft Corp | Enhanced packaging for pc security |
| US8529280B2 (en) | 2008-06-06 | 2013-09-10 | 3M Innovative Properties Company | Electrical engagement apparatus, system and method |
-
1996
- 1996-07-26 JP JP8215026A patent/JPH1038972A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010006503A (ko) * | 1998-02-17 | 2001-01-26 | 오우라 히로시 | Ｉｃ 소켓 |
| KR100701144B1 (ko) | 2005-11-16 | 2007-03-28 | 전진국 | 웨이퍼레벨 테스트장치 |
| WO2008109612A1 (en) * | 2007-03-08 | 2008-09-12 | 3M Innovative Properties Company | Connector apparatus |
| US8007289B2 (en) | 2007-03-08 | 2011-08-30 | 3M Innovative Properties Company | Connector apparatus |
| WO2008157082A3 (en) * | 2007-06-15 | 2009-03-05 | Microsoft Corp | Enhanced packaging for pc security |
| US8000108B2 (en) | 2007-06-15 | 2011-08-16 | Microsoft Corporation | Method and apparatus for enhanced packaging for PC security |
| US8529280B2 (en) | 2008-06-06 | 2013-09-10 | 3M Innovative Properties Company | Electrical engagement apparatus, system and method |
| US8777654B2 (en) | 2008-06-06 | 2014-07-15 | 3M Innovative Properties Company | Electrical engagement apparatus, system and method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6407566B1 (en) | Test module for multi-chip module simulation testing of integrated circuit packages | |
| JP2005010147A (ja) | 検査機能付きモジュール及びその検査方法。 | |
| JP2568748B2 (ja) | 半導体装置 | |
| JPH1144732A (ja) | マルチチップモジュール | |
| JPS63296292A (ja) | 半導体装置 | |
| JP2002222839A (ja) | プローブカード | |
| JPH1038972A (ja) | テスト用ｉｃソケット | |
| KR970007971B1 (ko) | 반도체 집적회로 패키지용 테스트 장치 | |
| JP3099951B2 (ja) | 分割型プローブカード | |
| JP2630295B2 (ja) | マルチ・チップ・モジュール | |
| JPS6036969A (ja) | プローブ・ケーブル | |
| JPH0658987A (ja) | バーンイン基板 | |
| JPH10339740A (ja) | プローブ装置 | |
| JP3747649B2 (ja) | プリント回路板試験装置 | |
| KR950009876Y1 (ko) | 반도체 테스트 장비의 테스트 보드장치 | |
| JP2609591B2 (ja) | 集積回路装置の製造方法 | |
| JPH07154053A (ja) | 配線基板の試験方法、その装置および配線基板 | |
| JPH02154440A (ja) | Ｔａｂテープ | |
| JPS6235644A (ja) | 半導体装置 | |
| JPH08220188A (ja) | 半導体装置用ソケット | |
| JPH09186418A (ja) | バウンダリスキャンテストにおけるプリント配線板の接続構造 | |
| JPH03241766A (ja) | Ｌｓｉパッケージ | |
| JPH04221884A (ja) | プリント基板 | |
| JPH05119114A (ja) | Ｌｓｉソケツト | |
| JPH05315416A (ja) | 論理検査端子付きｌｓｉ |