JPH1038972A - テスト用icソケット - Google Patents
テスト用icソケットInfo
- Publication number
- JPH1038972A JPH1038972A JP8215026A JP21502696A JPH1038972A JP H1038972 A JPH1038972 A JP H1038972A JP 8215026 A JP8215026 A JP 8215026A JP 21502696 A JP21502696 A JP 21502696A JP H1038972 A JPH1038972 A JP H1038972A
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- JP
- Japan
- Prior art keywords
- socket
- pins
- test
- mounting portion
- mounting
- Prior art date
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- Pending
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- Testing Of Individual Semiconductor Devices (AREA)
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Abstract
(57)【要約】
【課題】 プリント基板上のICソケットにICを接続
する場合に於ても、デバッグ用の冗長回路を付加するこ
となく、当該ICの信号ピンと、CIソケットの各ピン
との接続状態をプロービングすることができる。 【解決手段】 IC4を装着する構造を備えたIC装着
部10と、プリント基板3上のICソケット2を装着す
る構造を備えたICソケット装着部11と、ICソケッ
ト装着部に設けられたICソケット装着部ピンと、IC
装着部とICソケット装着部との間に位置するフランジ
部13上に広い間隔で配置された複数のテストピン14
とを有し、IC装着部内にはICの複数の信号ピンに夫
々個別に接続されるピンコンタクトが配置されており、
ICソケット装着部に設けた各ピンはICソケット内の
各ピンと接続可能となる間隔で配置されており、ICソ
ケットにテスト用ICソケットのICソケット装着部を
装着した状態で、IC装着部にICを装着すると、IC
を直接ICソケットに装着した場合と同様のピン同士の
接続関係を得ることができる。
する場合に於ても、デバッグ用の冗長回路を付加するこ
となく、当該ICの信号ピンと、CIソケットの各ピン
との接続状態をプロービングすることができる。 【解決手段】 IC4を装着する構造を備えたIC装着
部10と、プリント基板3上のICソケット2を装着す
る構造を備えたICソケット装着部11と、ICソケッ
ト装着部に設けられたICソケット装着部ピンと、IC
装着部とICソケット装着部との間に位置するフランジ
部13上に広い間隔で配置された複数のテストピン14
とを有し、IC装着部内にはICの複数の信号ピンに夫
々個別に接続されるピンコンタクトが配置されており、
ICソケット装着部に設けた各ピンはICソケット内の
各ピンと接続可能となる間隔で配置されており、ICソ
ケットにテスト用ICソケットのICソケット装着部を
装着した状態で、IC装着部にICを装着すると、IC
を直接ICソケットに装着した場合と同様のピン同士の
接続関係を得ることができる。
Description
【0001】
【発明の属する技術分野】本発明はプリント基板上に搭
載するICの信号ピンをプロービングするのに適したテ
スト用ICソケットに関する。
載するICの信号ピンをプロービングするのに適したテ
スト用ICソケットに関する。
【0002】
【従来の技術】プリント基板上に実装したICパッケー
ジから導出される信号ピンと基板側の配線パターンとの
接続状態、信号ピンと基板上のICソケットとの接続状
態、或はICの動作の適否を確認するためには、計測器
を用いた信号ピンのプロービングが必要である。従来、
ICの信号ピンがプリント基板上に直接半田付けされて
いる場合には、様々な形態のテストクリップを用いて信
号ピンのプロービングを行うことが可能となるが、IC
が基板上のICソケットに装着されている場合にはこれ
らのテストクリップを適用できないことがあった。この
ような場合、ICソケットに装着されているICの複数
の信号ピンを同時にプロービングするためには、信号ピ
ンにジャンパー線を半田付けしてこのジャンパー線をプ
ロービングする以外に方法がなく、大変な手間を要して
いた。また、外部からピンに触れることができない基板
側のICソケットについてはこのようなジャンパー線を
用いたプロービング方法を採ることができないため、プ
リント基板にデバッグ用の冗長回路を増設する等の必要
が生じ、基板上に不要な面積占有が発生し、コストアッ
プを招くという不具合が発生していた。
ジから導出される信号ピンと基板側の配線パターンとの
接続状態、信号ピンと基板上のICソケットとの接続状
態、或はICの動作の適否を確認するためには、計測器
を用いた信号ピンのプロービングが必要である。従来、
ICの信号ピンがプリント基板上に直接半田付けされて
いる場合には、様々な形態のテストクリップを用いて信
号ピンのプロービングを行うことが可能となるが、IC
が基板上のICソケットに装着されている場合にはこれ
らのテストクリップを適用できないことがあった。この
ような場合、ICソケットに装着されているICの複数
の信号ピンを同時にプロービングするためには、信号ピ
ンにジャンパー線を半田付けしてこのジャンパー線をプ
ロービングする以外に方法がなく、大変な手間を要して
いた。また、外部からピンに触れることができない基板
側のICソケットについてはこのようなジャンパー線を
用いたプロービング方法を採ることができないため、プ
リント基板にデバッグ用の冗長回路を増設する等の必要
が生じ、基板上に不要な面積占有が発生し、コストアッ
プを招くという不具合が発生していた。
【0003】
【発明が解決しようとする課題】従来は、プリント基板
上に実装されるPLCC、SOP、SOJ、PGA、Q
FP、LCC等のICの信号ピンを計測器を用いてプロ
ービングする際に、ジャンパー線を半田付けする等の大
変な手間をかけていた。また、ICソケットにICを接
続する場合の様に外部から信号ピンにジャンパー線を半
田付けできない場合には、デバッグ用の冗長回路を付加
する等の不利不便が発生し、複数の信号ピンを同時にプ
ロービングするための簡便な方法がなかった。本発明の
課題は、プリント基板上のICソケットにICを接続す
る場合に於ても、デバッグ用の冗長回路を付加すること
なく、当該ICの信号ピンと、CIソケットの各ピンと
の接続状態をプロービングすることができるテスト用I
Cソケットを提供することにある。
上に実装されるPLCC、SOP、SOJ、PGA、Q
FP、LCC等のICの信号ピンを計測器を用いてプロ
ービングする際に、ジャンパー線を半田付けする等の大
変な手間をかけていた。また、ICソケットにICを接
続する場合の様に外部から信号ピンにジャンパー線を半
田付けできない場合には、デバッグ用の冗長回路を付加
する等の不利不便が発生し、複数の信号ピンを同時にプ
ロービングするための簡便な方法がなかった。本発明の
課題は、プリント基板上のICソケットにICを接続す
る場合に於ても、デバッグ用の冗長回路を付加すること
なく、当該ICの信号ピンと、CIソケットの各ピンと
の接続状態をプロービングすることができるテスト用I
Cソケットを提供することにある。
【0004】
【発明が解決しようとする課題】上記課題を解決する為
に、請求項1の発明は、プリント基板上のICソケット
に装着されるICの各信号ピンのプロービング用のテス
ト用ICソケットであって、このテスト用ICソケット
は、ICを装着する構造を備えたIC装着部と、プリン
ト基板上のICソケットを装着する構造を備えたICソ
ケット装着部と、ICソケット装着部に設けられたIC
ソケット装着部ピンと、IC装着部とICソケット装着
部との間に位置するフランジ部上に広い間隔で配置され
た複数のテストピンとを有し、上記IC装着部内には上
記ICの複数の信号ピンに夫々個別に接続されるピンコ
ンタクトが配置されており、上記ICソケット装着部に
設けた各ピンはICソケット内の各ピンと接続可能とな
る間隔で配置されており、上記ICソケットにテスト用
ICソケットのICソケット装着部を装着した状態で、
IC装着部にICを装着すると、ICを直接ICソケッ
トに装着した場合と同様のピン同士の接続関係を得るこ
とができることを特徴とする。請求項2の発明は、上記
ICは、複数の信号ピンを備えたタイプの全てのIC、
例えばPLCC(plactic leaded chip carrier) 、SO
P(small outlinepackage ) 、SOJ(small outline j
lead ) 、PGA(pingrid array) 、QFP(quad flat
package) 、LCC(leadless chip carrier) であるこ
とを特徴とする。
に、請求項1の発明は、プリント基板上のICソケット
に装着されるICの各信号ピンのプロービング用のテス
ト用ICソケットであって、このテスト用ICソケット
は、ICを装着する構造を備えたIC装着部と、プリン
ト基板上のICソケットを装着する構造を備えたICソ
ケット装着部と、ICソケット装着部に設けられたIC
ソケット装着部ピンと、IC装着部とICソケット装着
部との間に位置するフランジ部上に広い間隔で配置され
た複数のテストピンとを有し、上記IC装着部内には上
記ICの複数の信号ピンに夫々個別に接続されるピンコ
ンタクトが配置されており、上記ICソケット装着部に
設けた各ピンはICソケット内の各ピンと接続可能とな
る間隔で配置されており、上記ICソケットにテスト用
ICソケットのICソケット装着部を装着した状態で、
IC装着部にICを装着すると、ICを直接ICソケッ
トに装着した場合と同様のピン同士の接続関係を得るこ
とができることを特徴とする。請求項2の発明は、上記
ICは、複数の信号ピンを備えたタイプの全てのIC、
例えばPLCC(plactic leaded chip carrier) 、SO
P(small outlinepackage ) 、SOJ(small outline j
lead ) 、PGA(pingrid array) 、QFP(quad flat
package) 、LCC(leadless chip carrier) であるこ
とを特徴とする。
【0005】
【発明の実施の形態】以下、本発明を添付図面に示した
形態例により詳細に説明する。図1は本発明のテスト用
ICソケットの構成及び使用方法を説明する図であり、
符号1が本発明のテスト用ICソケット、2がプリント
基板3上に固定されたICソケット、4がICである。
このIC4は、PLCC(plactic leaded chipcarrier)
を一例と示したものであり、本発明はこれ以外にもS
OP(small outline package ) 、SOJ(small outlin
e j lead ) 、PGA(pingrid array)、QFP(quad fl
at package) 、LCC(leadless chip carrier) 等のI
Cに適用するテスト用ソケットにも適用可能であるが、
ここではPLCCを代表例として図示説明する。従っ
て、PLCC以外のICについても必要な構造上の改変
を加えることにより、同様の利点を備えたテスト用IC
ソケットを得ることができる。本発明に於てICとは、
上記した全てのICを含むものであり、パッケージ等の
本体から複数の信号ピン(リード端子)が導出されたI
Cは全て本発明のICに含まれる。
形態例により詳細に説明する。図1は本発明のテスト用
ICソケットの構成及び使用方法を説明する図であり、
符号1が本発明のテスト用ICソケット、2がプリント
基板3上に固定されたICソケット、4がICである。
このIC4は、PLCC(plactic leaded chipcarrier)
を一例と示したものであり、本発明はこれ以外にもS
OP(small outline package ) 、SOJ(small outlin
e j lead ) 、PGA(pingrid array)、QFP(quad fl
at package) 、LCC(leadless chip carrier) 等のI
Cに適用するテスト用ソケットにも適用可能であるが、
ここではPLCCを代表例として図示説明する。従っ
て、PLCC以外のICについても必要な構造上の改変
を加えることにより、同様の利点を備えたテスト用IC
ソケットを得ることができる。本発明に於てICとは、
上記した全てのICを含むものであり、パッケージ等の
本体から複数の信号ピン(リード端子)が導出されたI
Cは全て本発明のICに含まれる。
【0006】このテスト用ICソケット1は、PLCC
IC4を装着する構造を備えたIC装着部10と、基
板上のICソケット2を装着する構造を備えたICソケ
ット装着部11と、ICソケット装着部11に設けられ
たICソケット装着部ピン12と、両装着部10、11
の間に位置するフランジ部13上に広い間隔で配置され
た複数のテストピン14とを有する。IC装着部10内
にはIC4の複数のピン4aに夫々個別に接続されるピ
ンコンタクトが配置されている。ICソケット装着部1
1に設けた各ピン12はICソケット2内の各ピンと接
続可能となる間隔で配置されている。従って、ICソケ
ット2にテスト用ICソケット1のICソケット装着部
11を装着した状態で、IC装着部10にIC4を装着
すると、IC4を直接ICソケット2に装着した場合と
同様のピン同士の接続関係を得ることができる。一方
で、このテスト用ICソケット1は、IC装着部10内
の各コンタクトピンと、各ピン12と、各テストピン1
4とが図2のように互いに対応した関係に結線されてい
るため、例えばテストピン14の内のNo.1のテスト
ピン14−1はピン12のうちのNo.1ピン12−1
と接続されると共に、各ピン14−1、12−1は、I
C装着部10のピンコンタクトNo.1と接続されてい
る。IC装着部10の各ピン、ICソケット装着部11
の各ピン12、及び各テストピン14中の他のピン、即
ちNo.2〜No.nの各ピンについても夫々独立して
同様の結線が施されている(図2)。
IC4を装着する構造を備えたIC装着部10と、基
板上のICソケット2を装着する構造を備えたICソケ
ット装着部11と、ICソケット装着部11に設けられ
たICソケット装着部ピン12と、両装着部10、11
の間に位置するフランジ部13上に広い間隔で配置され
た複数のテストピン14とを有する。IC装着部10内
にはIC4の複数のピン4aに夫々個別に接続されるピ
ンコンタクトが配置されている。ICソケット装着部1
1に設けた各ピン12はICソケット2内の各ピンと接
続可能となる間隔で配置されている。従って、ICソケ
ット2にテスト用ICソケット1のICソケット装着部
11を装着した状態で、IC装着部10にIC4を装着
すると、IC4を直接ICソケット2に装着した場合と
同様のピン同士の接続関係を得ることができる。一方
で、このテスト用ICソケット1は、IC装着部10内
の各コンタクトピンと、各ピン12と、各テストピン1
4とが図2のように互いに対応した関係に結線されてい
るため、例えばテストピン14の内のNo.1のテスト
ピン14−1はピン12のうちのNo.1ピン12−1
と接続されると共に、各ピン14−1、12−1は、I
C装着部10のピンコンタクトNo.1と接続されてい
る。IC装着部10の各ピン、ICソケット装着部11
の各ピン12、及び各テストピン14中の他のピン、即
ちNo.2〜No.nの各ピンについても夫々独立して
同様の結線が施されている(図2)。
【0007】図2に示すように、IC装着部10内の図
示しない全てのピンコンタクトNo.1〜No.nは、
ICソケット装着部11の各ピン12−1〜12−n及
びテストピン14−1〜14〜nに夫々接続されている
ため、PLCC IC4をプリント基板3上のICソケ
ット2に実装した状態で、テストピン14−1〜14−
nを介して、すべてのピンがプロービングできる状態と
なる。つまり、本形態例によれば、従来のテストクリッ
プが使用できない場合でも、ICソケットに加工を加え
ることなく、またプリント基板にデバッグ用の冗長回路
を追加することなく、簡便に複数の信号ピンを同時にプ
ロービングすることが可能になる。
示しない全てのピンコンタクトNo.1〜No.nは、
ICソケット装着部11の各ピン12−1〜12−n及
びテストピン14−1〜14〜nに夫々接続されている
ため、PLCC IC4をプリント基板3上のICソケ
ット2に実装した状態で、テストピン14−1〜14−
nを介して、すべてのピンがプロービングできる状態と
なる。つまり、本形態例によれば、従来のテストクリッ
プが使用できない場合でも、ICソケットに加工を加え
ることなく、またプリント基板にデバッグ用の冗長回路
を追加することなく、簡便に複数の信号ピンを同時にプ
ロービングすることが可能になる。
【0008】
【発明の効果】請求項1の発明によれば、プリント基板
上にICソケットを介して接続されるICにおいて、従
来のテストクリップが使用できない場合であっても、I
Cソケットに加工を加えることなく、またプリント基板
にデバッグ用の冗長回路を追加することなく、簡便に複
数の信号ピンを同時にプロービングすることが可能にな
る。請求項2の発明によれば、上記ICとして、パッケ
ージ(IC本体)から複数の信号ピンを導出したタイプ
の全てのIC、例えばPLCC(plactic leaded chip c
arrier) 、SOP(small outline package ) 、SOJ
(small outline j lead ) 、PGA(pingrid array) 、
QFP(quad flat package) 、LCC(leadless chip c
arrier) 等についての適用が可能であるので、これら全
てのICについて本発明のテスト用ICソケットを用い
ることにより夫々請求項1と同様の効果を得ることがで
きる。
上にICソケットを介して接続されるICにおいて、従
来のテストクリップが使用できない場合であっても、I
Cソケットに加工を加えることなく、またプリント基板
にデバッグ用の冗長回路を追加することなく、簡便に複
数の信号ピンを同時にプロービングすることが可能にな
る。請求項2の発明によれば、上記ICとして、パッケ
ージ(IC本体)から複数の信号ピンを導出したタイプ
の全てのIC、例えばPLCC(plactic leaded chip c
arrier) 、SOP(small outline package ) 、SOJ
(small outline j lead ) 、PGA(pingrid array) 、
QFP(quad flat package) 、LCC(leadless chip c
arrier) 等についての適用が可能であるので、これら全
てのICについて本発明のテスト用ICソケットを用い
ることにより夫々請求項1と同様の効果を得ることがで
きる。
【図1】本発明のテスト用ICソケットの構成及び使用
方法を説明する図。
方法を説明する図。
【図2】図1における結線状態を示す図。
1 テスト用ICソケット、2 ICソケット、3 プ
リント基板、4 IC、 10 IC装着部、11 I
Cソケット装着部、12 ICソケット装着部ピン、1
3 フランジ部、14 テストピン、
リント基板、4 IC、 10 IC装着部、11 I
Cソケット装着部、12 ICソケット装着部ピン、1
3 フランジ部、14 テストピン、
Claims (2)
- 【請求項1】 プリント基板上のICソケットに装着さ
れるICの各信号ピンのプロービング用のテスト用IC
ソケットであって、 このテスト用ICソケットは、ICを装着する構造を備
えたIC装着部と、プリント基板上のICソケットを装
着する構造を備えたICソケット装着部と、ICソケッ
ト装着部に設けられたICソケット装着部ピンと、IC
装着部とICソケット装着部との間に位置するフランジ
部上に広い間隔で配置された複数のテストピンとを有
し、 上記IC装着部内には上記ICの複数の信号ピンに夫々
個別に接続されるピンコンタクトが配置されており、上
記ICソケット装着部に設けた各ICソケット装着部ピ
ンはICソケット内の各ピンと接続可能となる間隔で配
置されており、 上記ICソケットにテスト用ICソケットのICソケッ
ト装着部を装着した状態で、IC装着部にICを装着す
ると、ICを直接ICソケットに装着した場合と同様の
ピン同士の接続関係を得ることができることを特徴とす
るテスト用ICソケット。 - 【請求項2】 上記ICは、複数の信号ピンを備えたタ
イプの全てのIC、例えばPLCC(plactic leaded ch
ip carrier) 、SOP(small outline package ) 、S
OJ(small outline j lead ) 、PGA(pingrid arra
y) 、QFP(quad flat package) 、LCC(leadless c
hip carrier) であることを特徴とする請求項1記載の
テスト用ICソケット。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8215026A JPH1038972A (ja) | 1996-07-26 | 1996-07-26 | テスト用icソケット |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8215026A JPH1038972A (ja) | 1996-07-26 | 1996-07-26 | テスト用icソケット |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1038972A true JPH1038972A (ja) | 1998-02-13 |
Family
ID=16665518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8215026A Pending JPH1038972A (ja) | 1996-07-26 | 1996-07-26 | テスト用icソケット |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1038972A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010006503A (ko) * | 1998-02-17 | 2001-01-26 | 오우라 히로시 | Ic 소켓 |
KR100701144B1 (ko) | 2005-11-16 | 2007-03-28 | 전진국 | 웨이퍼레벨 테스트장치 |
WO2008109612A1 (en) * | 2007-03-08 | 2008-09-12 | 3M Innovative Properties Company | Connector apparatus |
WO2008157082A3 (en) * | 2007-06-15 | 2009-03-05 | Microsoft Corp | Enhanced packaging for pc security |
US8529280B2 (en) | 2008-06-06 | 2013-09-10 | 3M Innovative Properties Company | Electrical engagement apparatus, system and method |
-
1996
- 1996-07-26 JP JP8215026A patent/JPH1038972A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010006503A (ko) * | 1998-02-17 | 2001-01-26 | 오우라 히로시 | Ic 소켓 |
KR100701144B1 (ko) | 2005-11-16 | 2007-03-28 | 전진국 | 웨이퍼레벨 테스트장치 |
WO2008109612A1 (en) * | 2007-03-08 | 2008-09-12 | 3M Innovative Properties Company | Connector apparatus |
US8007289B2 (en) | 2007-03-08 | 2011-08-30 | 3M Innovative Properties Company | Connector apparatus |
WO2008157082A3 (en) * | 2007-06-15 | 2009-03-05 | Microsoft Corp | Enhanced packaging for pc security |
US8000108B2 (en) | 2007-06-15 | 2011-08-16 | Microsoft Corporation | Method and apparatus for enhanced packaging for PC security |
US8529280B2 (en) | 2008-06-06 | 2013-09-10 | 3M Innovative Properties Company | Electrical engagement apparatus, system and method |
US8777654B2 (en) | 2008-06-06 | 2014-07-15 | 3M Innovative Properties Company | Electrical engagement apparatus, system and method |
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