JPH10332714A - 微小ティップの製造方法、及びシールド電極付きプローブの製造方法、または電界放出型電子放出素子の製造方法と描画装置の製造方法 - Google Patents
微小ティップの製造方法、及びシールド電極付きプローブの製造方法、または電界放出型電子放出素子の製造方法と描画装置の製造方法Info
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- JPH10332714A JPH10332714A JP15583797A JP15583797A JPH10332714A JP H10332714 A JPH10332714 A JP H10332714A JP 15583797 A JP15583797 A JP 15583797A JP 15583797 A JP15583797 A JP 15583797A JP H10332714 A JPH10332714 A JP H10332714A
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Abstract
(57)【要約】 (修正有)
【課題】微小ティップの雌型を後工程でエッチングなし
で形成でき、雌型は再利用し、生産性を向上すると同時
に、製造コストの低減可能で、エッチング液による微小
ティップの材料劣化、形状変化、及びエッチング液から
の汚染等がなく微小ティップが形成でき、さらに、支持
基板の材料に限定がないため、支持基板の微細加工が容
易で、支持基板にあらかじめ制御回路を設けた場合にプ
ロセスによる回路の劣化のない、微小ティップ及びシー
ルド電極付きプローブまたは電界放出型電子放出素子と
描画装置の製造方法。 【解決手段】微小ティップが、第1基板の表面の1つ以
上の凹部上に形成した導電体層A、絶縁層、および導電
体層Bからなる層を第2基板の接合層上に転写し、また
は、第1基板の凹部上に形成した導電体層Bを第2基板
の接合層上に転写後、該導電体層B上に絶縁層および導
電体層Aの形成を特徴とし、シールド電極付きプローブ
及び電界放出型電子放出素子と描画装置の製造は、上記
の微小ティップの製造方法を用いる。
で形成でき、雌型は再利用し、生産性を向上すると同時
に、製造コストの低減可能で、エッチング液による微小
ティップの材料劣化、形状変化、及びエッチング液から
の汚染等がなく微小ティップが形成でき、さらに、支持
基板の材料に限定がないため、支持基板の微細加工が容
易で、支持基板にあらかじめ制御回路を設けた場合にプ
ロセスによる回路の劣化のない、微小ティップ及びシー
ルド電極付きプローブまたは電界放出型電子放出素子と
描画装置の製造方法。 【解決手段】微小ティップが、第1基板の表面の1つ以
上の凹部上に形成した導電体層A、絶縁層、および導電
体層Bからなる層を第2基板の接合層上に転写し、また
は、第1基板の凹部上に形成した導電体層Bを第2基板
の接合層上に転写後、該導電体層B上に絶縁層および導
電体層Aの形成を特徴とし、シールド電極付きプローブ
及び電界放出型電子放出素子と描画装置の製造は、上記
の微小ティップの製造方法を用いる。
Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、微小ティップの製
造方法、及びシールド電極付きプローブの製造方法、ま
たは電界放出型電子放出素子の製造方法と描画装置の製
造方法に関する。
造方法、及びシールド電極付きプローブの製造方法、ま
たは電界放出型電子放出素子の製造方法と描画装置の製
造方法に関する。
【0002】
【従来の技術】近年、ナノメートル以下の分解能で導電
性物質表面を観察可能な走査型トンネル顕微鏡(以下S
TMと略す)が開発され(米国特許第4,343,99
3号明細書)、金属・半導体表面の原子配列、有機分子
の配向等の観察が原子・分子スケールでなされている。
また、STM技術を発展させ、絶縁物質等の表面をST
Mと同様の分解能で観察可能な原子間力顕微鏡(以下A
FMと略す)も開発された(米国特許第4,724,3
18号明細書)。このSTMの原理を応用し、試料の代
わりに記録媒体を用い、STM構成でトンネル電流を一
定にするように記録媒体−探針間隔をフィードバック制
御しながら、記録媒体に探針をアクセスし、間に電圧を
印加し、原子・分子スケールのビットサイズの記録再生
を行うことにより、高密度メモリーを実現するという提
案がなされている(米国特許第4,575,822号明
細書、特開昭63−161552号公報、161553
号公報)。さらに、STMとAFMとを組み合わせた構
成で、導電性を有する弾性体プローブを用い、プローブ
先端の探針を記録媒体に対し接触させた状態で走査を行
い、記録再生を行うという提案もなされている(特開平
01−245445号公報、特開平03−194124
号公報)。
性物質表面を観察可能な走査型トンネル顕微鏡(以下S
TMと略す)が開発され(米国特許第4,343,99
3号明細書)、金属・半導体表面の原子配列、有機分子
の配向等の観察が原子・分子スケールでなされている。
また、STM技術を発展させ、絶縁物質等の表面をST
Mと同様の分解能で観察可能な原子間力顕微鏡(以下A
FMと略す)も開発された(米国特許第4,724,3
18号明細書)。このSTMの原理を応用し、試料の代
わりに記録媒体を用い、STM構成でトンネル電流を一
定にするように記録媒体−探針間隔をフィードバック制
御しながら、記録媒体に探針をアクセスし、間に電圧を
印加し、原子・分子スケールのビットサイズの記録再生
を行うことにより、高密度メモリーを実現するという提
案がなされている(米国特許第4,575,822号明
細書、特開昭63−161552号公報、161553
号公報)。さらに、STMとAFMとを組み合わせた構
成で、導電性を有する弾性体プローブを用い、プローブ
先端の探針を記録媒体に対し接触させた状態で走査を行
い、記録再生を行うという提案もなされている(特開平
01−245445号公報、特開平03−194124
号公報)。
【0003】上記の方法で記録再生を行う場合、弾性体
プローブと記録媒体、または、探針と記録媒体との間に
存在する寄生容量により記録速度が低下してしまうとい
う問題点が生じる。そこで、高速記録を安定におこなう
ためにカンチレバー上に作製された探針および配線電極
がシールド電極に覆われた構造を持つプローブが考案さ
れた(特願平07−175490号公報)。この構造は
パルス印加回路系の浮遊容量を低減することができるた
め、記録用印加パルス電圧の波形とほぼ同じ形、波高値
の波形が得られ、周波数特性が向上した。このプローブ
の作製プロセスを図11を用いて説明する。この作製プ
ロセスでは、まず、表面から1μmの深さまでp++層
152が形成されるようにボロンBをドーピングした<
100>の面方位を有するn−Si基板151表面にシ
リコン酸化膜(SiO2)153を形成する(図11
(a)参照)。探針形成用マスク形状にSiO2膜およ
びp++層をエッチングにより除去した後(図11
(b)参照)、水酸化カリウムKOH溶液により、異方
性エッチングを行い、凹部154を形成する(図11
(c)参照)。次に、イオン注入法によりBをドーピン
グすることにより、凹部154中にもp++層152を
形成し(図11(d)参照)、これを300℃の水蒸気
中で処理することにより、p++層152中に酸化膜
(SiO2)層153を形成する(図11(e)参
照)。これに、探針および配線形成用の白金Pt155
を蒸着する(図11(f)参照)。次に、切断用溝15
7を形成し、部分的に剥離用のクロムCr薄膜158を
施したガラス基板156をn−Si基板151に陽極接
合後(図11(g)参照)、KOH溶液で探針先端部分
のSiO2層153が露出するまでn−Si基板151
をエッチングする(図11(h)参照)。ついで、HF
溶液により、探針先端に露出したSiO2層153を取
り除き、Pt探針を露出させる(図11(i)参照)。
最後にガラス基板156を切断し、KOH溶液でn−S
i基板151をエッチングしてカンチレバーを形成する
(図11(j)参照)。
プローブと記録媒体、または、探針と記録媒体との間に
存在する寄生容量により記録速度が低下してしまうとい
う問題点が生じる。そこで、高速記録を安定におこなう
ためにカンチレバー上に作製された探針および配線電極
がシールド電極に覆われた構造を持つプローブが考案さ
れた(特願平07−175490号公報)。この構造は
パルス印加回路系の浮遊容量を低減することができるた
め、記録用印加パルス電圧の波形とほぼ同じ形、波高値
の波形が得られ、周波数特性が向上した。このプローブ
の作製プロセスを図11を用いて説明する。この作製プ
ロセスでは、まず、表面から1μmの深さまでp++層
152が形成されるようにボロンBをドーピングした<
100>の面方位を有するn−Si基板151表面にシ
リコン酸化膜(SiO2)153を形成する(図11
(a)参照)。探針形成用マスク形状にSiO2膜およ
びp++層をエッチングにより除去した後(図11
(b)参照)、水酸化カリウムKOH溶液により、異方
性エッチングを行い、凹部154を形成する(図11
(c)参照)。次に、イオン注入法によりBをドーピン
グすることにより、凹部154中にもp++層152を
形成し(図11(d)参照)、これを300℃の水蒸気
中で処理することにより、p++層152中に酸化膜
(SiO2)層153を形成する(図11(e)参
照)。これに、探針および配線形成用の白金Pt155
を蒸着する(図11(f)参照)。次に、切断用溝15
7を形成し、部分的に剥離用のクロムCr薄膜158を
施したガラス基板156をn−Si基板151に陽極接
合後(図11(g)参照)、KOH溶液で探針先端部分
のSiO2層153が露出するまでn−Si基板151
をエッチングする(図11(h)参照)。ついで、HF
溶液により、探針先端に露出したSiO2層153を取
り除き、Pt探針を露出させる(図11(i)参照)。
最後にガラス基板156を切断し、KOH溶液でn−S
i基板151をエッチングしてカンチレバーを形成する
(図11(j)参照)。
【0004】また、上記STM、AFMに用いられるプ
ローブに搭載される微小ティップ製造方法と同様の製造
方法により電子放出部とゲート電極開口部が一体となっ
た電界放出型電子放出素子の作製方法が開発されている
(特開平06−36682号公報)。この電子放出素子
の製造方法を図12に示す。この製造方法では、まず、
第1の基板201に底部を尖らせた凹部202を形成す
る(図12(a)参照)。次に、熱酸化絶縁膜203を
形成する。次に、凹部202内を埋めつつ、熱酸化絶縁
層203上にエミッタ材料層204を形成する。次に、
導電層205を形成する(図12(b)参照)。次に、
第1の基板201とAl層206を形成した第2の基板
207とを接合する(図12(c)参照)。次に、第1
の基板201をウェットエッチングにより除去し、凸部
208を形成する(図12(d)参照)。次に、熱酸化
絶縁層203上にゲート電極層209を形成した後、フ
ォトレジスト210を塗布する(図12(e)参照)。
次に、ゲート電極209の先端部が現れるようにフォト
レジスト210をエッチングする(図12(f)参
照)。次に、ピラミッド上凸部208の先端部のゲート
電極209および熱酸化絶縁膜203を除去する(図1
2(g)参照)。次に、レジスト210を除去した後、
先端部の周囲の熱酸化絶縁膜203を除去して、エミッ
タを形成する(図12(h)参照)。この方法によると
電子放出部とゲート電極開口部の位置合わせがセルフア
ライメントで出来るため、電子放出特性のすぐれた電子
放出素子を提供することができる。
ローブに搭載される微小ティップ製造方法と同様の製造
方法により電子放出部とゲート電極開口部が一体となっ
た電界放出型電子放出素子の作製方法が開発されている
(特開平06−36682号公報)。この電子放出素子
の製造方法を図12に示す。この製造方法では、まず、
第1の基板201に底部を尖らせた凹部202を形成す
る(図12(a)参照)。次に、熱酸化絶縁膜203を
形成する。次に、凹部202内を埋めつつ、熱酸化絶縁
層203上にエミッタ材料層204を形成する。次に、
導電層205を形成する(図12(b)参照)。次に、
第1の基板201とAl層206を形成した第2の基板
207とを接合する(図12(c)参照)。次に、第1
の基板201をウェットエッチングにより除去し、凸部
208を形成する(図12(d)参照)。次に、熱酸化
絶縁層203上にゲート電極層209を形成した後、フ
ォトレジスト210を塗布する(図12(e)参照)。
次に、ゲート電極209の先端部が現れるようにフォト
レジスト210をエッチングする(図12(f)参
照)。次に、ピラミッド上凸部208の先端部のゲート
電極209および熱酸化絶縁膜203を除去する(図1
2(g)参照)。次に、レジスト210を除去した後、
先端部の周囲の熱酸化絶縁膜203を除去して、エミッ
タを形成する(図12(h)参照)。この方法によると
電子放出部とゲート電極開口部の位置合わせがセルフア
ライメントで出来るため、電子放出特性のすぐれた電子
放出素子を提供することができる。
【0005】
【発明が解決しようとする課題】しかしながら、図11
および図12に示したような従来例の微小ティップの形
成方法は以下の(1)〜(3)のような問題点を有して
いた。 (1)微小ティップの雌型となったシリコン基板は、後
工程でエッチング除去されてしまうため再利用ができ
ず、生産性が低くなり製造コストが高くなる。 (2)ティップの雌型となったシリコン基板をエッチン
グするため、エッチング液による微小ティップの材料劣
化、形状変化、及びエッチング液からの汚染等が生じる
可能性がある。 (3)雌型基板と支持基板とを陽極接合等の方法を用い
て接合するために、支持基板の材料が限定され、この結
果、支持基板の微細加工が困難となる。また、支持基板
にあらかじめ制御回路等を設けた場合、接合時の電圧印
加や加熱により回路の劣化が生じる。
および図12に示したような従来例の微小ティップの形
成方法は以下の(1)〜(3)のような問題点を有して
いた。 (1)微小ティップの雌型となったシリコン基板は、後
工程でエッチング除去されてしまうため再利用ができ
ず、生産性が低くなり製造コストが高くなる。 (2)ティップの雌型となったシリコン基板をエッチン
グするため、エッチング液による微小ティップの材料劣
化、形状変化、及びエッチング液からの汚染等が生じる
可能性がある。 (3)雌型基板と支持基板とを陽極接合等の方法を用い
て接合するために、支持基板の材料が限定され、この結
果、支持基板の微細加工が困難となる。また、支持基板
にあらかじめ制御回路等を設けた場合、接合時の電圧印
加や加熱により回路の劣化が生じる。
【0006】そこで、本発明は、上記従来技術の有する
課題を解決し、微小ティップの雌型を後工程でエッチン
グすることなく形成することができ、雌型は再利用でき
ることにより、生産性を向上すると同時に、製造コスト
を低減することができ、また、エッチング液による微小
ティップの材料劣化、形状変化、及びエッチング液から
の汚染等がなく微小ティップが形成でき、さらに、支持
基板の材料に限定がないため、支持基板の微細加工が容
易で、また、支持基板にあらかじめ制御回路を設けた場
合にプロセスによる回路の劣化のない、微小ティップの
製造方法、及びシールド電極付きプローブの製造方法、
または電界放出型電子放出素子の製造方法と描画装置の
製造方法を提供することを目的としている。
課題を解決し、微小ティップの雌型を後工程でエッチン
グすることなく形成することができ、雌型は再利用でき
ることにより、生産性を向上すると同時に、製造コスト
を低減することができ、また、エッチング液による微小
ティップの材料劣化、形状変化、及びエッチング液から
の汚染等がなく微小ティップが形成でき、さらに、支持
基板の材料に限定がないため、支持基板の微細加工が容
易で、また、支持基板にあらかじめ制御回路を設けた場
合にプロセスによる回路の劣化のない、微小ティップの
製造方法、及びシールド電極付きプローブの製造方法、
または電界放出型電子放出素子の製造方法と描画装置の
製造方法を提供することを目的としている。
【0007】
【課題を解決するための手段】本発明は、上記課題を解
決するため、微小ティップの製造方法、及びシールド電
極付きプローブの製造方法、または電界放出型電子放出
素子の製造方法と描画装置の製造方法を、つぎのように
構成したことを特徴とするものである。すなわち、本発
明の微小ティップの製造方法は、導電体層A、絶縁層、
および導電体層Bからなる微小ティップの製造方法であ
って、前記微小ティップが、第1基板の表面の少なくと
も1つ以上の凹部上に形成した導電体層A、絶縁層、お
よび導電体層Bからなる層を第2基板の接合層上に転写
し、または、前記第1基板の凹部上に形成した導電体層
Bを第2基板の接合層上に転写した後、該導電体層B上
に絶縁層および導電体層Aを設けることにより、形成さ
れることを特徴としている。また、本発明の微小ティッ
プの製造方法は、(a)第1基板の表面に少なくとも1
つ以上の凹部を形成する工程と、(b)前記第1基板の
凹部を含む基板上に、剥離層を形成する工程と、(c)
前記剥離層上に導電体層A、絶縁層、および導電体層B
を形成する工程と、(d)第2基板上に接合層を形成す
る工程と、(e)前記第1基板と前記第2基板とを対向
させ、前記第1基板上の前記導電体層Bを前記第2基板
上の前記接合層に接合する工程と、(f)前記剥離層と
前記第1基板、或いは前記剥離層と前記導電体層Bの界
面で剥離を行い、前記接合層上に導電体層A、絶縁層、
および導電体層Bを転写する工程と、(g)前記導電体
層Aの先端部を選択的にエッチングして開口部を設け、
さらに前記絶縁体層の一部を選択的にエッチング除去し
て前記導電体層Bの先端部を露出させる工程と、を含む
ことを特徴としている。また、本発明の微小ティップの
製造方法は、(a)第1基板の表面に少なくとも1つ以
上の凹部を形成する工程と、(b)前記第1基板の凹部
を含む基板上に、剥離層を形成する工程と、(c)前記
剥離層上に導電体層Bを形成する工程と、(d)第2基
板上に接合層を形成する工程と、(e)前記第1基板と
前記第2基板とを対向させ、前記第1基板上の前記導電
体層Bを前記第2基板上の前記接合層に接合する工程
と、(f)前記剥離層と前記第1基板、或いは前記剥離
層と前記導電体層Bの界面で剥離を行い前記接合層上に
前記導電体層Bを転写する工程と、(g)前記導電体層
B上に絶縁層および導電体層Aを形成する工程と、
(h)前記導電体層Aの先端部を選択的にエッチングし
て開口部を設け、さらに前記絶縁体層の一部を選択的に
エッチング除去して前記導電体層Bの先端部を露出させ
る工程と、を含むことを特徴としている。また、本発明
のシールド電極付きプローブの製造方法は、上記したい
ずれかの本発明の微小ティップの製造方法における導電
体層Aをプローブ電極層で構成すると共に、その導電体
層Bをシールド電極層で構成したことを特徴としてい
る。また、本発明の電界放出型電子放出素子の製造方法
は、上記したいずれかの本発明の微小ティップの製造方
法における導電体層Aを電子放出材料層で構成すると共
に、その導電体層Bをゲート電極層で構成したことを特
徴としている。また、本発明の描画装置の製造方法は、
電界放出型電子放出素子の製造方法により第2基板上に
複数の電界放出型電子放出素子を形成し、さらに、該電
子放出素子から放出される電子ビームを変調する変調手
段を形成することを特徴としている。また、本発明のシ
ールド電極付きプローブの製造方法は、(a)第1基板
の表面に少なくとも1つ以上の凹部を形成する工程と、
(b)前記第1基板の凹部を含む基板上に、剥離層を形
成する工程と、(c)前記剥離層上にシールド電極層、
絶縁層、およびプローブ電極層を形成する工程と、
(d)第2基板上に弾性体材料層を形成する工程と、
(e)前記弾性体材料層上に接合層を形成する工程と、
(f)前記第1基板と前記第2基板とを対向させ、前記
第1基板上の前記プローブ電極層を前記第2基板上の前
記接合層に接合する工程と、(g)前記剥離層と前記第
1基板、或いは前記剥離層と前記シールド電極層の界面
で剥離を行い、前記接合層上にシールド電極層、絶縁
層、およびプローブ電極層を転写する工程と、(h)前
記シールド電極層の先端部を選択的にエッチングして開
口部を設け、さらに前記絶縁体層の一部を選択的にエッ
チング除去して前記プローブ電極層の先端部を露出させ
る工程と、(i)前記第2基板の一部を除去して前記弾
性体材料層から弾性体を形成する工程と、を含むことを
特徴としている。また、本発明のシールド電極付きプロ
ーブの製造方法は、(a)第1基板の表面に少なくとも
1つ以上の凹部を形成する工程と、(b)前記第1基板
の凹部を含む基板上に、剥離層を形成する工程と、
(c)前記剥離層上にプローブ電極層を形成する工程
と、(d)前記第2基板上に弾性体材料層を形成する工
程と、(e)前記弾性体材料層上に接合層を形成する工
程と、(f)前記第1基板と前記第2基板とを対向さ
せ、前記第1基板上の前記プローブ電極層を前記第2基
板上の前記接合層に接合する工程と、(g)前記剥離層
と前記第1基板、或いは前記剥離層と前記絶縁層の界面
で剥離を行い、前記接合層上に前記プローブ電極層を転
写する工程と、(h)前記プローブ電極層上に絶縁層お
よびシールド電極層を形成する工程と、(i)前記シー
ルド電極層の先端部を選択的にエッチングして開口部を
設け、さらに前記絶縁体層の一部を選択的にエッチング
除去して前記プローブ電極層の先端部を露出させる工程
と、(j)第2基板の一部を除去して前記弾性体材料層
から弾性体を形成する工程と、を含むことを特徴として
いる。
決するため、微小ティップの製造方法、及びシールド電
極付きプローブの製造方法、または電界放出型電子放出
素子の製造方法と描画装置の製造方法を、つぎのように
構成したことを特徴とするものである。すなわち、本発
明の微小ティップの製造方法は、導電体層A、絶縁層、
および導電体層Bからなる微小ティップの製造方法であ
って、前記微小ティップが、第1基板の表面の少なくと
も1つ以上の凹部上に形成した導電体層A、絶縁層、お
よび導電体層Bからなる層を第2基板の接合層上に転写
し、または、前記第1基板の凹部上に形成した導電体層
Bを第2基板の接合層上に転写した後、該導電体層B上
に絶縁層および導電体層Aを設けることにより、形成さ
れることを特徴としている。また、本発明の微小ティッ
プの製造方法は、(a)第1基板の表面に少なくとも1
つ以上の凹部を形成する工程と、(b)前記第1基板の
凹部を含む基板上に、剥離層を形成する工程と、(c)
前記剥離層上に導電体層A、絶縁層、および導電体層B
を形成する工程と、(d)第2基板上に接合層を形成す
る工程と、(e)前記第1基板と前記第2基板とを対向
させ、前記第1基板上の前記導電体層Bを前記第2基板
上の前記接合層に接合する工程と、(f)前記剥離層と
前記第1基板、或いは前記剥離層と前記導電体層Bの界
面で剥離を行い、前記接合層上に導電体層A、絶縁層、
および導電体層Bを転写する工程と、(g)前記導電体
層Aの先端部を選択的にエッチングして開口部を設け、
さらに前記絶縁体層の一部を選択的にエッチング除去し
て前記導電体層Bの先端部を露出させる工程と、を含む
ことを特徴としている。また、本発明の微小ティップの
製造方法は、(a)第1基板の表面に少なくとも1つ以
上の凹部を形成する工程と、(b)前記第1基板の凹部
を含む基板上に、剥離層を形成する工程と、(c)前記
剥離層上に導電体層Bを形成する工程と、(d)第2基
板上に接合層を形成する工程と、(e)前記第1基板と
前記第2基板とを対向させ、前記第1基板上の前記導電
体層Bを前記第2基板上の前記接合層に接合する工程
と、(f)前記剥離層と前記第1基板、或いは前記剥離
層と前記導電体層Bの界面で剥離を行い前記接合層上に
前記導電体層Bを転写する工程と、(g)前記導電体層
B上に絶縁層および導電体層Aを形成する工程と、
(h)前記導電体層Aの先端部を選択的にエッチングし
て開口部を設け、さらに前記絶縁体層の一部を選択的に
エッチング除去して前記導電体層Bの先端部を露出させ
る工程と、を含むことを特徴としている。また、本発明
のシールド電極付きプローブの製造方法は、上記したい
ずれかの本発明の微小ティップの製造方法における導電
体層Aをプローブ電極層で構成すると共に、その導電体
層Bをシールド電極層で構成したことを特徴としてい
る。また、本発明の電界放出型電子放出素子の製造方法
は、上記したいずれかの本発明の微小ティップの製造方
法における導電体層Aを電子放出材料層で構成すると共
に、その導電体層Bをゲート電極層で構成したことを特
徴としている。また、本発明の描画装置の製造方法は、
電界放出型電子放出素子の製造方法により第2基板上に
複数の電界放出型電子放出素子を形成し、さらに、該電
子放出素子から放出される電子ビームを変調する変調手
段を形成することを特徴としている。また、本発明のシ
ールド電極付きプローブの製造方法は、(a)第1基板
の表面に少なくとも1つ以上の凹部を形成する工程と、
(b)前記第1基板の凹部を含む基板上に、剥離層を形
成する工程と、(c)前記剥離層上にシールド電極層、
絶縁層、およびプローブ電極層を形成する工程と、
(d)第2基板上に弾性体材料層を形成する工程と、
(e)前記弾性体材料層上に接合層を形成する工程と、
(f)前記第1基板と前記第2基板とを対向させ、前記
第1基板上の前記プローブ電極層を前記第2基板上の前
記接合層に接合する工程と、(g)前記剥離層と前記第
1基板、或いは前記剥離層と前記シールド電極層の界面
で剥離を行い、前記接合層上にシールド電極層、絶縁
層、およびプローブ電極層を転写する工程と、(h)前
記シールド電極層の先端部を選択的にエッチングして開
口部を設け、さらに前記絶縁体層の一部を選択的にエッ
チング除去して前記プローブ電極層の先端部を露出させ
る工程と、(i)前記第2基板の一部を除去して前記弾
性体材料層から弾性体を形成する工程と、を含むことを
特徴としている。また、本発明のシールド電極付きプロ
ーブの製造方法は、(a)第1基板の表面に少なくとも
1つ以上の凹部を形成する工程と、(b)前記第1基板
の凹部を含む基板上に、剥離層を形成する工程と、
(c)前記剥離層上にプローブ電極層を形成する工程
と、(d)前記第2基板上に弾性体材料層を形成する工
程と、(e)前記弾性体材料層上に接合層を形成する工
程と、(f)前記第1基板と前記第2基板とを対向さ
せ、前記第1基板上の前記プローブ電極層を前記第2基
板上の前記接合層に接合する工程と、(g)前記剥離層
と前記第1基板、或いは前記剥離層と前記絶縁層の界面
で剥離を行い、前記接合層上に前記プローブ電極層を転
写する工程と、(h)前記プローブ電極層上に絶縁層お
よびシールド電極層を形成する工程と、(i)前記シー
ルド電極層の先端部を選択的にエッチングして開口部を
設け、さらに前記絶縁体層の一部を選択的にエッチング
除去して前記プローブ電極層の先端部を露出させる工程
と、(j)第2基板の一部を除去して前記弾性体材料層
から弾性体を形成する工程と、を含むことを特徴として
いる。
【0008】
【発明の実施の形態】つぎに、図に基づいて本発明の実
施の形態について説明する。図1および図2は本発明に
よる微小ティップの製造工程を示す断面図である。以
下、この図に従い本発明の製造方法を説明する。第一
に、シリコンよりなる第1基板1の表面に凹部3を形成
する。これには、まず第1基板1に保護層2を形成し、
次に、保護層2の所望の箇所を、フォトリソグラフィと
エッチングによりパターニングしてシリコンの一部を露
出させ、次に、結晶軸異方性エッチング等を用いてシリ
コンをエッチングして凹部3を形成する方法が用いられ
る。保護層2としては二酸化シリコンや窒化シリコンを
用いることができる。シリコンのエッチングには電界放
出型電子放出素子先端部を鋭利に形成できる結晶軸異方
性エッチングを用いることが好ましい。エッチング液に
水酸化カリウム水溶液等を用いることにより(111)
面と等価な4つの面で囲まれた逆ピラミッド状の凹部3
を形成することができる(図1(a)参照)。
施の形態について説明する。図1および図2は本発明に
よる微小ティップの製造工程を示す断面図である。以
下、この図に従い本発明の製造方法を説明する。第一
に、シリコンよりなる第1基板1の表面に凹部3を形成
する。これには、まず第1基板1に保護層2を形成し、
次に、保護層2の所望の箇所を、フォトリソグラフィと
エッチングによりパターニングしてシリコンの一部を露
出させ、次に、結晶軸異方性エッチング等を用いてシリ
コンをエッチングして凹部3を形成する方法が用いられ
る。保護層2としては二酸化シリコンや窒化シリコンを
用いることができる。シリコンのエッチングには電界放
出型電子放出素子先端部を鋭利に形成できる結晶軸異方
性エッチングを用いることが好ましい。エッチング液に
水酸化カリウム水溶液等を用いることにより(111)
面と等価な4つの面で囲まれた逆ピラミッド状の凹部3
を形成することができる(図1(a)参照)。
【0009】第二に、上記凹部3を含む第1基板1上に
剥離層4を形成する。剥離層4はその機能により以下の
2つの場合に分けられる。 (1)第1基板1と剥離層4との界面で剥離する場合。 (2)剥離層4と微小ティップ5との界面で剥離する場
合。 この(1)の場合は、この剥離層4形成後の工程で剥離
層4上に微小ティップ5を成膜した後、第1基板1と剥
離層4との界面で剥離するため、剥離層4の材料は第1
基板1との密着性が小さいことが必要である。また、後
工程で剥離層をエッチング除去するために微小ティップ
とのエッチング選択性が良いことが必要である。また上
記(2)の場合は、この剥離層4形成後の工程で剥離層
4上に微小ティップ材料層5を成膜した後、微小ティッ
プ材料層5を剥離層4から剥離するため、第1基板1と
の密着性はよいが素子材料層5が剥離しやすい剥離層4
材料を選択する必要がある。このような材料としてはそ
れぞれの場合に応じて、金属元素、半金属元素、半導体
元素のそれぞれの酸化物あるいは窒化物、たとえばB
N,AlN,Al2O3,Si3N4,SiO2,TiN,
TiO2,VO2,Cr2O3,ZrO2,Ta2O5,WO3
等が使用できる。これらの材料はスパッタリング法や真
空蒸着法により形成することができる。特に(2)の場
合において、第1基板1にシリコンを用いる場合は基板
表面を酸化することにより容易に二酸化シリコン(Si
O2)を得ることができる。この酸化による二酸化シリ
コンの形成方法は、放置(自然酸化)する方法、硫酸+
過酸化水素水を利用する方法、沸騰水を用いる方法、熱
酸化炉を用いる方法等があり、特に、熱酸化炉をもちい
てシリコン表面を熱酸化する方法が再現性・制御性・成
膜速度の点で優れている。また、剥離層4の酸化膜を厚
くすることにより、シリコン基板表面の凹凸を吸収し表
面を平滑にすることができる。このため形成される微小
ティップの表面も平滑にすることが可能である。また、
微小ティップ材料層と剥離層との界面が平滑であるた
め、微小ティップ材料を剥離層4から剥離することが容
易となる。また、シリコン基板を熱酸化して酸化膜を形
成することにより微小ティップを構成する側壁面を中空
の領域に向かって凸の形状とすることができる。これ
は、シリコンの形状により、熱酸化した時の二酸化シリ
コンの厚みに差が生じることを利用している。これによ
り、先端曲率半径を小さくすることができる。先鋭化の
形状は全体の熱酸化膜の厚さを変えることにより制御す
ることが可能であり、300nm以上が好ましい。
剥離層4を形成する。剥離層4はその機能により以下の
2つの場合に分けられる。 (1)第1基板1と剥離層4との界面で剥離する場合。 (2)剥離層4と微小ティップ5との界面で剥離する場
合。 この(1)の場合は、この剥離層4形成後の工程で剥離
層4上に微小ティップ5を成膜した後、第1基板1と剥
離層4との界面で剥離するため、剥離層4の材料は第1
基板1との密着性が小さいことが必要である。また、後
工程で剥離層をエッチング除去するために微小ティップ
とのエッチング選択性が良いことが必要である。また上
記(2)の場合は、この剥離層4形成後の工程で剥離層
4上に微小ティップ材料層5を成膜した後、微小ティッ
プ材料層5を剥離層4から剥離するため、第1基板1と
の密着性はよいが素子材料層5が剥離しやすい剥離層4
材料を選択する必要がある。このような材料としてはそ
れぞれの場合に応じて、金属元素、半金属元素、半導体
元素のそれぞれの酸化物あるいは窒化物、たとえばB
N,AlN,Al2O3,Si3N4,SiO2,TiN,
TiO2,VO2,Cr2O3,ZrO2,Ta2O5,WO3
等が使用できる。これらの材料はスパッタリング法や真
空蒸着法により形成することができる。特に(2)の場
合において、第1基板1にシリコンを用いる場合は基板
表面を酸化することにより容易に二酸化シリコン(Si
O2)を得ることができる。この酸化による二酸化シリ
コンの形成方法は、放置(自然酸化)する方法、硫酸+
過酸化水素水を利用する方法、沸騰水を用いる方法、熱
酸化炉を用いる方法等があり、特に、熱酸化炉をもちい
てシリコン表面を熱酸化する方法が再現性・制御性・成
膜速度の点で優れている。また、剥離層4の酸化膜を厚
くすることにより、シリコン基板表面の凹凸を吸収し表
面を平滑にすることができる。このため形成される微小
ティップの表面も平滑にすることが可能である。また、
微小ティップ材料層と剥離層との界面が平滑であるた
め、微小ティップ材料を剥離層4から剥離することが容
易となる。また、シリコン基板を熱酸化して酸化膜を形
成することにより微小ティップを構成する側壁面を中空
の領域に向かって凸の形状とすることができる。これ
は、シリコンの形状により、熱酸化した時の二酸化シリ
コンの厚みに差が生じることを利用している。これによ
り、先端曲率半径を小さくすることができる。先鋭化の
形状は全体の熱酸化膜の厚さを変えることにより制御す
ることが可能であり、300nm以上が好ましい。
【0010】第三に、前記凹部を含む剥離層4上に微小
ティップ5の材料として導電体層A51、絶縁体層5
3、および導電体層B52を形成する(図1(b)参
照)。導電体層Aは、微小ティップをシールド付きプロ
ーブに用いる場合のシールド電極、または、電子放出素
子として用いる場合のゲート電極層である。導電体層A
の材料としてはAl、Pt、Ni、Cr、Ta、W等の
金属が用いられる。絶縁体層53は導電体層Aと導電体
層Bとを電気的に絶縁するための層であり、その材料と
してはBN,AlN,Al2O3,Si3N4,SiO2等
が使用できる。微小ティップをシールド付きプローブに
用いる場合、導電体層Bはプローブ電極であり、Pt、
Au、Ir、Re、W、Ta等の金属が用いられる。ま
た、微小ティップを電子放出素子として用いる場合、導
電体層Bは電子放出層であり、Pd、Pt、Ru、A
g、Au、Ti、In、Cu、Cr、Fe、Zn、S
n、Ta、W、Pb等の金属、PdO、SnO2、In2
O3、PbO、Sb2O3等の酸化物、HfB2、Zr
B2、LaB6、CeB6、YB4、GdB4等の硼化物、
TiC、ZrC、HfC、TaC、SiC、WC等の炭
化物、TiN、ZrN、HfN等の窒化物、Si、Ge
等の半導体、カーボン等の中から適宜選択される。ま
た、導電体層Bを成膜後、以下の接合層7との密着性を
向上させるためにさらにAu等の層を形成してもよい。
これら微小ティップ5材料の成膜には既知の薄膜作製技
術である真空蒸着法、スパッタリング法、化学気相成長
法等が用いられる。成膜後、既知のフォトリソグラフィ
ーの手法を用いてこれら微小ティップ5材料を所望の形
状にパターニングする。また、本発明は以下の製造方法
をも含む。すなわち、本工程においては絶縁体層53と
導電体層B52、または導電体層B52のみを成膜し、
以下の工程で記載する圧着工程の後に、残りの導電体層
A51、または、絶縁体層53と導電体層A51とを成
膜する工程が付与される。
ティップ5の材料として導電体層A51、絶縁体層5
3、および導電体層B52を形成する(図1(b)参
照)。導電体層Aは、微小ティップをシールド付きプロ
ーブに用いる場合のシールド電極、または、電子放出素
子として用いる場合のゲート電極層である。導電体層A
の材料としてはAl、Pt、Ni、Cr、Ta、W等の
金属が用いられる。絶縁体層53は導電体層Aと導電体
層Bとを電気的に絶縁するための層であり、その材料と
してはBN,AlN,Al2O3,Si3N4,SiO2等
が使用できる。微小ティップをシールド付きプローブに
用いる場合、導電体層Bはプローブ電極であり、Pt、
Au、Ir、Re、W、Ta等の金属が用いられる。ま
た、微小ティップを電子放出素子として用いる場合、導
電体層Bは電子放出層であり、Pd、Pt、Ru、A
g、Au、Ti、In、Cu、Cr、Fe、Zn、S
n、Ta、W、Pb等の金属、PdO、SnO2、In2
O3、PbO、Sb2O3等の酸化物、HfB2、Zr
B2、LaB6、CeB6、YB4、GdB4等の硼化物、
TiC、ZrC、HfC、TaC、SiC、WC等の炭
化物、TiN、ZrN、HfN等の窒化物、Si、Ge
等の半導体、カーボン等の中から適宜選択される。ま
た、導電体層Bを成膜後、以下の接合層7との密着性を
向上させるためにさらにAu等の層を形成してもよい。
これら微小ティップ5材料の成膜には既知の薄膜作製技
術である真空蒸着法、スパッタリング法、化学気相成長
法等が用いられる。成膜後、既知のフォトリソグラフィ
ーの手法を用いてこれら微小ティップ5材料を所望の形
状にパターニングする。また、本発明は以下の製造方法
をも含む。すなわち、本工程においては絶縁体層53と
導電体層B52、または導電体層B52のみを成膜し、
以下の工程で記載する圧着工程の後に、残りの導電体層
A51、または、絶縁体層53と導電体層A51とを成
膜する工程が付与される。
【0011】第四に、第2基板8上に接合層7を形成す
る(図1(c)参照)。接合層7は圧力により微小ティ
ップ5材料層を接合するためのものであり、微小ティッ
プ材料層の少なくとも接合層7に接する部分と、接合層
7とに金属を用いれば、圧力で互いに変形することによ
り金属結合を得ることができる。特にAuのような延性
・展性に富んだ金属が望ましい。第五に、前記凹部3を
含む剥離層4上の接合層7に接合する。これには、それ
ぞれの基板を真空チャック等により保持できるアライメ
ント装置を用い、第1基板1上の微小ティップ5と第2
基板8上の接合層7とを位置合わせして対向・接触さ
せ、更に荷重を加えることにより微小ティップ5材料層
と接合層7の接合(圧着)を行う(図1(d)参照)。
第六に、前記剥離層4と微小ティップ5材料層の界面で
剥離を行い接合層7上に微小ティップ5材料層を転写す
ることにより微小ティップを形成する。すなわち、第1
基板1と第2基板8を引き離すことにより、剥離層4と
微小ティップ5材料層との界面で剥離させる(図1
(e)参照)。
る(図1(c)参照)。接合層7は圧力により微小ティ
ップ5材料層を接合するためのものであり、微小ティッ
プ材料層の少なくとも接合層7に接する部分と、接合層
7とに金属を用いれば、圧力で互いに変形することによ
り金属結合を得ることができる。特にAuのような延性
・展性に富んだ金属が望ましい。第五に、前記凹部3を
含む剥離層4上の接合層7に接合する。これには、それ
ぞれの基板を真空チャック等により保持できるアライメ
ント装置を用い、第1基板1上の微小ティップ5と第2
基板8上の接合層7とを位置合わせして対向・接触さ
せ、更に荷重を加えることにより微小ティップ5材料層
と接合層7の接合(圧着)を行う(図1(d)参照)。
第六に、前記剥離層4と微小ティップ5材料層の界面で
剥離を行い接合層7上に微小ティップ5材料層を転写す
ることにより微小ティップを形成する。すなわち、第1
基板1と第2基板8を引き離すことにより、剥離層4と
微小ティップ5材料層との界面で剥離させる(図1
(e)参照)。
【0012】第七に、導電体層Aの先端部を選択的にエ
ッチングして開口部を形成する。まず、レジスト14を
スピンコートにより塗布する。この方法によればレジス
ト表面においては微小ティップの凸形状を吸収してほぼ
平面とすることができる(図2(a)参照)。次に、導
電体層A51の先端が現れるまでドライエッチングによ
りレジスト14をエッチングする。次に、導電体層A5
1の先端部をエッチングして開口部を設ける。次に、開
口部より絶縁体層53を一部エッチング除去して導電体
層B52の先端部を露出させる(図2(b)参照)。ま
た、レジスト14の代わりに熱処理により粘性流動(リ
フロー)をおこす、熱にて塑性変形可能な材料を用いる
ことも可能である。特に、Tetraethylort
hosilcate(TEOS)、Diethylsi
lane等の有機シリコンソースを原料ガスとしてCh
emical Vapor Deposition(C
VD)法により形成されるガラスは膜厚が均一であり、
比較的低温にて再現性良く成膜でき塑性材料層として好
ましい。また、これら原料ガスにTMP(Trimet
hylphosphate)やTMB(Trimeth
ylborate)をドープすることにより、りんガラ
ス(PSG:Phospho−silicate gl
ass)、BSG、BPSG等のガラスを得ることがで
き利用できる。特に、PSGは400℃程度以下の成膜
温度で成膜出来るため、塑性材料として、より好まし
い。なお、塑性材料層の形成方法としては、基板上に形
成した凹部上の形状を忠実に再現する方法であれば、薄
膜作製方法に制限されることはなく、従来公知の技術た
とえば真空蒸着法、スパッタ法、化学気相成長法、スピ
ンナ塗布方法、ディップ塗布方法等の薄膜作製技術を用
いることが可能である。
ッチングして開口部を形成する。まず、レジスト14を
スピンコートにより塗布する。この方法によればレジス
ト表面においては微小ティップの凸形状を吸収してほぼ
平面とすることができる(図2(a)参照)。次に、導
電体層A51の先端が現れるまでドライエッチングによ
りレジスト14をエッチングする。次に、導電体層A5
1の先端部をエッチングして開口部を設ける。次に、開
口部より絶縁体層53を一部エッチング除去して導電体
層B52の先端部を露出させる(図2(b)参照)。ま
た、レジスト14の代わりに熱処理により粘性流動(リ
フロー)をおこす、熱にて塑性変形可能な材料を用いる
ことも可能である。特に、Tetraethylort
hosilcate(TEOS)、Diethylsi
lane等の有機シリコンソースを原料ガスとしてCh
emical Vapor Deposition(C
VD)法により形成されるガラスは膜厚が均一であり、
比較的低温にて再現性良く成膜でき塑性材料層として好
ましい。また、これら原料ガスにTMP(Trimet
hylphosphate)やTMB(Trimeth
ylborate)をドープすることにより、りんガラ
ス(PSG:Phospho−silicate gl
ass)、BSG、BPSG等のガラスを得ることがで
き利用できる。特に、PSGは400℃程度以下の成膜
温度で成膜出来るため、塑性材料として、より好まし
い。なお、塑性材料層の形成方法としては、基板上に形
成した凹部上の形状を忠実に再現する方法であれば、薄
膜作製方法に制限されることはなく、従来公知の技術た
とえば真空蒸着法、スパッタ法、化学気相成長法、スピ
ンナ塗布方法、ディップ塗布方法等の薄膜作製技術を用
いることが可能である。
【0013】第八に、必要に応じて第2基板を加工す
る。例えば、図2(c)に示すようにカンチレバー型プ
ローブ等を作製することができる。また、本発明の微小
ティップにより電子放出素子を形成し、さらにアノード
電極、蛍光体が形成された前面板(フェースプレート)
を、第2基板8周囲に形成した支持枠に接着することに
より画像形成装置を得ることができる。また、上記電子
放出素子をもちいて実施例に示すような描画装置を形成
することが可能である。
る。例えば、図2(c)に示すようにカンチレバー型プ
ローブ等を作製することができる。また、本発明の微小
ティップにより電子放出素子を形成し、さらにアノード
電極、蛍光体が形成された前面板(フェースプレート)
を、第2基板8周囲に形成した支持枠に接着することに
より画像形成装置を得ることができる。また、上記電子
放出素子をもちいて実施例に示すような描画装置を形成
することが可能である。
【0014】
【実施例】以下、具体的な実施例を挙げて本発明を詳し
く説明するが、本発明はこれら実施例に限定されるもの
ではなく、本発明の目的が達成される範囲内での各要素
の置換や設計変更がなされたものをも包含する。 [実施例1]実施例1においては、本発明によるシール
ド電極付きプローブの製造方法を実施した。図1および
図2は本実施例の製造工程を示す断面図である。以下、
この図に従い製造方法を説明する。まず、面方位(10
0)の単結晶シリコンウエハを第1基板1として用意し
た。次に、保護層2としてシリコン熱酸化膜を100n
m形成した。次に、保護層2の所望の箇所を、フォトリ
ソグラフィとエッチングによりパターニングし、10μ
m平方のシリコンを露出した。次に、水酸化カリウム水
溶液を用いた結晶軸異方性エッチングによりパターニン
グ部のシリコンをエッチングした。なお、エッチング条
件は、濃度30%の水酸化カリウム水溶液を用い、液温
90℃、エッチング時間は3分とした。このとき(11
1)面と等価な4つの面で囲まれた深さ約7μmの逆ピ
ラミッド状の凹部3が形成された(図1(a)参照)。
次に、保護層2である熱酸化膜をフッ酸とフッ化アンモ
ニウムの混合水溶液(HF:NH4F=1:5)で除去
した。次に、120℃に加熱した硫酸と過酸化水素水の
混合液、及び、2%フッ酸水溶液を用いて第1基板1の
洗浄を行った。次に、酸化炉をもちいて第1基板1を酸
素及び水素雰囲気中で1000℃に加熱し、剥離層4で
ある二酸化シリコンを500nm形成した。次にシール
ド電極51bとなる導電体層A51としてスパッタリン
グ法により白金Ptを100nm成膜した。次に、絶縁
体層53としてCVDにより二酸化シリコンSiO2を
500nm成膜した。次に、プローブ電極層52bとな
る導電体層B52としてタングステンWを100nm、
金Auを200nm成膜した。次に、既知のフォトリソ
グラフィーの手法を用いてこれら微小ティップ5材料を
パターニングした(図1(b)参照)。
く説明するが、本発明はこれら実施例に限定されるもの
ではなく、本発明の目的が達成される範囲内での各要素
の置換や設計変更がなされたものをも包含する。 [実施例1]実施例1においては、本発明によるシール
ド電極付きプローブの製造方法を実施した。図1および
図2は本実施例の製造工程を示す断面図である。以下、
この図に従い製造方法を説明する。まず、面方位(10
0)の単結晶シリコンウエハを第1基板1として用意し
た。次に、保護層2としてシリコン熱酸化膜を100n
m形成した。次に、保護層2の所望の箇所を、フォトリ
ソグラフィとエッチングによりパターニングし、10μ
m平方のシリコンを露出した。次に、水酸化カリウム水
溶液を用いた結晶軸異方性エッチングによりパターニン
グ部のシリコンをエッチングした。なお、エッチング条
件は、濃度30%の水酸化カリウム水溶液を用い、液温
90℃、エッチング時間は3分とした。このとき(11
1)面と等価な4つの面で囲まれた深さ約7μmの逆ピ
ラミッド状の凹部3が形成された(図1(a)参照)。
次に、保護層2である熱酸化膜をフッ酸とフッ化アンモ
ニウムの混合水溶液(HF:NH4F=1:5)で除去
した。次に、120℃に加熱した硫酸と過酸化水素水の
混合液、及び、2%フッ酸水溶液を用いて第1基板1の
洗浄を行った。次に、酸化炉をもちいて第1基板1を酸
素及び水素雰囲気中で1000℃に加熱し、剥離層4で
ある二酸化シリコンを500nm形成した。次にシール
ド電極51bとなる導電体層A51としてスパッタリン
グ法により白金Ptを100nm成膜した。次に、絶縁
体層53としてCVDにより二酸化シリコンSiO2を
500nm成膜した。次に、プローブ電極層52bとな
る導電体層B52としてタングステンWを100nm、
金Auを200nm成膜した。次に、既知のフォトリソ
グラフィーの手法を用いてこれら微小ティップ5材料を
パターニングした(図1(b)参照)。
【0015】次に、第2基板8として単結晶シリコン基
板を用意し、第2基板8両面に二酸化シリコン22を
0.3μm、窒化シリコン21を0.5μm成膜した。
次に表面の窒化シリコン21をフォトリソグラフィとエ
ッチングによりカンチレバー9(片持ち梁)の形状にパ
ターニングした。このとき、カンチレバーの寸法は幅5
0μm、長さ300μmとした。次に、裏面の窒化シリ
コン21及び二酸化シリコン22を同様にエッチングマ
スク形状にパターニングした。次に、チタンTiを3n
m、金Auを50nm成膜し、フォトリソグラフィとエ
ッチングによりパターン形成を行い、カンチレバー上に
接合層7を形成した。次に、クロムCrを3nm、アル
ミニウムAlを200nm成膜し、フォトリソグラフィ
とエッチングによりパターン形成を行い、配線電極15
を形成した(図1(c)参照)。次に、第1基板1上の
微小ティップ5と第2基板8上の接合層7とを位置合わ
せして対向・接触させ、更に荷重を加えることにより導
電体層B52と接合層7の接合(圧着)を行った(図1
(d)参照)。次に、第1基板1と第2基板8を引き離
すことにより、剥離層4と導電体層A51との界面で剥
離させた(図1(e)参照)。
板を用意し、第2基板8両面に二酸化シリコン22を
0.3μm、窒化シリコン21を0.5μm成膜した。
次に表面の窒化シリコン21をフォトリソグラフィとエ
ッチングによりカンチレバー9(片持ち梁)の形状にパ
ターニングした。このとき、カンチレバーの寸法は幅5
0μm、長さ300μmとした。次に、裏面の窒化シリ
コン21及び二酸化シリコン22を同様にエッチングマ
スク形状にパターニングした。次に、チタンTiを3n
m、金Auを50nm成膜し、フォトリソグラフィとエ
ッチングによりパターン形成を行い、カンチレバー上に
接合層7を形成した。次に、クロムCrを3nm、アル
ミニウムAlを200nm成膜し、フォトリソグラフィ
とエッチングによりパターン形成を行い、配線電極15
を形成した(図1(c)参照)。次に、第1基板1上の
微小ティップ5と第2基板8上の接合層7とを位置合わ
せして対向・接触させ、更に荷重を加えることにより導
電体層B52と接合層7の接合(圧着)を行った(図1
(d)参照)。次に、第1基板1と第2基板8を引き離
すことにより、剥離層4と導電体層A51との界面で剥
離させた(図1(e)参照)。
【0016】次に、スピンコート法によりフォトレジス
ト14を塗布した(図2(a)参照)。次に、酸素ガス
を用いたドライエッチングにより導電体層A51の先端
が現れるまでエッチングを行った。次に、四フッ化炭素
ガスを用いたドライエッチングにより導電体層A51の
先端部をエッチングして開口部を形成した。次に、フッ
酸とフッ化アンモニウムの混合水溶液により絶縁体層5
3を一部エッチング除去した(図2(b)参照)。次
に、フォトレジスト14を除去した後、新たに表面保護
層としてポリイミド層をスピンコートにより塗布した。
次に、裏面の窒化シリコン21をエッチングマスクにし
て、90℃に加熱した30%水酸化カリウム水溶液によ
り裏面からシリコン基板8のエッチングを行った。次
に、フッ酸とフッ化アンモニウム混合水溶液により二酸
化シリコン層22を除去した。最後に、酸素プラズマを
用いて表面保護層を除去してカンチレバー型プローブを
形成した(図2(c)参照)。なお、本実施例では弾性
体形状として、カンチレバー型のものを例に挙げ説明し
たが、他の形状、例えばトーション型でもよい。
ト14を塗布した(図2(a)参照)。次に、酸素ガス
を用いたドライエッチングにより導電体層A51の先端
が現れるまでエッチングを行った。次に、四フッ化炭素
ガスを用いたドライエッチングにより導電体層A51の
先端部をエッチングして開口部を形成した。次に、フッ
酸とフッ化アンモニウムの混合水溶液により絶縁体層5
3を一部エッチング除去した(図2(b)参照)。次
に、フォトレジスト14を除去した後、新たに表面保護
層としてポリイミド層をスピンコートにより塗布した。
次に、裏面の窒化シリコン21をエッチングマスクにし
て、90℃に加熱した30%水酸化カリウム水溶液によ
り裏面からシリコン基板8のエッチングを行った。次
に、フッ酸とフッ化アンモニウム混合水溶液により二酸
化シリコン層22を除去した。最後に、酸素プラズマを
用いて表面保護層を除去してカンチレバー型プローブを
形成した(図2(c)参照)。なお、本実施例では弾性
体形状として、カンチレバー型のものを例に挙げ説明し
たが、他の形状、例えばトーション型でもよい。
【0017】本実施例によるシールド電極付きプローブ
を図3に示す。第2基板8上にカンチレバー9が形成さ
れ、カンチレバー9先端に情報入出力用の微小ティップ
5が搭載されている。微小ティップのプローブ電極52
bは、先端部以外は絶縁体層53を介してシールド電極
51bに覆われている。本実施例の製造方法によるプロ
ーブのプローブ電極52b先端曲率半径は約50nmで
ある。
を図3に示す。第2基板8上にカンチレバー9が形成さ
れ、カンチレバー9先端に情報入出力用の微小ティップ
5が搭載されている。微小ティップのプローブ電極52
bは、先端部以外は絶縁体層53を介してシールド電極
51bに覆われている。本実施例の製造方法によるプロ
ーブのプローブ電極52b先端曲率半径は約50nmで
ある。
【0018】本実施例のシールド電極付きプローブを用
いた記録再生装置のブロック図を図4に示す。記録再生
装置は本発明のシールド電極付きプローブと、レーザー
光61と、カンチレバー自由端の接合層裏面にレーザー
光を集光するためのレンズ62とカンチレバーのたわみ
変位による光の反射角の変化を検出するポジションセン
サー63と、ポジションセンサーからの信号により変位
検出を行う変位検出回路66と、XYZ軸駆動ピエゾ素
子65と、XYZ軸駆動ピエゾ素子をXYZ方向に駆動
するためのXYZ駆動用ドライバー67とからなる。6
8は微小ティップ5と記録媒体64との間に電圧を印加
するための電圧印加回路である。69は微小ティップ5
と記録媒体64との間を流れる微小電流Itを検出する
ための電流検出回路である。変位検出回路66、XYZ
駆動用ドライバー67、電圧印加回路68、電流検出回
路69はそれぞれマイクロコンピュータ70に接続され
ている。記録媒体64には電極上にポリイミドLB膜
(ラングミュア・ブロジェット膜)を形成したものを用
いた。
いた記録再生装置のブロック図を図4に示す。記録再生
装置は本発明のシールド電極付きプローブと、レーザー
光61と、カンチレバー自由端の接合層裏面にレーザー
光を集光するためのレンズ62とカンチレバーのたわみ
変位による光の反射角の変化を検出するポジションセン
サー63と、ポジションセンサーからの信号により変位
検出を行う変位検出回路66と、XYZ軸駆動ピエゾ素
子65と、XYZ軸駆動ピエゾ素子をXYZ方向に駆動
するためのXYZ駆動用ドライバー67とからなる。6
8は微小ティップ5と記録媒体64との間に電圧を印加
するための電圧印加回路である。69は微小ティップ5
と記録媒体64との間を流れる微小電流Itを検出する
ための電流検出回路である。変位検出回路66、XYZ
駆動用ドライバー67、電圧印加回路68、電流検出回
路69はそれぞれマイクロコンピュータ70に接続され
ている。記録媒体64には電極上にポリイミドLB膜
(ラングミュア・ブロジェット膜)を形成したものを用
いた。
【0019】この装置を用いて、変位検出回路66の信
号に基づいて微小ティップ5と記録媒体64が一定範囲
の力で接触するようにXYZ駆動ピエゾ素子12のZを
駆動しながら、XYZ駆動ピエゾ素子12のXYを駆動
することにより記録媒体64のXY面内走査を行う。上
記状態にて変位検出マイクロコンピュータ70からの記
録信号に基づいて電圧印加回路68により微小ティップ
5と記録媒体64との間にパルス電圧を印加して記録媒
体64の導電率を変化させることにより情報の記録を行
う。また、上記状態にて微小ティップ5と記録媒体64
との間に電圧印加回路68によりバイアス電圧を印加
し、この時微小ティップ5と記録媒体64との間に流れ
る電流を電流検出回路69にて検出することにより情報
の再生を行う。本実施例で作製したシールド電極付きプ
ローブはパルス印加回路系の浮遊容量を低減することが
できるため、記録用印加パルス電圧の波形とほぼ同じ
形、波高値の波形が得られ、周波数特性が向上した。
号に基づいて微小ティップ5と記録媒体64が一定範囲
の力で接触するようにXYZ駆動ピエゾ素子12のZを
駆動しながら、XYZ駆動ピエゾ素子12のXYを駆動
することにより記録媒体64のXY面内走査を行う。上
記状態にて変位検出マイクロコンピュータ70からの記
録信号に基づいて電圧印加回路68により微小ティップ
5と記録媒体64との間にパルス電圧を印加して記録媒
体64の導電率を変化させることにより情報の記録を行
う。また、上記状態にて微小ティップ5と記録媒体64
との間に電圧印加回路68によりバイアス電圧を印加
し、この時微小ティップ5と記録媒体64との間に流れ
る電流を電流検出回路69にて検出することにより情報
の再生を行う。本実施例で作製したシールド電極付きプ
ローブはパルス印加回路系の浮遊容量を低減することが
できるため、記録用印加パルス電圧の波形とほぼ同じ
形、波高値の波形が得られ、周波数特性が向上した。
【0020】[実施例2]実施例2においては、本発明
の第2態様によるシールド電極付きプローブの製造方法
を実施した。図5および図6は本実施例の製造工程を示
す断面図であり実施例1とほぼ同一である。実施例1と
異なるところを以下に示す。(1)図5(b)の工程に
おいて導電体層B52としてタングステンWを100n
m、金Auを200nm成膜した。(2)図5(d)の
圧着工程後に、図5(e)の工程において絶縁体層53
としてCVDにより二酸化シリコンSiO2を500n
m成膜し、シールド電極51bとなる導電体層A51と
してスパッタリング法により白金Ptを100nm成膜
した。本実施例に示された製造方法によるシールド電極
付きプローブの構成は図3に示されるプローブと同一で
ある。本実施例の製造方法によるプローブのプローブ電
極52b先端曲率半径は約30nmであり、実施例1に
よるプローブのプローブ電極52b先端と比較してさら
に先鋭な形状を得ることができた。
の第2態様によるシールド電極付きプローブの製造方法
を実施した。図5および図6は本実施例の製造工程を示
す断面図であり実施例1とほぼ同一である。実施例1と
異なるところを以下に示す。(1)図5(b)の工程に
おいて導電体層B52としてタングステンWを100n
m、金Auを200nm成膜した。(2)図5(d)の
圧着工程後に、図5(e)の工程において絶縁体層53
としてCVDにより二酸化シリコンSiO2を500n
m成膜し、シールド電極51bとなる導電体層A51と
してスパッタリング法により白金Ptを100nm成膜
した。本実施例に示された製造方法によるシールド電極
付きプローブの構成は図3に示されるプローブと同一で
ある。本実施例の製造方法によるプローブのプローブ電
極52b先端曲率半径は約30nmであり、実施例1に
よるプローブのプローブ電極52b先端と比較してさら
に先鋭な形状を得ることができた。
【0021】[実施例3]実施例3においては、本発明
による電界放出型電子放出素子の製造方法を実施した。
図1および図2は本実施例の製造工程を示す断面図であ
る。図1および図2においては簡単のために微小ティッ
プを1つとしたが、実際は同一接合層7上に複数の微小
ティップが形成される。以下、この図に従い製造方法を
説明する。まず、面方位(100)の単結晶シリコンウ
エハを第1基板1として用意した。次に、保護層2とし
てシリコン熱酸化膜を100nm形成した。次に、保護
層2の所望の箇所を、フォトリソグラフィとエッチング
によりパターニングし、3μm平方のシリコンを露出し
た。次に、水酸化カリウム水溶液を用いた結晶軸異方性
エッチングによりパターニング部のシリコンをエッチン
グした。なお、エッチング条件は、濃度30%の水酸化
カリウム水溶液を用い、液温90℃、エッチング時間は
3分とした。このとき(111)面と等価な4つの面で
囲まれた深さ約2μmの逆ピラミッド状の凹部3が形成
された(図7(a)参照)。
による電界放出型電子放出素子の製造方法を実施した。
図1および図2は本実施例の製造工程を示す断面図であ
る。図1および図2においては簡単のために微小ティッ
プを1つとしたが、実際は同一接合層7上に複数の微小
ティップが形成される。以下、この図に従い製造方法を
説明する。まず、面方位(100)の単結晶シリコンウ
エハを第1基板1として用意した。次に、保護層2とし
てシリコン熱酸化膜を100nm形成した。次に、保護
層2の所望の箇所を、フォトリソグラフィとエッチング
によりパターニングし、3μm平方のシリコンを露出し
た。次に、水酸化カリウム水溶液を用いた結晶軸異方性
エッチングによりパターニング部のシリコンをエッチン
グした。なお、エッチング条件は、濃度30%の水酸化
カリウム水溶液を用い、液温90℃、エッチング時間は
3分とした。このとき(111)面と等価な4つの面で
囲まれた深さ約2μmの逆ピラミッド状の凹部3が形成
された(図7(a)参照)。
【0022】次に、保護層2である熱酸化膜をフッ酸と
フッ化アンモニウムの混合水溶液(HF:NH4F=
1:5)で除去した。次に、120℃に加熱した硫酸と
過酸化水素水の混合液、及び、2%フッ酸水溶液を用い
て第1基板1の洗浄を行った。次に、酸化炉をもちいて
第1基板1を酸素及び水素雰囲気中で1000℃に加熱
し、剥離層4である二酸化シリコンを500nm形成し
た。次にゲート電極層51cとなる導電体層A51とし
てスパッタリング法により白金Ptを100nm成膜し
た。次に、絶縁体層53としてCVDにより二酸化シリ
コンSiO2を500nm成膜した。次に、電子放出層
52cとなる導電体層B52としてタングステンWを1
00nm、金Auを200nm成膜した。次に、既知の
フォトリソグラフィーの手法を用いてこれら微小ティッ
プ5材料をパターニングした(図7(b)参照)。次に
第2基板8として表面酸化膜を形成したシリコン基板を
用意し、チタンTiを3nm、金Auを50nm成膜
し、フォトリソグラフィとエッチングによりパターン形
成を行い接合層7を形成した。次に、クロムCrを3n
m、アルミニウムAlを200nm成膜し、フォトリソ
グラフィとエッチングによりパターン形成を行い、配線
電極15およびゲート電極用配線17を形成した(図7
(c)参照)。
フッ化アンモニウムの混合水溶液(HF:NH4F=
1:5)で除去した。次に、120℃に加熱した硫酸と
過酸化水素水の混合液、及び、2%フッ酸水溶液を用い
て第1基板1の洗浄を行った。次に、酸化炉をもちいて
第1基板1を酸素及び水素雰囲気中で1000℃に加熱
し、剥離層4である二酸化シリコンを500nm形成し
た。次にゲート電極層51cとなる導電体層A51とし
てスパッタリング法により白金Ptを100nm成膜し
た。次に、絶縁体層53としてCVDにより二酸化シリ
コンSiO2を500nm成膜した。次に、電子放出層
52cとなる導電体層B52としてタングステンWを1
00nm、金Auを200nm成膜した。次に、既知の
フォトリソグラフィーの手法を用いてこれら微小ティッ
プ5材料をパターニングした(図7(b)参照)。次に
第2基板8として表面酸化膜を形成したシリコン基板を
用意し、チタンTiを3nm、金Auを50nm成膜
し、フォトリソグラフィとエッチングによりパターン形
成を行い接合層7を形成した。次に、クロムCrを3n
m、アルミニウムAlを200nm成膜し、フォトリソ
グラフィとエッチングによりパターン形成を行い、配線
電極15およびゲート電極用配線17を形成した(図7
(c)参照)。
【0023】次に、第1基板1上の微小ティップ5と第
2基板8上の接合層7とを位置合わせして対向・接触さ
せ、更に荷重を加えることにより微小ティップ5と接合
層7の接合(圧着)を行った(図7(d)参照)。次
に、第1基板1と第2基板8を引き離すことにより、剥
離層4と微小ティップ5との界面で剥離させた(図7
(e)参照)。次に、スピンコート法によりフォトレジ
スト14を塗布した(図8(a)参照)。次に、酸素ガ
スを用いたドライエッチングにより導電体層A51の先
端が現れるまでエッチングを行った。次に、四フッ化炭
素ガスを用いたドライエッチングにより導電体層A51
の先端部をエッチングし、ゲート開口部16を形成し
た。次に、フッ酸とフッ化アンモニウムの混合水溶液に
より絶縁体層53を一部エッチング除去した(図8
(b)参照)。次に、フォトレジスト14を除去した
後、ワイヤーボンディングを行い、ボンディングワイヤ
ー18によりゲート電極層51cとゲート電極用配線1
7とを接続した(図8(c)参照)。上記の方法により
作製した画像形成装置においては電子放出層52cの先
端部とゲート開口部16との位置合わせをセルフアライ
メントで形成できるため、効率の良い電子放出特性を得
ることができた。
2基板8上の接合層7とを位置合わせして対向・接触さ
せ、更に荷重を加えることにより微小ティップ5と接合
層7の接合(圧着)を行った(図7(d)参照)。次
に、第1基板1と第2基板8を引き離すことにより、剥
離層4と微小ティップ5との界面で剥離させた(図7
(e)参照)。次に、スピンコート法によりフォトレジ
スト14を塗布した(図8(a)参照)。次に、酸素ガ
スを用いたドライエッチングにより導電体層A51の先
端が現れるまでエッチングを行った。次に、四フッ化炭
素ガスを用いたドライエッチングにより導電体層A51
の先端部をエッチングし、ゲート開口部16を形成し
た。次に、フッ酸とフッ化アンモニウムの混合水溶液に
より絶縁体層53を一部エッチング除去した(図8
(b)参照)。次に、フォトレジスト14を除去した
後、ワイヤーボンディングを行い、ボンディングワイヤ
ー18によりゲート電極層51cとゲート電極用配線1
7とを接続した(図8(c)参照)。上記の方法により
作製した画像形成装置においては電子放出層52cの先
端部とゲート開口部16との位置合わせをセルフアライ
メントで形成できるため、効率の良い電子放出特性を得
ることができた。
【0024】[実施例4]実施例4では、実施例3で作
製した電子放出素子100を用いて、図9に示すような
描画装置を作製した。本発明の電子放出素子100から
放出された電子ビーム(図中の点線)により、ステージ
104上に設けられたウエハー111に描画する。ここ
で、電子放出素子100表面からステージ104上のウ
エハー111までの距離は約400mmであり、これを
基準長とする真空容器(2×10-7Torr程度)を構
成し、内部に図示するようにブランキング電極110と
偏向電極108をそれぞれ設け、また、電磁レンズ10
2を3段設けた。ブランキング電極110は、連続放出
している電子ビームを大きく偏向させ、ウエハー110
に到達しないようにする。偏向電極108は電子ビーム
を情報信号に応じて変調する。電子源駆動装置101は
素子の駆動をON/OFF制御する。電磁レンズ駆動装
置103は電磁レンズ102を駆動する。防震架台10
5は、描画中の微振動による描画精度の低下を防止する
為のものである。さらに、情報信号に応じてステージを
微動させる為のステージ微動機構106、ステージ位置
決め機構107およびこれら機構と偏向電極108およ
びブランキング電極110とを同期させる為の制御機構
109を設けた。以上述べた描画装置は、先述した本発
明の電子放出素子100の有する利点に起因して、とり
わけ高解像性、高精度の描画パターンが得られる描画装
置を提供することができた。
製した電子放出素子100を用いて、図9に示すような
描画装置を作製した。本発明の電子放出素子100から
放出された電子ビーム(図中の点線)により、ステージ
104上に設けられたウエハー111に描画する。ここ
で、電子放出素子100表面からステージ104上のウ
エハー111までの距離は約400mmであり、これを
基準長とする真空容器(2×10-7Torr程度)を構
成し、内部に図示するようにブランキング電極110と
偏向電極108をそれぞれ設け、また、電磁レンズ10
2を3段設けた。ブランキング電極110は、連続放出
している電子ビームを大きく偏向させ、ウエハー110
に到達しないようにする。偏向電極108は電子ビーム
を情報信号に応じて変調する。電子源駆動装置101は
素子の駆動をON/OFF制御する。電磁レンズ駆動装
置103は電磁レンズ102を駆動する。防震架台10
5は、描画中の微振動による描画精度の低下を防止する
為のものである。さらに、情報信号に応じてステージを
微動させる為のステージ微動機構106、ステージ位置
決め機構107およびこれら機構と偏向電極108およ
びブランキング電極110とを同期させる為の制御機構
109を設けた。以上述べた描画装置は、先述した本発
明の電子放出素子100の有する利点に起因して、とり
わけ高解像性、高精度の描画パターンが得られる描画装
置を提供することができた。
【0025】
【発明の効果】本発明は、以上の微小ティップの製造方
法、及びこれを用いたシールド電極付きプローブの製造
方法、または電界放出型電子放出素子の製造方法と描画
装置の製造方法により、微小ティップの雌型を後工程で
エッチングすることなく形成でき、雌型は再利用できる
ことにより、生産性を向上すると同時に、製造コストを
著しく低減することができる。また、本発明によると、
エッチング液による微小ティップの材料劣化、形状変
化、及びエッチング液からの汚染等がなく微小ティップ
が形成でき、さらに、支持基板(第2基板)の材料に限
定がなく、この結果、支持基板の微細加工が容易で、ま
た、支持基板にあらかじめ制御回路を設けた場合にプロ
セスによる回路の劣化のない、微小ティップの製造方
法、及びこれを用いたシールド電極付きプローブの製造
方法、または電界放出型電子放出素子の製造方法と描画
装置の製造方法を実現することができる。
法、及びこれを用いたシールド電極付きプローブの製造
方法、または電界放出型電子放出素子の製造方法と描画
装置の製造方法により、微小ティップの雌型を後工程で
エッチングすることなく形成でき、雌型は再利用できる
ことにより、生産性を向上すると同時に、製造コストを
著しく低減することができる。また、本発明によると、
エッチング液による微小ティップの材料劣化、形状変
化、及びエッチング液からの汚染等がなく微小ティップ
が形成でき、さらに、支持基板(第2基板)の材料に限
定がなく、この結果、支持基板の微細加工が容易で、ま
た、支持基板にあらかじめ制御回路を設けた場合にプロ
セスによる回路の劣化のない、微小ティップの製造方
法、及びこれを用いたシールド電極付きプローブの製造
方法、または電界放出型電子放出素子の製造方法と描画
装置の製造方法を実現することができる。
【図1】実施例1によるシールド付きプローブの製造方
法を示す図である。
法を示す図である。
【図2】実施例1によるシールド付きプローブの製造方
法を示す図である。
法を示す図である。
【図3】実施例1によるシールド付きプローブを示す図
である。
である。
【図4】実施例1によるシールド付きプローブを用いた
記録再生装置を示すブロック図である。
記録再生装置を示すブロック図である。
【図5】実施例2によるシールド付きプローブの製造方
法を示す図である。
法を示す図である。
【図6】実施例2によるシールド付きプローブの製造方
法を示す図である。
法を示す図である。
【図7】実施例3による電子放出素子の製造方法を示す
図である。
図である。
【図8】実施例3による電子放出素子の製造方法を示す
図である。
図である。
【図9】実施例3による電子放出素子を示す図である。
【図10】実施例4による描画装置を示す図である。
【図11】従来例によるシールド電極付きプローブの製
造方法を示す図である。
造方法を示す図である。
【図12】従来例による電界放出型電子放出素子の製造
方法を示す図である。
方法を示す図である。
1:第1基板 2:保護層 3:凹部 4:剥離層 5:微小ティップ 6:電界放出型電子放出素子 7:接合層 8:第2基板 14:レジスト 15:配線電極 16:ゲート開口部 17:ゲート電極用配線 18:ボンディングワイヤー 21:窒化シリコン 22:二酸化シリコン 51:導電体層A 51b:シールド電極層 51c:ゲート電極層 52:導電体層B 52b:プローブ電極層 52c:電子放出層 53:絶縁体層 61:レーザー光 62:レンズ 63:ポジションセンサ 64:記録媒体 65:XYZ軸駆動ピエゾ素子 66:変位検出回路 67:XYZ駆動用ドライバ 68:電圧印加回路 69:電流検出回路 70:マイクロコンピュータ 100:電子放出素子 101:電子源駆動装置 102:電磁レンズ 103:電磁レンズ駆動装置 104:ステージ 105:防振架台 106:ステージ微動機構 107:ステージ位置決め機構 108:偏向電極 109:制御機構 110:ブランキング電極 111:ウエハー 151:n−Si基板 152:p++層 153:酸化膜 154:凹部 155:Pt 156:ガラス基板 157:切断用溝 158:Cr薄膜 201:第1の基板 202:凹部 203:熱酸化絶縁膜 204:エミッタ材料層 205:導電層 206:Al層 207:第2の基板 208:凸部 209:ゲート電極層 210:フォトレジスト
Claims (8)
- 【請求項1】導電体層A、絶縁層、および導電体層Bか
らなる微小ティップの製造方法であって、前記微小ティ
ップが、第1基板の表面の少なくとも1つ以上の凹部上
に形成した導電体層A、絶縁層、および導電体層Bから
なる層を第2基板の接合層上に転写し、または、前記第
1基板の凹部上に形成した導電体層Bを第2基板の接合
層上に転写した後、該導電体層B上に絶縁層および導電
体層Aを設けることにより、形成されることを特徴とす
る微小ティップの製造方法。 - 【請求項2】微小ティップの製造方法であって、(a)
第1基板の表面に少なくとも1つ以上の凹部を形成する
工程と、(b)前記第1基板の凹部を含む基板上に、剥
離層を形成する工程と、(c)前記剥離層上に導電体層
A、絶縁層、および導電体層Bを形成する工程と、
(d)第2基板上に接合層を形成する工程と、(e)前
記第1基板と前記第2基板とを対向させ、前記第1基板
上の前記導電体層Bを前記第2基板上の前記接合層に接
合する工程と、(f)前記剥離層と前記第1基板、或い
は前記剥離層と前記導電体層Bの界面で剥離を行い、前
記接合層上に導電体層A、絶縁層、および導電体層Bを
転写する工程と、(g)前記導電体層Aの先端部を選択
的にエッチングして開口部を設け、さらに前記絶縁体層
の一部を選択的にエッチング除去して前記導電体層Bの
先端部を露出させる工程と、 を含むことを特徴とする微小ティップの製造方法。 - 【請求項3】微小ティップの製造方法であって、(a)
第1基板の表面に少なくとも1つ以上の凹部を形成する
工程と、(b)前記第1基板の凹部を含む基板上に、剥
離層を形成する工程と、(c)前記剥離層上に導電体層
Bを形成する工程と、(d)第2基板上に接合層を形成
する工程と、(e)前記第1基板と前記第2基板とを対
向させ、前記第1基板上の前記導電体層Bを前記第2基
板上の前記接合層に接合する工程と、(f)前記剥離層
と前記第1基板、或いは前記剥離層と前記導電体層Bの
界面で剥離を行い前記接合層上に前記導電体層Bを転写
する工程と、(g)前記導電体層B上に絶縁層および導
電体層Aを形成する工程と、(h)前記導電体層Aの先
端部を選択的にエッチングして開口部を設け、さらに前
記絶縁体層の一部を選択的にエッチング除去して前記導
電体層Bの先端部を露出させる工程と、 を含むことを特徴とする微小ティップの製造方法。 - 【請求項4】シールド電極付きプローブの製造方法であ
って、請求項1〜請求項3のいずれか1項に記載の微小
ティップの製造方法における導電体層Aをプローブ電極
層で構成すると共に、その導電体層Bをシールド電極層
で構成したことを特徴とするシールド電極付きプローブ
の製造方法。 - 【請求項5】電界放出型電子放出素子の製造方法であっ
て、請求項1〜請求項3のいずれか1項に記載の微小テ
ィップの製造方法における導電体層Aを電子放出材料層
で構成すると共に、その導電体層Bをゲート電極層で構
成したことを特徴とする電界放出型電子放出素子の製造
方法。 - 【請求項6】描画装置の製造方法であって、請求項5に
記載の製造方法により第2基板上に複数の電界放出型電
子放出素子を形成し、さらに、該電子放出素子から放出
される電子ビームを変調する変調手段を形成することを
特徴とする描画装置の製造方法。 - 【請求項7】シールド電極付きプローブの製造方法であ
って、(a)第1基板の表面に少なくとも1つ以上の凹
部を形成する工程と、(b)前記第1基板の凹部を含む
基板上に、剥離層を形成する工程と、(c)前記剥離層
上にシールド電極層、絶縁層、およびプローブ電極層を
形成する工程と、(d)第2基板上に弾性体材料層を形
成する工程と、(e)前記弾性体材料層上に接合層を形
成する工程と、(f)前記第1基板と前記第2基板とを
対向させ、前記第1基板上の前記プローブ電極層を前記
第2基板上の前記接合層に接合する工程と、(g)前記
剥離層と前記第1基板、或いは前記剥離層と前記シール
ド電極層の界面で剥離を行い、前記接合層上にシールド
電極層、絶縁層、およびプローブ電極層を転写する工程
と、(h)前記シールド電極層の先端部を選択的にエッ
チングして開口部を設け、さらに前記絶縁体層の一部を
選択的にエッチング除去して前記プローブ電極層の先端
部を露出させる工程と、(i)前記第2基板の一部を除
去して前記弾性体材料層から弾性体を形成する工程と、 を含むことを特徴とするシールド電極付きプローブの製
造方法。 - 【請求項8】シールド電極付きプローブの製造方法であ
って、(a)第1基板の表面に少なくとも1つ以上の凹
部を形成する工程と、(b)前記第1基板の凹部を含む
基板上に、剥離層を形成する工程と、(c)前記剥離層
上にプローブ電極層を形成する工程と、(d)前記第2
基板上に弾性体材料層を形成する工程と、(e)前記弾
性体材料層上に接合層を形成する工程と、(f)前記第
1基板と前記第2基板とを対向させ、前記第1基板上の
前記プローブ電極層を前記第2基板上の前記接合層に接
合する工程と、(g)前記剥離層と前記第1基板、或い
は前記剥離層と前記絶縁層の界面で剥離を行い、前記接
合層上に前記プローブ電極層を転写する工程と、(h)
前記プローブ電極層上に絶縁層およびシールド電極層を
形成する工程と、(i)前記シールド電極層の先端部を
選択的にエッチングして開口部を設け、さらに前記絶縁
体層の一部を選択的にエッチング除去して前記プローブ
電極層の先端部を露出させる工程と、(j)第2基板の
一部を除去して前記弾性体材料層から弾性体を形成する
工程とを含むことを特徴とするシールド電極付きプロー
ブの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15583797A JPH10332714A (ja) | 1997-05-29 | 1997-05-29 | 微小ティップの製造方法、及びシールド電極付きプローブの製造方法、または電界放出型電子放出素子の製造方法と描画装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15583797A JPH10332714A (ja) | 1997-05-29 | 1997-05-29 | 微小ティップの製造方法、及びシールド電極付きプローブの製造方法、または電界放出型電子放出素子の製造方法と描画装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10332714A true JPH10332714A (ja) | 1998-12-18 |
Family
ID=15614589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15583797A Pending JPH10332714A (ja) | 1997-05-29 | 1997-05-29 | 微小ティップの製造方法、及びシールド電極付きプローブの製造方法、または電界放出型電子放出素子の製造方法と描画装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10332714A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7605014B2 (en) | 2005-08-17 | 2009-10-20 | Samsung Electronics Co., Ltd. | Method of fabricating resistive probe having self-aligned metal shield |
JP2011066273A (ja) * | 2009-09-18 | 2011-03-31 | Konica Minolta Holdings Inc | 微細マスクパターンの形成方法、ナノインプリントリソグラフィ方法および微細構造体の製造方法 |
-
1997
- 1997-05-29 JP JP15583797A patent/JPH10332714A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7605014B2 (en) | 2005-08-17 | 2009-10-20 | Samsung Electronics Co., Ltd. | Method of fabricating resistive probe having self-aligned metal shield |
JP2011066273A (ja) * | 2009-09-18 | 2011-03-31 | Konica Minolta Holdings Inc | 微細マスクパターンの形成方法、ナノインプリントリソグラフィ方法および微細構造体の製造方法 |
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