JPH10332714A - 微小ティップの製造方法、及びシールド電極付きプローブの製造方法、または電界放出型電子放出素子の製造方法と描画装置の製造方法 - Google Patents
微小ティップの製造方法、及びシールド電極付きプローブの製造方法、または電界放出型電子放出素子の製造方法と描画装置の製造方法Info
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- JPH10332714A JPH10332714A JP15583797A JP15583797A JPH10332714A JP H10332714 A JPH10332714 A JP H10332714A JP 15583797 A JP15583797 A JP 15583797A JP 15583797 A JP15583797 A JP 15583797A JP H10332714 A JPH10332714 A JP H10332714A
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Abstract
(57)【要約】 （修正有）
【課題】微小ティップの雌型を後工程でエッチングなし
で形成でき、雌型は再利用し、生産性を向上すると同時
に、製造コストの低減可能で、エッチング液による微小
ティップの材料劣化、形状変化、及びエッチング液から
の汚染等がなく微小ティップが形成でき、さらに、支持
基板の材料に限定がないため、支持基板の微細加工が容
易で、支持基板にあらかじめ制御回路を設けた場合にプ
ロセスによる回路の劣化のない、微小ティップ及びシー
ルド電極付きプローブまたは電界放出型電子放出素子と
描画装置の製造方法。 【解決手段】微小ティップが、第１基板の表面の１つ以
上の凹部上に形成した導電体層Ａ、絶縁層、および導電
体層Ｂからなる層を第２基板の接合層上に転写し、また
は、第１基板の凹部上に形成した導電体層Ｂを第２基板
の接合層上に転写後、該導電体層Ｂ上に絶縁層および導
電体層Ａの形成を特徴とし、シールド電極付きプローブ
及び電界放出型電子放出素子と描画装置の製造は、上記
の微小ティップの製造方法を用いる。
で形成でき、雌型は再利用し、生産性を向上すると同時
に、製造コストの低減可能で、エッチング液による微小
ティップの材料劣化、形状変化、及びエッチング液から
の汚染等がなく微小ティップが形成でき、さらに、支持
基板の材料に限定がないため、支持基板の微細加工が容
易で、支持基板にあらかじめ制御回路を設けた場合にプ
ロセスによる回路の劣化のない、微小ティップ及びシー
ルド電極付きプローブまたは電界放出型電子放出素子と
描画装置の製造方法。 【解決手段】微小ティップが、第１基板の表面の１つ以
上の凹部上に形成した導電体層Ａ、絶縁層、および導電
体層Ｂからなる層を第２基板の接合層上に転写し、また
は、第１基板の凹部上に形成した導電体層Ｂを第２基板
の接合層上に転写後、該導電体層Ｂ上に絶縁層および導
電体層Ａの形成を特徴とし、シールド電極付きプローブ
及び電界放出型電子放出素子と描画装置の製造は、上記
の微小ティップの製造方法を用いる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、微小ティップの製
造方法、及びシールド電極付きプローブの製造方法、ま
たは電界放出型電子放出素子の製造方法と描画装置の製
造方法に関する。
造方法、及びシールド電極付きプローブの製造方法、ま
たは電界放出型電子放出素子の製造方法と描画装置の製
造方法に関する。
【０００２】
【従来の技術】近年、ナノメートル以下の分解能で導電
性物質表面を観察可能な走査型トンネル顕微鏡（以下Ｓ
ＴＭと略す）が開発され（米国特許第４，３４３，９９
３号明細書）、金属・半導体表面の原子配列、有機分子
の配向等の観察が原子・分子スケールでなされている。
また、ＳＴＭ技術を発展させ、絶縁物質等の表面をＳＴ
Ｍと同様の分解能で観察可能な原子間力顕微鏡（以下Ａ
ＦＭと略す）も開発された（米国特許第４，７２４，３
１８号明細書）。このＳＴＭの原理を応用し、試料の代
わりに記録媒体を用い、ＳＴＭ構成でトンネル電流を一
定にするように記録媒体−探針間隔をフィードバック制
御しながら、記録媒体に探針をアクセスし、間に電圧を
印加し、原子・分子スケールのビットサイズの記録再生
を行うことにより、高密度メモリーを実現するという提
案がなされている（米国特許第４，５７５，８２２号明
細書、特開昭６３−１６１５５２号公報、１６１５５３
号公報）。さらに、ＳＴＭとＡＦＭとを組み合わせた構
成で、導電性を有する弾性体プローブを用い、プローブ
先端の探針を記録媒体に対し接触させた状態で走査を行
い、記録再生を行うという提案もなされている（特開平
０１−２４５４４５号公報、特開平０３−１９４１２４
号公報）。
性物質表面を観察可能な走査型トンネル顕微鏡（以下Ｓ
ＴＭと略す）が開発され（米国特許第４，３４３，９９
３号明細書）、金属・半導体表面の原子配列、有機分子
の配向等の観察が原子・分子スケールでなされている。
また、ＳＴＭ技術を発展させ、絶縁物質等の表面をＳＴ
Ｍと同様の分解能で観察可能な原子間力顕微鏡（以下Ａ
ＦＭと略す）も開発された（米国特許第４，７２４，３
１８号明細書）。このＳＴＭの原理を応用し、試料の代
わりに記録媒体を用い、ＳＴＭ構成でトンネル電流を一
定にするように記録媒体−探針間隔をフィードバック制
御しながら、記録媒体に探針をアクセスし、間に電圧を
印加し、原子・分子スケールのビットサイズの記録再生
を行うことにより、高密度メモリーを実現するという提
案がなされている（米国特許第４，５７５，８２２号明
細書、特開昭６３−１６１５５２号公報、１６１５５３
号公報）。さらに、ＳＴＭとＡＦＭとを組み合わせた構
成で、導電性を有する弾性体プローブを用い、プローブ
先端の探針を記録媒体に対し接触させた状態で走査を行
い、記録再生を行うという提案もなされている（特開平
０１−２４５４４５号公報、特開平０３−１９４１２４
号公報）。
【０００３】上記の方法で記録再生を行う場合、弾性体
プローブと記録媒体、または、探針と記録媒体との間に
存在する寄生容量により記録速度が低下してしまうとい
う問題点が生じる。そこで、高速記録を安定におこなう
ためにカンチレバー上に作製された探針および配線電極
がシールド電極に覆われた構造を持つプローブが考案さ
れた（特願平０７−１７５４９０号公報）。この構造は
パルス印加回路系の浮遊容量を低減することができるた
め、記録用印加パルス電圧の波形とほぼ同じ形、波高値
の波形が得られ、周波数特性が向上した。このプローブ
の作製プロセスを図１１を用いて説明する。この作製プ
ロセスでは、まず、表面から１μｍの深さまでｐ＋＋層
１５２が形成されるようにボロンＢをドーピングした＜
１００＞の面方位を有するｎ−Ｓｉ基板１５１表面にシ
リコン酸化膜（ＳｉＯ2）１５３を形成する（図１１
（ａ）参照）。探針形成用マスク形状にＳｉＯ2膜およ
びｐ＋＋層をエッチングにより除去した後（図１１
（ｂ）参照）、水酸化カリウムＫＯＨ溶液により、異方
性エッチングを行い、凹部１５４を形成する（図１１
（ｃ）参照）。次に、イオン注入法によりＢをドーピン
グすることにより、凹部１５４中にもｐ＋＋層１５２を
形成し（図１１（ｄ）参照）、これを３００℃の水蒸気
中で処理することにより、ｐ＋＋層１５２中に酸化膜
（ＳｉＯ2）層１５３を形成する（図１１（ｅ）参
照）。これに、探針および配線形成用の白金Ｐｔ１５５
を蒸着する（図１１（ｆ）参照）。次に、切断用溝１５
７を形成し、部分的に剥離用のクロムＣｒ薄膜１５８を
施したガラス基板１５６をｎ−Ｓｉ基板１５１に陽極接
合後（図１１（ｇ）参照）、ＫＯＨ溶液で探針先端部分
のＳｉＯ2層１５３が露出するまでｎ−Ｓｉ基板１５１
をエッチングする（図１１（ｈ）参照）。ついで、ＨＦ
溶液により、探針先端に露出したＳｉＯ2層１５３を取
り除き、Ｐｔ探針を露出させる（図１１（ｉ）参照）。
最後にガラス基板１５６を切断し、ＫＯＨ溶液でｎ−Ｓ
ｉ基板１５１をエッチングしてカンチレバーを形成する
（図１１（ｊ）参照）。
プローブと記録媒体、または、探針と記録媒体との間に
存在する寄生容量により記録速度が低下してしまうとい
う問題点が生じる。そこで、高速記録を安定におこなう
ためにカンチレバー上に作製された探針および配線電極
がシールド電極に覆われた構造を持つプローブが考案さ
れた（特願平０７−１７５４９０号公報）。この構造は
パルス印加回路系の浮遊容量を低減することができるた
め、記録用印加パルス電圧の波形とほぼ同じ形、波高値
の波形が得られ、周波数特性が向上した。このプローブ
の作製プロセスを図１１を用いて説明する。この作製プ
ロセスでは、まず、表面から１μｍの深さまでｐ＋＋層
１５２が形成されるようにボロンＢをドーピングした＜
１００＞の面方位を有するｎ−Ｓｉ基板１５１表面にシ
リコン酸化膜（ＳｉＯ2）１５３を形成する（図１１
（ａ）参照）。探針形成用マスク形状にＳｉＯ2膜およ
びｐ＋＋層をエッチングにより除去した後（図１１
（ｂ）参照）、水酸化カリウムＫＯＨ溶液により、異方
性エッチングを行い、凹部１５４を形成する（図１１
（ｃ）参照）。次に、イオン注入法によりＢをドーピン
グすることにより、凹部１５４中にもｐ＋＋層１５２を
形成し（図１１（ｄ）参照）、これを３００℃の水蒸気
中で処理することにより、ｐ＋＋層１５２中に酸化膜
（ＳｉＯ2）層１５３を形成する（図１１（ｅ）参
照）。これに、探針および配線形成用の白金Ｐｔ１５５
を蒸着する（図１１（ｆ）参照）。次に、切断用溝１５
７を形成し、部分的に剥離用のクロムＣｒ薄膜１５８を
施したガラス基板１５６をｎ−Ｓｉ基板１５１に陽極接
合後（図１１（ｇ）参照）、ＫＯＨ溶液で探針先端部分
のＳｉＯ2層１５３が露出するまでｎ−Ｓｉ基板１５１
をエッチングする（図１１（ｈ）参照）。ついで、ＨＦ
溶液により、探針先端に露出したＳｉＯ2層１５３を取
り除き、Ｐｔ探針を露出させる（図１１（ｉ）参照）。
最後にガラス基板１５６を切断し、ＫＯＨ溶液でｎ−Ｓ
ｉ基板１５１をエッチングしてカンチレバーを形成する
（図１１（ｊ）参照）。
【０００４】また、上記ＳＴＭ、ＡＦＭに用いられるプ
ローブに搭載される微小ティップ製造方法と同様の製造
方法により電子放出部とゲート電極開口部が一体となっ
た電界放出型電子放出素子の作製方法が開発されている
（特開平０６−３６６８２号公報）。この電子放出素子
の製造方法を図１２に示す。この製造方法では、まず、
第１の基板２０１に底部を尖らせた凹部２０２を形成す
る（図１２（ａ）参照）。次に、熱酸化絶縁膜２０３を
形成する。次に、凹部２０２内を埋めつつ、熱酸化絶縁
層２０３上にエミッタ材料層２０４を形成する。次に、
導電層２０５を形成する（図１２（ｂ）参照）。次に、
第１の基板２０１とＡｌ層２０６を形成した第２の基板
２０７とを接合する（図１２（ｃ）参照）。次に、第１
の基板２０１をウェットエッチングにより除去し、凸部
２０８を形成する（図１２（ｄ）参照）。次に、熱酸化
絶縁層２０３上にゲート電極層２０９を形成した後、フ
ォトレジスト２１０を塗布する（図１２（ｅ）参照）。
次に、ゲート電極２０９の先端部が現れるようにフォト
レジスト２１０をエッチングする（図１２（ｆ）参
照）。次に、ピラミッド上凸部２０８の先端部のゲート
電極２０９および熱酸化絶縁膜２０３を除去する（図１
２（ｇ）参照）。次に、レジスト２１０を除去した後、
先端部の周囲の熱酸化絶縁膜２０３を除去して、エミッ
タを形成する（図１２（ｈ）参照）。この方法によると
電子放出部とゲート電極開口部の位置合わせがセルフア
ライメントで出来るため、電子放出特性のすぐれた電子
放出素子を提供することができる。
ローブに搭載される微小ティップ製造方法と同様の製造
方法により電子放出部とゲート電極開口部が一体となっ
た電界放出型電子放出素子の作製方法が開発されている
（特開平０６−３６６８２号公報）。この電子放出素子
の製造方法を図１２に示す。この製造方法では、まず、
第１の基板２０１に底部を尖らせた凹部２０２を形成す
る（図１２（ａ）参照）。次に、熱酸化絶縁膜２０３を
形成する。次に、凹部２０２内を埋めつつ、熱酸化絶縁
層２０３上にエミッタ材料層２０４を形成する。次に、
導電層２０５を形成する（図１２（ｂ）参照）。次に、
第１の基板２０１とＡｌ層２０６を形成した第２の基板
２０７とを接合する（図１２（ｃ）参照）。次に、第１
の基板２０１をウェットエッチングにより除去し、凸部
２０８を形成する（図１２（ｄ）参照）。次に、熱酸化
絶縁層２０３上にゲート電極層２０９を形成した後、フ
ォトレジスト２１０を塗布する（図１２（ｅ）参照）。
次に、ゲート電極２０９の先端部が現れるようにフォト
レジスト２１０をエッチングする（図１２（ｆ）参
照）。次に、ピラミッド上凸部２０８の先端部のゲート
電極２０９および熱酸化絶縁膜２０３を除去する（図１
２（ｇ）参照）。次に、レジスト２１０を除去した後、
先端部の周囲の熱酸化絶縁膜２０３を除去して、エミッ
タを形成する（図１２（ｈ）参照）。この方法によると
電子放出部とゲート電極開口部の位置合わせがセルフア
ライメントで出来るため、電子放出特性のすぐれた電子
放出素子を提供することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、図１１
および図１２に示したような従来例の微小ティップの形
成方法は以下の（１）〜（３）のような問題点を有して
いた。 （１）微小ティップの雌型となったシリコン基板は、後
工程でエッチング除去されてしまうため再利用ができ
ず、生産性が低くなり製造コストが高くなる。 （２）ティップの雌型となったシリコン基板をエッチン
グするため、エッチング液による微小ティップの材料劣
化、形状変化、及びエッチング液からの汚染等が生じる
可能性がある。 （３）雌型基板と支持基板とを陽極接合等の方法を用い
て接合するために、支持基板の材料が限定され、この結
果、支持基板の微細加工が困難となる。また、支持基板
にあらかじめ制御回路等を設けた場合、接合時の電圧印
加や加熱により回路の劣化が生じる。
および図１２に示したような従来例の微小ティップの形
成方法は以下の（１）〜（３）のような問題点を有して
いた。 （１）微小ティップの雌型となったシリコン基板は、後
工程でエッチング除去されてしまうため再利用ができ
ず、生産性が低くなり製造コストが高くなる。 （２）ティップの雌型となったシリコン基板をエッチン
グするため、エッチング液による微小ティップの材料劣
化、形状変化、及びエッチング液からの汚染等が生じる
可能性がある。 （３）雌型基板と支持基板とを陽極接合等の方法を用い
て接合するために、支持基板の材料が限定され、この結
果、支持基板の微細加工が困難となる。また、支持基板
にあらかじめ制御回路等を設けた場合、接合時の電圧印
加や加熱により回路の劣化が生じる。
【０００６】そこで、本発明は、上記従来技術の有する
課題を解決し、微小ティップの雌型を後工程でエッチン
グすることなく形成することができ、雌型は再利用でき
ることにより、生産性を向上すると同時に、製造コスト
を低減することができ、また、エッチング液による微小
ティップの材料劣化、形状変化、及びエッチング液から
の汚染等がなく微小ティップが形成でき、さらに、支持
基板の材料に限定がないため、支持基板の微細加工が容
易で、また、支持基板にあらかじめ制御回路を設けた場
合にプロセスによる回路の劣化のない、微小ティップの
製造方法、及びシールド電極付きプローブの製造方法、
または電界放出型電子放出素子の製造方法と描画装置の
製造方法を提供することを目的としている。
課題を解決し、微小ティップの雌型を後工程でエッチン
グすることなく形成することができ、雌型は再利用でき
ることにより、生産性を向上すると同時に、製造コスト
を低減することができ、また、エッチング液による微小
ティップの材料劣化、形状変化、及びエッチング液から
の汚染等がなく微小ティップが形成でき、さらに、支持
基板の材料に限定がないため、支持基板の微細加工が容
易で、また、支持基板にあらかじめ制御回路を設けた場
合にプロセスによる回路の劣化のない、微小ティップの
製造方法、及びシールド電極付きプローブの製造方法、
または電界放出型電子放出素子の製造方法と描画装置の
製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明は、上記課題を解
決するため、微小ティップの製造方法、及びシールド電
極付きプローブの製造方法、または電界放出型電子放出
素子の製造方法と描画装置の製造方法を、つぎのように
構成したことを特徴とするものである。すなわち、本発
明の微小ティップの製造方法は、導電体層Ａ、絶縁層、
および導電体層Ｂからなる微小ティップの製造方法であ
って、前記微小ティップが、第１基板の表面の少なくと
も１つ以上の凹部上に形成した導電体層Ａ、絶縁層、お
よび導電体層Ｂからなる層を第２基板の接合層上に転写
し、または、前記第１基板の凹部上に形成した導電体層
Ｂを第２基板の接合層上に転写した後、該導電体層Ｂ上
に絶縁層および導電体層Ａを設けることにより、形成さ
れることを特徴としている。また、本発明の微小ティッ
プの製造方法は、（ａ）第１基板の表面に少なくとも１
つ以上の凹部を形成する工程と、（ｂ）前記第１基板の
凹部を含む基板上に、剥離層を形成する工程と、（ｃ）
前記剥離層上に導電体層Ａ、絶縁層、および導電体層Ｂ
を形成する工程と、（ｄ）第２基板上に接合層を形成す
る工程と、（ｅ）前記第１基板と前記第２基板とを対向
させ、前記第１基板上の前記導電体層Ｂを前記第２基板
上の前記接合層に接合する工程と、（ｆ）前記剥離層と
前記第１基板、或いは前記剥離層と前記導電体層Ｂの界
面で剥離を行い、前記接合層上に導電体層Ａ、絶縁層、
および導電体層Ｂを転写する工程と、（ｇ）前記導電体
層Ａの先端部を選択的にエッチングして開口部を設け、
さらに前記絶縁体層の一部を選択的にエッチング除去し
て前記導電体層Ｂの先端部を露出させる工程と、を含む
ことを特徴としている。また、本発明の微小ティップの
製造方法は、（ａ）第１基板の表面に少なくとも１つ以
上の凹部を形成する工程と、（ｂ）前記第１基板の凹部
を含む基板上に、剥離層を形成する工程と、（ｃ）前記
剥離層上に導電体層Ｂを形成する工程と、（ｄ）第２基
板上に接合層を形成する工程と、（ｅ）前記第１基板と
前記第２基板とを対向させ、前記第１基板上の前記導電
体層Ｂを前記第２基板上の前記接合層に接合する工程
と、（ｆ）前記剥離層と前記第１基板、或いは前記剥離
層と前記導電体層Ｂの界面で剥離を行い前記接合層上に
前記導電体層Ｂを転写する工程と、（ｇ）前記導電体層
Ｂ上に絶縁層および導電体層Ａを形成する工程と、
（ｈ）前記導電体層Ａの先端部を選択的にエッチングし
て開口部を設け、さらに前記絶縁体層の一部を選択的に
エッチング除去して前記導電体層Ｂの先端部を露出させ
る工程と、を含むことを特徴としている。また、本発明
のシールド電極付きプローブの製造方法は、上記したい
ずれかの本発明の微小ティップの製造方法における導電
体層Ａをプローブ電極層で構成すると共に、その導電体
層Ｂをシールド電極層で構成したことを特徴としてい
る。また、本発明の電界放出型電子放出素子の製造方法
は、上記したいずれかの本発明の微小ティップの製造方
法における導電体層Ａを電子放出材料層で構成すると共
に、その導電体層Ｂをゲート電極層で構成したことを特
徴としている。また、本発明の描画装置の製造方法は、
電界放出型電子放出素子の製造方法により第２基板上に
複数の電界放出型電子放出素子を形成し、さらに、該電
子放出素子から放出される電子ビームを変調する変調手
段を形成することを特徴としている。また、本発明のシ
ールド電極付きプローブの製造方法は、（ａ）第１基板
の表面に少なくとも１つ以上の凹部を形成する工程と、
（ｂ）前記第１基板の凹部を含む基板上に、剥離層を形
成する工程と、（ｃ）前記剥離層上にシールド電極層、
絶縁層、およびプローブ電極層を形成する工程と、
（ｄ）第２基板上に弾性体材料層を形成する工程と、
（ｅ）前記弾性体材料層上に接合層を形成する工程と、
（ｆ）前記第１基板と前記第２基板とを対向させ、前記
第１基板上の前記プローブ電極層を前記第２基板上の前
記接合層に接合する工程と、（ｇ）前記剥離層と前記第
１基板、或いは前記剥離層と前記シールド電極層の界面
で剥離を行い、前記接合層上にシールド電極層、絶縁
層、およびプローブ電極層を転写する工程と、（ｈ）前
記シールド電極層の先端部を選択的にエッチングして開
口部を設け、さらに前記絶縁体層の一部を選択的にエッ
チング除去して前記プローブ電極層の先端部を露出させ
る工程と、（ｉ）前記第２基板の一部を除去して前記弾
性体材料層から弾性体を形成する工程と、を含むことを
特徴としている。また、本発明のシールド電極付きプロ
ーブの製造方法は、（ａ）第１基板の表面に少なくとも
１つ以上の凹部を形成する工程と、（ｂ）前記第１基板
の凹部を含む基板上に、剥離層を形成する工程と、
（ｃ）前記剥離層上にプローブ電極層を形成する工程
と、（ｄ）前記第２基板上に弾性体材料層を形成する工
程と、（ｅ）前記弾性体材料層上に接合層を形成する工
程と、（ｆ）前記第１基板と前記第２基板とを対向さ
せ、前記第１基板上の前記プローブ電極層を前記第２基
板上の前記接合層に接合する工程と、（ｇ）前記剥離層
と前記第１基板、或いは前記剥離層と前記絶縁層の界面
で剥離を行い、前記接合層上に前記プローブ電極層を転
写する工程と、（ｈ）前記プローブ電極層上に絶縁層お
よびシールド電極層を形成する工程と、（ｉ）前記シー
ルド電極層の先端部を選択的にエッチングして開口部を
設け、さらに前記絶縁体層の一部を選択的にエッチング
除去して前記プローブ電極層の先端部を露出させる工程
と、（ｊ）第２基板の一部を除去して前記弾性体材料層
から弾性体を形成する工程と、を含むことを特徴として
いる。
決するため、微小ティップの製造方法、及びシールド電
極付きプローブの製造方法、または電界放出型電子放出
素子の製造方法と描画装置の製造方法を、つぎのように
構成したことを特徴とするものである。すなわち、本発
明の微小ティップの製造方法は、導電体層Ａ、絶縁層、
および導電体層Ｂからなる微小ティップの製造方法であ
って、前記微小ティップが、第１基板の表面の少なくと
も１つ以上の凹部上に形成した導電体層Ａ、絶縁層、お
よび導電体層Ｂからなる層を第２基板の接合層上に転写
し、または、前記第１基板の凹部上に形成した導電体層
Ｂを第２基板の接合層上に転写した後、該導電体層Ｂ上
に絶縁層および導電体層Ａを設けることにより、形成さ
れることを特徴としている。また、本発明の微小ティッ
プの製造方法は、（ａ）第１基板の表面に少なくとも１
つ以上の凹部を形成する工程と、（ｂ）前記第１基板の
凹部を含む基板上に、剥離層を形成する工程と、（ｃ）
前記剥離層上に導電体層Ａ、絶縁層、および導電体層Ｂ
を形成する工程と、（ｄ）第２基板上に接合層を形成す
る工程と、（ｅ）前記第１基板と前記第２基板とを対向
させ、前記第１基板上の前記導電体層Ｂを前記第２基板
上の前記接合層に接合する工程と、（ｆ）前記剥離層と
前記第１基板、或いは前記剥離層と前記導電体層Ｂの界
面で剥離を行い、前記接合層上に導電体層Ａ、絶縁層、
および導電体層Ｂを転写する工程と、（ｇ）前記導電体
層Ａの先端部を選択的にエッチングして開口部を設け、
さらに前記絶縁体層の一部を選択的にエッチング除去し
て前記導電体層Ｂの先端部を露出させる工程と、を含む
ことを特徴としている。また、本発明の微小ティップの
製造方法は、（ａ）第１基板の表面に少なくとも１つ以
上の凹部を形成する工程と、（ｂ）前記第１基板の凹部
を含む基板上に、剥離層を形成する工程と、（ｃ）前記
剥離層上に導電体層Ｂを形成する工程と、（ｄ）第２基
板上に接合層を形成する工程と、（ｅ）前記第１基板と
前記第２基板とを対向させ、前記第１基板上の前記導電
体層Ｂを前記第２基板上の前記接合層に接合する工程
と、（ｆ）前記剥離層と前記第１基板、或いは前記剥離
層と前記導電体層Ｂの界面で剥離を行い前記接合層上に
前記導電体層Ｂを転写する工程と、（ｇ）前記導電体層
Ｂ上に絶縁層および導電体層Ａを形成する工程と、
（ｈ）前記導電体層Ａの先端部を選択的にエッチングし
て開口部を設け、さらに前記絶縁体層の一部を選択的に
エッチング除去して前記導電体層Ｂの先端部を露出させ
る工程と、を含むことを特徴としている。また、本発明
のシールド電極付きプローブの製造方法は、上記したい
ずれかの本発明の微小ティップの製造方法における導電
体層Ａをプローブ電極層で構成すると共に、その導電体
層Ｂをシールド電極層で構成したことを特徴としてい
る。また、本発明の電界放出型電子放出素子の製造方法
は、上記したいずれかの本発明の微小ティップの製造方
法における導電体層Ａを電子放出材料層で構成すると共
に、その導電体層Ｂをゲート電極層で構成したことを特
徴としている。また、本発明の描画装置の製造方法は、
電界放出型電子放出素子の製造方法により第２基板上に
複数の電界放出型電子放出素子を形成し、さらに、該電
子放出素子から放出される電子ビームを変調する変調手
段を形成することを特徴としている。また、本発明のシ
ールド電極付きプローブの製造方法は、（ａ）第１基板
の表面に少なくとも１つ以上の凹部を形成する工程と、
（ｂ）前記第１基板の凹部を含む基板上に、剥離層を形
成する工程と、（ｃ）前記剥離層上にシールド電極層、
絶縁層、およびプローブ電極層を形成する工程と、
（ｄ）第２基板上に弾性体材料層を形成する工程と、
（ｅ）前記弾性体材料層上に接合層を形成する工程と、
（ｆ）前記第１基板と前記第２基板とを対向させ、前記
第１基板上の前記プローブ電極層を前記第２基板上の前
記接合層に接合する工程と、（ｇ）前記剥離層と前記第
１基板、或いは前記剥離層と前記シールド電極層の界面
で剥離を行い、前記接合層上にシールド電極層、絶縁
層、およびプローブ電極層を転写する工程と、（ｈ）前
記シールド電極層の先端部を選択的にエッチングして開
口部を設け、さらに前記絶縁体層の一部を選択的にエッ
チング除去して前記プローブ電極層の先端部を露出させ
る工程と、（ｉ）前記第２基板の一部を除去して前記弾
性体材料層から弾性体を形成する工程と、を含むことを
特徴としている。また、本発明のシールド電極付きプロ
ーブの製造方法は、（ａ）第１基板の表面に少なくとも
１つ以上の凹部を形成する工程と、（ｂ）前記第１基板
の凹部を含む基板上に、剥離層を形成する工程と、
（ｃ）前記剥離層上にプローブ電極層を形成する工程
と、（ｄ）前記第２基板上に弾性体材料層を形成する工
程と、（ｅ）前記弾性体材料層上に接合層を形成する工
程と、（ｆ）前記第１基板と前記第２基板とを対向さ
せ、前記第１基板上の前記プローブ電極層を前記第２基
板上の前記接合層に接合する工程と、（ｇ）前記剥離層
と前記第１基板、或いは前記剥離層と前記絶縁層の界面
で剥離を行い、前記接合層上に前記プローブ電極層を転
写する工程と、（ｈ）前記プローブ電極層上に絶縁層お
よびシールド電極層を形成する工程と、（ｉ）前記シー
ルド電極層の先端部を選択的にエッチングして開口部を
設け、さらに前記絶縁体層の一部を選択的にエッチング
除去して前記プローブ電極層の先端部を露出させる工程
と、（ｊ）第２基板の一部を除去して前記弾性体材料層
から弾性体を形成する工程と、を含むことを特徴として
いる。
【０００８】
【発明の実施の形態】つぎに、図に基づいて本発明の実
施の形態について説明する。図１および図２は本発明に
よる微小ティップの製造工程を示す断面図である。以
下、この図に従い本発明の製造方法を説明する。第一
に、シリコンよりなる第１基板１の表面に凹部３を形成
する。これには、まず第１基板１に保護層２を形成し、
次に、保護層２の所望の箇所を、フォトリソグラフィと
エッチングによりパターニングしてシリコンの一部を露
出させ、次に、結晶軸異方性エッチング等を用いてシリ
コンをエッチングして凹部３を形成する方法が用いられ
る。保護層２としては二酸化シリコンや窒化シリコンを
用いることができる。シリコンのエッチングには電界放
出型電子放出素子先端部を鋭利に形成できる結晶軸異方
性エッチングを用いることが好ましい。エッチング液に
水酸化カリウム水溶液等を用いることにより（１１１）
面と等価な４つの面で囲まれた逆ピラミッド状の凹部３
を形成することができる（図１（ａ）参照）。
施の形態について説明する。図１および図２は本発明に
よる微小ティップの製造工程を示す断面図である。以
下、この図に従い本発明の製造方法を説明する。第一
に、シリコンよりなる第１基板１の表面に凹部３を形成
する。これには、まず第１基板１に保護層２を形成し、
次に、保護層２の所望の箇所を、フォトリソグラフィと
エッチングによりパターニングしてシリコンの一部を露
出させ、次に、結晶軸異方性エッチング等を用いてシリ
コンをエッチングして凹部３を形成する方法が用いられ
る。保護層２としては二酸化シリコンや窒化シリコンを
用いることができる。シリコンのエッチングには電界放
出型電子放出素子先端部を鋭利に形成できる結晶軸異方
性エッチングを用いることが好ましい。エッチング液に
水酸化カリウム水溶液等を用いることにより（１１１）
面と等価な４つの面で囲まれた逆ピラミッド状の凹部３
を形成することができる（図１（ａ）参照）。
【０００９】第二に、上記凹部３を含む第１基板１上に
剥離層４を形成する。剥離層４はその機能により以下の
２つの場合に分けられる。 （１）第１基板１と剥離層４との界面で剥離する場合。 （２）剥離層４と微小ティップ５との界面で剥離する場
合。 この（１）の場合は、この剥離層４形成後の工程で剥離
層４上に微小ティップ５を成膜した後、第１基板１と剥
離層４との界面で剥離するため、剥離層４の材料は第１
基板１との密着性が小さいことが必要である。また、後
工程で剥離層をエッチング除去するために微小ティップ
とのエッチング選択性が良いことが必要である。また上
記（２）の場合は、この剥離層４形成後の工程で剥離層
４上に微小ティップ材料層５を成膜した後、微小ティッ
プ材料層５を剥離層４から剥離するため、第１基板１と
の密着性はよいが素子材料層５が剥離しやすい剥離層４
材料を選択する必要がある。このような材料としてはそ
れぞれの場合に応じて、金属元素、半金属元素、半導体
元素のそれぞれの酸化物あるいは窒化物、たとえばＢ
Ｎ，ＡｌＮ，Ａｌ2Ｏ3，Ｓｉ3Ｎ4，ＳｉＯ2，ＴｉＮ，
ＴｉＯ2，ＶＯ2，Ｃｒ2Ｏ3，ＺｒＯ2，Ｔａ2Ｏ5，ＷＯ3
等が使用できる。これらの材料はスパッタリング法や真
空蒸着法により形成することができる。特に（２）の場
合において、第１基板１にシリコンを用いる場合は基板
表面を酸化することにより容易に二酸化シリコン（Ｓｉ
Ｏ2）を得ることができる。この酸化による二酸化シリ
コンの形成方法は、放置（自然酸化）する方法、硫酸＋
過酸化水素水を利用する方法、沸騰水を用いる方法、熱
酸化炉を用いる方法等があり、特に、熱酸化炉をもちい
てシリコン表面を熱酸化する方法が再現性・制御性・成
膜速度の点で優れている。また、剥離層４の酸化膜を厚
くすることにより、シリコン基板表面の凹凸を吸収し表
面を平滑にすることができる。このため形成される微小
ティップの表面も平滑にすることが可能である。また、
微小ティップ材料層と剥離層との界面が平滑であるた
め、微小ティップ材料を剥離層４から剥離することが容
易となる。また、シリコン基板を熱酸化して酸化膜を形
成することにより微小ティップを構成する側壁面を中空
の領域に向かって凸の形状とすることができる。これ
は、シリコンの形状により、熱酸化した時の二酸化シリ
コンの厚みに差が生じることを利用している。これによ
り、先端曲率半径を小さくすることができる。先鋭化の
形状は全体の熱酸化膜の厚さを変えることにより制御す
ることが可能であり、３００ｎｍ以上が好ましい。
剥離層４を形成する。剥離層４はその機能により以下の
２つの場合に分けられる。 （１）第１基板１と剥離層４との界面で剥離する場合。 （２）剥離層４と微小ティップ５との界面で剥離する場
合。 この（１）の場合は、この剥離層４形成後の工程で剥離
層４上に微小ティップ５を成膜した後、第１基板１と剥
離層４との界面で剥離するため、剥離層４の材料は第１
基板１との密着性が小さいことが必要である。また、後
工程で剥離層をエッチング除去するために微小ティップ
とのエッチング選択性が良いことが必要である。また上
記（２）の場合は、この剥離層４形成後の工程で剥離層
４上に微小ティップ材料層５を成膜した後、微小ティッ
プ材料層５を剥離層４から剥離するため、第１基板１と
の密着性はよいが素子材料層５が剥離しやすい剥離層４
材料を選択する必要がある。このような材料としてはそ
れぞれの場合に応じて、金属元素、半金属元素、半導体
元素のそれぞれの酸化物あるいは窒化物、たとえばＢ
Ｎ，ＡｌＮ，Ａｌ2Ｏ3，Ｓｉ3Ｎ4，ＳｉＯ2，ＴｉＮ，
ＴｉＯ2，ＶＯ2，Ｃｒ2Ｏ3，ＺｒＯ2，Ｔａ2Ｏ5，ＷＯ3
等が使用できる。これらの材料はスパッタリング法や真
空蒸着法により形成することができる。特に（２）の場
合において、第１基板１にシリコンを用いる場合は基板
表面を酸化することにより容易に二酸化シリコン（Ｓｉ
Ｏ2）を得ることができる。この酸化による二酸化シリ
コンの形成方法は、放置（自然酸化）する方法、硫酸＋
過酸化水素水を利用する方法、沸騰水を用いる方法、熱
酸化炉を用いる方法等があり、特に、熱酸化炉をもちい
てシリコン表面を熱酸化する方法が再現性・制御性・成
膜速度の点で優れている。また、剥離層４の酸化膜を厚
くすることにより、シリコン基板表面の凹凸を吸収し表
面を平滑にすることができる。このため形成される微小
ティップの表面も平滑にすることが可能である。また、
微小ティップ材料層と剥離層との界面が平滑であるた
め、微小ティップ材料を剥離層４から剥離することが容
易となる。また、シリコン基板を熱酸化して酸化膜を形
成することにより微小ティップを構成する側壁面を中空
の領域に向かって凸の形状とすることができる。これ
は、シリコンの形状により、熱酸化した時の二酸化シリ
コンの厚みに差が生じることを利用している。これによ
り、先端曲率半径を小さくすることができる。先鋭化の
形状は全体の熱酸化膜の厚さを変えることにより制御す
ることが可能であり、３００ｎｍ以上が好ましい。
【００１０】第三に、前記凹部を含む剥離層４上に微小
ティップ５の材料として導電体層Ａ５１、絶縁体層５
３、および導電体層Ｂ５２を形成する（図１（ｂ）参
照）。導電体層Ａは、微小ティップをシールド付きプロ
ーブに用いる場合のシールド電極、または、電子放出素
子として用いる場合のゲート電極層である。導電体層Ａ
の材料としてはＡｌ、Ｐｔ、Ｎｉ、Ｃｒ、Ｔａ、Ｗ等の
金属が用いられる。絶縁体層５３は導電体層Ａと導電体
層Ｂとを電気的に絶縁するための層であり、その材料と
してはＢＮ，ＡｌＮ，Ａｌ2Ｏ3，Ｓｉ3Ｎ4，ＳｉＯ2等
が使用できる。微小ティップをシールド付きプローブに
用いる場合、導電体層Ｂはプローブ電極であり、Ｐｔ、
Ａｕ、Ｉｒ、Ｒｅ、Ｗ、Ｔａ等の金属が用いられる。ま
た、微小ティップを電子放出素子として用いる場合、導
電体層Ｂは電子放出層であり、Ｐｄ、Ｐｔ、Ｒｕ、Ａ
ｇ、Ａｕ、Ｔｉ、Ｉｎ、Ｃｕ、Ｃｒ、Ｆｅ、Ｚｎ、Ｓ
ｎ、Ｔａ、Ｗ、Ｐｂ等の金属、ＰｄＯ、ＳｎＯ2、Ｉｎ2
Ｏ3、ＰｂＯ、Ｓｂ2Ｏ3等の酸化物、ＨｆＢ2、Ｚｒ
Ｂ2、ＬａＢ6、ＣｅＢ6、ＹＢ4、ＧｄＢ4等の硼化物、
ＴｉＣ、ＺｒＣ、ＨｆＣ、ＴａＣ、ＳｉＣ、ＷＣ等の炭
化物、ＴｉＮ、ＺｒＮ、ＨｆＮ等の窒化物、Ｓｉ、Ｇｅ
等の半導体、カーボン等の中から適宜選択される。ま
た、導電体層Ｂを成膜後、以下の接合層７との密着性を
向上させるためにさらにＡｕ等の層を形成してもよい。
これら微小ティップ５材料の成膜には既知の薄膜作製技
術である真空蒸着法、スパッタリング法、化学気相成長
法等が用いられる。成膜後、既知のフォトリソグラフィ
ーの手法を用いてこれら微小ティップ５材料を所望の形
状にパターニングする。また、本発明は以下の製造方法
をも含む。すなわち、本工程においては絶縁体層５３と
導電体層Ｂ５２、または導電体層Ｂ５２のみを成膜し、
以下の工程で記載する圧着工程の後に、残りの導電体層
Ａ５１、または、絶縁体層５３と導電体層Ａ５１とを成
膜する工程が付与される。
ティップ５の材料として導電体層Ａ５１、絶縁体層５
３、および導電体層Ｂ５２を形成する（図１（ｂ）参
照）。導電体層Ａは、微小ティップをシールド付きプロ
ーブに用いる場合のシールド電極、または、電子放出素
子として用いる場合のゲート電極層である。導電体層Ａ
の材料としてはＡｌ、Ｐｔ、Ｎｉ、Ｃｒ、Ｔａ、Ｗ等の
金属が用いられる。絶縁体層５３は導電体層Ａと導電体
層Ｂとを電気的に絶縁するための層であり、その材料と
してはＢＮ，ＡｌＮ，Ａｌ2Ｏ3，Ｓｉ3Ｎ4，ＳｉＯ2等
が使用できる。微小ティップをシールド付きプローブに
用いる場合、導電体層Ｂはプローブ電極であり、Ｐｔ、
Ａｕ、Ｉｒ、Ｒｅ、Ｗ、Ｔａ等の金属が用いられる。ま
た、微小ティップを電子放出素子として用いる場合、導
電体層Ｂは電子放出層であり、Ｐｄ、Ｐｔ、Ｒｕ、Ａ
ｇ、Ａｕ、Ｔｉ、Ｉｎ、Ｃｕ、Ｃｒ、Ｆｅ、Ｚｎ、Ｓ
ｎ、Ｔａ、Ｗ、Ｐｂ等の金属、ＰｄＯ、ＳｎＯ2、Ｉｎ2
Ｏ3、ＰｂＯ、Ｓｂ2Ｏ3等の酸化物、ＨｆＢ2、Ｚｒ
Ｂ2、ＬａＢ6、ＣｅＢ6、ＹＢ4、ＧｄＢ4等の硼化物、
ＴｉＣ、ＺｒＣ、ＨｆＣ、ＴａＣ、ＳｉＣ、ＷＣ等の炭
化物、ＴｉＮ、ＺｒＮ、ＨｆＮ等の窒化物、Ｓｉ、Ｇｅ
等の半導体、カーボン等の中から適宜選択される。ま
た、導電体層Ｂを成膜後、以下の接合層７との密着性を
向上させるためにさらにＡｕ等の層を形成してもよい。
これら微小ティップ５材料の成膜には既知の薄膜作製技
術である真空蒸着法、スパッタリング法、化学気相成長
法等が用いられる。成膜後、既知のフォトリソグラフィ
ーの手法を用いてこれら微小ティップ５材料を所望の形
状にパターニングする。また、本発明は以下の製造方法
をも含む。すなわち、本工程においては絶縁体層５３と
導電体層Ｂ５２、または導電体層Ｂ５２のみを成膜し、
以下の工程で記載する圧着工程の後に、残りの導電体層
Ａ５１、または、絶縁体層５３と導電体層Ａ５１とを成
膜する工程が付与される。
【００１１】第四に、第２基板８上に接合層７を形成す
る（図１（ｃ）参照）。接合層７は圧力により微小ティ
ップ５材料層を接合するためのものであり、微小ティッ
プ材料層の少なくとも接合層７に接する部分と、接合層
７とに金属を用いれば、圧力で互いに変形することによ
り金属結合を得ることができる。特にＡｕのような延性
・展性に富んだ金属が望ましい。第五に、前記凹部３を
含む剥離層４上の接合層７に接合する。これには、それ
ぞれの基板を真空チャック等により保持できるアライメ
ント装置を用い、第１基板１上の微小ティップ５と第２
基板８上の接合層７とを位置合わせして対向・接触さ
せ、更に荷重を加えることにより微小ティップ５材料層
と接合層７の接合（圧着）を行う（図１（ｄ）参照）。
第六に、前記剥離層４と微小ティップ５材料層の界面で
剥離を行い接合層７上に微小ティップ５材料層を転写す
ることにより微小ティップを形成する。すなわち、第１
基板１と第２基板８を引き離すことにより、剥離層４と
微小ティップ５材料層との界面で剥離させる（図１
（ｅ）参照）。
る（図１（ｃ）参照）。接合層７は圧力により微小ティ
ップ５材料層を接合するためのものであり、微小ティッ
プ材料層の少なくとも接合層７に接する部分と、接合層
７とに金属を用いれば、圧力で互いに変形することによ
り金属結合を得ることができる。特にＡｕのような延性
・展性に富んだ金属が望ましい。第五に、前記凹部３を
含む剥離層４上の接合層７に接合する。これには、それ
ぞれの基板を真空チャック等により保持できるアライメ
ント装置を用い、第１基板１上の微小ティップ５と第２
基板８上の接合層７とを位置合わせして対向・接触さ
せ、更に荷重を加えることにより微小ティップ５材料層
と接合層７の接合（圧着）を行う（図１（ｄ）参照）。
第六に、前記剥離層４と微小ティップ５材料層の界面で
剥離を行い接合層７上に微小ティップ５材料層を転写す
ることにより微小ティップを形成する。すなわち、第１
基板１と第２基板８を引き離すことにより、剥離層４と
微小ティップ５材料層との界面で剥離させる（図１
（ｅ）参照）。
【００１２】第七に、導電体層Ａの先端部を選択的にエ
ッチングして開口部を形成する。まず、レジスト１４を
スピンコートにより塗布する。この方法によればレジス
ト表面においては微小ティップの凸形状を吸収してほぼ
平面とすることができる（図２（ａ）参照）。次に、導
電体層Ａ５１の先端が現れるまでドライエッチングによ
りレジスト１４をエッチングする。次に、導電体層Ａ５
１の先端部をエッチングして開口部を設ける。次に、開
口部より絶縁体層５３を一部エッチング除去して導電体
層Ｂ５２の先端部を露出させる（図２（ｂ）参照）。ま
た、レジスト１４の代わりに熱処理により粘性流動（リ
フロー）をおこす、熱にて塑性変形可能な材料を用いる
ことも可能である。特に、Ｔｅｔｒａｅｔｈｙｌｏｒｔ
ｈｏｓｉｌｃａｔｅ（ＴＥＯＳ）、Ｄｉｅｔｈｙｌｓｉ
ｌａｎｅ等の有機シリコンソースを原料ガスとしてＣｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（Ｃ
ＶＤ）法により形成されるガラスは膜厚が均一であり、
比較的低温にて再現性良く成膜でき塑性材料層として好
ましい。また、これら原料ガスにＴＭＰ（Ｔｒｉｍｅｔ
ｈｙｌｐｈｏｓｐｈａｔｅ）やＴＭＢ（Ｔｒｉｍｅｔｈ
ｙｌｂｏｒａｔｅ）をドープすることにより、りんガラ
ス（ＰＳＧ：Ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌ
ａｓｓ）、ＢＳＧ、ＢＰＳＧ等のガラスを得ることがで
き利用できる。特に、ＰＳＧは４００℃程度以下の成膜
温度で成膜出来るため、塑性材料として、より好まし
い。なお、塑性材料層の形成方法としては、基板上に形
成した凹部上の形状を忠実に再現する方法であれば、薄
膜作製方法に制限されることはなく、従来公知の技術た
とえば真空蒸着法、スパッタ法、化学気相成長法、スピ
ンナ塗布方法、ディップ塗布方法等の薄膜作製技術を用
いることが可能である。
ッチングして開口部を形成する。まず、レジスト１４を
スピンコートにより塗布する。この方法によればレジス
ト表面においては微小ティップの凸形状を吸収してほぼ
平面とすることができる（図２（ａ）参照）。次に、導
電体層Ａ５１の先端が現れるまでドライエッチングによ
りレジスト１４をエッチングする。次に、導電体層Ａ５
１の先端部をエッチングして開口部を設ける。次に、開
口部より絶縁体層５３を一部エッチング除去して導電体
層Ｂ５２の先端部を露出させる（図２（ｂ）参照）。ま
た、レジスト１４の代わりに熱処理により粘性流動（リ
フロー）をおこす、熱にて塑性変形可能な材料を用いる
ことも可能である。特に、Ｔｅｔｒａｅｔｈｙｌｏｒｔ
ｈｏｓｉｌｃａｔｅ（ＴＥＯＳ）、Ｄｉｅｔｈｙｌｓｉ
ｌａｎｅ等の有機シリコンソースを原料ガスとしてＣｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（Ｃ
ＶＤ）法により形成されるガラスは膜厚が均一であり、
比較的低温にて再現性良く成膜でき塑性材料層として好
ましい。また、これら原料ガスにＴＭＰ（Ｔｒｉｍｅｔ
ｈｙｌｐｈｏｓｐｈａｔｅ）やＴＭＢ（Ｔｒｉｍｅｔｈ
ｙｌｂｏｒａｔｅ）をドープすることにより、りんガラ
ス（ＰＳＧ：Ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌ
ａｓｓ）、ＢＳＧ、ＢＰＳＧ等のガラスを得ることがで
き利用できる。特に、ＰＳＧは４００℃程度以下の成膜
温度で成膜出来るため、塑性材料として、より好まし
い。なお、塑性材料層の形成方法としては、基板上に形
成した凹部上の形状を忠実に再現する方法であれば、薄
膜作製方法に制限されることはなく、従来公知の技術た
とえば真空蒸着法、スパッタ法、化学気相成長法、スピ
ンナ塗布方法、ディップ塗布方法等の薄膜作製技術を用
いることが可能である。
【００１３】第八に、必要に応じて第２基板を加工す
る。例えば、図２（ｃ）に示すようにカンチレバー型プ
ローブ等を作製することができる。また、本発明の微小
ティップにより電子放出素子を形成し、さらにアノード
電極、蛍光体が形成された前面板（フェースプレート）
を、第２基板８周囲に形成した支持枠に接着することに
より画像形成装置を得ることができる。また、上記電子
放出素子をもちいて実施例に示すような描画装置を形成
することが可能である。
る。例えば、図２（ｃ）に示すようにカンチレバー型プ
ローブ等を作製することができる。また、本発明の微小
ティップにより電子放出素子を形成し、さらにアノード
電極、蛍光体が形成された前面板（フェースプレート）
を、第２基板８周囲に形成した支持枠に接着することに
より画像形成装置を得ることができる。また、上記電子
放出素子をもちいて実施例に示すような描画装置を形成
することが可能である。
【００１４】
【実施例】以下、具体的な実施例を挙げて本発明を詳し
く説明するが、本発明はこれら実施例に限定されるもの
ではなく、本発明の目的が達成される範囲内での各要素
の置換や設計変更がなされたものをも包含する。 ［実施例１］実施例１においては、本発明によるシール
ド電極付きプローブの製造方法を実施した。図１および
図２は本実施例の製造工程を示す断面図である。以下、
この図に従い製造方法を説明する。まず、面方位（１０
０）の単結晶シリコンウエハを第１基板１として用意し
た。次に、保護層２としてシリコン熱酸化膜を１００ｎ
ｍ形成した。次に、保護層２の所望の箇所を、フォトリ
ソグラフィとエッチングによりパターニングし、１０μ
ｍ平方のシリコンを露出した。次に、水酸化カリウム水
溶液を用いた結晶軸異方性エッチングによりパターニン
グ部のシリコンをエッチングした。なお、エッチング条
件は、濃度３０％の水酸化カリウム水溶液を用い、液温
９０℃、エッチング時間は３分とした。このとき（１１
１）面と等価な４つの面で囲まれた深さ約７μｍの逆ピ
ラミッド状の凹部３が形成された（図１（ａ）参照）。
次に、保護層２である熱酸化膜をフッ酸とフッ化アンモ
ニウムの混合水溶液（ＨＦ：ＮＨ4Ｆ＝１：５）で除去
した。次に、１２０℃に加熱した硫酸と過酸化水素水の
混合液、及び、２％フッ酸水溶液を用いて第１基板１の
洗浄を行った。次に、酸化炉をもちいて第１基板１を酸
素及び水素雰囲気中で１０００℃に加熱し、剥離層４で
ある二酸化シリコンを５００ｎｍ形成した。次にシール
ド電極５１ｂとなる導電体層Ａ５１としてスパッタリン
グ法により白金Ｐｔを１００ｎｍ成膜した。次に、絶縁
体層５３としてＣＶＤにより二酸化シリコンＳｉＯ2を
５００ｎｍ成膜した。次に、プローブ電極層５２ｂとな
る導電体層Ｂ５２としてタングステンＷを１００ｎｍ、
金Ａｕを２００ｎｍ成膜した。次に、既知のフォトリソ
グラフィーの手法を用いてこれら微小ティップ５材料を
パターニングした（図１（ｂ）参照）。
く説明するが、本発明はこれら実施例に限定されるもの
ではなく、本発明の目的が達成される範囲内での各要素
の置換や設計変更がなされたものをも包含する。 ［実施例１］実施例１においては、本発明によるシール
ド電極付きプローブの製造方法を実施した。図１および
図２は本実施例の製造工程を示す断面図である。以下、
この図に従い製造方法を説明する。まず、面方位（１０
０）の単結晶シリコンウエハを第１基板１として用意し
た。次に、保護層２としてシリコン熱酸化膜を１００ｎ
ｍ形成した。次に、保護層２の所望の箇所を、フォトリ
ソグラフィとエッチングによりパターニングし、１０μ
ｍ平方のシリコンを露出した。次に、水酸化カリウム水
溶液を用いた結晶軸異方性エッチングによりパターニン
グ部のシリコンをエッチングした。なお、エッチング条
件は、濃度３０％の水酸化カリウム水溶液を用い、液温
９０℃、エッチング時間は３分とした。このとき（１１
１）面と等価な４つの面で囲まれた深さ約７μｍの逆ピ
ラミッド状の凹部３が形成された（図１（ａ）参照）。
次に、保護層２である熱酸化膜をフッ酸とフッ化アンモ
ニウムの混合水溶液（ＨＦ：ＮＨ4Ｆ＝１：５）で除去
した。次に、１２０℃に加熱した硫酸と過酸化水素水の
混合液、及び、２％フッ酸水溶液を用いて第１基板１の
洗浄を行った。次に、酸化炉をもちいて第１基板１を酸
素及び水素雰囲気中で１０００℃に加熱し、剥離層４で
ある二酸化シリコンを５００ｎｍ形成した。次にシール
ド電極５１ｂとなる導電体層Ａ５１としてスパッタリン
グ法により白金Ｐｔを１００ｎｍ成膜した。次に、絶縁
体層５３としてＣＶＤにより二酸化シリコンＳｉＯ2を
５００ｎｍ成膜した。次に、プローブ電極層５２ｂとな
る導電体層Ｂ５２としてタングステンＷを１００ｎｍ、
金Ａｕを２００ｎｍ成膜した。次に、既知のフォトリソ
グラフィーの手法を用いてこれら微小ティップ５材料を
パターニングした（図１（ｂ）参照）。
【００１５】次に、第２基板８として単結晶シリコン基
板を用意し、第２基板８両面に二酸化シリコン２２を
０．３μｍ、窒化シリコン２１を０．５μｍ成膜した。
次に表面の窒化シリコン２１をフォトリソグラフィとエ
ッチングによりカンチレバー９（片持ち梁）の形状にパ
ターニングした。このとき、カンチレバーの寸法は幅５
０μｍ、長さ３００μｍとした。次に、裏面の窒化シリ
コン２１及び二酸化シリコン２２を同様にエッチングマ
スク形状にパターニングした。次に、チタンＴｉを３ｎ
ｍ、金Ａｕを５０ｎｍ成膜し、フォトリソグラフィとエ
ッチングによりパターン形成を行い、カンチレバー上に
接合層７を形成した。次に、クロムＣｒを３ｎｍ、アル
ミニウムＡｌを２００ｎｍ成膜し、フォトリソグラフィ
とエッチングによりパターン形成を行い、配線電極１５
を形成した（図１（ｃ）参照）。次に、第１基板１上の
微小ティップ５と第２基板８上の接合層７とを位置合わ
せして対向・接触させ、更に荷重を加えることにより導
電体層Ｂ５２と接合層７の接合（圧着）を行った（図１
（ｄ）参照）。次に、第１基板１と第２基板８を引き離
すことにより、剥離層４と導電体層Ａ５１との界面で剥
離させた（図１（ｅ）参照）。
板を用意し、第２基板８両面に二酸化シリコン２２を
０．３μｍ、窒化シリコン２１を０．５μｍ成膜した。
次に表面の窒化シリコン２１をフォトリソグラフィとエ
ッチングによりカンチレバー９（片持ち梁）の形状にパ
ターニングした。このとき、カンチレバーの寸法は幅５
０μｍ、長さ３００μｍとした。次に、裏面の窒化シリ
コン２１及び二酸化シリコン２２を同様にエッチングマ
スク形状にパターニングした。次に、チタンＴｉを３ｎ
ｍ、金Ａｕを５０ｎｍ成膜し、フォトリソグラフィとエ
ッチングによりパターン形成を行い、カンチレバー上に
接合層７を形成した。次に、クロムＣｒを３ｎｍ、アル
ミニウムＡｌを２００ｎｍ成膜し、フォトリソグラフィ
とエッチングによりパターン形成を行い、配線電極１５
を形成した（図１（ｃ）参照）。次に、第１基板１上の
微小ティップ５と第２基板８上の接合層７とを位置合わ
せして対向・接触させ、更に荷重を加えることにより導
電体層Ｂ５２と接合層７の接合（圧着）を行った（図１
（ｄ）参照）。次に、第１基板１と第２基板８を引き離
すことにより、剥離層４と導電体層Ａ５１との界面で剥
離させた（図１（ｅ）参照）。
【００１６】次に、スピンコート法によりフォトレジス
ト１４を塗布した（図２（ａ）参照）。次に、酸素ガス
を用いたドライエッチングにより導電体層Ａ５１の先端
が現れるまでエッチングを行った。次に、四フッ化炭素
ガスを用いたドライエッチングにより導電体層Ａ５１の
先端部をエッチングして開口部を形成した。次に、フッ
酸とフッ化アンモニウムの混合水溶液により絶縁体層５
３を一部エッチング除去した（図２（ｂ）参照）。次
に、フォトレジスト１４を除去した後、新たに表面保護
層としてポリイミド層をスピンコートにより塗布した。
次に、裏面の窒化シリコン２１をエッチングマスクにし
て、９０℃に加熱した３０％水酸化カリウム水溶液によ
り裏面からシリコン基板８のエッチングを行った。次
に、フッ酸とフッ化アンモニウム混合水溶液により二酸
化シリコン層２２を除去した。最後に、酸素プラズマを
用いて表面保護層を除去してカンチレバー型プローブを
形成した（図２（ｃ）参照）。なお、本実施例では弾性
体形状として、カンチレバー型のものを例に挙げ説明し
たが、他の形状、例えばトーション型でもよい。
ト１４を塗布した（図２（ａ）参照）。次に、酸素ガス
を用いたドライエッチングにより導電体層Ａ５１の先端
が現れるまでエッチングを行った。次に、四フッ化炭素
ガスを用いたドライエッチングにより導電体層Ａ５１の
先端部をエッチングして開口部を形成した。次に、フッ
酸とフッ化アンモニウムの混合水溶液により絶縁体層５
３を一部エッチング除去した（図２（ｂ）参照）。次
に、フォトレジスト１４を除去した後、新たに表面保護
層としてポリイミド層をスピンコートにより塗布した。
次に、裏面の窒化シリコン２１をエッチングマスクにし
て、９０℃に加熱した３０％水酸化カリウム水溶液によ
り裏面からシリコン基板８のエッチングを行った。次
に、フッ酸とフッ化アンモニウム混合水溶液により二酸
化シリコン層２２を除去した。最後に、酸素プラズマを
用いて表面保護層を除去してカンチレバー型プローブを
形成した（図２（ｃ）参照）。なお、本実施例では弾性
体形状として、カンチレバー型のものを例に挙げ説明し
たが、他の形状、例えばトーション型でもよい。
【００１７】本実施例によるシールド電極付きプローブ
を図３に示す。第２基板８上にカンチレバー９が形成さ
れ、カンチレバー９先端に情報入出力用の微小ティップ
５が搭載されている。微小ティップのプローブ電極５２
ｂは、先端部以外は絶縁体層５３を介してシールド電極
５１ｂに覆われている。本実施例の製造方法によるプロ
ーブのプローブ電極５２ｂ先端曲率半径は約５０ｎｍで
ある。
を図３に示す。第２基板８上にカンチレバー９が形成さ
れ、カンチレバー９先端に情報入出力用の微小ティップ
５が搭載されている。微小ティップのプローブ電極５２
ｂは、先端部以外は絶縁体層５３を介してシールド電極
５１ｂに覆われている。本実施例の製造方法によるプロ
ーブのプローブ電極５２ｂ先端曲率半径は約５０ｎｍで
ある。
【００１８】本実施例のシールド電極付きプローブを用
いた記録再生装置のブロック図を図４に示す。記録再生
装置は本発明のシールド電極付きプローブと、レーザー
光６１と、カンチレバー自由端の接合層裏面にレーザー
光を集光するためのレンズ６２とカンチレバーのたわみ
変位による光の反射角の変化を検出するポジションセン
サー６３と、ポジションセンサーからの信号により変位
検出を行う変位検出回路６６と、ＸＹＺ軸駆動ピエゾ素
子６５と、ＸＹＺ軸駆動ピエゾ素子をＸＹＺ方向に駆動
するためのＸＹＺ駆動用ドライバー６７とからなる。６
８は微小ティップ５と記録媒体６４との間に電圧を印加
するための電圧印加回路である。６９は微小ティップ５
と記録媒体６４との間を流れる微小電流Ｉｔを検出する
ための電流検出回路である。変位検出回路６６、ＸＹＺ
駆動用ドライバー６７、電圧印加回路６８、電流検出回
路６９はそれぞれマイクロコンピュータ７０に接続され
ている。記録媒体６４には電極上にポリイミドＬＢ膜
（ラングミュア・ブロジェット膜）を形成したものを用
いた。
いた記録再生装置のブロック図を図４に示す。記録再生
装置は本発明のシールド電極付きプローブと、レーザー
光６１と、カンチレバー自由端の接合層裏面にレーザー
光を集光するためのレンズ６２とカンチレバーのたわみ
変位による光の反射角の変化を検出するポジションセン
サー６３と、ポジションセンサーからの信号により変位
検出を行う変位検出回路６６と、ＸＹＺ軸駆動ピエゾ素
子６５と、ＸＹＺ軸駆動ピエゾ素子をＸＹＺ方向に駆動
するためのＸＹＺ駆動用ドライバー６７とからなる。６
８は微小ティップ５と記録媒体６４との間に電圧を印加
するための電圧印加回路である。６９は微小ティップ５
と記録媒体６４との間を流れる微小電流Ｉｔを検出する
ための電流検出回路である。変位検出回路６６、ＸＹＺ
駆動用ドライバー６７、電圧印加回路６８、電流検出回
路６９はそれぞれマイクロコンピュータ７０に接続され
ている。記録媒体６４には電極上にポリイミドＬＢ膜
（ラングミュア・ブロジェット膜）を形成したものを用
いた。
【００１９】この装置を用いて、変位検出回路６６の信
号に基づいて微小ティップ５と記録媒体６４が一定範囲
の力で接触するようにＸＹＺ駆動ピエゾ素子１２のＺを
駆動しながら、ＸＹＺ駆動ピエゾ素子１２のＸＹを駆動
することにより記録媒体６４のＸＹ面内走査を行う。上
記状態にて変位検出マイクロコンピュータ７０からの記
録信号に基づいて電圧印加回路６８により微小ティップ
５と記録媒体６４との間にパルス電圧を印加して記録媒
体６４の導電率を変化させることにより情報の記録を行
う。また、上記状態にて微小ティップ５と記録媒体６４
との間に電圧印加回路６８によりバイアス電圧を印加
し、この時微小ティップ５と記録媒体６４との間に流れ
る電流を電流検出回路６９にて検出することにより情報
の再生を行う。本実施例で作製したシールド電極付きプ
ローブはパルス印加回路系の浮遊容量を低減することが
できるため、記録用印加パルス電圧の波形とほぼ同じ
形、波高値の波形が得られ、周波数特性が向上した。
号に基づいて微小ティップ５と記録媒体６４が一定範囲
の力で接触するようにＸＹＺ駆動ピエゾ素子１２のＺを
駆動しながら、ＸＹＺ駆動ピエゾ素子１２のＸＹを駆動
することにより記録媒体６４のＸＹ面内走査を行う。上
記状態にて変位検出マイクロコンピュータ７０からの記
録信号に基づいて電圧印加回路６８により微小ティップ
５と記録媒体６４との間にパルス電圧を印加して記録媒
体６４の導電率を変化させることにより情報の記録を行
う。また、上記状態にて微小ティップ５と記録媒体６４
との間に電圧印加回路６８によりバイアス電圧を印加
し、この時微小ティップ５と記録媒体６４との間に流れ
る電流を電流検出回路６９にて検出することにより情報
の再生を行う。本実施例で作製したシールド電極付きプ
ローブはパルス印加回路系の浮遊容量を低減することが
できるため、記録用印加パルス電圧の波形とほぼ同じ
形、波高値の波形が得られ、周波数特性が向上した。
【００２０】［実施例２］実施例２においては、本発明
の第２態様によるシールド電極付きプローブの製造方法
を実施した。図５および図６は本実施例の製造工程を示
す断面図であり実施例１とほぼ同一である。実施例１と
異なるところを以下に示す。（１）図５（ｂ）の工程に
おいて導電体層Ｂ５２としてタングステンＷを１００ｎ
ｍ、金Ａｕを２００ｎｍ成膜した。（２）図５（ｄ）の
圧着工程後に、図５（ｅ）の工程において絶縁体層５３
としてＣＶＤにより二酸化シリコンＳｉＯ2を５００ｎ
ｍ成膜し、シールド電極５１ｂとなる導電体層Ａ５１と
してスパッタリング法により白金Ｐｔを１００ｎｍ成膜
した。本実施例に示された製造方法によるシールド電極
付きプローブの構成は図３に示されるプローブと同一で
ある。本実施例の製造方法によるプローブのプローブ電
極５２ｂ先端曲率半径は約３０ｎｍであり、実施例１に
よるプローブのプローブ電極５２ｂ先端と比較してさら
に先鋭な形状を得ることができた。
の第２態様によるシールド電極付きプローブの製造方法
を実施した。図５および図６は本実施例の製造工程を示
す断面図であり実施例１とほぼ同一である。実施例１と
異なるところを以下に示す。（１）図５（ｂ）の工程に
おいて導電体層Ｂ５２としてタングステンＷを１００ｎ
ｍ、金Ａｕを２００ｎｍ成膜した。（２）図５（ｄ）の
圧着工程後に、図５（ｅ）の工程において絶縁体層５３
としてＣＶＤにより二酸化シリコンＳｉＯ2を５００ｎ
ｍ成膜し、シールド電極５１ｂとなる導電体層Ａ５１と
してスパッタリング法により白金Ｐｔを１００ｎｍ成膜
した。本実施例に示された製造方法によるシールド電極
付きプローブの構成は図３に示されるプローブと同一で
ある。本実施例の製造方法によるプローブのプローブ電
極５２ｂ先端曲率半径は約３０ｎｍであり、実施例１に
よるプローブのプローブ電極５２ｂ先端と比較してさら
に先鋭な形状を得ることができた。
【００２１】［実施例３］実施例３においては、本発明
による電界放出型電子放出素子の製造方法を実施した。
図１および図２は本実施例の製造工程を示す断面図であ
る。図１および図２においては簡単のために微小ティッ
プを１つとしたが、実際は同一接合層７上に複数の微小
ティップが形成される。以下、この図に従い製造方法を
説明する。まず、面方位（１００）の単結晶シリコンウ
エハを第１基板１として用意した。次に、保護層２とし
てシリコン熱酸化膜を１００ｎｍ形成した。次に、保護
層２の所望の箇所を、フォトリソグラフィとエッチング
によりパターニングし、３μｍ平方のシリコンを露出し
た。次に、水酸化カリウム水溶液を用いた結晶軸異方性
エッチングによりパターニング部のシリコンをエッチン
グした。なお、エッチング条件は、濃度３０％の水酸化
カリウム水溶液を用い、液温９０℃、エッチング時間は
３分とした。このとき（１１１）面と等価な４つの面で
囲まれた深さ約２μｍの逆ピラミッド状の凹部３が形成
された（図７（ａ）参照）。
による電界放出型電子放出素子の製造方法を実施した。
図１および図２は本実施例の製造工程を示す断面図であ
る。図１および図２においては簡単のために微小ティッ
プを１つとしたが、実際は同一接合層７上に複数の微小
ティップが形成される。以下、この図に従い製造方法を
説明する。まず、面方位（１００）の単結晶シリコンウ
エハを第１基板１として用意した。次に、保護層２とし
てシリコン熱酸化膜を１００ｎｍ形成した。次に、保護
層２の所望の箇所を、フォトリソグラフィとエッチング
によりパターニングし、３μｍ平方のシリコンを露出し
た。次に、水酸化カリウム水溶液を用いた結晶軸異方性
エッチングによりパターニング部のシリコンをエッチン
グした。なお、エッチング条件は、濃度３０％の水酸化
カリウム水溶液を用い、液温９０℃、エッチング時間は
３分とした。このとき（１１１）面と等価な４つの面で
囲まれた深さ約２μｍの逆ピラミッド状の凹部３が形成
された（図７（ａ）参照）。
【００２２】次に、保護層２である熱酸化膜をフッ酸と
フッ化アンモニウムの混合水溶液（ＨＦ：ＮＨ4Ｆ＝
１：５）で除去した。次に、１２０℃に加熱した硫酸と
過酸化水素水の混合液、及び、２％フッ酸水溶液を用い
て第１基板１の洗浄を行った。次に、酸化炉をもちいて
第１基板１を酸素及び水素雰囲気中で１０００℃に加熱
し、剥離層４である二酸化シリコンを５００ｎｍ形成し
た。次にゲート電極層５１ｃとなる導電体層Ａ５１とし
てスパッタリング法により白金Ｐｔを１００ｎｍ成膜し
た。次に、絶縁体層５３としてＣＶＤにより二酸化シリ
コンＳｉＯ2を５００ｎｍ成膜した。次に、電子放出層
５２ｃとなる導電体層Ｂ５２としてタングステンＷを１
００ｎｍ、金Ａｕを２００ｎｍ成膜した。次に、既知の
フォトリソグラフィーの手法を用いてこれら微小ティッ
プ５材料をパターニングした（図７（ｂ）参照）。次に
第２基板８として表面酸化膜を形成したシリコン基板を
用意し、チタンＴｉを３ｎｍ、金Ａｕを５０ｎｍ成膜
し、フォトリソグラフィとエッチングによりパターン形
成を行い接合層７を形成した。次に、クロムＣｒを３ｎ
ｍ、アルミニウムＡｌを２００ｎｍ成膜し、フォトリソ
グラフィとエッチングによりパターン形成を行い、配線
電極１５およびゲート電極用配線１７を形成した（図７
（ｃ）参照）。
フッ化アンモニウムの混合水溶液（ＨＦ：ＮＨ4Ｆ＝
１：５）で除去した。次に、１２０℃に加熱した硫酸と
過酸化水素水の混合液、及び、２％フッ酸水溶液を用い
て第１基板１の洗浄を行った。次に、酸化炉をもちいて
第１基板１を酸素及び水素雰囲気中で１０００℃に加熱
し、剥離層４である二酸化シリコンを５００ｎｍ形成し
た。次にゲート電極層５１ｃとなる導電体層Ａ５１とし
てスパッタリング法により白金Ｐｔを１００ｎｍ成膜し
た。次に、絶縁体層５３としてＣＶＤにより二酸化シリ
コンＳｉＯ2を５００ｎｍ成膜した。次に、電子放出層
５２ｃとなる導電体層Ｂ５２としてタングステンＷを１
００ｎｍ、金Ａｕを２００ｎｍ成膜した。次に、既知の
フォトリソグラフィーの手法を用いてこれら微小ティッ
プ５材料をパターニングした（図７（ｂ）参照）。次に
第２基板８として表面酸化膜を形成したシリコン基板を
用意し、チタンＴｉを３ｎｍ、金Ａｕを５０ｎｍ成膜
し、フォトリソグラフィとエッチングによりパターン形
成を行い接合層７を形成した。次に、クロムＣｒを３ｎ
ｍ、アルミニウムＡｌを２００ｎｍ成膜し、フォトリソ
グラフィとエッチングによりパターン形成を行い、配線
電極１５およびゲート電極用配線１７を形成した（図７
（ｃ）参照）。
【００２３】次に、第１基板１上の微小ティップ５と第
２基板８上の接合層７とを位置合わせして対向・接触さ
せ、更に荷重を加えることにより微小ティップ５と接合
層７の接合（圧着）を行った（図７（ｄ）参照）。次
に、第１基板１と第２基板８を引き離すことにより、剥
離層４と微小ティップ５との界面で剥離させた（図７
（ｅ）参照）。次に、スピンコート法によりフォトレジ
スト１４を塗布した（図８（ａ）参照）。次に、酸素ガ
スを用いたドライエッチングにより導電体層Ａ５１の先
端が現れるまでエッチングを行った。次に、四フッ化炭
素ガスを用いたドライエッチングにより導電体層Ａ５１
の先端部をエッチングし、ゲート開口部１６を形成し
た。次に、フッ酸とフッ化アンモニウムの混合水溶液に
より絶縁体層５３を一部エッチング除去した（図８
（ｂ）参照）。次に、フォトレジスト１４を除去した
後、ワイヤーボンディングを行い、ボンディングワイヤ
ー１８によりゲート電極層５１ｃとゲート電極用配線１
７とを接続した（図８（ｃ）参照）。上記の方法により
作製した画像形成装置においては電子放出層５２ｃの先
端部とゲート開口部１６との位置合わせをセルフアライ
メントで形成できるため、効率の良い電子放出特性を得
ることができた。
２基板８上の接合層７とを位置合わせして対向・接触さ
せ、更に荷重を加えることにより微小ティップ５と接合
層７の接合（圧着）を行った（図７（ｄ）参照）。次
に、第１基板１と第２基板８を引き離すことにより、剥
離層４と微小ティップ５との界面で剥離させた（図７
（ｅ）参照）。次に、スピンコート法によりフォトレジ
スト１４を塗布した（図８（ａ）参照）。次に、酸素ガ
スを用いたドライエッチングにより導電体層Ａ５１の先
端が現れるまでエッチングを行った。次に、四フッ化炭
素ガスを用いたドライエッチングにより導電体層Ａ５１
の先端部をエッチングし、ゲート開口部１６を形成し
た。次に、フッ酸とフッ化アンモニウムの混合水溶液に
より絶縁体層５３を一部エッチング除去した（図８
（ｂ）参照）。次に、フォトレジスト１４を除去した
後、ワイヤーボンディングを行い、ボンディングワイヤ
ー１８によりゲート電極層５１ｃとゲート電極用配線１
７とを接続した（図８（ｃ）参照）。上記の方法により
作製した画像形成装置においては電子放出層５２ｃの先
端部とゲート開口部１６との位置合わせをセルフアライ
メントで形成できるため、効率の良い電子放出特性を得
ることができた。
【００２４】［実施例４］実施例４では、実施例３で作
製した電子放出素子１００を用いて、図９に示すような
描画装置を作製した。本発明の電子放出素子１００から
放出された電子ビーム（図中の点線）により、ステージ
１０４上に設けられたウエハー１１１に描画する。ここ
で、電子放出素子１００表面からステージ１０４上のウ
エハー１１１までの距離は約４００ｍｍであり、これを
基準長とする真空容器（２×１０-7Ｔｏｒｒ程度）を構
成し、内部に図示するようにブランキング電極１１０と
偏向電極１０８をそれぞれ設け、また、電磁レンズ１０
２を３段設けた。ブランキング電極１１０は、連続放出
している電子ビームを大きく偏向させ、ウエハー１１０
に到達しないようにする。偏向電極１０８は電子ビーム
を情報信号に応じて変調する。電子源駆動装置１０１は
素子の駆動をＯＮ／ＯＦＦ制御する。電磁レンズ駆動装
置１０３は電磁レンズ１０２を駆動する。防震架台１０
５は、描画中の微振動による描画精度の低下を防止する
為のものである。さらに、情報信号に応じてステージを
微動させる為のステージ微動機構１０６、ステージ位置
決め機構１０７およびこれら機構と偏向電極１０８およ
びブランキング電極１１０とを同期させる為の制御機構
１０９を設けた。以上述べた描画装置は、先述した本発
明の電子放出素子１００の有する利点に起因して、とり
わけ高解像性、高精度の描画パターンが得られる描画装
置を提供することができた。
製した電子放出素子１００を用いて、図９に示すような
描画装置を作製した。本発明の電子放出素子１００から
放出された電子ビーム（図中の点線）により、ステージ
１０４上に設けられたウエハー１１１に描画する。ここ
で、電子放出素子１００表面からステージ１０４上のウ
エハー１１１までの距離は約４００ｍｍであり、これを
基準長とする真空容器（２×１０-7Ｔｏｒｒ程度）を構
成し、内部に図示するようにブランキング電極１１０と
偏向電極１０８をそれぞれ設け、また、電磁レンズ１０
２を３段設けた。ブランキング電極１１０は、連続放出
している電子ビームを大きく偏向させ、ウエハー１１０
に到達しないようにする。偏向電極１０８は電子ビーム
を情報信号に応じて変調する。電子源駆動装置１０１は
素子の駆動をＯＮ／ＯＦＦ制御する。電磁レンズ駆動装
置１０３は電磁レンズ１０２を駆動する。防震架台１０
５は、描画中の微振動による描画精度の低下を防止する
為のものである。さらに、情報信号に応じてステージを
微動させる為のステージ微動機構１０６、ステージ位置
決め機構１０７およびこれら機構と偏向電極１０８およ
びブランキング電極１１０とを同期させる為の制御機構
１０９を設けた。以上述べた描画装置は、先述した本発
明の電子放出素子１００の有する利点に起因して、とり
わけ高解像性、高精度の描画パターンが得られる描画装
置を提供することができた。
【００２５】
【発明の効果】本発明は、以上の微小ティップの製造方
法、及びこれを用いたシールド電極付きプローブの製造
方法、または電界放出型電子放出素子の製造方法と描画
装置の製造方法により、微小ティップの雌型を後工程で
エッチングすることなく形成でき、雌型は再利用できる
ことにより、生産性を向上すると同時に、製造コストを
著しく低減することができる。また、本発明によると、
エッチング液による微小ティップの材料劣化、形状変
化、及びエッチング液からの汚染等がなく微小ティップ
が形成でき、さらに、支持基板（第２基板）の材料に限
定がなく、この結果、支持基板の微細加工が容易で、ま
た、支持基板にあらかじめ制御回路を設けた場合にプロ
セスによる回路の劣化のない、微小ティップの製造方
法、及びこれを用いたシールド電極付きプローブの製造
方法、または電界放出型電子放出素子の製造方法と描画
装置の製造方法を実現することができる。
法、及びこれを用いたシールド電極付きプローブの製造
方法、または電界放出型電子放出素子の製造方法と描画
装置の製造方法により、微小ティップの雌型を後工程で
エッチングすることなく形成でき、雌型は再利用できる
ことにより、生産性を向上すると同時に、製造コストを
著しく低減することができる。また、本発明によると、
エッチング液による微小ティップの材料劣化、形状変
化、及びエッチング液からの汚染等がなく微小ティップ
が形成でき、さらに、支持基板（第２基板）の材料に限
定がなく、この結果、支持基板の微細加工が容易で、ま
た、支持基板にあらかじめ制御回路を設けた場合にプロ
セスによる回路の劣化のない、微小ティップの製造方
法、及びこれを用いたシールド電極付きプローブの製造
方法、または電界放出型電子放出素子の製造方法と描画
装置の製造方法を実現することができる。
【図１】実施例１によるシールド付きプローブの製造方
法を示す図である。
法を示す図である。
【図２】実施例１によるシールド付きプローブの製造方
法を示す図である。
法を示す図である。
【図３】実施例１によるシールド付きプローブを示す図
である。
である。
【図４】実施例１によるシールド付きプローブを用いた
記録再生装置を示すブロック図である。
記録再生装置を示すブロック図である。
【図５】実施例２によるシールド付きプローブの製造方
法を示す図である。
法を示す図である。
【図６】実施例２によるシールド付きプローブの製造方
法を示す図である。
法を示す図である。
【図７】実施例３による電子放出素子の製造方法を示す
図である。
図である。
【図８】実施例３による電子放出素子の製造方法を示す
図である。
図である。
【図９】実施例３による電子放出素子を示す図である。
【図１０】実施例４による描画装置を示す図である。
【図１１】従来例によるシールド電極付きプローブの製
造方法を示す図である。
造方法を示す図である。
【図１２】従来例による電界放出型電子放出素子の製造
方法を示す図である。
方法を示す図である。
１：第１基板 ２：保護層 ３：凹部 ４：剥離層 ５：微小ティップ ６：電界放出型電子放出素子 ７：接合層 ８：第２基板 １４：レジスト １５：配線電極 １６：ゲート開口部 １７：ゲート電極用配線 １８：ボンディングワイヤー ２１：窒化シリコン ２２：二酸化シリコン ５１：導電体層Ａ ５１ｂ：シールド電極層 ５１ｃ：ゲート電極層 ５２：導電体層Ｂ ５２ｂ：プローブ電極層 ５２ｃ：電子放出層 ５３：絶縁体層 ６１：レーザー光 ６２：レンズ ６３：ポジションセンサ ６４：記録媒体 ６５：ＸＹＺ軸駆動ピエゾ素子 ６６：変位検出回路 ６７：ＸＹＺ駆動用ドライバ ６８：電圧印加回路 ６９：電流検出回路 ７０：マイクロコンピュータ １００：電子放出素子 １０１：電子源駆動装置 １０２：電磁レンズ １０３：電磁レンズ駆動装置 １０４：ステージ １０５：防振架台 １０６：ステージ微動機構 １０７：ステージ位置決め機構 １０８：偏向電極 １０９：制御機構 １１０：ブランキング電極 １１１：ウエハー １５１：ｎ−Ｓｉ基板 １５２：ｐ＋＋層 １５３：酸化膜 １５４：凹部 １５５：Ｐｔ １５６：ガラス基板 １５７：切断用溝 １５８：Ｃｒ薄膜 ２０１：第１の基板 ２０２：凹部 ２０３：熱酸化絶縁膜 ２０４：エミッタ材料層 ２０５：導電層 ２０６：Ａｌ層 ２０７：第２の基板 ２０８：凸部 ２０９：ゲート電極層 ２１０：フォトレジスト
Claims (8)
- 【請求項１】導電体層Ａ、絶縁層、および導電体層Ｂか
らなる微小ティップの製造方法であって、前記微小ティ
ップが、第１基板の表面の少なくとも１つ以上の凹部上
に形成した導電体層Ａ、絶縁層、および導電体層Ｂから
なる層を第２基板の接合層上に転写し、または、前記第
１基板の凹部上に形成した導電体層Ｂを第２基板の接合
層上に転写した後、該導電体層Ｂ上に絶縁層および導電
体層Ａを設けることにより、形成されることを特徴とす
る微小ティップの製造方法。 - 【請求項２】微小ティップの製造方法であって、（ａ）
第１基板の表面に少なくとも１つ以上の凹部を形成する
工程と、（ｂ）前記第１基板の凹部を含む基板上に、剥
離層を形成する工程と、（ｃ）前記剥離層上に導電体層
Ａ、絶縁層、および導電体層Ｂを形成する工程と、
（ｄ）第２基板上に接合層を形成する工程と、（ｅ）前
記第１基板と前記第２基板とを対向させ、前記第１基板
上の前記導電体層Ｂを前記第２基板上の前記接合層に接
合する工程と、（ｆ）前記剥離層と前記第１基板、或い
は前記剥離層と前記導電体層Ｂの界面で剥離を行い、前
記接合層上に導電体層Ａ、絶縁層、および導電体層Ｂを
転写する工程と、（ｇ）前記導電体層Ａの先端部を選択
的にエッチングして開口部を設け、さらに前記絶縁体層
の一部を選択的にエッチング除去して前記導電体層Ｂの
先端部を露出させる工程と、 を含むことを特徴とする微小ティップの製造方法。 - 【請求項３】微小ティップの製造方法であって、（ａ）
第１基板の表面に少なくとも１つ以上の凹部を形成する
工程と、（ｂ）前記第１基板の凹部を含む基板上に、剥
離層を形成する工程と、（ｃ）前記剥離層上に導電体層
Ｂを形成する工程と、（ｄ）第２基板上に接合層を形成
する工程と、（ｅ）前記第１基板と前記第２基板とを対
向させ、前記第１基板上の前記導電体層Ｂを前記第２基
板上の前記接合層に接合する工程と、（ｆ）前記剥離層
と前記第１基板、或いは前記剥離層と前記導電体層Ｂの
界面で剥離を行い前記接合層上に前記導電体層Ｂを転写
する工程と、（ｇ）前記導電体層Ｂ上に絶縁層および導
電体層Ａを形成する工程と、（ｈ）前記導電体層Ａの先
端部を選択的にエッチングして開口部を設け、さらに前
記絶縁体層の一部を選択的にエッチング除去して前記導
電体層Ｂの先端部を露出させる工程と、 を含むことを特徴とする微小ティップの製造方法。 - 【請求項４】シールド電極付きプローブの製造方法であ
って、請求項１〜請求項３のいずれか１項に記載の微小
ティップの製造方法における導電体層Ａをプローブ電極
層で構成すると共に、その導電体層Ｂをシールド電極層
で構成したことを特徴とするシールド電極付きプローブ
の製造方法。 - 【請求項５】電界放出型電子放出素子の製造方法であっ
て、請求項１〜請求項３のいずれか１項に記載の微小テ
ィップの製造方法における導電体層Ａを電子放出材料層
で構成すると共に、その導電体層Ｂをゲート電極層で構
成したことを特徴とする電界放出型電子放出素子の製造
方法。 - 【請求項６】描画装置の製造方法であって、請求項５に
記載の製造方法により第２基板上に複数の電界放出型電
子放出素子を形成し、さらに、該電子放出素子から放出
される電子ビームを変調する変調手段を形成することを
特徴とする描画装置の製造方法。 - 【請求項７】シールド電極付きプローブの製造方法であ
って、（ａ）第１基板の表面に少なくとも１つ以上の凹
部を形成する工程と、（ｂ）前記第１基板の凹部を含む
基板上に、剥離層を形成する工程と、（ｃ）前記剥離層
上にシールド電極層、絶縁層、およびプローブ電極層を
形成する工程と、（ｄ）第２基板上に弾性体材料層を形
成する工程と、（ｅ）前記弾性体材料層上に接合層を形
成する工程と、（ｆ）前記第１基板と前記第２基板とを
対向させ、前記第１基板上の前記プローブ電極層を前記
第２基板上の前記接合層に接合する工程と、（ｇ）前記
剥離層と前記第１基板、或いは前記剥離層と前記シール
ド電極層の界面で剥離を行い、前記接合層上にシールド
電極層、絶縁層、およびプローブ電極層を転写する工程
と、（ｈ）前記シールド電極層の先端部を選択的にエッ
チングして開口部を設け、さらに前記絶縁体層の一部を
選択的にエッチング除去して前記プローブ電極層の先端
部を露出させる工程と、（ｉ）前記第２基板の一部を除
去して前記弾性体材料層から弾性体を形成する工程と、 を含むことを特徴とするシールド電極付きプローブの製
造方法。 - 【請求項８】シールド電極付きプローブの製造方法であ
って、（ａ）第１基板の表面に少なくとも１つ以上の凹
部を形成する工程と、（ｂ）前記第１基板の凹部を含む
基板上に、剥離層を形成する工程と、（ｃ）前記剥離層
上にプローブ電極層を形成する工程と、（ｄ）前記第２
基板上に弾性体材料層を形成する工程と、（ｅ）前記弾
性体材料層上に接合層を形成する工程と、（ｆ）前記第
１基板と前記第２基板とを対向させ、前記第１基板上の
前記プローブ電極層を前記第２基板上の前記接合層に接
合する工程と、（ｇ）前記剥離層と前記第１基板、或い
は前記剥離層と前記絶縁層の界面で剥離を行い、前記接
合層上に前記プローブ電極層を転写する工程と、（ｈ）
前記プローブ電極層上に絶縁層およびシールド電極層を
形成する工程と、（ｉ）前記シールド電極層の先端部を
選択的にエッチングして開口部を設け、さらに前記絶縁
体層の一部を選択的にエッチング除去して前記プローブ
電極層の先端部を露出させる工程と、（ｊ）第２基板の
一部を除去して前記弾性体材料層から弾性体を形成する
工程とを含むことを特徴とするシールド電極付きプロー
ブの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15583797A JPH10332714A (ja) | 1997-05-29 | 1997-05-29 | 微小ティップの製造方法、及びシールド電極付きプローブの製造方法、または電界放出型電子放出素子の製造方法と描画装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15583797A JPH10332714A (ja) | 1997-05-29 | 1997-05-29 | 微小ティップの製造方法、及びシールド電極付きプローブの製造方法、または電界放出型電子放出素子の製造方法と描画装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10332714A true JPH10332714A (ja) | 1998-12-18 |
Family
ID=15614589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15583797A Pending JPH10332714A (ja) | 1997-05-29 | 1997-05-29 | 微小ティップの製造方法、及びシールド電極付きプローブの製造方法、または電界放出型電子放出素子の製造方法と描画装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10332714A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7605014B2 (en) | 2005-08-17 | 2009-10-20 | Samsung Electronics Co., Ltd. | Method of fabricating resistive probe having self-aligned metal shield |
| JP2011066273A (ja) * | 2009-09-18 | 2011-03-31 | Konica Minolta Holdings Inc | 微細マスクパターンの形成方法、ナノインプリントリソグラフィ方法および微細構造体の製造方法 |
-
1997
- 1997-05-29 JP JP15583797A patent/JPH10332714A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7605014B2 (en) | 2005-08-17 | 2009-10-20 | Samsung Electronics Co., Ltd. | Method of fabricating resistive probe having self-aligned metal shield |
| JP2011066273A (ja) * | 2009-09-18 | 2011-03-31 | Konica Minolta Holdings Inc | 微細マスクパターンの形成方法、ナノインプリントリソグラフィ方法および微細構造体の製造方法 |
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