JPH10332714A - Manufacture of fine tip and probe with shielded electrode or manufacture of field emission type electron emission element and electronic drawing device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide methods for manufacturing fine tips and probes with shielded electrodes or for manufacturing field emission type electron emission elements and electronic drawing devices, in which a female mold for fine tips can be formed without etching in a later process, and the female mold is reused for improving productivity for making it possible to reduce manufacturing costs, and fine tips can be formed without the deterioration and deformation of the material of the fine tips, which are caused by etching liquid and contamination due to etching liquid, and in addition, a support substrate can finely be machined with ease, and in the case where control circuits are previously provided in the support substrate, circuits are free from deterioration caused during being processed. SOLUTION: In these manufacturing methods, fine tips 5 comprises a layer comprising conductive layer A 51, insulation layer 53 and conductive layer B 52 formed on one or more recessed sections 3 of the surface of a first substrate 1 transferred on the junction layer 7 of a second substrate 8, or fine tips 5 are manufactured by forming the insulation layer 53 and conductive layer A 51 after transferring the conductive layer B 52 formed on the recessed section 3 of the first substrate 1 on the junction layer 7 of the second substrate 8.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、微小ティップの製
造方法、及びシールド電極付きプローブの製造方法、ま
たは電界放出型電子放出素子の製造方法と描画装置の製
造方法に関する。The present invention relates to a method of manufacturing a microtip, a method of manufacturing a probe with a shield electrode, a method of manufacturing a field emission type electron-emitting device, and a method of manufacturing a drawing apparatus.

【０００２】[0002]

【従来の技術】近年、ナノメートル以下の分解能で導電
性物質表面を観察可能な走査型トンネル顕微鏡（以下Ｓ
ＴＭと略す）が開発され（米国特許第４，３４３，９９
３号明細書）、金属・半導体表面の原子配列、有機分子
の配向等の観察が原子・分子スケールでなされている。
また、ＳＴＭ技術を発展させ、絶縁物質等の表面をＳＴ
Ｍと同様の分解能で観察可能な原子間力顕微鏡（以下Ａ
ＦＭと略す）も開発された（米国特許第４，７２４，３
１８号明細書）。このＳＴＭの原理を応用し、試料の代
わりに記録媒体を用い、ＳＴＭ構成でトンネル電流を一
定にするように記録媒体−探針間隔をフィードバック制
御しながら、記録媒体に探針をアクセスし、間に電圧を
印加し、原子・分子スケールのビットサイズの記録再生
を行うことにより、高密度メモリーを実現するという提
案がなされている（米国特許第４，５７５，８２２号明
細書、特開昭６３−１６１５５２号公報、１６１５５３
号公報）。さらに、ＳＴＭとＡＦＭとを組み合わせた構
成で、導電性を有する弾性体プローブを用い、プローブ
先端の探針を記録媒体に対し接触させた状態で走査を行
い、記録再生を行うという提案もなされている（特開平
０１−２４５４４５号公報、特開平０３−１９４１２４
号公報）。2. Description of the Related Art In recent years, a scanning tunneling microscope (hereinafter referred to as S) capable of observing the surface of a conductive material with a resolution of less than nanometers.
TM) (US Pat. No. 4,343,99).
No. 3), observations of the atomic arrangement of metal / semiconductor surfaces, orientation of organic molecules, etc. have been made on an atomic / molecular scale.
Also, by developing STM technology, the surface of insulating materials etc.
Atomic force microscope (hereinafter A)
FM) (US Patent No. 4,724,3).
No. 18). By applying the principle of STM, using a recording medium instead of a sample, and accessing the probe to the recording medium while feedback-controlling the recording medium-probe interval so as to keep the tunnel current constant in the STM configuration. It has been proposed to realize a high-density memory by applying a voltage to the memory and performing recording / reproducing at an atomic / molecular scale bit size (US Pat. No. 4,575,822; No. 161552, 161553
No.). Furthermore, it has been proposed to perform recording and reproduction using a configuration in which an STM and an AFM are combined, using an elastic probe having conductivity, performing scanning while a probe at the tip of the probe is in contact with a recording medium. (JP-A-01-245445, JP-A-03-194124)
No.).

【０００３】上記の方法で記録再生を行う場合、弾性体
プローブと記録媒体、または、探針と記録媒体との間に
存在する寄生容量により記録速度が低下してしまうとい
う問題点が生じる。そこで、高速記録を安定におこなう
ためにカンチレバー上に作製された探針および配線電極
がシールド電極に覆われた構造を持つプローブが考案さ
れた（特願平０７−１７５４９０号公報）。この構造は
パルス印加回路系の浮遊容量を低減することができるた
め、記録用印加パルス電圧の波形とほぼ同じ形、波高値
の波形が得られ、周波数特性が向上した。このプローブ
の作製プロセスを図１１を用いて説明する。この作製プ
ロセスでは、まず、表面から１μｍの深さまでｐ＋＋層
１５２が形成されるようにボロンＢをドーピングした＜
１００＞の面方位を有するｎ−Ｓｉ基板１５１表面にシ
リコン酸化膜（ＳｉＯ₂）１５３を形成する（図１１
（ａ）参照）。探針形成用マスク形状にＳｉＯ₂膜およ
びｐ＋＋層をエッチングにより除去した後（図１１
（ｂ）参照）、水酸化カリウムＫＯＨ溶液により、異方
性エッチングを行い、凹部１５４を形成する（図１１
（ｃ）参照）。次に、イオン注入法によりＢをドーピン
グすることにより、凹部１５４中にもｐ＋＋層１５２を
形成し（図１１（ｄ）参照）、これを３００℃の水蒸気
中で処理することにより、ｐ＋＋層１５２中に酸化膜
（ＳｉＯ₂）層１５３を形成する（図１１（ｅ）参
照）。これに、探針および配線形成用の白金Ｐｔ１５５
を蒸着する（図１１（ｆ）参照）。次に、切断用溝１５
７を形成し、部分的に剥離用のクロムＣｒ薄膜１５８を
施したガラス基板１５６をｎ−Ｓｉ基板１５１に陽極接
合後（図１１（ｇ）参照）、ＫＯＨ溶液で探針先端部分
のＳｉＯ₂層１５３が露出するまでｎ−Ｓｉ基板１５１
をエッチングする（図１１（ｈ）参照）。ついで、ＨＦ
溶液により、探針先端に露出したＳｉＯ₂層１５３を取
り除き、Ｐｔ探針を露出させる（図１１（ｉ）参照）。
最後にガラス基板１５６を切断し、ＫＯＨ溶液でｎ−Ｓ
ｉ基板１５１をエッチングしてカンチレバーを形成する
（図１１（ｊ）参照）。In the case of performing recording / reproducing by the above-mentioned method, there arises a problem that the recording speed is reduced due to a parasitic capacitance existing between the elastic probe and the recording medium or between the probe and the recording medium. Therefore, in order to stably perform high-speed recording, a probe having a structure in which a probe and a wiring electrode formed on a cantilever are covered with a shield electrode has been devised (Japanese Patent Application No. 07-175490). Since this structure can reduce the stray capacitance of the pulse application circuit system, a waveform having almost the same shape and peak value as the waveform of the applied pulse voltage for recording was obtained, and the frequency characteristics were improved. The manufacturing process of this probe will be described with reference to FIG. In this manufacturing process, first, boron B was doped so that the p ++ layer 152 was formed to a depth of 1 μm from the surface.
A silicon oxide film (SiO ₂ ) 153 is formed on the surface of an n-Si substrate 151 having a plane orientation of 100> (FIG. 11).
(A)). After removing the SiO ₂ film and the p ++ layer by etching into a probe forming mask shape (FIG. 11)
(See (b)), anisotropic etching is performed using a potassium hydroxide KOH solution to form a concave portion 154 (FIG. 11).
(C)). Next, by doping B by an ion implantation method, a p ++ layer 152 is also formed in the concave portion 154 (see FIG. 11D), and this is treated in steam at 300 ° C. to thereby form the p ++ layer 152. An oxide film (SiO ₂ ) layer 153 is formed therein (see FIG. 11E). In addition, platinum Pt155 for forming a probe and a wiring is provided.
Is deposited (see FIG. 11F). Next, the cutting groove 15
7 is formed, after partially the glass substrate 156 having been subjected to chromium Cr thin film 158 for peeling anodically bonded to n-Si substrate 151 (see FIG. 11 (g)), SiO ₂ of the probe tip portion with KOH solution The n-Si substrate 151 is exposed until the layer 153 is exposed.
Is etched (see FIG. 11H). Then HF
The SiO ₂ layer 153 exposed at the tip of the probe is removed with a solution to expose the Pt probe (see FIG. 11 (i)).
Finally, the glass substrate 156 is cut, and n-S
The i-substrate 151 is etched to form a cantilever (see FIG. 11 (j)).

【０００４】また、上記ＳＴＭ、ＡＦＭに用いられるプ
ローブに搭載される微小ティップ製造方法と同様の製造
方法により電子放出部とゲート電極開口部が一体となっ
た電界放出型電子放出素子の作製方法が開発されている
（特開平０６−３６６８２号公報）。この電子放出素子
の製造方法を図１２に示す。この製造方法では、まず、
第１の基板２０１に底部を尖らせた凹部２０２を形成す
る（図１２（ａ）参照）。次に、熱酸化絶縁膜２０３を
形成する。次に、凹部２０２内を埋めつつ、熱酸化絶縁
層２０３上にエミッタ材料層２０４を形成する。次に、
導電層２０５を形成する（図１２（ｂ）参照）。次に、
第１の基板２０１とＡｌ層２０６を形成した第２の基板
２０７とを接合する（図１２（ｃ）参照）。次に、第１
の基板２０１をウェットエッチングにより除去し、凸部
２０８を形成する（図１２（ｄ）参照）。次に、熱酸化
絶縁層２０３上にゲート電極層２０９を形成した後、フ
ォトレジスト２１０を塗布する（図１２（ｅ）参照）。
次に、ゲート電極２０９の先端部が現れるようにフォト
レジスト２１０をエッチングする（図１２（ｆ）参
照）。次に、ピラミッド上凸部２０８の先端部のゲート
電極２０９および熱酸化絶縁膜２０３を除去する（図１
２（ｇ）参照）。次に、レジスト２１０を除去した後、
先端部の周囲の熱酸化絶縁膜２０３を除去して、エミッ
タを形成する（図１２（ｈ）参照）。この方法によると
電子放出部とゲート電極開口部の位置合わせがセルフア
ライメントで出来るため、電子放出特性のすぐれた電子
放出素子を提供することができる。Further, a method of manufacturing a field emission type electron-emitting device in which an electron-emitting portion and a gate electrode opening are integrated by a manufacturing method similar to the method of manufacturing a microtip mounted on a probe used in the STM and AFM. It has been developed (Japanese Patent Application Laid-Open No. 06-36682). FIG. 12 shows a method of manufacturing this electron-emitting device. In this manufacturing method, first,
A recess 202 having a sharp bottom is formed in the first substrate 201 (see FIG. 12A). Next, a thermal oxide insulating film 203 is formed. Next, an emitter material layer 204 is formed on the thermal oxide insulating layer 203 while filling the recess 202. next,
The conductive layer 205 is formed (see FIG. 12B). next,
The first substrate 201 and the second substrate 207 on which the Al layer 206 is formed are joined (see FIG. 12C). Next, the first
The substrate 201 is removed by wet etching to form a projection 208 (see FIG. 12D). Next, after a gate electrode layer 209 is formed over the thermal oxidation insulating layer 203, a photoresist 210 is applied (see FIG. 12E).
Next, the photoresist 210 is etched so that the tip of the gate electrode 209 appears (see FIG. 12F). Next, the gate electrode 209 and the thermal oxide insulating film 203 at the tip of the pyramid upper projection 208 are removed (FIG. 1).
2 (g)). Next, after removing the resist 210,
The thermal oxide insulating film 203 around the tip is removed to form an emitter (see FIG. 12H). According to this method, the position of the electron-emitting portion and the gate electrode opening can be self-aligned, so that an electron-emitting device having excellent electron-emitting characteristics can be provided.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、図１１
および図１２に示したような従来例の微小ティップの形
成方法は以下の（１）〜（３）のような問題点を有して
いた。 （１）微小ティップの雌型となったシリコン基板は、後
工程でエッチング除去されてしまうため再利用ができ
ず、生産性が低くなり製造コストが高くなる。 （２）ティップの雌型となったシリコン基板をエッチン
グするため、エッチング液による微小ティップの材料劣
化、形状変化、及びエッチング液からの汚染等が生じる
可能性がある。 （３）雌型基板と支持基板とを陽極接合等の方法を用い
て接合するために、支持基板の材料が限定され、この結
果、支持基板の微細加工が困難となる。また、支持基板
にあらかじめ制御回路等を設けた場合、接合時の電圧印
加や加熱により回路の劣化が生じる。However, FIG.
In addition, the conventional method for forming a microtip as shown in FIG. 12 has the following problems (1) to (3). (1) The silicon substrate that has become a female type with a small tip cannot be reused because it is etched and removed in a later step, resulting in low productivity and high manufacturing cost. (2) Since the silicon substrate which has become the female type of the tip is etched, there is a possibility that a material deterioration, a shape change, a contamination from the etchant, etc. of the minute tip by the etchant may occur. (3) Since the female substrate and the support substrate are joined using a method such as anodic bonding, the material of the support substrate is limited, and as a result, the fine processing of the support substrate becomes difficult. Further, when a control circuit or the like is provided in advance on the support substrate, the circuit is deteriorated due to voltage application or heating during bonding.

【０００６】そこで、本発明は、上記従来技術の有する
課題を解決し、微小ティップの雌型を後工程でエッチン
グすることなく形成することができ、雌型は再利用でき
ることにより、生産性を向上すると同時に、製造コスト
を低減することができ、また、エッチング液による微小
ティップの材料劣化、形状変化、及びエッチング液から
の汚染等がなく微小ティップが形成でき、さらに、支持
基板の材料に限定がないため、支持基板の微細加工が容
易で、また、支持基板にあらかじめ制御回路を設けた場
合にプロセスによる回路の劣化のない、微小ティップの
製造方法、及びシールド電極付きプローブの製造方法、
または電界放出型電子放出素子の製造方法と描画装置の
製造方法を提供することを目的としている。Accordingly, the present invention solves the above-mentioned problems of the prior art, and can improve the productivity by forming a female mold of a minute tip without etching in a later step, and reusing the female mold. At the same time, the manufacturing cost can be reduced, and the microtips can be formed without material deterioration, shape change, and contamination from the etching liquid due to the etching liquid. Because there is no, the fine processing of the support substrate is easy, and the circuit is not deteriorated by the process when the control circuit is provided in advance on the support substrate, the manufacturing method of the micro tip, the manufacturing method of the probe with the shield electrode,
Another object is to provide a method for manufacturing a field emission type electron-emitting device and a method for manufacturing a writing apparatus.

【０００７】[0007]

【課題を解決するための手段】本発明は、上記課題を解
決するため、微小ティップの製造方法、及びシールド電
極付きプローブの製造方法、または電界放出型電子放出
素子の製造方法と描画装置の製造方法を、つぎのように
構成したことを特徴とするものである。すなわち、本発
明の微小ティップの製造方法は、導電体層Ａ、絶縁層、
および導電体層Ｂからなる微小ティップの製造方法であ
って、前記微小ティップが、第１基板の表面の少なくと
も１つ以上の凹部上に形成した導電体層Ａ、絶縁層、お
よび導電体層Ｂからなる層を第２基板の接合層上に転写
し、または、前記第１基板の凹部上に形成した導電体層
Ｂを第２基板の接合層上に転写した後、該導電体層Ｂ上
に絶縁層および導電体層Ａを設けることにより、形成さ
れることを特徴としている。また、本発明の微小ティッ
プの製造方法は、（ａ）第１基板の表面に少なくとも１
つ以上の凹部を形成する工程と、（ｂ）前記第１基板の
凹部を含む基板上に、剥離層を形成する工程と、（ｃ）
前記剥離層上に導電体層Ａ、絶縁層、および導電体層Ｂ
を形成する工程と、（ｄ）第２基板上に接合層を形成す
る工程と、（ｅ）前記第１基板と前記第２基板とを対向
させ、前記第１基板上の前記導電体層Ｂを前記第２基板
上の前記接合層に接合する工程と、（ｆ）前記剥離層と
前記第１基板、或いは前記剥離層と前記導電体層Ｂの界
面で剥離を行い、前記接合層上に導電体層Ａ、絶縁層、
および導電体層Ｂを転写する工程と、（ｇ）前記導電体
層Ａの先端部を選択的にエッチングして開口部を設け、
さらに前記絶縁体層の一部を選択的にエッチング除去し
て前記導電体層Ｂの先端部を露出させる工程と、を含む
ことを特徴としている。また、本発明の微小ティップの
製造方法は、（ａ）第１基板の表面に少なくとも１つ以
上の凹部を形成する工程と、（ｂ）前記第１基板の凹部
を含む基板上に、剥離層を形成する工程と、（ｃ）前記
剥離層上に導電体層Ｂを形成する工程と、（ｄ）第２基
板上に接合層を形成する工程と、（ｅ）前記第１基板と
前記第２基板とを対向させ、前記第１基板上の前記導電
体層Ｂを前記第２基板上の前記接合層に接合する工程
と、（ｆ）前記剥離層と前記第１基板、或いは前記剥離
層と前記導電体層Ｂの界面で剥離を行い前記接合層上に
前記導電体層Ｂを転写する工程と、（ｇ）前記導電体層
Ｂ上に絶縁層および導電体層Ａを形成する工程と、
（ｈ）前記導電体層Ａの先端部を選択的にエッチングし
て開口部を設け、さらに前記絶縁体層の一部を選択的に
エッチング除去して前記導電体層Ｂの先端部を露出させ
る工程と、を含むことを特徴としている。また、本発明
のシールド電極付きプローブの製造方法は、上記したい
ずれかの本発明の微小ティップの製造方法における導電
体層Ａをプローブ電極層で構成すると共に、その導電体
層Ｂをシールド電極層で構成したことを特徴としてい
る。また、本発明の電界放出型電子放出素子の製造方法
は、上記したいずれかの本発明の微小ティップの製造方
法における導電体層Ａを電子放出材料層で構成すると共
に、その導電体層Ｂをゲート電極層で構成したことを特
徴としている。また、本発明の描画装置の製造方法は、
電界放出型電子放出素子の製造方法により第２基板上に
複数の電界放出型電子放出素子を形成し、さらに、該電
子放出素子から放出される電子ビームを変調する変調手
段を形成することを特徴としている。また、本発明のシ
ールド電極付きプローブの製造方法は、（ａ）第１基板
の表面に少なくとも１つ以上の凹部を形成する工程と、
（ｂ）前記第１基板の凹部を含む基板上に、剥離層を形
成する工程と、（ｃ）前記剥離層上にシールド電極層、
絶縁層、およびプローブ電極層を形成する工程と、
（ｄ）第２基板上に弾性体材料層を形成する工程と、
（ｅ）前記弾性体材料層上に接合層を形成する工程と、
（ｆ）前記第１基板と前記第２基板とを対向させ、前記
第１基板上の前記プローブ電極層を前記第２基板上の前
記接合層に接合する工程と、（ｇ）前記剥離層と前記第
１基板、或いは前記剥離層と前記シールド電極層の界面
で剥離を行い、前記接合層上にシールド電極層、絶縁
層、およびプローブ電極層を転写する工程と、（ｈ）前
記シールド電極層の先端部を選択的にエッチングして開
口部を設け、さらに前記絶縁体層の一部を選択的にエッ
チング除去して前記プローブ電極層の先端部を露出させ
る工程と、（ｉ）前記第２基板の一部を除去して前記弾
性体材料層から弾性体を形成する工程と、を含むことを
特徴としている。また、本発明のシールド電極付きプロ
ーブの製造方法は、（ａ）第１基板の表面に少なくとも
１つ以上の凹部を形成する工程と、（ｂ）前記第１基板
の凹部を含む基板上に、剥離層を形成する工程と、
（ｃ）前記剥離層上にプローブ電極層を形成する工程
と、（ｄ）前記第２基板上に弾性体材料層を形成する工
程と、（ｅ）前記弾性体材料層上に接合層を形成する工
程と、（ｆ）前記第１基板と前記第２基板とを対向さ
せ、前記第１基板上の前記プローブ電極層を前記第２基
板上の前記接合層に接合する工程と、（ｇ）前記剥離層
と前記第１基板、或いは前記剥離層と前記絶縁層の界面
で剥離を行い、前記接合層上に前記プローブ電極層を転
写する工程と、（ｈ）前記プローブ電極層上に絶縁層お
よびシールド電極層を形成する工程と、（ｉ）前記シー
ルド電極層の先端部を選択的にエッチングして開口部を
設け、さらに前記絶縁体層の一部を選択的にエッチング
除去して前記プローブ電極層の先端部を露出させる工程
と、（ｊ）第２基板の一部を除去して前記弾性体材料層
から弾性体を形成する工程と、を含むことを特徴として
いる。According to the present invention, there is provided a method for manufacturing a microtip, a method for manufacturing a probe with a shield electrode, or a method for manufacturing a field emission type electron-emitting device and a method for manufacturing a drawing apparatus. The method is characterized in that it is configured as follows. That is, the method for producing a microtip according to the present invention includes the conductor layer A, the insulating layer,
And a method for manufacturing a microtip comprising a conductor layer B, wherein the microtip is formed on at least one or more recesses on the surface of the first substrate, a conductor layer A, an insulating layer, and a conductor layer B. Is transferred onto the bonding layer of the second substrate, or the conductor layer B formed on the concave portion of the first substrate is transferred onto the bonding layer of the second substrate. Is formed by providing an insulating layer and a conductor layer A on the substrate. Further, the method for producing a microtip of the present invention comprises the steps of:
Forming at least one concave portion; (b) forming a release layer on the substrate including the concave portion of the first substrate; and (c).
Conductor layer A, insulating layer, and conductor layer B on the release layer
(D) forming a bonding layer on a second substrate; and (e) causing the first substrate and the second substrate to face each other, and forming the conductive layer B on the first substrate. Bonding to the bonding layer on the second substrate, and (f) separating at the interface between the release layer and the first substrate or at the interface between the release layer and the conductor layer B, Conductor layer A, insulating layer,
And (g) selectively opening the tip of the conductor layer A to provide an opening,
And selectively exposing a part of the insulator layer by etching to expose a tip of the conductor layer B. Further, the method for producing a microtip of the present invention includes: (a) a step of forming at least one concave portion on the surface of the first substrate; and (b) a release layer on the substrate including the concave portion of the first substrate. Forming a conductive layer B on the release layer; (d) forming a bonding layer on a second substrate; and (e) forming the first substrate and the second (F) bonding the conductive layer B on the first substrate to the bonding layer on the second substrate, and (f) separating the release layer from the first substrate or the release layer. Transferring the conductive layer B onto the bonding layer by separating at the interface between the conductive layer B and the conductive layer B; and (g) forming an insulating layer and a conductive layer A on the conductive layer B. ,
(H) An opening is provided by selectively etching the tip of the conductor layer A, and a part of the insulator layer is selectively etched away to expose the tip of the conductor layer B. And a step. Further, in the method of manufacturing a probe with a shield electrode according to the present invention, the conductive layer A in any one of the above-described methods for manufacturing a microtip according to the present invention is constituted by a probe electrode layer, and the conductive layer B is formed by a shield electrode layer. It is characterized by comprising. In the method for manufacturing a field emission type electron-emitting device according to the present invention, the conductive layer A in any of the above-described methods for manufacturing a microtip according to the present invention is formed of an electron-emitting material layer, and the conductive layer B is formed. It is characterized by comprising a gate electrode layer. Further, the method of manufacturing a drawing apparatus according to the present invention includes:
A plurality of field-emission electron-emitting devices are formed on a second substrate by a method of manufacturing a field-emission electron-emission device, and a modulating means for modulating an electron beam emitted from the electron-emitting device is formed. And Also, the method for manufacturing a probe with a shield electrode according to the present invention includes: (a) forming at least one or more concave portions on the surface of the first substrate;
(B) a step of forming a release layer on the substrate including the recess of the first substrate; and (c) a shield electrode layer on the release layer.
Forming an insulating layer, and a probe electrode layer;
(D) forming an elastic material layer on the second substrate;
(E) forming a bonding layer on the elastic material layer;
(F) causing the first substrate and the second substrate to face each other, and bonding the probe electrode layer on the first substrate to the bonding layer on the second substrate; Peeling at the interface between the first substrate or the peeling layer and the shield electrode layer, and transferring a shield electrode layer, an insulating layer, and a probe electrode layer onto the bonding layer; A step of selectively etching a tip of the probe electrode layer to form an opening, and further selectively etching away a part of the insulator layer to expose a tip of the probe electrode layer; Removing a part of the substrate to form an elastic body from the elastic material layer. Further, the method for manufacturing a probe with a shield electrode according to the present invention includes: (a) forming at least one or more recesses on the surface of the first substrate; and (b) forming a recess on the surface of the first substrate. Forming a release layer;
(C) forming a probe electrode layer on the release layer; (d) forming an elastic material layer on the second substrate; and (e) forming a bonding layer on the elastic material layer. (F) causing the first substrate and the second substrate to face each other, and bonding the probe electrode layer on the first substrate to the bonding layer on the second substrate; Peeling at the interface between the peeling layer and the first substrate, or at the interface between the peeling layer and the insulating layer, and transferring the probe electrode layer on the bonding layer; and (h) insulating layer on the probe electrode layer. And forming a shield electrode layer; and (i) selectively etching an end of the shield electrode layer to provide an opening; and selectively etching away a part of the insulator layer to form the probe. Exposing the tip of the electrode layer; and (j) exposing the second substrate. Parts to remove is characterized in that it comprises a step of forming an elastic body from the elastic material layer.

【０００８】[0008]

【発明の実施の形態】つぎに、図に基づいて本発明の実
施の形態について説明する。図１および図２は本発明に
よる微小ティップの製造工程を示す断面図である。以
下、この図に従い本発明の製造方法を説明する。第一
に、シリコンよりなる第１基板１の表面に凹部３を形成
する。これには、まず第１基板１に保護層２を形成し、
次に、保護層２の所望の箇所を、フォトリソグラフィと
エッチングによりパターニングしてシリコンの一部を露
出させ、次に、結晶軸異方性エッチング等を用いてシリ
コンをエッチングして凹部３を形成する方法が用いられ
る。保護層２としては二酸化シリコンや窒化シリコンを
用いることができる。シリコンのエッチングには電界放
出型電子放出素子先端部を鋭利に形成できる結晶軸異方
性エッチングを用いることが好ましい。エッチング液に
水酸化カリウム水溶液等を用いることにより（１１１）
面と等価な４つの面で囲まれた逆ピラミッド状の凹部３
を形成することができる（図１（ａ）参照）。Next, an embodiment of the present invention will be described with reference to the drawings. 1 and 2 are cross-sectional views illustrating the steps of manufacturing a microtip according to the present invention. Hereinafter, the manufacturing method of the present invention will be described with reference to FIG. First, the concave portion 3 is formed on the surface of the first substrate 1 made of silicon. For this, first, a protective layer 2 is formed on a first substrate 1,
Next, a desired portion of the protective layer 2 is patterned by photolithography and etching to expose a part of the silicon, and then the silicon is etched using a crystal axis anisotropic etching or the like to form a concave portion 3. Is used. As the protective layer 2, silicon dioxide or silicon nitride can be used. For etching silicon, it is preferable to use crystal axis anisotropic etching capable of sharply forming the tip of the field emission electron-emitting device. By using an aqueous solution of potassium hydroxide or the like as an etching solution, (111)
Inverted pyramid-shaped recess 3 surrounded by four surfaces equivalent to the surface
Can be formed (see FIG. 1A).

【０００９】第二に、上記凹部３を含む第１基板１上に
剥離層４を形成する。剥離層４はその機能により以下の
２つの場合に分けられる。 （１）第１基板１と剥離層４との界面で剥離する場合。 （２）剥離層４と微小ティップ５との界面で剥離する場
合。 この（１）の場合は、この剥離層４形成後の工程で剥離
層４上に微小ティップ５を成膜した後、第１基板１と剥
離層４との界面で剥離するため、剥離層４の材料は第１
基板１との密着性が小さいことが必要である。また、後
工程で剥離層をエッチング除去するために微小ティップ
とのエッチング選択性が良いことが必要である。また上
記（２）の場合は、この剥離層４形成後の工程で剥離層
４上に微小ティップ材料層５を成膜した後、微小ティッ
プ材料層５を剥離層４から剥離するため、第１基板１と
の密着性はよいが素子材料層５が剥離しやすい剥離層４
材料を選択する必要がある。このような材料としてはそ
れぞれの場合に応じて、金属元素、半金属元素、半導体
元素のそれぞれの酸化物あるいは窒化物、たとえばＢ
Ｎ，ＡｌＮ，Ａｌ₂Ｏ₃，Ｓｉ₃Ｎ₄，ＳｉＯ₂，ＴｉＮ，
ＴｉＯ₂，ＶＯ₂，Ｃｒ₂Ｏ₃，ＺｒＯ₂，Ｔａ₂Ｏ₅，ＷＯ₃
等が使用できる。これらの材料はスパッタリング法や真
空蒸着法により形成することができる。特に（２）の場
合において、第１基板１にシリコンを用いる場合は基板
表面を酸化することにより容易に二酸化シリコン（Ｓｉ
Ｏ₂）を得ることができる。この酸化による二酸化シリ
コンの形成方法は、放置（自然酸化）する方法、硫酸＋
過酸化水素水を利用する方法、沸騰水を用いる方法、熱
酸化炉を用いる方法等があり、特に、熱酸化炉をもちい
てシリコン表面を熱酸化する方法が再現性・制御性・成
膜速度の点で優れている。また、剥離層４の酸化膜を厚
くすることにより、シリコン基板表面の凹凸を吸収し表
面を平滑にすることができる。このため形成される微小
ティップの表面も平滑にすることが可能である。また、
微小ティップ材料層と剥離層との界面が平滑であるた
め、微小ティップ材料を剥離層４から剥離することが容
易となる。また、シリコン基板を熱酸化して酸化膜を形
成することにより微小ティップを構成する側壁面を中空
の領域に向かって凸の形状とすることができる。これ
は、シリコンの形状により、熱酸化した時の二酸化シリ
コンの厚みに差が生じることを利用している。これによ
り、先端曲率半径を小さくすることができる。先鋭化の
形状は全体の熱酸化膜の厚さを変えることにより制御す
ることが可能であり、３００ｎｍ以上が好ましい。Second, a release layer 4 is formed on the first substrate 1 including the recess 3. The release layer 4 is divided into the following two cases according to its function. (1) When peeling is performed at the interface between the first substrate 1 and the peeling layer 4. (2) When peeling is performed at the interface between the peeling layer 4 and the microtip 5. In the case of (1), a microtip 5 is formed on the release layer 4 in a step after the formation of the release layer 4 and then separated at the interface between the first substrate 1 and the release layer 4. Material is 1st
It is necessary that the adhesion to the substrate 1 be small. Further, in order to remove the peeling layer by etching in a later step, it is necessary to have good etching selectivity with a minute tip. In the case of the above (2), after the minute tip material layer 5 is formed on the release layer 4 in the step after the formation of the release layer 4, the fine tip material layer 5 is peeled off from the release layer 4. Release layer 4 having good adhesion to substrate 1 but easy to separate element material layer 5
Materials need to be selected. As such a material, an oxide or nitride of a metal element, a metalloid element, or a semiconductor element, for example, B
N, AlN, Al ₂ O ₃ , Si ₃ N ₄ , SiO ₂ , TiN,
TiO ₂ , VO ₂ , Cr ₂ O ₃ , ZrO ₂ , Ta ₂ O ₅ , WO ₃
Etc. can be used. These materials can be formed by a sputtering method or a vacuum evaporation method. In particular, in the case of (2), when silicon is used for the first substrate 1, silicon dioxide (Si) can be easily formed by oxidizing the substrate surface.
O ₂ ) can be obtained. The method of forming silicon dioxide by this oxidation is a method of leaving (natural oxidation), sulfuric acid +
There are methods using hydrogen peroxide water, methods using boiling water, methods using a thermal oxidation furnace, and the like. In particular, the method of thermally oxidizing the silicon surface using a thermal oxidation furnace is reproducible, controllable, and deposition rate. Excellent in terms of. Further, by increasing the thickness of the oxide film of the peeling layer 4, it is possible to absorb irregularities on the surface of the silicon substrate and to smooth the surface. For this reason, the surface of the formed microtip can be made smooth. Also,
Since the interface between the microtip material layer and the release layer is smooth, it is easy to release the microtip material from the release layer 4. Further, by forming the oxide film by thermally oxidizing the silicon substrate, it is possible to make the side wall surface forming the minute tip convex toward the hollow region. This utilizes the fact that the thickness of silicon dioxide when thermally oxidized varies depending on the shape of silicon. Thereby, the tip radius of curvature can be reduced. The shape of the sharpening can be controlled by changing the thickness of the entire thermal oxide film, and is preferably 300 nm or more.

【００１０】第三に、前記凹部を含む剥離層４上に微小
ティップ５の材料として導電体層Ａ５１、絶縁体層５
３、および導電体層Ｂ５２を形成する（図１（ｂ）参
照）。導電体層Ａは、微小ティップをシールド付きプロ
ーブに用いる場合のシールド電極、または、電子放出素
子として用いる場合のゲート電極層である。導電体層Ａ
の材料としてはＡｌ、Ｐｔ、Ｎｉ、Ｃｒ、Ｔａ、Ｗ等の
金属が用いられる。絶縁体層５３は導電体層Ａと導電体
層Ｂとを電気的に絶縁するための層であり、その材料と
してはＢＮ，ＡｌＮ，Ａｌ₂Ｏ₃，Ｓｉ₃Ｎ₄，ＳｉＯ₂等
が使用できる。微小ティップをシールド付きプローブに
用いる場合、導電体層Ｂはプローブ電極であり、Ｐｔ、
Ａｕ、Ｉｒ、Ｒｅ、Ｗ、Ｔａ等の金属が用いられる。ま
た、微小ティップを電子放出素子として用いる場合、導
電体層Ｂは電子放出層であり、Ｐｄ、Ｐｔ、Ｒｕ、Ａ
ｇ、Ａｕ、Ｔｉ、Ｉｎ、Ｃｕ、Ｃｒ、Ｆｅ、Ｚｎ、Ｓ
ｎ、Ｔａ、Ｗ、Ｐｂ等の金属、ＰｄＯ、ＳｎＯ₂、Ｉｎ₂
Ｏ₃、ＰｂＯ、Ｓｂ₂Ｏ₃等の酸化物、ＨｆＢ₂、Ｚｒ
Ｂ₂、ＬａＢ₆、ＣｅＢ₆、ＹＢ₄、ＧｄＢ₄等の硼化物、
ＴｉＣ、ＺｒＣ、ＨｆＣ、ＴａＣ、ＳｉＣ、ＷＣ等の炭
化物、ＴｉＮ、ＺｒＮ、ＨｆＮ等の窒化物、Ｓｉ、Ｇｅ
等の半導体、カーボン等の中から適宜選択される。ま
た、導電体層Ｂを成膜後、以下の接合層７との密着性を
向上させるためにさらにＡｕ等の層を形成してもよい。
これら微小ティップ５材料の成膜には既知の薄膜作製技
術である真空蒸着法、スパッタリング法、化学気相成長
法等が用いられる。成膜後、既知のフォトリソグラフィ
ーの手法を用いてこれら微小ティップ５材料を所望の形
状にパターニングする。また、本発明は以下の製造方法
をも含む。すなわち、本工程においては絶縁体層５３と
導電体層Ｂ５２、または導電体層Ｂ５２のみを成膜し、
以下の工程で記載する圧着工程の後に、残りの導電体層
Ａ５１、または、絶縁体層５３と導電体層Ａ５１とを成
膜する工程が付与される。Third, a conductive layer A51 and an insulating layer 5
3, and a conductor layer B52 is formed (see FIG. 1B). The conductor layer A is a shield electrode when a microtip is used for a probe with a shield, or a gate electrode layer when it is used as an electron-emitting device. Conductor layer A
As a material of the above, a metal such as Al, Pt, Ni, Cr, Ta, and W is used. The insulator layer 53 is a layer for electrically insulating the conductor layer A and the conductor layer B, and is made of BN, AlN, Al ₂ O ₃ , Si ₃ N ₄ , SiO ₂ or the like. it can. When a microtip is used for a probe with a shield, the conductor layer B is a probe electrode, and Pt,
Metals such as Au, Ir, Re, W, and Ta are used. When a microtip is used as an electron-emitting device, the conductor layer B is an electron-emitting layer, and Pd, Pt, Ru, A
g, Au, Ti, In, Cu, Cr, Fe, Zn, S
metals such as n, Ta, W, Pb, PdO, SnO ₂ , In ₂
Oxides such as O ₃ , PbO, Sb ₂ O ₃ , HfB ₂ , Zr
Borides such as B ₂ , LaB ₆ , CeB ₆ , YB ₄ , GdB ₄ ,
Carbides such as TiC, ZrC, HfC, TaC, SiC, WC, nitrides such as TiN, ZrN, HfN, Si, Ge
And the like, and semiconductors, carbon, and the like. After the formation of the conductor layer B, a layer of Au or the like may be further formed to improve the adhesion to the bonding layer 7 described below.
The thin tip 5 material is formed by a known thin film forming technique such as a vacuum deposition method, a sputtering method, or a chemical vapor deposition method. After the film formation, the material of the microtip 5 is patterned into a desired shape by using a known photolithography technique. The present invention also includes the following manufacturing method. That is, in this step, the insulator layer 53 and the conductor layer B52, or only the conductor layer B52 is formed,
After the crimping step described in the following steps, a step of forming the remaining conductor layer A51 or the insulator layer 53 and the conductor layer A51 is provided.

【００１１】第四に、第２基板８上に接合層７を形成す
る（図１（ｃ）参照）。接合層７は圧力により微小ティ
ップ５材料層を接合するためのものであり、微小ティッ
プ材料層の少なくとも接合層７に接する部分と、接合層
７とに金属を用いれば、圧力で互いに変形することによ
り金属結合を得ることができる。特にＡｕのような延性
・展性に富んだ金属が望ましい。第五に、前記凹部３を
含む剥離層４上の接合層７に接合する。これには、それ
ぞれの基板を真空チャック等により保持できるアライメ
ント装置を用い、第１基板１上の微小ティップ５と第２
基板８上の接合層７とを位置合わせして対向・接触さ
せ、更に荷重を加えることにより微小ティップ５材料層
と接合層７の接合（圧着）を行う（図１（ｄ）参照）。
第六に、前記剥離層４と微小ティップ５材料層の界面で
剥離を行い接合層７上に微小ティップ５材料層を転写す
ることにより微小ティップを形成する。すなわち、第１
基板１と第２基板８を引き離すことにより、剥離層４と
微小ティップ５材料層との界面で剥離させる（図１
（ｅ）参照）。Fourth, a bonding layer 7 is formed on the second substrate 8 (see FIG. 1C). The bonding layer 7 is used to bond the material layers of the microtips 5 by pressure. If a metal is used for at least a portion of the microtip material layer that is in contact with the bonding layer 7 and a metal is used for the bonding layer 7, they can be deformed by pressure. Can obtain a metal bond. In particular, a metal having high ductility and malleability such as Au is desirable. Fifth, it is bonded to the bonding layer 7 on the release layer 4 including the recess 3. For this, an alignment device capable of holding each substrate with a vacuum chuck or the like is used, and the micro tip 5 on the first substrate 1 and the second
The bonding layer 7 on the substrate 8 is aligned and opposed to / contact with the bonding layer 7, and a load is further applied to bond (press) the material layer of the microtip 5 and the bonding layer 7 (see FIG. 1D).
Sixth, the separation is performed at the interface between the separation layer 4 and the microtip 5 material layer, and the microtip 5 material layer is transferred onto the bonding layer 7 to form a microtip. That is, the first
By separating the substrate 1 and the second substrate 8, the separation is performed at the interface between the separation layer 4 and the material layer of the microtip 5 (FIG. 1).
(E)).

【００１２】第七に、導電体層Ａの先端部を選択的にエ
ッチングして開口部を形成する。まず、レジスト１４を
スピンコートにより塗布する。この方法によればレジス
ト表面においては微小ティップの凸形状を吸収してほぼ
平面とすることができる（図２（ａ）参照）。次に、導
電体層Ａ５１の先端が現れるまでドライエッチングによ
りレジスト１４をエッチングする。次に、導電体層Ａ５
１の先端部をエッチングして開口部を設ける。次に、開
口部より絶縁体層５３を一部エッチング除去して導電体
層Ｂ５２の先端部を露出させる（図２（ｂ）参照）。ま
た、レジスト１４の代わりに熱処理により粘性流動（リ
フロー）をおこす、熱にて塑性変形可能な材料を用いる
ことも可能である。特に、Ｔｅｔｒａｅｔｈｙｌｏｒｔ
ｈｏｓｉｌｃａｔｅ（ＴＥＯＳ）、Ｄｉｅｔｈｙｌｓｉ
ｌａｎｅ等の有機シリコンソースを原料ガスとしてＣｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（Ｃ
ＶＤ）法により形成されるガラスは膜厚が均一であり、
比較的低温にて再現性良く成膜でき塑性材料層として好
ましい。また、これら原料ガスにＴＭＰ（Ｔｒｉｍｅｔ
ｈｙｌｐｈｏｓｐｈａｔｅ）やＴＭＢ（Ｔｒｉｍｅｔｈ
ｙｌｂｏｒａｔｅ）をドープすることにより、りんガラ
ス（ＰＳＧ：Ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌ
ａｓｓ）、ＢＳＧ、ＢＰＳＧ等のガラスを得ることがで
き利用できる。特に、ＰＳＧは４００℃程度以下の成膜
温度で成膜出来るため、塑性材料として、より好まし
い。なお、塑性材料層の形成方法としては、基板上に形
成した凹部上の形状を忠実に再現する方法であれば、薄
膜作製方法に制限されることはなく、従来公知の技術た
とえば真空蒸着法、スパッタ法、化学気相成長法、スピ
ンナ塗布方法、ディップ塗布方法等の薄膜作製技術を用
いることが可能である。Seventh, an opening is formed by selectively etching the tip of the conductor layer A. First, a resist 14 is applied by spin coating. According to this method, the surface of the resist can be made substantially flat by absorbing the convex shape of the microtip (see FIG. 2A). Next, the resist 14 is etched by dry etching until the tip of the conductor layer A51 appears. Next, the conductor layer A5
1 is etched to form an opening. Next, the insulator layer 53 is partially etched away from the opening to expose the tip of the conductor layer B52 (see FIG. 2B). Instead of the resist 14, it is also possible to use a material that causes viscous flow (reflow) by heat treatment and can be plastically deformed by heat. In particular, Tetraethylolt
hosilcate (TEOS), Diethylsi
Chane using an organic silicon source such as lane as a source gas
electronic Vapor Deposition (C
The glass formed by the VD) method has a uniform film thickness,
A film can be formed with good reproducibility at a relatively low temperature, and is preferable as a plastic material layer. In addition, TMP (Trimet)
hyphsphosphate) or TMB (Trimeth)
By doping with ylborate, phosphor glass (PSG: Phospho-silicate gl) is obtained.
ass), BSG, BPSG and the like can be obtained and used. In particular, since PSG can be formed at a film formation temperature of about 400 ° C. or less, it is more preferable as a plastic material. The method of forming the plastic material layer is not limited to a thin film forming method as long as the method faithfully reproduces the shape of the concave portion formed on the substrate. Conventionally known techniques such as a vacuum deposition method, It is possible to use a thin film manufacturing technique such as a sputtering method, a chemical vapor deposition method, a spinner coating method, and a dip coating method.

【００１３】第八に、必要に応じて第２基板を加工す
る。例えば、図２（ｃ）に示すようにカンチレバー型プ
ローブ等を作製することができる。また、本発明の微小
ティップにより電子放出素子を形成し、さらにアノード
電極、蛍光体が形成された前面板（フェースプレート）
を、第２基板８周囲に形成した支持枠に接着することに
より画像形成装置を得ることができる。また、上記電子
放出素子をもちいて実施例に示すような描画装置を形成
することが可能である。Eighth, the second substrate is processed as required. For example, as shown in FIG. 2C, a cantilever probe or the like can be manufactured. Also, a front plate (face plate) on which an electron-emitting device is formed by the microtip of the present invention, and on which an anode electrode and a phosphor are formed.
Is adhered to a support frame formed around the second substrate 8 to obtain an image forming apparatus. Further, it is possible to form a drawing apparatus as shown in the embodiment by using the above-mentioned electron-emitting device.

【００１４】[0014]

【実施例】以下、具体的な実施例を挙げて本発明を詳し
く説明するが、本発明はこれら実施例に限定されるもの
ではなく、本発明の目的が達成される範囲内での各要素
の置換や設計変更がなされたものをも包含する。 ［実施例１］実施例１においては、本発明によるシール
ド電極付きプローブの製造方法を実施した。図１および
図２は本実施例の製造工程を示す断面図である。以下、
この図に従い製造方法を説明する。まず、面方位（１０
０）の単結晶シリコンウエハを第１基板１として用意し
た。次に、保護層２としてシリコン熱酸化膜を１００ｎ
ｍ形成した。次に、保護層２の所望の箇所を、フォトリ
ソグラフィとエッチングによりパターニングし、１０μ
ｍ平方のシリコンを露出した。次に、水酸化カリウム水
溶液を用いた結晶軸異方性エッチングによりパターニン
グ部のシリコンをエッチングした。なお、エッチング条
件は、濃度３０％の水酸化カリウム水溶液を用い、液温
９０℃、エッチング時間は３分とした。このとき（１１
１）面と等価な４つの面で囲まれた深さ約７μｍの逆ピ
ラミッド状の凹部３が形成された（図１（ａ）参照）。
次に、保護層２である熱酸化膜をフッ酸とフッ化アンモ
ニウムの混合水溶液（ＨＦ：ＮＨ₄Ｆ＝１：５）で除去
した。次に、１２０℃に加熱した硫酸と過酸化水素水の
混合液、及び、２％フッ酸水溶液を用いて第１基板１の
洗浄を行った。次に、酸化炉をもちいて第１基板１を酸
素及び水素雰囲気中で１０００℃に加熱し、剥離層４で
ある二酸化シリコンを５００ｎｍ形成した。次にシール
ド電極５１ｂとなる導電体層Ａ５１としてスパッタリン
グ法により白金Ｐｔを１００ｎｍ成膜した。次に、絶縁
体層５３としてＣＶＤにより二酸化シリコンＳｉＯ₂を
５００ｎｍ成膜した。次に、プローブ電極層５２ｂとな
る導電体層Ｂ５２としてタングステンＷを１００ｎｍ、
金Ａｕを２００ｎｍ成膜した。次に、既知のフォトリソ
グラフィーの手法を用いてこれら微小ティップ５材料を
パターニングした（図１（ｂ）参照）。EXAMPLES Hereinafter, the present invention will be described in detail with reference to specific examples, but the present invention is not limited to these examples, and each element within a range in which the object of the present invention is achieved. This also includes those in which substitutions or design changes have been made. Example 1 In Example 1, a method for manufacturing a probe with a shield electrode according to the present invention was performed. 1 and 2 are cross-sectional views showing the manufacturing steps of this embodiment. Less than,
The manufacturing method will be described with reference to FIG. First, the plane orientation (10
0) was prepared as the first substrate 1. Next, a silicon thermal oxide film is formed as a protective layer 2 by 100 n.
m was formed. Next, a desired portion of the protective layer 2 is patterned by photolithography and etching,
m squares of silicon were exposed. Next, the silicon in the patterning portion was etched by crystal axis anisotropic etching using an aqueous potassium hydroxide solution. The etching conditions were a 30% aqueous solution of potassium hydroxide, a liquid temperature of 90 ° C., and an etching time of 3 minutes. At this time (11
1) An inverted pyramid-shaped concave portion 3 having a depth of about 7 μm surrounded by four surfaces equivalent to the surface was formed (see FIG. 1A).
Next, the thermal oxide film as the protective layer 2 was removed with a mixed aqueous solution of hydrofluoric acid and ammonium fluoride (HF: NH ₄ F = 1: 5). Next, the first substrate 1 was cleaned using a mixed solution of sulfuric acid and hydrogen peroxide heated to 120 ° C. and a 2% aqueous hydrofluoric acid solution. Next, the first substrate 1 was heated to 1000 ° C. in an oxygen and hydrogen atmosphere using an oxidation furnace to form silicon dioxide as the peeling layer 4 to a thickness of 500 nm. Next, platinum Pt was formed to a thickness of 100 nm by a sputtering method as a conductor layer A51 to be the shield electrode 51b. Next, 500 nm of silicon dioxide SiO ₂ was formed as the insulator layer 53 by CVD. Next, 100 W of tungsten W is used as the conductor layer B52 to be the probe electrode layer 52b.
Gold Au was deposited to a thickness of 200 nm. Next, the material of the microtips 5 was patterned by using a known photolithography technique (see FIG. 1B).

【００１５】次に、第２基板８として単結晶シリコン基
板を用意し、第２基板８両面に二酸化シリコン２２を
０．３μｍ、窒化シリコン２１を０．５μｍ成膜した。
次に表面の窒化シリコン２１をフォトリソグラフィとエ
ッチングによりカンチレバー９（片持ち梁）の形状にパ
ターニングした。このとき、カンチレバーの寸法は幅５
０μｍ、長さ３００μｍとした。次に、裏面の窒化シリ
コン２１及び二酸化シリコン２２を同様にエッチングマ
スク形状にパターニングした。次に、チタンＴｉを３ｎ
ｍ、金Ａｕを５０ｎｍ成膜し、フォトリソグラフィとエ
ッチングによりパターン形成を行い、カンチレバー上に
接合層７を形成した。次に、クロムＣｒを３ｎｍ、アル
ミニウムＡｌを２００ｎｍ成膜し、フォトリソグラフィ
とエッチングによりパターン形成を行い、配線電極１５
を形成した（図１（ｃ）参照）。次に、第１基板１上の
微小ティップ５と第２基板８上の接合層７とを位置合わ
せして対向・接触させ、更に荷重を加えることにより導
電体層Ｂ５２と接合層７の接合（圧着）を行った（図１
（ｄ）参照）。次に、第１基板１と第２基板８を引き離
すことにより、剥離層４と導電体層Ａ５１との界面で剥
離させた（図１（ｅ）参照）。Next, a single-crystal silicon substrate was prepared as the second substrate 8, and silicon dioxide 22 and silicon nitride 21 were formed on both surfaces of the second substrate 8 in a thickness of 0.3 μm and 0.5 μm, respectively.
Next, the silicon nitride 21 on the surface was patterned into the shape of the cantilever 9 (cantilever) by photolithography and etching. At this time, the size of the cantilever is width 5
0 μm and length 300 μm. Next, the silicon nitride 21 and silicon dioxide 22 on the back surface were similarly patterned into an etching mask shape. Next, 3n of titanium Ti
m, gold Au was deposited to a thickness of 50 nm, and a pattern was formed by photolithography and etching to form a bonding layer 7 on the cantilever. Next, a 3 nm film of chromium Cr and a 200 nm film of aluminum Al are formed, and a pattern is formed by photolithography and etching.
Was formed (see FIG. 1C). Next, the microtip 5 on the first substrate 1 and the bonding layer 7 on the second substrate 8 are aligned and opposed to each other, and are further applied with a load to bond the conductive layer B52 and the bonding layer 7 ( Pressure bonding) (Fig. 1
(D)). Next, the first substrate 1 and the second substrate 8 were separated to be separated at the interface between the separation layer 4 and the conductor layer A51 (see FIG. 1E).

【００１６】次に、スピンコート法によりフォトレジス
ト１４を塗布した（図２（ａ）参照）。次に、酸素ガス
を用いたドライエッチングにより導電体層Ａ５１の先端
が現れるまでエッチングを行った。次に、四フッ化炭素
ガスを用いたドライエッチングにより導電体層Ａ５１の
先端部をエッチングして開口部を形成した。次に、フッ
酸とフッ化アンモニウムの混合水溶液により絶縁体層５
３を一部エッチング除去した（図２（ｂ）参照）。次
に、フォトレジスト１４を除去した後、新たに表面保護
層としてポリイミド層をスピンコートにより塗布した。
次に、裏面の窒化シリコン２１をエッチングマスクにし
て、９０℃に加熱した３０％水酸化カリウム水溶液によ
り裏面からシリコン基板８のエッチングを行った。次
に、フッ酸とフッ化アンモニウム混合水溶液により二酸
化シリコン層２２を除去した。最後に、酸素プラズマを
用いて表面保護層を除去してカンチレバー型プローブを
形成した（図２（ｃ）参照）。なお、本実施例では弾性
体形状として、カンチレバー型のものを例に挙げ説明し
たが、他の形状、例えばトーション型でもよい。Next, a photoresist 14 was applied by a spin coating method (see FIG. 2A). Next, etching was performed by dry etching using oxygen gas until the tip of the conductor layer A51 appeared. Next, an opening was formed by etching the tip of the conductor layer A51 by dry etching using carbon tetrafluoride gas. Next, the insulating layer 5 is formed using a mixed aqueous solution of hydrofluoric acid and ammonium fluoride.
3 was partially removed by etching (see FIG. 2B). Next, after removing the photoresist 14, a polyimide layer was newly applied as a surface protective layer by spin coating.
Next, using the silicon nitride 21 on the back surface as an etching mask, the silicon substrate 8 was etched from the back surface with a 30% aqueous potassium hydroxide solution heated to 90 ° C. Next, the silicon dioxide layer 22 was removed with a mixed aqueous solution of hydrofluoric acid and ammonium fluoride. Finally, the surface protective layer was removed using oxygen plasma to form a cantilever probe (see FIG. 2C). In this embodiment, the cantilever type is described as an example of the elastic body shape, but another shape such as a torsion type may be used.

【００１７】本実施例によるシールド電極付きプローブ
を図３に示す。第２基板８上にカンチレバー９が形成さ
れ、カンチレバー９先端に情報入出力用の微小ティップ
５が搭載されている。微小ティップのプローブ電極５２
ｂは、先端部以外は絶縁体層５３を介してシールド電極
５１ｂに覆われている。本実施例の製造方法によるプロ
ーブのプローブ電極５２ｂ先端曲率半径は約５０ｎｍで
ある。FIG. 3 shows a probe with a shield electrode according to this embodiment. A cantilever 9 is formed on the second substrate 8, and a micro tip 5 for inputting and outputting information is mounted on the tip of the cantilever 9. Microtip probe electrode 52
The portion b is covered with the shield electrode 51b via the insulator layer 53 except for the tip portion. The radius of curvature of the tip of the probe electrode 52b of the probe according to the manufacturing method of this embodiment is about 50 nm.

【００１８】本実施例のシールド電極付きプローブを用
いた記録再生装置のブロック図を図４に示す。記録再生
装置は本発明のシールド電極付きプローブと、レーザー
光６１と、カンチレバー自由端の接合層裏面にレーザー
光を集光するためのレンズ６２とカンチレバーのたわみ
変位による光の反射角の変化を検出するポジションセン
サー６３と、ポジションセンサーからの信号により変位
検出を行う変位検出回路６６と、ＸＹＺ軸駆動ピエゾ素
子６５と、ＸＹＺ軸駆動ピエゾ素子をＸＹＺ方向に駆動
するためのＸＹＺ駆動用ドライバー６７とからなる。６
８は微小ティップ５と記録媒体６４との間に電圧を印加
するための電圧印加回路である。６９は微小ティップ５
と記録媒体６４との間を流れる微小電流Ｉｔを検出する
ための電流検出回路である。変位検出回路６６、ＸＹＺ
駆動用ドライバー６７、電圧印加回路６８、電流検出回
路６９はそれぞれマイクロコンピュータ７０に接続され
ている。記録媒体６４には電極上にポリイミドＬＢ膜
（ラングミュア・ブロジェット膜）を形成したものを用
いた。FIG. 4 is a block diagram of a recording / reproducing apparatus using the probe with a shield electrode according to the present embodiment. The recording / reproducing apparatus detects the change in the light reflection angle due to the deflection displacement of the probe with the shield electrode of the present invention, the laser beam 61, the lens 62 for condensing the laser beam on the back surface of the bonding layer at the free end of the cantilever, and the cantilever. A position sensor 63, a displacement detection circuit 66 for detecting displacement based on a signal from the position sensor, an XYZ-axis driving piezo element 65, and an XYZ driving driver 67 for driving the XYZ-axis driving piezo element in the XYZ directions. Become. 6
Reference numeral 8 denotes a voltage application circuit for applying a voltage between the small tip 5 and the recording medium 64. 69 is a small tip 5
A current detection circuit for detecting a minute current It flowing between the recording medium 64 and the recording medium 64. Displacement detection circuit 66, XYZ
The driving driver 67, the voltage application circuit 68, and the current detection circuit 69 are connected to a microcomputer 70, respectively. As the recording medium 64, a recording medium in which a polyimide LB film (Langmuir-Blodgett film) was formed on an electrode was used.

【００１９】この装置を用いて、変位検出回路６６の信
号に基づいて微小ティップ５と記録媒体６４が一定範囲
の力で接触するようにＸＹＺ駆動ピエゾ素子１２のＺを
駆動しながら、ＸＹＺ駆動ピエゾ素子１２のＸＹを駆動
することにより記録媒体６４のＸＹ面内走査を行う。上
記状態にて変位検出マイクロコンピュータ７０からの記
録信号に基づいて電圧印加回路６８により微小ティップ
５と記録媒体６４との間にパルス電圧を印加して記録媒
体６４の導電率を変化させることにより情報の記録を行
う。また、上記状態にて微小ティップ５と記録媒体６４
との間に電圧印加回路６８によりバイアス電圧を印加
し、この時微小ティップ５と記録媒体６４との間に流れ
る電流を電流検出回路６９にて検出することにより情報
の再生を行う。本実施例で作製したシールド電極付きプ
ローブはパルス印加回路系の浮遊容量を低減することが
できるため、記録用印加パルス電圧の波形とほぼ同じ
形、波高値の波形が得られ、周波数特性が向上した。Using this device, the XYZ driving piezo element 12 is driven based on the signal of the displacement detecting circuit 66 so that the minute tip 5 and the recording medium 64 come into contact with a certain range of force. By driving the XY of the element 12, the XY plane of the recording medium 64 is scanned. In the above state, a pulse voltage is applied between the minute tip 5 and the recording medium 64 by the voltage application circuit 68 based on a recording signal from the displacement detection microcomputer 70 to change the conductivity of the recording medium 64, thereby obtaining information. Record. In the above state, the minute tip 5 and the recording medium 64
A bias voltage is applied between the micro tip 5 and the recording medium 64 by the voltage application circuit 68, and at this time, a current flowing between the minute tip 5 and the recording medium 64 is detected by the current detection circuit 69, thereby reproducing information. The probe with a shield electrode manufactured in this example can reduce the stray capacitance of the pulse application circuit system, so that the waveform of the applied pulse voltage for recording has almost the same shape and peak value waveform, and the frequency characteristics are improved. did.

【００２０】［実施例２］実施例２においては、本発明
の第２態様によるシールド電極付きプローブの製造方法
を実施した。図５および図６は本実施例の製造工程を示
す断面図であり実施例１とほぼ同一である。実施例１と
異なるところを以下に示す。（１）図５（ｂ）の工程に
おいて導電体層Ｂ５２としてタングステンＷを１００ｎ
ｍ、金Ａｕを２００ｎｍ成膜した。（２）図５（ｄ）の
圧着工程後に、図５（ｅ）の工程において絶縁体層５３
としてＣＶＤにより二酸化シリコンＳｉＯ₂を５００ｎ
ｍ成膜し、シールド電極５１ｂとなる導電体層Ａ５１と
してスパッタリング法により白金Ｐｔを１００ｎｍ成膜
した。本実施例に示された製造方法によるシールド電極
付きプローブの構成は図３に示されるプローブと同一で
ある。本実施例の製造方法によるプローブのプローブ電
極５２ｂ先端曲率半径は約３０ｎｍであり、実施例１に
よるプローブのプローブ電極５２ｂ先端と比較してさら
に先鋭な形状を得ることができた。Example 2 In Example 2, a method of manufacturing a probe with a shield electrode according to the second aspect of the present invention was performed. 5 and 6 are cross-sectional views showing the manufacturing steps of the present embodiment, which are almost the same as the first embodiment. The differences from the first embodiment are shown below. (1) In the step of FIG. 5B, 100 n of tungsten W is used as the conductor layer B52.
m, gold Au was deposited to a thickness of 200 nm. (2) After the pressure bonding step shown in FIG. 5D, in the step shown in FIG.
500n silicon dioxide SiO ₂ by CVD as
Then, platinum Pt was formed to a thickness of 100 nm by a sputtering method as a conductor layer A51 to be the shield electrode 51b. The configuration of the probe with a shield electrode according to the manufacturing method shown in the present embodiment is the same as the probe shown in FIG. The radius of curvature of the tip of the probe electrode 52b of the probe according to the manufacturing method of the present embodiment is about 30 nm, and a sharper shape can be obtained as compared with the tip of the probe electrode 52b of the probe of the first embodiment.

【００２１】［実施例３］実施例３においては、本発明
による電界放出型電子放出素子の製造方法を実施した。
図１および図２は本実施例の製造工程を示す断面図であ
る。図１および図２においては簡単のために微小ティッ
プを１つとしたが、実際は同一接合層７上に複数の微小
ティップが形成される。以下、この図に従い製造方法を
説明する。まず、面方位（１００）の単結晶シリコンウ
エハを第１基板１として用意した。次に、保護層２とし
てシリコン熱酸化膜を１００ｎｍ形成した。次に、保護
層２の所望の箇所を、フォトリソグラフィとエッチング
によりパターニングし、３μｍ平方のシリコンを露出し
た。次に、水酸化カリウム水溶液を用いた結晶軸異方性
エッチングによりパターニング部のシリコンをエッチン
グした。なお、エッチング条件は、濃度３０％の水酸化
カリウム水溶液を用い、液温９０℃、エッチング時間は
３分とした。このとき（１１１）面と等価な４つの面で
囲まれた深さ約２μｍの逆ピラミッド状の凹部３が形成
された（図７（ａ）参照）。Example 3 In Example 3, a method for manufacturing a field emission type electron-emitting device according to the present invention was performed.
1 and 2 are cross-sectional views showing the manufacturing steps of this embodiment. In FIG. 1 and FIG. 2, one small tip is used for simplicity, but a plurality of small tips are actually formed on the same bonding layer 7. Hereinafter, the manufacturing method will be described with reference to FIG. First, a single crystal silicon wafer having a plane orientation (100) was prepared as the first substrate 1. Next, a silicon thermal oxide film having a thickness of 100 nm was formed as the protective layer 2. Next, a desired portion of the protective layer 2 was patterned by photolithography and etching to expose silicon having a square of 3 μm. Next, the silicon in the patterning portion was etched by crystal axis anisotropic etching using an aqueous potassium hydroxide solution. The etching conditions were a 30% aqueous solution of potassium hydroxide, a liquid temperature of 90 ° C., and an etching time of 3 minutes. At this time, an inverted pyramid-shaped recess 3 having a depth of about 2 μm surrounded by four planes equivalent to the (111) plane was formed (see FIG. 7A).

【００２２】次に、保護層２である熱酸化膜をフッ酸と
フッ化アンモニウムの混合水溶液（ＨＦ：ＮＨ₄Ｆ＝
１：５）で除去した。次に、１２０℃に加熱した硫酸と
過酸化水素水の混合液、及び、２％フッ酸水溶液を用い
て第１基板１の洗浄を行った。次に、酸化炉をもちいて
第１基板１を酸素及び水素雰囲気中で１０００℃に加熱
し、剥離層４である二酸化シリコンを５００ｎｍ形成し
た。次にゲート電極層５１ｃとなる導電体層Ａ５１とし
てスパッタリング法により白金Ｐｔを１００ｎｍ成膜し
た。次に、絶縁体層５３としてＣＶＤにより二酸化シリ
コンＳｉＯ₂を５００ｎｍ成膜した。次に、電子放出層
５２ｃとなる導電体層Ｂ５２としてタングステンＷを１
００ｎｍ、金Ａｕを２００ｎｍ成膜した。次に、既知の
フォトリソグラフィーの手法を用いてこれら微小ティッ
プ５材料をパターニングした（図７（ｂ）参照）。次に
第２基板８として表面酸化膜を形成したシリコン基板を
用意し、チタンＴｉを３ｎｍ、金Ａｕを５０ｎｍ成膜
し、フォトリソグラフィとエッチングによりパターン形
成を行い接合層７を形成した。次に、クロムＣｒを３ｎ
ｍ、アルミニウムＡｌを２００ｎｍ成膜し、フォトリソ
グラフィとエッチングによりパターン形成を行い、配線
電極１５およびゲート電極用配線１７を形成した（図７
（ｃ）参照）。Next, the thermal oxide film as the protective layer 2 is coated with a mixed aqueous solution of hydrofluoric acid and ammonium fluoride (HF: NH ₄ F =
1: 5). Next, the first substrate 1 was cleaned using a mixed solution of sulfuric acid and hydrogen peroxide heated to 120 ° C. and a 2% aqueous hydrofluoric acid solution. Next, the first substrate 1 was heated to 1000 ° C. in an oxygen and hydrogen atmosphere using an oxidation furnace to form silicon dioxide as the peeling layer 4 to a thickness of 500 nm. Next, platinum Pt was formed to a thickness of 100 nm by a sputtering method as a conductor layer A51 to be the gate electrode layer 51c. Next, 500 nm of silicon dioxide SiO ₂ was formed as the insulator layer 53 by CVD. Next, 1 W of tungsten is used as the conductor layer B52 to be the electron emission layer 52c.
00 nm and gold Au were deposited to a thickness of 200 nm. Next, the material of the microtips 5 was patterned by using a known photolithography technique (see FIG. 7B). Next, a silicon substrate on which a surface oxide film was formed was prepared as the second substrate 8, titanium Ti was deposited to a thickness of 3 nm, gold Au was deposited to a thickness of 50 nm, and a pattern was formed by photolithography and etching to form a bonding layer. Next, 3n of chromium Cr
m, aluminum Al was deposited to a thickness of 200 nm, and a pattern was formed by photolithography and etching to form a wiring electrode 15 and a gate electrode wiring 17 (FIG. 7).
(C)).

【００２３】次に、第１基板１上の微小ティップ５と第
２基板８上の接合層７とを位置合わせして対向・接触さ
せ、更に荷重を加えることにより微小ティップ５と接合
層７の接合（圧着）を行った（図７（ｄ）参照）。次
に、第１基板１と第２基板８を引き離すことにより、剥
離層４と微小ティップ５との界面で剥離させた（図７
（ｅ）参照）。次に、スピンコート法によりフォトレジ
スト１４を塗布した（図８（ａ）参照）。次に、酸素ガ
スを用いたドライエッチングにより導電体層Ａ５１の先
端が現れるまでエッチングを行った。次に、四フッ化炭
素ガスを用いたドライエッチングにより導電体層Ａ５１
の先端部をエッチングし、ゲート開口部１６を形成し
た。次に、フッ酸とフッ化アンモニウムの混合水溶液に
より絶縁体層５３を一部エッチング除去した（図８
（ｂ）参照）。次に、フォトレジスト１４を除去した
後、ワイヤーボンディングを行い、ボンディングワイヤ
ー１８によりゲート電極層５１ｃとゲート電極用配線１
７とを接続した（図８（ｃ）参照）。上記の方法により
作製した画像形成装置においては電子放出層５２ｃの先
端部とゲート開口部１６との位置合わせをセルフアライ
メントで形成できるため、効率の良い電子放出特性を得
ることができた。Next, the micro-tip 5 on the first substrate 1 and the bonding layer 7 on the second substrate 8 are aligned and opposed to each other, and are further contacted with each other. Bonding (compression bonding) was performed (see FIG. 7D). Next, the first substrate 1 and the second substrate 8 were separated from each other to separate them at the interface between the separation layer 4 and the microtips 5 (FIG. 7).
(E)). Next, a photoresist 14 was applied by a spin coating method (see FIG. 8A). Next, etching was performed by dry etching using oxygen gas until the tip of the conductor layer A51 appeared. Next, the conductor layer A51 is formed by dry etching using carbon tetrafluoride gas.
Was etched to form a gate opening 16. Next, the insulator layer 53 was partially removed by etching with a mixed aqueous solution of hydrofluoric acid and ammonium fluoride (FIG. 8).
(B)). Next, after removing the photoresist 14, wire bonding is performed, and the gate electrode layer 51 c and the gate electrode wiring 1 are bonded by bonding wires 18.
7 was connected (see FIG. 8C). In the image forming apparatus manufactured by the above method, the alignment between the tip of the electron emission layer 52c and the gate opening 16 can be formed by self-alignment, so that efficient electron emission characteristics can be obtained.

【００２４】［実施例４］実施例４では、実施例３で作
製した電子放出素子１００を用いて、図９に示すような
描画装置を作製した。本発明の電子放出素子１００から
放出された電子ビーム（図中の点線）により、ステージ
１０４上に設けられたウエハー１１１に描画する。ここ
で、電子放出素子１００表面からステージ１０４上のウ
エハー１１１までの距離は約４００ｍｍであり、これを
基準長とする真空容器（２×１０^-7Ｔｏｒｒ程度）を構
成し、内部に図示するようにブランキング電極１１０と
偏向電極１０８をそれぞれ設け、また、電磁レンズ１０
２を３段設けた。ブランキング電極１１０は、連続放出
している電子ビームを大きく偏向させ、ウエハー１１０
に到達しないようにする。偏向電極１０８は電子ビーム
を情報信号に応じて変調する。電子源駆動装置１０１は
素子の駆動をＯＮ／ＯＦＦ制御する。電磁レンズ駆動装
置１０３は電磁レンズ１０２を駆動する。防震架台１０
５は、描画中の微振動による描画精度の低下を防止する
為のものである。さらに、情報信号に応じてステージを
微動させる為のステージ微動機構１０６、ステージ位置
決め機構１０７およびこれら機構と偏向電極１０８およ
びブランキング電極１１０とを同期させる為の制御機構
１０９を設けた。以上述べた描画装置は、先述した本発
明の電子放出素子１００の有する利点に起因して、とり
わけ高解像性、高精度の描画パターンが得られる描画装
置を提供することができた。Example 4 In Example 4, a drawing apparatus as shown in FIG. 9 was manufactured using the electron-emitting device 100 manufactured in Example 3. An electron beam (dotted line in the figure) emitted from the electron-emitting device 100 of the present invention is used to draw an image on a wafer 111 provided on the stage 104. Here, the distance from the surface of the electron-emitting device 100 to the wafer 111 on the stage 104 is about 400 mm, and a vacuum container (about 2 × 10 ⁻⁷ Torr) having this as a reference length is formed, as shown inside. Are provided with a blanking electrode 110 and a deflection electrode 108, respectively.
2 were provided in three stages. The blanking electrode 110 largely deflects the continuously emitted electron beam,
Not to reach. The deflection electrode 108 modulates the electron beam according to the information signal. The electron source driving device 101 controls ON / OFF of the driving of the element. The electromagnetic lens driving device 103 drives the electromagnetic lens 102. Seismic mount 10
Reference numeral 5 is for preventing a decrease in drawing accuracy due to micro-vibration during drawing. Further, a stage fine movement mechanism 106 for finely moving the stage according to the information signal, a stage positioning mechanism 107, and a control mechanism 109 for synchronizing these mechanisms with the deflection electrode 108 and the blanking electrode 110 are provided. The above-described writing apparatus can provide a writing apparatus capable of obtaining a high-resolution and high-precision writing pattern, in particular, due to the above-described advantages of the electron-emitting device 100 of the present invention.

【００２５】[0025]

【発明の効果】本発明は、以上の微小ティップの製造方
法、及びこれを用いたシールド電極付きプローブの製造
方法、または電界放出型電子放出素子の製造方法と描画
装置の製造方法により、微小ティップの雌型を後工程で
エッチングすることなく形成でき、雌型は再利用できる
ことにより、生産性を向上すると同時に、製造コストを
著しく低減することができる。また、本発明によると、
エッチング液による微小ティップの材料劣化、形状変
化、及びエッチング液からの汚染等がなく微小ティップ
が形成でき、さらに、支持基板（第２基板）の材料に限
定がなく、この結果、支持基板の微細加工が容易で、ま
た、支持基板にあらかじめ制御回路を設けた場合にプロ
セスによる回路の劣化のない、微小ティップの製造方
法、及びこれを用いたシールド電極付きプローブの製造
方法、または電界放出型電子放出素子の製造方法と描画
装置の製造方法を実現することができる。According to the present invention, a method for manufacturing a microtip, a method for manufacturing a probe with a shield electrode using the same, or a method for manufacturing a field emission type electron-emitting device and a method for manufacturing a drawing apparatus are described. Since the female mold can be formed without etching in a later step, and the female mold can be reused, productivity can be improved and manufacturing cost can be significantly reduced. Also, according to the present invention,
The microtip can be formed without material deterioration, shape change, contamination from the etchant, etc. of the microtip by the etchant. Further, the material of the support substrate (second substrate) is not limited. A method for manufacturing a microtip, a method for manufacturing a probe with a shield electrode using the same, and a method for manufacturing a field emission type electron, which are easy to process and do not cause circuit deterioration due to a process when a control circuit is previously provided on a supporting substrate. A method for manufacturing an emission element and a method for manufacturing a writing apparatus can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図１】実施例１によるシールド付きプローブの製造方
法を示す図である。FIG. 1 is a diagram illustrating a method for manufacturing a shielded probe according to a first embodiment.

【図２】実施例１によるシールド付きプローブの製造方
法を示す図である。FIG. 2 is a diagram illustrating a method of manufacturing the shielded probe according to the first embodiment.

【図３】実施例１によるシールド付きプローブを示す図
である。FIG. 3 is a diagram showing a shielded probe according to the first embodiment.

【図４】実施例１によるシールド付きプローブを用いた
記録再生装置を示すブロック図である。FIG. 4 is a block diagram showing a recording / reproducing apparatus using a probe with a shield according to the first embodiment.

【図５】実施例２によるシールド付きプローブの製造方
法を示す図である。FIG. 5 is a diagram showing a method for manufacturing a shielded probe according to the second embodiment.

【図６】実施例２によるシールド付きプローブの製造方
法を示す図である。FIG. 6 is a diagram illustrating a method for manufacturing a shielded probe according to a second embodiment.

【図７】実施例３による電子放出素子の製造方法を示す
図である。FIG. 7 is a view illustrating a method for manufacturing an electron-emitting device according to a third embodiment.

【図８】実施例３による電子放出素子の製造方法を示す
図である。FIG. 8 is a view illustrating a method of manufacturing the electron-emitting device according to the third embodiment.

【図９】実施例３による電子放出素子を示す図である。FIG. 9 is a view showing an electron-emitting device according to a third embodiment.

【図１０】実施例４による描画装置を示す図である。FIG. 10 is a diagram illustrating a drawing apparatus according to a fourth embodiment.

【図１１】従来例によるシールド電極付きプローブの製
造方法を示す図である。FIG. 11 is a view showing a method of manufacturing a probe with a shield electrode according to a conventional example.

【図１２】従来例による電界放出型電子放出素子の製造
方法を示す図である。FIG. 12 is a view illustrating a method of manufacturing a field emission type electron-emitting device according to a conventional example.

【符号の説明】[Explanation of symbols]

１：第１基板 ２：保護層 ３：凹部 ４：剥離層 ５：微小ティップ ６：電界放出型電子放出素子 ７：接合層 ８：第２基板 １４：レジスト １５：配線電極 １６：ゲート開口部 １７：ゲート電極用配線 １８：ボンディングワイヤー ２１：窒化シリコン ２２：二酸化シリコン ５１：導電体層Ａ ５１ｂ：シールド電極層 ５１ｃ：ゲート電極層 ５２：導電体層Ｂ ５２ｂ：プローブ電極層 ５２ｃ：電子放出層 ５３：絶縁体層 ６１：レーザー光 ６２：レンズ ６３：ポジションセンサ ６４：記録媒体 ６５：ＸＹＺ軸駆動ピエゾ素子 ６６：変位検出回路 ６７：ＸＹＺ駆動用ドライバ ６８：電圧印加回路 ６９：電流検出回路 ７０：マイクロコンピュータ １００：電子放出素子 １０１：電子源駆動装置 １０２：電磁レンズ １０３：電磁レンズ駆動装置 １０４：ステージ １０５：防振架台 １０６：ステージ微動機構 １０７：ステージ位置決め機構 １０８：偏向電極 １０９：制御機構 １１０：ブランキング電極 １１１：ウエハー １５１：ｎ−Ｓｉ基板 １５２：ｐ＋＋層 １５３：酸化膜 １５４：凹部 １５５：Ｐｔ １５６：ガラス基板 １５７：切断用溝 １５８：Ｃｒ薄膜 ２０１：第１の基板 ２０２：凹部 ２０３：熱酸化絶縁膜 ２０４：エミッタ材料層 ２０５：導電層 ２０６：Ａｌ層 ２０７：第２の基板 ２０８：凸部 ２０９：ゲート電極層 ２１０：フォトレジスト 1: first substrate 2: protective layer 3: concave portion 4: release layer 5: minute tip 6: field emission type electron-emitting device 7: bonding layer 8: second substrate 14: resist 15: wiring electrode 16: gate opening 17 : Wiring for gate electrode 18: Bonding wire 21: Silicon nitride 22: Silicon dioxide 51: Conductive layer A 51 b: Shield electrode layer 51 c: Gate electrode layer 52: Conductive layer B 52 b: Probe electrode layer 52 c: Electron emitting layer 53 : Insulator layer 61: Laser beam 62: Lens 63: Position sensor 64: Recording medium 65: XYZ axis drive piezo element 66: Displacement detection circuit 67: XYZ drive driver 68: Voltage application circuit 69: Current detection circuit 70: Micro Computer 100: Electron emitting device 101: Electron source driving device 102: Electromagnetic lens 103: Electromagnetic lens drive Apparatus 104: Stage 105: Anti-vibration pedestal 106: Stage fine movement mechanism 107: Stage positioning mechanism 108: Deflection electrode 109: Control mechanism 110: Blanking electrode 111: Wafer 151: n-Si substrate 152: p ++ layer 153: Oxide film 154 : Concave portion 155: Pt 156: glass substrate 157: cutting groove 158: Cr thin film 201: first substrate 202: concave portion 203: thermal oxide insulating film 204: emitter material layer 205: conductive layer 206: Al layer 207: second Substrate 208: convex portion 209: gate electrode layer 210: photoresist

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】導電体層Ａ、絶縁層、および導電体層Ｂか
らなる微小ティップの製造方法であって、前記微小ティ
ップが、第１基板の表面の少なくとも１つ以上の凹部上
に形成した導電体層Ａ、絶縁層、および導電体層Ｂから
なる層を第２基板の接合層上に転写し、または、前記第
１基板の凹部上に形成した導電体層Ｂを第２基板の接合
層上に転写した後、該導電体層Ｂ上に絶縁層および導電
体層Ａを設けることにより、形成されることを特徴とす
る微小ティップの製造方法。1. A method for manufacturing a microtip comprising a conductor layer A, an insulating layer, and a conductor layer B, wherein the microtip is formed on at least one or more recesses on a surface of a first substrate. A layer composed of the conductor layer A, the insulating layer, and the conductor layer B is transferred onto the bonding layer of the second substrate, or the conductor layer B formed on the concave portion of the first substrate is bonded to the second substrate. A method for producing a microtip, wherein the method is formed by providing an insulating layer and a conductor layer A on the conductor layer B after transferring the layer onto the layer. 【請求項２】微小ティップの製造方法であって、（ａ）
第１基板の表面に少なくとも１つ以上の凹部を形成する
工程と、（ｂ）前記第１基板の凹部を含む基板上に、剥
離層を形成する工程と、（ｃ）前記剥離層上に導電体層
Ａ、絶縁層、および導電体層Ｂを形成する工程と、
（ｄ）第２基板上に接合層を形成する工程と、（ｅ）前
記第１基板と前記第２基板とを対向させ、前記第１基板
上の前記導電体層Ｂを前記第２基板上の前記接合層に接
合する工程と、（ｆ）前記剥離層と前記第１基板、或い
は前記剥離層と前記導電体層Ｂの界面で剥離を行い、前
記接合層上に導電体層Ａ、絶縁層、および導電体層Ｂを
転写する工程と、（ｇ）前記導電体層Ａの先端部を選択
的にエッチングして開口部を設け、さらに前記絶縁体層
の一部を選択的にエッチング除去して前記導電体層Ｂの
先端部を露出させる工程と、 を含むことを特徴とする微小ティップの製造方法。2. A method for producing a microtip, comprising: (a)
Forming at least one concave portion on the surface of the first substrate; (b) forming a release layer on the substrate including the concave portion of the first substrate; and (c) forming a conductive layer on the release layer. Forming a body layer A, an insulating layer, and a conductor layer B;
(D) forming a bonding layer on a second substrate; and (e) causing the first substrate and the second substrate to face each other, and placing the conductor layer B on the first substrate on the second substrate. (F) separating at the interface between the release layer and the first substrate, or at the interface between the release layer and the conductive layer B, and forming a conductive layer A on the bonding layer; Transferring the layer and the conductor layer B; and (g) selectively opening the tip of the conductor layer A to form an opening, and further selectively etching away a part of the insulator layer. Exposing the tip of the conductor layer B to the tip of the conductor layer B. 【請求項３】微小ティップの製造方法であって、（ａ）
第１基板の表面に少なくとも１つ以上の凹部を形成する
工程と、（ｂ）前記第１基板の凹部を含む基板上に、剥
離層を形成する工程と、（ｃ）前記剥離層上に導電体層
Ｂを形成する工程と、（ｄ）第２基板上に接合層を形成
する工程と、（ｅ）前記第１基板と前記第２基板とを対
向させ、前記第１基板上の前記導電体層Ｂを前記第２基
板上の前記接合層に接合する工程と、（ｆ）前記剥離層
と前記第１基板、或いは前記剥離層と前記導電体層Ｂの
界面で剥離を行い前記接合層上に前記導電体層Ｂを転写
する工程と、（ｇ）前記導電体層Ｂ上に絶縁層および導
電体層Ａを形成する工程と、（ｈ）前記導電体層Ａの先
端部を選択的にエッチングして開口部を設け、さらに前
記絶縁体層の一部を選択的にエッチング除去して前記導
電体層Ｂの先端部を露出させる工程と、 を含むことを特徴とする微小ティップの製造方法。3. A method for producing a microtip, comprising: (a)
Forming at least one concave portion on the surface of the first substrate; (b) forming a release layer on the substrate including the concave portion of the first substrate; and (c) forming a conductive layer on the release layer. Forming a body layer B, (d) forming a bonding layer on a second substrate, and (e) causing the first substrate and the second substrate to face each other, and forming the conductive layer on the first substrate. Bonding the body layer B to the bonding layer on the second substrate; and (f) separating the bonding layer by performing separation at the interface between the separation layer and the first substrate or at the interface between the separation layer and the conductor layer B. (G) forming an insulating layer and a conductor layer A on the conductor layer B; and (h) selectively forming a tip portion of the conductor layer A on the conductor layer B. An opening is formed by etching the insulating layer, and a part of the insulating layer is selectively removed by etching. Method of manufacturing a micro-tip, which comprises a step of exposing to, a. 【請求項４】シールド電極付きプローブの製造方法であ
って、請求項１〜請求項３のいずれか１項に記載の微小
ティップの製造方法における導電体層Ａをプローブ電極
層で構成すると共に、その導電体層Ｂをシールド電極層
で構成したことを特徴とするシールド電極付きプローブ
の製造方法。4. A method for manufacturing a probe with a shield electrode, wherein the conductor layer A in the method for manufacturing a microtip according to any one of claims 1 to 3 comprises a probe electrode layer; A method for manufacturing a probe with a shield electrode, wherein the conductor layer B is constituted by a shield electrode layer. 【請求項５】電界放出型電子放出素子の製造方法であっ
て、請求項１〜請求項３のいずれか１項に記載の微小テ
ィップの製造方法における導電体層Ａを電子放出材料層
で構成すると共に、その導電体層Ｂをゲート電極層で構
成したことを特徴とする電界放出型電子放出素子の製造
方法。5. A method for manufacturing a field emission type electron-emitting device, wherein the conductor layer A in the method for manufacturing a microtip according to any one of claims 1 to 3 comprises an electron-emitting material layer. And a method of manufacturing a field emission type electron-emitting device, wherein the conductor layer B is constituted by a gate electrode layer. 【請求項６】描画装置の製造方法であって、請求項５に
記載の製造方法により第２基板上に複数の電界放出型電
子放出素子を形成し、さらに、該電子放出素子から放出
される電子ビームを変調する変調手段を形成することを
特徴とする描画装置の製造方法。6. A method of manufacturing a writing apparatus, wherein a plurality of field emission electron-emitting devices are formed on a second substrate by the manufacturing method according to claim 5, and further emitted from the electron-emitting devices. A method for manufacturing a drawing apparatus, comprising forming a modulating means for modulating an electron beam. 【請求項７】シールド電極付きプローブの製造方法であ
って、（ａ）第１基板の表面に少なくとも１つ以上の凹
部を形成する工程と、（ｂ）前記第１基板の凹部を含む
基板上に、剥離層を形成する工程と、（ｃ）前記剥離層
上にシールド電極層、絶縁層、およびプローブ電極層を
形成する工程と、（ｄ）第２基板上に弾性体材料層を形
成する工程と、（ｅ）前記弾性体材料層上に接合層を形
成する工程と、（ｆ）前記第１基板と前記第２基板とを
対向させ、前記第１基板上の前記プローブ電極層を前記
第２基板上の前記接合層に接合する工程と、（ｇ）前記
剥離層と前記第１基板、或いは前記剥離層と前記シール
ド電極層の界面で剥離を行い、前記接合層上にシールド
電極層、絶縁層、およびプローブ電極層を転写する工程
と、（ｈ）前記シールド電極層の先端部を選択的にエッ
チングして開口部を設け、さらに前記絶縁体層の一部を
選択的にエッチング除去して前記プローブ電極層の先端
部を露出させる工程と、（ｉ）前記第２基板の一部を除
去して前記弾性体材料層から弾性体を形成する工程と、 を含むことを特徴とするシールド電極付きプローブの製
造方法。7. A method of manufacturing a probe with a shield electrode, comprising: (a) forming at least one or more recesses on a surface of a first substrate; and (b) on a substrate including the recesses of the first substrate. Forming a release layer, (c) forming a shield electrode layer, an insulating layer, and a probe electrode layer on the release layer, and (d) forming an elastic material layer on the second substrate. (E) forming a bonding layer on the elastic material layer, and (f) facing the first substrate and the second substrate, and setting the probe electrode layer on the first substrate to the Bonding to the bonding layer on the second substrate, and (g) separating at the interface between the release layer and the first substrate or at the interface between the release layer and the shield electrode layer, and forming a shield electrode layer on the bonding layer. Transferring an insulating layer, an insulating layer, and a probe electrode layer; (I) exposing the tip of the probe electrode layer by selectively etching the tip of the field electrode layer to form an opening, and selectively removing a portion of the insulator layer by etching; Forming a resilient material from the resilient material layer by removing a part of the second substrate. 【請求項８】シールド電極付きプローブの製造方法であ
って、（ａ）第１基板の表面に少なくとも１つ以上の凹
部を形成する工程と、（ｂ）前記第１基板の凹部を含む
基板上に、剥離層を形成する工程と、（ｃ）前記剥離層
上にプローブ電極層を形成する工程と、（ｄ）前記第２
基板上に弾性体材料層を形成する工程と、（ｅ）前記弾
性体材料層上に接合層を形成する工程と、（ｆ）前記第
１基板と前記第２基板とを対向させ、前記第１基板上の
前記プローブ電極層を前記第２基板上の前記接合層に接
合する工程と、（ｇ）前記剥離層と前記第１基板、或い
は前記剥離層と前記絶縁層の界面で剥離を行い、前記接
合層上に前記プローブ電極層を転写する工程と、（ｈ）
前記プローブ電極層上に絶縁層およびシールド電極層を
形成する工程と、（ｉ）前記シールド電極層の先端部を
選択的にエッチングして開口部を設け、さらに前記絶縁
体層の一部を選択的にエッチング除去して前記プローブ
電極層の先端部を露出させる工程と、（ｊ）第２基板の
一部を除去して前記弾性体材料層から弾性体を形成する
工程とを含むことを特徴とするシールド電極付きプロー
ブの製造方法。8. A method of manufacturing a probe with a shield electrode, comprising: (a) forming at least one or more recesses on a surface of a first substrate; and (b) on a substrate including the recesses of the first substrate. Forming a release layer, (c) forming a probe electrode layer on the release layer, and (d) forming the second
Forming an elastic material layer on the substrate, (e) forming a bonding layer on the elastic material layer, and (f) causing the first substrate and the second substrate to face each other, Bonding the probe electrode layer on one substrate to the bonding layer on the second substrate; and (g) performing peeling at the interface between the peeling layer and the first substrate or at the interface between the peeling layer and the insulating layer. Transferring the probe electrode layer onto the bonding layer; (h)
Forming an insulating layer and a shield electrode layer on the probe electrode layer; and (i) selectively etching an end of the shield electrode layer to provide an opening, and further selecting a part of the insulator layer. And (j) forming a resilient body from the resilient material layer by removing a part of the second substrate by exposing the tip portion of the probe electrode layer by etching. Of manufacturing a probe with a shield electrode.