JP2938290B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関するものであり、特に、エッチングによる素子分離
領域の減少を抑制して素子間の絶縁性を高める方法に関
するものである。
に関するものであり、特に、エッチングによる素子分離
領域の減少を抑制して素子間の絶縁性を高める方法に関
するものである。
【０００２】
【従来の技術】一般に半導体記憶装置の製造において
は、メモリセルを形成するメモリセル領域の周辺部に周
辺トランジスタ領域が設けられる。メモリセル領域と周
辺トランジスタ領域では、従来以下のようにして電極が
形成されていた。
は、メモリセルを形成するメモリセル領域の周辺部に周
辺トランジスタ領域が設けられる。メモリセル領域と周
辺トランジスタ領域では、従来以下のようにして電極が
形成されていた。
【０００３】図４、５はＥ2ＰＲＯＭの製造工程の一部
である。図４Ａに示すように、ｐ形シリコン基板２の上
面にゲート酸化膜14と素子分離膜10が設けられている。
メモリセル領域M1はメモリセルを形成するための領域で
あり、周辺トランジスタ領域T1はトランジスタを形成す
るための領域である。
である。図４Ａに示すように、ｐ形シリコン基板２の上
面にゲート酸化膜14と素子分離膜10が設けられている。
メモリセル領域M1はメモリセルを形成するための領域で
あり、周辺トランジスタ領域T1はトランジスタを形成す
るための領域である。
【０００４】メモリセル領域M1のゲート酸化膜14の上に
は、フローティングゲートの材料であるポリシリコンが
第一ポリシリコン層16として選択的に堆積されている。
さらに、第一ポリシリコン層16を含む装置全体の表面に
は、ＯＮＯ膜18がゲート間絶縁膜として形成されてい
る。
は、フローティングゲートの材料であるポリシリコンが
第一ポリシリコン層16として選択的に堆積されている。
さらに、第一ポリシリコン層16を含む装置全体の表面に
は、ＯＮＯ膜18がゲート間絶縁膜として形成されてい
る。
【０００５】ＯＮＯ膜18はメモリセルの構造体であるた
め、周辺トランジスタ領域T1のＯＮＯ膜18はエッチング
により除去する（図４Ｂ）。この後、コントロールゲー
トの材料であるポリシリコンを構造体の全表面に堆積さ
せて、第二ポリシリコン層20とする（図５Ａ）。
め、周辺トランジスタ領域T1のＯＮＯ膜18はエッチング
により除去する（図４Ｂ）。この後、コントロールゲー
トの材料であるポリシリコンを構造体の全表面に堆積さ
せて、第二ポリシリコン層20とする（図５Ａ）。
【０００６】第二ポリシリコン層20上にレジストを塗布
してゲート電極の形状にパターニングする。レジストを
マスクとしてエッチングを行い、メモリセル領域M1に第
一ポリシリコン層16のフローティングゲート22、ＯＮＯ
膜18のゲート間絶縁膜24、第二ポリシリコン層20のコン
トロールゲート26で構成されるゲート構造体28を得る
（図５Ｂ）。周辺トランジスタ領域T1も同時にエッチン
グされ、第二ポリシリコン層20からなるコントロールゲ
ート30が形成される。
してゲート電極の形状にパターニングする。レジストを
マスクとしてエッチングを行い、メモリセル領域M1に第
一ポリシリコン層16のフローティングゲート22、ＯＮＯ
膜18のゲート間絶縁膜24、第二ポリシリコン層20のコン
トロールゲート26で構成されるゲート構造体28を得る
（図５Ｂ）。周辺トランジスタ領域T1も同時にエッチン
グされ、第二ポリシリコン層20からなるコントロールゲ
ート30が形成される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の半導体記憶装置の製造方法においては、次
のような問題があった。図５Ａの状態からエッチングに
よって第一ポリシリコン層16、ＯＮＯ膜18、第二ポリシ
リコン層20を除去しメモリセル領域M1にゲート構造体28
を形成するのと同時に、周辺トランジスタ領域T1のエッ
チングも進行する。エッチングはゲート構造体28の形成
に適した条件で行われるため、第二ポリシリコン層20が
塗布されただけの周辺トランジスタ領域T1では、エッチ
ングが過剰に進み素子分離膜10が減少する。このため、
周辺トランジスタ領域T1に形成されたトランジスタでは
素子間の絶縁性が低下していた。
ような従来の半導体記憶装置の製造方法においては、次
のような問題があった。図５Ａの状態からエッチングに
よって第一ポリシリコン層16、ＯＮＯ膜18、第二ポリシ
リコン層20を除去しメモリセル領域M1にゲート構造体28
を形成するのと同時に、周辺トランジスタ領域T1のエッ
チングも進行する。エッチングはゲート構造体28の形成
に適した条件で行われるため、第二ポリシリコン層20が
塗布されただけの周辺トランジスタ領域T1では、エッチ
ングが過剰に進み素子分離膜10が減少する。このため、
周辺トランジスタ領域T1に形成されたトランジスタでは
素子間の絶縁性が低下していた。
【０００８】また、上記の問題に対応するため、素子分
離膜10の減少を見越してあらかじめ素子分離膜10を厚く
形成する方法もある。しかしながら、この場合は熱処理
を長時間行わなければならず、基板に大きな熱ストレス
がかかっていた。
離膜10の減少を見越してあらかじめ素子分離膜10を厚く
形成する方法もある。しかしながら、この場合は熱処理
を長時間行わなければならず、基板に大きな熱ストレス
がかかっていた。
【０００９】この発明は、上記のような問題を解決し
て、エッチングによる素子分離膜の減少を抑制し、素子
間の絶縁性を高めることができる半導体記憶装置の製造
方法を提供することを目的とする。
て、エッチングによる素子分離膜の減少を抑制し、素子
間の絶縁性を高めることができる半導体記憶装置の製造
方法を提供することを目的とする。
【００１０】請求項１の半導体装置の製造方法は、基板
上に設けた第１層により、ゲート酸化膜および素子間絶
縁膜を形成する第１ステップ、第１ステップの後、第２
層を一様に形成した後、メモリセル領域に該第２層を残
すようにパターニング除去して、フローティングゲート
を形成する第２ステップ、第２ステップの後、絶縁材料
からなる第３層を一様に形成した後、メモリセル領域に
該第３層を残すようにパターニング除去して、ゲート間
絶縁膜を形成する第３ステップ、第３ステップの後、第
４層を一様に形成した後、メモリセル領域および周辺ト
ランジスタ領域に該第４層を残すようにパターニング除
去して、コントロールゲートを形成する第４ステップ、
を備え、前記第３ステップにおいて、素子間絶縁膜自体
の膜厚が減少するのを防止するために、素子間絶縁膜上
にも前記第３層を残してパターニング除去することを特
徴とする。
上に設けた第１層により、ゲート酸化膜および素子間絶
縁膜を形成する第１ステップ、第１ステップの後、第２
層を一様に形成した後、メモリセル領域に該第２層を残
すようにパターニング除去して、フローティングゲート
を形成する第２ステップ、第２ステップの後、絶縁材料
からなる第３層を一様に形成した後、メモリセル領域に
該第３層を残すようにパターニング除去して、ゲート間
絶縁膜を形成する第３ステップ、第３ステップの後、第
４層を一様に形成した後、メモリセル領域および周辺ト
ランジスタ領域に該第４層を残すようにパターニング除
去して、コントロールゲートを形成する第４ステップ、
を備え、前記第３ステップにおいて、素子間絶縁膜自体
の膜厚が減少するのを防止するために、素子間絶縁膜上
にも前記第３層を残してパターニング除去することを特
徴とする。
【００１１】請求項２の半導体装置の製造方法は、第３
層が、ＯＮＯ膜であることを特徴としている。
層が、ＯＮＯ膜であることを特徴としている。
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【作用】請求項１の製造方法では、絶縁材料からなる第
３層をパターニングしてゲート間絶縁膜を形成する際
に、素子間絶縁膜上にも第３層を残すようにしたことを
特徴としている。これにより、第４ステップで素子間絶
縁膜が除去されるのを防止し、メモリセル領域と周辺ト
ランジスタ領域に形成される素子の絶縁性を高める。
３層をパターニングしてゲート間絶縁膜を形成する際
に、素子間絶縁膜上にも第３層を残すようにしたことを
特徴としている。これにより、第４ステップで素子間絶
縁膜が除去されるのを防止し、メモリセル領域と周辺ト
ランジスタ領域に形成される素子の絶縁性を高める。
【００１７】請求項２の製造方法では、第３層が、ＯＮ
Ｏ膜であることを特徴としている。したがって、ＯＮＯ
膜を用いた素子においても適用することができる。
Ｏ膜であることを特徴としている。したがって、ＯＮＯ
膜を用いた素子においても適用することができる。
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【実施例】この発明の一実施例による半導体記憶装置の
製造方法について図面に基づいて説明する。第一の素子
領域であるメモリセル領域にＥ2ＰＲＯＭを形成し、メ
モリセル領域の周辺部には第二の素子領域である周辺ト
ランジスタ領域を設けるものとする。
製造方法について図面に基づいて説明する。第一の素子
領域であるメモリセル領域にＥ2ＰＲＯＭを形成し、メ
モリセル領域の周辺部には第二の素子領域である周辺ト
ランジスタ領域を設けるものとする。
【００２３】まず、図１Ａに示すように、ｐ形シリコン
基板２を酸化して上面にシリコン酸化膜４を形成する。
ＬＯＣＯＳ（Local Oxidation of Silicon）法により素
子分離を行うため、シリコン酸化膜４をＣＶＤ（Chemic
al Vapor Deposition）法によりシリコン窒化膜（図示
せず）で覆う。レジストパターンを用いたエッチングに
より、素子形成領域に相当する部分を除いてシリコン窒
化膜を除去する。この状態で、水蒸気（Ｈ2Ｏ）の雰囲
気で酸化して、シリコン窒化膜で覆われていない部分に
素子間絶縁膜である素子分離膜10を形成する。残ったシ
リコン窒化膜とその下部のシリコン酸化膜４を順次除去
して、シリコン表面を露出させて素子形成領域12を形成
する（図１Ｂ）。
基板２を酸化して上面にシリコン酸化膜４を形成する。
ＬＯＣＯＳ（Local Oxidation of Silicon）法により素
子分離を行うため、シリコン酸化膜４をＣＶＤ（Chemic
al Vapor Deposition）法によりシリコン窒化膜（図示
せず）で覆う。レジストパターンを用いたエッチングに
より、素子形成領域に相当する部分を除いてシリコン窒
化膜を除去する。この状態で、水蒸気（Ｈ2Ｏ）の雰囲
気で酸化して、シリコン窒化膜で覆われていない部分に
素子間絶縁膜である素子分離膜10を形成する。残ったシ
リコン窒化膜とその下部のシリコン酸化膜４を順次除去
して、シリコン表面を露出させて素子形成領域12を形成
する（図１Ｂ）。
【００２４】図１Ｂの状態から、チャネル濃度を調整す
るために、ｐ形シリコン基板２にホウ素イオンをイオン
注入する（チャネルイオン注入）。この後、素子形成領
域12の表面を熱処理して第一絶縁膜であるゲート酸化膜
14を形成する（図１Ｃ）。
るために、ｐ形シリコン基板２にホウ素イオンをイオン
注入する（チャネルイオン注入）。この後、素子形成領
域12の表面を熱処理して第一絶縁膜であるゲート酸化膜
14を形成する（図１Ｃ）。
【００２５】次に、メモリセル領域M1にメモリセルを形
成するため、まず、ＣＶＤ法により図１Ｃの構造体の表
面全面にポリシリコンを堆積する。レジスト（図示せ
ず）をマスクとしてポリシリコンをエッチングして周辺
トランジスタ領域T1のポリシリコンを除去する。これに
より、図１Ｃに示すように、フローティングゲートの材
料であるポリシリコンがメモリセル領域M1の表面に選択
的に堆積される。なお、このようにして選択的に堆積さ
れたポリシリコンを、中間層である第一ポリシリコン層
16とする。第一ポリシリコン層16は、リンをイオン注入
して、ｎ+ポリシリコン層とする。
成するため、まず、ＣＶＤ法により図１Ｃの構造体の表
面全面にポリシリコンを堆積する。レジスト（図示せ
ず）をマスクとしてポリシリコンをエッチングして周辺
トランジスタ領域T1のポリシリコンを除去する。これに
より、図１Ｃに示すように、フローティングゲートの材
料であるポリシリコンがメモリセル領域M1の表面に選択
的に堆積される。なお、このようにして選択的に堆積さ
れたポリシリコンを、中間層である第一ポリシリコン層
16とする。第一ポリシリコン層16は、リンをイオン注入
して、ｎ+ポリシリコン層とする。
【００２６】さらに、図１Ｃの構造体の表面を酸化して
酸化膜を設け、その上にＣＶＤ法により窒化膜を堆積さ
せ、さらにこの窒化膜の表面を酸化して、酸化膜―窒化
膜―酸化膜の三層構造を有する第二絶縁膜であるＯＮＯ
膜18を形成する（図２Ａ）。ＯＮＯ膜18は装置全体の表
面に形成され、ゲート間絶縁膜として機能する。この
後、周辺トランジスタ領域T1のＯＮＯ膜18をレジストパ
ターンを用いてエッチングにより除去する。これによ
り、メモリセル領域M1および素子分離膜10の部分だけが
ＯＮＯ膜18で覆われる（図２Ｂ）。
酸化膜を設け、その上にＣＶＤ法により窒化膜を堆積さ
せ、さらにこの窒化膜の表面を酸化して、酸化膜―窒化
膜―酸化膜の三層構造を有する第二絶縁膜であるＯＮＯ
膜18を形成する（図２Ａ）。ＯＮＯ膜18は装置全体の表
面に形成され、ゲート間絶縁膜として機能する。この
後、周辺トランジスタ領域T1のＯＮＯ膜18をレジストパ
ターンを用いてエッチングにより除去する。これによ
り、メモリセル領域M1および素子分離膜10の部分だけが
ＯＮＯ膜18で覆われる（図２Ｂ）。
【００２７】さらに、ＣＶＤ法により、コントロールゲ
ートの材料であるポリシリコンを図２Ｂの構造体の全表
面に堆積させ、導電層である第二ポリシリコン層20を設
ける（図３Ａ）。第二ポリシリコン層20上にレジスト
（図示せず）を塗布し、メモリセルおよびトランジスタ
のゲート電極の形状にパターニングする。レジストをマ
スクとしてメモリセル領域M1および周辺トランジスタ領
域T1のエッチングを行い、メモリセル領域M1に第一ポリ
シリコン層16のフローティングゲート22、ＯＮＯ膜18の
ゲート間絶縁膜24、第二ポリシリコン層20のコントロー
ルゲート26で構成されるゲート構造体28を得る。周辺ト
ランジスタ領域T1には、第二ポリシリコン層20のコント
ロールゲート30が形成される。また、素子分離膜10の部
分では、エッチングによりＯＮＯ膜18が除去される。エ
ッチング処理は素子分離膜10にまで及ばないため、素子
分離膜10は減少しない（図３Ｂ）。
ートの材料であるポリシリコンを図２Ｂの構造体の全表
面に堆積させ、導電層である第二ポリシリコン層20を設
ける（図３Ａ）。第二ポリシリコン層20上にレジスト
（図示せず）を塗布し、メモリセルおよびトランジスタ
のゲート電極の形状にパターニングする。レジストをマ
スクとしてメモリセル領域M1および周辺トランジスタ領
域T1のエッチングを行い、メモリセル領域M1に第一ポリ
シリコン層16のフローティングゲート22、ＯＮＯ膜18の
ゲート間絶縁膜24、第二ポリシリコン層20のコントロー
ルゲート26で構成されるゲート構造体28を得る。周辺ト
ランジスタ領域T1には、第二ポリシリコン層20のコント
ロールゲート30が形成される。また、素子分離膜10の部
分では、エッチングによりＯＮＯ膜18が除去される。エ
ッチング処理は素子分離膜10にまで及ばないため、素子
分離膜10は減少しない（図３Ｂ）。
【００２８】この状態から、素子形成領域12にソースお
よびドレインを形成した後、層間膜を設け、Ａｌ配線を
形成し、パッシベーション膜で覆ってメモリ素子および
周辺トランジスタを得る。
よびドレインを形成した後、層間膜を設け、Ａｌ配線を
形成し、パッシベーション膜で覆ってメモリ素子および
周辺トランジスタを得る。
【００２９】この実施例では、メモリセル領域にＥ2Ｐ
ＲＯＭを形成したが、トラップ型メモリ、強誘電体メモ
リのような他のメモリ素子を形成しても良い。
ＲＯＭを形成したが、トラップ型メモリ、強誘電体メモ
リのような他のメモリ素子を形成しても良い。
【００３０】
【発明の効果】請求項１の製造方法では、絶縁材料から
なる第３層をパターニングしてゲート間絶縁膜を形成す
る際に、素子間絶縁膜上にも第３層を残すようにしたこ
とを特徴としている。これにより、第４ステップで素子
間絶縁膜が除去されるのを防止し、メモリセル領域と周
辺トランジスタ領域に形成される素子の絶縁性を高め
る。したがって、メモリセル領域の素子と周辺トランジ
スタ領域の素子を確実に絶縁することができる。
なる第３層をパターニングしてゲート間絶縁膜を形成す
る際に、素子間絶縁膜上にも第３層を残すようにしたこ
とを特徴としている。これにより、第４ステップで素子
間絶縁膜が除去されるのを防止し、メモリセル領域と周
辺トランジスタ領域に形成される素子の絶縁性を高め
る。したがって、メモリセル領域の素子と周辺トランジ
スタ領域の素子を確実に絶縁することができる。
【００３１】請求項２の製造方法では、第３層が、ＯＮ
Ｏ膜であることを特徴としている。したがって、ＯＮＯ
膜を用いた素子においても同様の効果を得ることができ
る。
Ｏ膜であることを特徴としている。したがって、ＯＮＯ
膜を用いた素子においても同様の効果を得ることができ
る。
【００３２】
【００３３】
【００３４】
【００３５】
【図１】この発明の一実施例による半導体記憶装置の製
造方法を示す図である。
造方法を示す図である。
【図２】この発明の一実施例による半導体記憶装置の製
造方法を示す別の図である。
造方法を示す別の図である。
【図３】この発明の一実施例による半導体記憶装置の製
造方法を示すさらに別の図である。
造方法を示すさらに別の図である。
【図４】従来の方法による半導体記憶装置の製造方法を
示す図である。
示す図である。
【図５】従来の方法による半導体記憶装置の製造方法を
示す別の図である。
示す別の図である。
２・・・・シリコン基板 10・・・・素子分離膜 14・・・・ゲート酸化膜 16・・・・第一ポリシリコン層 18・・・・ＯＮＯ膜 M1・・・・メモリセル領域 T1・・・・周辺トランジスタ領域 20・・・・第二ポリシリコン層 22・・・・フローティングゲート 24・・・・ゲート間絶縁膜 26、30・・・・コントロールゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 21/8234 H01L 27/088 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】素子間絶縁膜によって分離されたメモリセ
ル領域と周辺トランジスタ領域を有する半導体装置の製
造方法であって、 基板上に設けた第１層により、ゲート酸化膜および素子
間絶縁膜を形成する第１ステップ、 第１ステップの後、第２層を一様に形成した後、メモリ
セル領域に該第２層を残すようにパターニング除去し
て、フローティングゲートを形成する第２ステップ、 第２ステップの後、絶縁材料からなる第３層を一様に形
成した後、メモリセル領域に該第３層を残すようにパタ
ーニング除去して、ゲート間絶縁膜を形成する第３ステ
ップ、 第３ステップの後、第４層を一様に形成した後、メモリ
セル領域および周辺トランジスタ領域に該第４層を残す
ようにパターニング除去して、コントロールゲートを形
成する第４ステップ、 を備え、前記第３ステップにおいて、素子間絶縁膜自体の膜厚が
減少するのを防止するために、素子間絶縁膜上にも前記
第３層を残してパターニング除去することを特徴とする
半導体装置の製造方法。 - 【請求項２】請求項１の半導体装置の製造方法におい
て、 前記第３層は、ＯＮＯ膜であることを特徴とするもの。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299759A JP2938290B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299759A JP2938290B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151876A JPH06151876A (ja) | 1994-05-31 |
| JP2938290B2 true JP2938290B2 (ja) | 1999-08-23 |
Family
ID=17876633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4299759A Expired - Fee Related JP2938290B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2938290B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7157325B2 (en) | 2003-10-20 | 2007-01-02 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor memory device |
| US7256126B1 (en) * | 2004-02-03 | 2007-08-14 | Macronix International Co., Ltd. | Pitch reduction integrating formation of memory array and peripheral circuitry |
| US8106519B2 (en) | 2008-04-22 | 2012-01-31 | Macronix International Co., Ltd. | Methods for pitch reduction |
-
1992
- 1992-11-10 JP JP4299759A patent/JP2938290B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06151876A (ja) | 1994-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |