JPH10303253A - メモリシステム - Google Patents
メモリシステムInfo
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- JPH10303253A JPH10303253A JP9124867A JP12486797A JPH10303253A JP H10303253 A JPH10303253 A JP H10303253A JP 9124867 A JP9124867 A JP 9124867A JP 12486797 A JP12486797 A JP 12486797A JP H10303253 A JPH10303253 A JP H10303253A
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- dimm
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- Wire Bonding (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＳＯ−ＤＩＭＭ基板上に実装することができ
るメモリチップの数を増やすことにある。 【解決手段】 ＳＯ−ＤＩＭＭ１０は、所定形状を有し
たＳＯ−ＤＩＭＭ基板２と、ウエハから切り出した６４
Ｍビットのメモリチップ１と、メモリチップ１に形成さ
れたチップ用パッド５と、パソコンの内部回路と電気的
に接続するためのコネクタパッド６とを含んで構成され
ている。ＳＯ−ＤＩＭＭ基板２の片面に４個、両面合わ
せて８個のメモリチップ１をそれぞれ、フリップチップ
実装あるいはボンディングワイヤを用いてＣＯＢ実装す
る。
るメモリチップの数を増やすことにある。 【解決手段】 ＳＯ−ＤＩＭＭ１０は、所定形状を有し
たＳＯ−ＤＩＭＭ基板２と、ウエハから切り出した６４
Ｍビットのメモリチップ１と、メモリチップ１に形成さ
れたチップ用パッド５と、パソコンの内部回路と電気的
に接続するためのコネクタパッド６とを含んで構成され
ている。ＳＯ−ＤＩＭＭ基板２の片面に４個、両面合わ
せて８個のメモリチップ１をそれぞれ、フリップチップ
実装あるいはボンディングワイヤを用いてＣＯＢ実装す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯ−ＤＩＭＭ用
の基板上にメモリチップを実装したメモリシステムに関
する。
の基板上にメモリチップを実装したメモリシステムに関
する。
【０００２】
【従来の技術】コンピュータプログラムの高機能化に伴
い、プログラムの実行および処理に大容量のメモリが必
要になっている。最近、これらのメモリは、ＤＲＡＭが
所定形状のプリント基板上に実装されモジュール化され
たＳＩＭＭ（Single Inline Memory Module ）やＤＩＭ
Ｍ（Dual Inline Memory Module ）の形態でパーソナル
コンピュータ（パソコン）等に組み込まれることが多
い。特に、ノート型パソコンには、ＤＩＭＭを小型化し
たＳＯ−ＤＩＭＭ（Small Outline-DIMM）が用いられて
いる。
い、プログラムの実行および処理に大容量のメモリが必
要になっている。最近、これらのメモリは、ＤＲＡＭが
所定形状のプリント基板上に実装されモジュール化され
たＳＩＭＭ（Single Inline Memory Module ）やＤＩＭ
Ｍ（Dual Inline Memory Module ）の形態でパーソナル
コンピュータ（パソコン）等に組み込まれることが多
い。特に、ノート型パソコンには、ＤＩＭＭを小型化し
たＳＯ−ＤＩＭＭ（Small Outline-DIMM）が用いられて
いる。
【０００３】図６は、従来のＳＯ−ＤＩＭＭの概略を示
す図である。同図に示すＳＯ−ＤＩＭＭは、パソコンと
接続するために必要なコネクタ部を備えたＳＯ−ＤＩＭ
Ｍ基板８２と、１６ＭビットのＤＲＡＭ−ＩＣ８０とを
含んで構成されている。ＤＲＡＭ−ＩＣ８０はウエハか
ら切り出したメモリチップ８４が樹脂等でパッケージン
グされたＳＯＰ（Small Outline Package ）タイプのも
のがＳＭＴ（SurfaceMount Technology）方式によって
実装されている。また、ＤＲＡＭ−ＩＣ８０は、ＳＯ−
ＤＩＭＭ基板８２の片面に４個実装されており、両面合
わせて１６Ｍバイトのメモリ容量を有する。
す図である。同図に示すＳＯ−ＤＩＭＭは、パソコンと
接続するために必要なコネクタ部を備えたＳＯ−ＤＩＭ
Ｍ基板８２と、１６ＭビットのＤＲＡＭ−ＩＣ８０とを
含んで構成されている。ＤＲＡＭ−ＩＣ８０はウエハか
ら切り出したメモリチップ８４が樹脂等でパッケージン
グされたＳＯＰ（Small Outline Package ）タイプのも
のがＳＭＴ（SurfaceMount Technology）方式によって
実装されている。また、ＤＲＡＭ−ＩＣ８０は、ＳＯ−
ＤＩＭＭ基板８２の片面に４個実装されており、両面合
わせて１６Ｍバイトのメモリ容量を有する。
【０００４】
【発明が解決しようとする課題】ところで、上述したＳ
Ｏ−ＤＩＭＭは、ＳＩＭＭおよびＤＩＭＭに比べて基板
サイズは小さくなるので小型化の要求には応えられる
が、メモリの実装スペースが小さくなり、大容量化が難
しい。
Ｏ−ＤＩＭＭは、ＳＩＭＭおよびＤＩＭＭに比べて基板
サイズは小さくなるので小型化の要求には応えられる
が、メモリの実装スペースが小さくなり、大容量化が難
しい。
【０００５】この問題に対して、メモリチップ１個あた
りの容量を増やすことが考えられるが、メモリチップあ
たりの容量が増すにしたがってメモリチップのサイズが
大きくなり、メモリチップがパッケージングされるとさ
らに部品サイズが大きくなるため、限られた実装面積に
搭載可能なメモリチップの数はそれ程多くならず、ＳＯ
−ＤＩＭＭ全体のメモリ容量を増やすことは容易ではな
かった。
りの容量を増やすことが考えられるが、メモリチップあ
たりの容量が増すにしたがってメモリチップのサイズが
大きくなり、メモリチップがパッケージングされるとさ
らに部品サイズが大きくなるため、限られた実装面積に
搭載可能なメモリチップの数はそれ程多くならず、ＳＯ
−ＤＩＭＭ全体のメモリ容量を増やすことは容易ではな
かった。
【０００６】例えば、図７は、ＳＯ−ＤＩＭＭ基板９４
に６４ＭビットのＤＲＡＭ−ＩＣ９２がＳＭＴ方式によ
って実装されたＳＯ−ＤＩＭＭを示す図である。この６
４ＭビットのＤＲＡＭ−ＩＣ９２は、メモリチップ９６
がパッケージングされたものであり、１６ＭビットのＤ
ＲＡＭ−ＩＣ８０に比べて部品サイズが大きくなり、Ｓ
Ｏ−ＤＩＭＭ基板９４の片面に２個しか実装できない。
このため、チップあたりの容量を４倍にしてもＳＯ−Ｄ
ＩＭＭ全体の容量は２倍にしかならない。
に６４ＭビットのＤＲＡＭ−ＩＣ９２がＳＭＴ方式によ
って実装されたＳＯ−ＤＩＭＭを示す図である。この６
４ＭビットのＤＲＡＭ−ＩＣ９２は、メモリチップ９６
がパッケージングされたものであり、１６ＭビットのＤ
ＲＡＭ−ＩＣ８０に比べて部品サイズが大きくなり、Ｓ
Ｏ−ＤＩＭＭ基板９４の片面に２個しか実装できない。
このため、チップあたりの容量を４倍にしてもＳＯ−Ｄ
ＩＭＭ全体の容量は２倍にしかならない。
【０００７】本発明は、このような点に鑑みて創作され
たものであり、その目的は、ＳＯ−ＤＩＭＭ基板上に実
装することができるメモリチップの数を増やすことがで
きるメモリシステムを提供することにある。
たものであり、その目的は、ＳＯ−ＤＩＭＭ基板上に実
装することができるメモリチップの数を増やすことがで
きるメモリシステムを提供することにある。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ために、本発明のメモリシステムでは、ＳＯ−ＤＩＭＭ
用基板の両面にウエハから切り出した６４ＭビットのＤ
ＲＡＭ用メモリチップをそれぞれ４個ずつフリップチッ
プ実装することによって、あるいはボンディングワイヤ
を用いて実装することによって、メモリチップ１個あた
りに必要な実装面積を従来のパッケージ品に比べて小さ
くできるため基板上に実装できるメモリチップの数を増
やすことができる。このため、ＳＯ−ＤＩＭＭ用基板に
合計８個の６４Ｍビットのメモリチップを実装すること
ができ、６４Ｍバイトのメモリ容量を有するＳＯ−ＳＩ
ＭＭを構成することができる。
ために、本発明のメモリシステムでは、ＳＯ−ＤＩＭＭ
用基板の両面にウエハから切り出した６４ＭビットのＤ
ＲＡＭ用メモリチップをそれぞれ４個ずつフリップチッ
プ実装することによって、あるいはボンディングワイヤ
を用いて実装することによって、メモリチップ１個あた
りに必要な実装面積を従来のパッケージ品に比べて小さ
くできるため基板上に実装できるメモリチップの数を増
やすことができる。このため、ＳＯ−ＤＩＭＭ用基板に
合計８個の６４Ｍビットのメモリチップを実装すること
ができ、６４Ｍバイトのメモリ容量を有するＳＯ−ＳＩ
ＭＭを構成することができる。
【０００９】
【発明の実施の形態】以下、本発明のメモリシステムを
適用したＳＯ−ＤＩＭＭについて、図面を参照しながら
具体的に説明する。図１は、本実施形態のＳＯ−ＤＩＭ
Ｍの概略を示す平面図であり、図１（ａ）はＳＯ−ＤＩ
ＭＭの一方の面を、図１（ｂ）は他方の面をそれぞれ示
している。
適用したＳＯ−ＤＩＭＭについて、図面を参照しながら
具体的に説明する。図１は、本実施形態のＳＯ−ＤＩＭ
Ｍの概略を示す平面図であり、図１（ａ）はＳＯ−ＤＩ
ＭＭの一方の面を、図１（ｂ）は他方の面をそれぞれ示
している。
【００１０】同図に示すように、ＳＯ−ＤＩＭＭ１０に
は、所定形状を有するＳＯ−ＤＩＭＭ基板２と、ウエハ
から切り出した６４Ｍビットのメモリ容量を有する８個
のＤＲＡＭ用メモリチップ１と、各メモリチップ１のチ
ェックを行うためのコントローラ３と、各メモリチップ
１に対応したノイズ防止用のバイパスコンデンサ（パス
コン）４と、パソコンの内部回路（図示せず）と接続す
るための複数のコネクタパッド６とを含んで構成されて
いる。
は、所定形状を有するＳＯ−ＤＩＭＭ基板２と、ウエハ
から切り出した６４Ｍビットのメモリ容量を有する８個
のＤＲＡＭ用メモリチップ１と、各メモリチップ１のチ
ェックを行うためのコントローラ３と、各メモリチップ
１に対応したノイズ防止用のバイパスコンデンサ（パス
コン）４と、パソコンの内部回路（図示せず）と接続す
るための複数のコネクタパッド６とを含んで構成されて
いる。
【００１１】例えば、本実施例では、パソコン側のデー
タバス幅（例えば６４ビットバス）に合わせるために、
８Ｍ×８ビット構成の６４Ｍビットのメモリチップを８
個実装することにより、８Ｍ×６４ビット構成の６４Ｍ
バイトのメモリ容量を有するＳＯ−ＳＩＭＭを構成して
いる。
タバス幅（例えば６４ビットバス）に合わせるために、
８Ｍ×８ビット構成の６４Ｍビットのメモリチップを８
個実装することにより、８Ｍ×６４ビット構成の６４Ｍ
バイトのメモリ容量を有するＳＯ−ＳＩＭＭを構成して
いる。
【００１２】メモリチップ１は、ウエハから切り出され
たものであり、６４Ｍビットのメモリ容量を有してい
る。このメモリチップ１は、チップ電極としての複数の
チップ用パッド５を備えている。このチップ用パッド５
は、チップ内部の信号線（例えばアドレス信号、データ
信号、コントロール信号）と外部の回路とを接続するた
めに使用され、メモリチップ１の一方の面の中央部に長
手方向に沿って一列に形成される。
たものであり、６４Ｍビットのメモリ容量を有してい
る。このメモリチップ１は、チップ電極としての複数の
チップ用パッド５を備えている。このチップ用パッド５
は、チップ内部の信号線（例えばアドレス信号、データ
信号、コントロール信号）と外部の回路とを接続するた
めに使用され、メモリチップ１の一方の面の中央部に長
手方向に沿って一列に形成される。
【００１３】ＳＯ−ＤＩＭＭ基板２は、ノート用パソコ
ン等に装着できるよう所定のサイズの長方形形状を有し
ており、一方の長辺に沿って形成されたコネクタパッド
６を介して、パソコンの内部回路と電気的に接続され
る。このＳＯ−ＤＩＭＭ基板２は、例えば４層のプリン
ト配線板で構成され、第１層（最上層）および第４層
（最下層）には、メモリチップ１と接続を行う基板電極
としての基板用パッド２４（後述する）と、コネクタパ
ッド６と、コントローラ３およびパスコン４を実装する
ためのパッドと、これらパッド間を接続する信号パター
ン（図示せず）とが形成されている。
ン等に装着できるよう所定のサイズの長方形形状を有し
ており、一方の長辺に沿って形成されたコネクタパッド
６を介して、パソコンの内部回路と電気的に接続され
る。このＳＯ−ＤＩＭＭ基板２は、例えば４層のプリン
ト配線板で構成され、第１層（最上層）および第４層
（最下層）には、メモリチップ１と接続を行う基板電極
としての基板用パッド２４（後述する）と、コネクタパ
ッド６と、コントローラ３およびパスコン４を実装する
ためのパッドと、これらパッド間を接続する信号パター
ン（図示せず）とが形成されている。
【００１４】次に、ＳＯ−ＤＩＭＭ基板２にメモリチッ
プ１を実装する位置および実装する方法について、２つ
の実装例を説明する。
プ１を実装する位置および実装する方法について、２つ
の実装例を説明する。
【００１５】第１の実装例では、ＳＯ−ＤＩＭＭ基板２
の一方の面には、図１（ａ）に示すような位置に４個の
メモリチップ１と、コントローラ３と、複数のパスコン
４とが実装され、他方の面には、図１（ｂ）に示すよう
な位置に４個のメモリチップ１と、複数のパスコン４と
が実装される。メモリチップ１は、それぞれフリップチ
ップ実装され、コントローラ３とパスコン４はＳＭＴ方
式等によって実装される。
の一方の面には、図１（ａ）に示すような位置に４個の
メモリチップ１と、コントローラ３と、複数のパスコン
４とが実装され、他方の面には、図１（ｂ）に示すよう
な位置に４個のメモリチップ１と、複数のパスコン４と
が実装される。メモリチップ１は、それぞれフリップチ
ップ実装され、コントローラ３とパスコン４はＳＭＴ方
式等によって実装される。
【００１６】この場合には、メモリチップ１は、チップ
用パッド５の接続面とＳＯ−ＤＩＭＭ基板２の実装面と
が対向するように実装される。また、ＳＯ−ＤＩＭＭ基
板２上の複数の基板用パッドは、メモリチップ１を配置
した時にチップ用パッド５と重なる位置に形成される。
用パッド５の接続面とＳＯ−ＤＩＭＭ基板２の実装面と
が対向するように実装される。また、ＳＯ−ＤＩＭＭ基
板２上の複数の基板用パッドは、メモリチップ１を配置
した時にチップ用パッド５と重なる位置に形成される。
【００１７】図２は、上述したフリップチップ実装につ
いて説明するための図であり、メモリチップ１のチップ
用パッド５近傍の拡大図が示されている。フリップチッ
プ実装は、メモリチップ１に形成されたチップ用パッド
５とＳＯ−ＤＩＭＭ基板２に形成された基板用パッド２
４とを半田バンプ２２を介して接合することによって行
われる。例えば、チップ用パッド５に半田バンプ２２を
形成しておき、この半田バンプ２２と基板用パッド２４
とをリフロー半田付けして固定する方法によって行われ
る。このように、フリップチップ実装は、パッケージ品
のように実装面積がチップサイズより大きくなることな
く、チップサイズと実装面積を同じにできるため、メモ
リチップ１をＳＯ−ＤＩＭＭ基板２に高密度実装するこ
とが可能となる。
いて説明するための図であり、メモリチップ１のチップ
用パッド５近傍の拡大図が示されている。フリップチッ
プ実装は、メモリチップ１に形成されたチップ用パッド
５とＳＯ−ＤＩＭＭ基板２に形成された基板用パッド２
４とを半田バンプ２２を介して接合することによって行
われる。例えば、チップ用パッド５に半田バンプ２２を
形成しておき、この半田バンプ２２と基板用パッド２４
とをリフロー半田付けして固定する方法によって行われ
る。このように、フリップチップ実装は、パッケージ品
のように実装面積がチップサイズより大きくなることな
く、チップサイズと実装面積を同じにできるため、メモ
リチップ１をＳＯ−ＤＩＭＭ基板２に高密度実装するこ
とが可能となる。
【００１８】また、メモリチップ１の配置は、上述した
ようにＳＯ−ＤＩＭＭ基板２の長辺方向と各メモリチッ
プ１の長辺方向とが垂直となるように行う場合の他に、
図３に示すようにそれらが平行となるようにして行って
もよい。また、一方の面を図３に示す配置とし、他方の
面を図１（ａ）に示す配置として、それらを組み合わせ
るようにしてもよい。
ようにＳＯ−ＤＩＭＭ基板２の長辺方向と各メモリチッ
プ１の長辺方向とが垂直となるように行う場合の他に、
図３に示すようにそれらが平行となるようにして行って
もよい。また、一方の面を図３に示す配置とし、他方の
面を図１（ａ）に示す配置として、それらを組み合わせ
るようにしてもよい。
【００１９】第２の実装例では、ＳＯ−ＤＩＭＭ基板２
の一方の面には、図４に示すような位置に４個のメモリ
チップ１と、コントローラ３と、複数のパスコン４とが
実装され、他方の面には、４個のメモリチップ１と、複
数のパスコン４とが実装される。メモリチップ１は、そ
れぞれボンディングワイヤを用いてＣＯＢ（Chip OnBoa
rd ）実装され、コントローラ３とパスコン４はＳＭＴ
方式等によって実装される。
の一方の面には、図４に示すような位置に４個のメモリ
チップ１と、コントローラ３と、複数のパスコン４とが
実装され、他方の面には、４個のメモリチップ１と、複
数のパスコン４とが実装される。メモリチップ１は、そ
れぞれボンディングワイヤを用いてＣＯＢ（Chip OnBoa
rd ）実装され、コントローラ３とパスコン４はＳＭＴ
方式等によって実装される。
【００２０】この場合には、メモリチップ１は、チップ
用パッド５の接続面とＳＯ−ＤＩＭＭ基板２の実装面と
が同じ方向を向くように実装される。また、ＳＯ−ＤＩ
ＭＭ基板２上の複数の基板用パッド８は、互いの長辺が
隣接するように配置された２個のメモリチップ１の間に
それぞれのチップ用パッド５と並行する位置に形成され
る。
用パッド５の接続面とＳＯ−ＤＩＭＭ基板２の実装面と
が同じ方向を向くように実装される。また、ＳＯ−ＤＩ
ＭＭ基板２上の複数の基板用パッド８は、互いの長辺が
隣接するように配置された２個のメモリチップ１の間に
それぞれのチップ用パッド５と並行する位置に形成され
る。
【００２１】ボンディングワイヤを用いた実装は、メモ
リチップ１に形成されたチップ用パッド５とＳＯ−ＤＩ
ＭＭ基板２に形成された基板用パッド８とをボンディン
グワイヤ７を介して接合することによって行われる。例
えば、チップ用パッド５および基板用パッド８とボンデ
ィングワイヤ７とが熱圧着されることによって接合され
る。この実装方法によれば、パッケージ品に比べてメモ
リチップ１をＳＯ−ＤＩＭＭ基板２に高密度実装するこ
とが可能となる。
リチップ１に形成されたチップ用パッド５とＳＯ−ＤＩ
ＭＭ基板２に形成された基板用パッド８とをボンディン
グワイヤ７を介して接合することによって行われる。例
えば、チップ用パッド５および基板用パッド８とボンデ
ィングワイヤ７とが熱圧着されることによって接合され
る。この実装方法によれば、パッケージ品に比べてメモ
リチップ１をＳＯ−ＤＩＭＭ基板２に高密度実装するこ
とが可能となる。
【００２２】図４において基板用パッド８には、ボンデ
ィングワイヤ７が２本接続されたものと１本接続された
ものがある。メモリチップ１のアドレス信号端子など複
数のメモリチップ１に共通に接続される端子について
は、基板用パッド８に複数のボンディングワイヤ７を接
続することで、基板用パッド８の共通化を図っている。
この共通の基板用パッド８を介して２本のボンディング
ワイヤ７同士の接続ができるため、ＳＯ−ＤＩＭＭ基板
２内の配線量を少なくすることができる。
ィングワイヤ７が２本接続されたものと１本接続された
ものがある。メモリチップ１のアドレス信号端子など複
数のメモリチップ１に共通に接続される端子について
は、基板用パッド８に複数のボンディングワイヤ７を接
続することで、基板用パッド８の共通化を図っている。
この共通の基板用パッド８を介して２本のボンディング
ワイヤ７同士の接続ができるため、ＳＯ−ＤＩＭＭ基板
２内の配線量を少なくすることができる。
【００２３】上述した実装例１および実装例２のように
して、ＳＯ−ＤＩＭＭ基板２の片面に４個ずつ合計８個
の６４Ｍビットのメモリ容量を持つメモリチップ１を実
装することによって、全体で６４Ｍバイトのメモリ容量
を有するＳＯ−ＤＩＭＭが構成される。
して、ＳＯ−ＤＩＭＭ基板２の片面に４個ずつ合計８個
の６４Ｍビットのメモリ容量を持つメモリチップ１を実
装することによって、全体で６４Ｍバイトのメモリ容量
を有するＳＯ−ＤＩＭＭが構成される。
【００２４】上述したように、本実施形態のＳＯ−ＤＩ
ＭＭ１０は、８個のメモリチップ１をＳＯ−ＤＩＭＭ基
板２上にそれぞれフリップチップ実装あるいはボンディ
ングワイヤを用いてＣＯＢ実装することで、従来のパッ
ケージングされた６４ＭビットのＤＲＡＭ−ＩＣをＳＭ
Ｔ方式等を用いて実装した場合に比べて、実装すること
ができるメモリチップの数を増やすことができる。従来
のパッケージングされた６４ＭビットＤＲＡＭ−ＩＣで
は片面に２個しか実装できなかったが、フリップチップ
実装あるいはボンディングワイヤを用いてＣＯＢ実装す
ることによってＳＯ−ＤＩＭＭ基板２に６４Ｍビットの
メモリチップ１を８個実装することができ、メモリ容量
を増やすことができる。
ＭＭ１０は、８個のメモリチップ１をＳＯ−ＤＩＭＭ基
板２上にそれぞれフリップチップ実装あるいはボンディ
ングワイヤを用いてＣＯＢ実装することで、従来のパッ
ケージングされた６４ＭビットのＤＲＡＭ−ＩＣをＳＭ
Ｔ方式等を用いて実装した場合に比べて、実装すること
ができるメモリチップの数を増やすことができる。従来
のパッケージングされた６４ＭビットＤＲＡＭ−ＩＣで
は片面に２個しか実装できなかったが、フリップチップ
実装あるいはボンディングワイヤを用いてＣＯＢ実装す
ることによってＳＯ−ＤＩＭＭ基板２に６４Ｍビットの
メモリチップ１を８個実装することができ、メモリ容量
を増やすことができる。
【００２５】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。
【００２６】本実施例では、長手方向に沿って１列にチ
ップ用パッド５が形成されているメモリチップ１を用い
たが、他の位置にチップ用パッドが形成されたメモリチ
ップを用いるようにしてもよい。例えば、図５（ａ）に
示すように長辺に沿って２列に複数のチップ用パッド５
が形成されたメモリチップ１や、図５（ｂ）に示すよう
に短辺に沿って２列に複数のチップ用パッド５が形成さ
れたメモリチップ１をＳＯ−ＤＩＭＭ基板２にフリップ
チップ実装あるいはボンディングワイヤを用いてＣＯＢ
実装してもよい。特に、フリップチップ実装する場合に
は、隔たった２辺に沿ってチップ用パッド５が形成され
たメモリチップ１を用いることによってメモリチップ１
の取り付け状態が安定するようにしてもよい。
ップ用パッド５が形成されているメモリチップ１を用い
たが、他の位置にチップ用パッドが形成されたメモリチ
ップを用いるようにしてもよい。例えば、図５（ａ）に
示すように長辺に沿って２列に複数のチップ用パッド５
が形成されたメモリチップ１や、図５（ｂ）に示すよう
に短辺に沿って２列に複数のチップ用パッド５が形成さ
れたメモリチップ１をＳＯ−ＤＩＭＭ基板２にフリップ
チップ実装あるいはボンディングワイヤを用いてＣＯＢ
実装してもよい。特に、フリップチップ実装する場合に
は、隔たった２辺に沿ってチップ用パッド５が形成され
たメモリチップ１を用いることによってメモリチップ１
の取り付け状態が安定するようにしてもよい。
【００２７】また、ＳＯ−ＤＩＭＭ基板２の両方の面を
ともにフリップチップ実装あるいはボンディングワイヤ
を用いてＣＯＢ実装したが、一方の面をフリップチップ
実装して、他方の面をボンディングワイヤを用いてＣＯ
Ｂ実装してもよい。また、ＳＯ−ＤＩＭＭ基板２の一面
にフリップチップ実装するメモリチップと、ボンディン
グワイヤを用いて実装するメモリチップとが混在しても
よい。
ともにフリップチップ実装あるいはボンディングワイヤ
を用いてＣＯＢ実装したが、一方の面をフリップチップ
実装して、他方の面をボンディングワイヤを用いてＣＯ
Ｂ実装してもよい。また、ＳＯ−ＤＩＭＭ基板２の一面
にフリップチップ実装するメモリチップと、ボンディン
グワイヤを用いて実装するメモリチップとが混在しても
よい。
【００２８】
【発明の効果】上述したように、本発明によれば、ＳＯ
−ＤＩＭＭ用基板に６４ＭビットのＤＲＡＭ用メモリチ
ップをフリップチップ実装することにより、あるいはボ
ンディングワイヤを用いて実装することにより、ＳＯ−
ＤＩＭＭ基板上に実装できるメモリチップの数を増やす
ことができる。
−ＤＩＭＭ用基板に６４ＭビットのＤＲＡＭ用メモリチ
ップをフリップチップ実装することにより、あるいはボ
ンディングワイヤを用いて実装することにより、ＳＯ−
ＤＩＭＭ基板上に実装できるメモリチップの数を増やす
ことができる。
【図１】本発明を適用した一実施形態のＳＯ−ＤＩＭＭ
の概略を示す図である。
の概略を示す図である。
【図２】フリップチップ実装の方法について説明するた
めの図である。
めの図である。
【図３】本発明を適用した一実施形態のＳＯ−ＤＩＭＭ
の概略を示す図である。
の概略を示す図である。
【図４】本発明を適用した一実施形態のＳＯ−ＤＩＭＭ
の概略を示す図である。
の概略を示す図である。
【図５】メモリチップの変形例を説明するための図であ
る。
る。
【図６】従来のＳＯ−ＤＩＭＭの概略を示す図である。
【図７】従来のＳＯ−ＤＩＭＭの概略を示す図である。
１ メモリチップ ２ ＳＯ−ＤＩＭＭ基板 ３ コントローラ ４ バイパスコンデンサ ５ チップ用パッド ６ コネクタパッド ７ ボンディングワイヤ ８ 基板用パッド １０ ＳＯ−ＤＩＭＭ ２２ 半田バンプ
Claims (3)
- 【請求項１】 スモール・アウトライン・デュアル・イ
ンライン・メモリモジュール用の基板の両面に、ウエハ
から切り出した６４ＭビットのＤＲＡＭ用メモリチップ
をそれぞれ４個ずつフリップチップ実装することを特徴
とするメモリシステム。 - 【請求項２】 スモール・アウトライン・デュアル・イ
ンライン・メモリモジュール用の基板の両面に、ウエハ
から切り出した６４ＭビットのＤＲＡＭ用メモリチップ
をそれぞれ４個ずつボンディングワイヤを用いて実装す
ることを特徴とするメモリシステム。 - 【請求項３】 スモール・アウトライン・デュアル・イ
ンライン・メモリモジュール用の基板の一方の面に、ウ
エハから切り出した４個の６４ＭビットのＤＲＡＭ用メ
モリチップをフリップチップ実装し、他方の面に、ウエ
ハから切り出した４個の６４ＭビットのＤＲＡＭ用メモ
リチップをボンディングワイヤを用いて実装することを
特徴とするメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9124867A JPH10303253A (ja) | 1997-04-28 | 1997-04-28 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9124867A JPH10303253A (ja) | 1997-04-28 | 1997-04-28 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303253A true JPH10303253A (ja) | 1998-11-13 |
Family
ID=14896068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9124867A Pending JPH10303253A (ja) | 1997-04-28 | 1997-04-28 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303253A (ja) |
-
1997
- 1997-04-28 JP JP9124867A patent/JPH10303253A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050510 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050913 |