JP3904296B2 - メモリシステム - Google Patents
メモリシステム Download PDFInfo
- Publication number
- JP3904296B2 JP3904296B2 JP19937797A JP19937797A JP3904296B2 JP 3904296 B2 JP3904296 B2 JP 3904296B2 JP 19937797 A JP19937797 A JP 19937797A JP 19937797 A JP19937797 A JP 19937797A JP 3904296 B2 JP3904296 B2 JP 3904296B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- module
- chip
- substrate
- memory system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、マザーボードやメモリ基板などのように、複数のメモリチップを実装するメモリシステムに関する。
【０００２】
【従来の技術】
最近のコンピュータ機器は、メモリを容易に増設できるように、メモリ基板を装着するためのスロットを機器内部に備えている。このスロットには、ＳＩＭＭ（Single Inline Memory Module） やＤＩＭＭ（Dual Inline Memory Module） などの規格化されたメモリ基板を装着するのが一般的である。
【０００３】
【発明が解決しようとする課題】
ところが、ＳＩＭＭやＤＩＭＭなどのメモリ基板は、互換性を確保するために外形寸法が予め規格によって定められており、この規格の範囲内でメモリＩＣを実装する必要がある。また、メモリＩＣのサイズはパッケージの種類によって大体決まっており、メモリ基板に実装可能なメモリＩＣの数を無制限に増やすことはできない。このため、メモリＩＣを両面実装したり、二段重ねに実装するなどしてメモリ容量を増やすのが一般的である。
【０００４】
例えば、図２２は、メモリ基板上にメモリＩＣを二段重ねに実装した例を示す図である。同図に示すようにメモリＩＣ１０１を二段重ねに実装すれば、二段重ねにしない場合に比べて二倍のメモリ容量が得られるが、構造が複雑になるため、製造に手間がかかり、不良の発生率も高くなる。
【０００５】
一方、最近では、ＣＰＵなどの各種ＬＳＩをパッケージングせずにベアの状態で実装する例が増えつつあり、この場合の実装方法としては、ＣＯＢ実装やフリップチップ実装などがよく用いられる。ベアチップは、パッケージングされたチップに比べてはるかに外形寸法が小さいため、高密度実装が可能となる。
【０００６】
ところが、ＣＯＢ実装は、チップ実装面の裏側にヒータを当てて暖めながら実装作業を行う必要があるため、両面実装を行うのが技術的に難しく、期待されるほどのメモリ容量は得られない。一方、各チップをベアの状態で実装するため、メモリ基板の不良率が高くなり、不良が発生した場合の交換作業（リペア作業）もチップが小さいだけに手間がかかってしまう。
【０００７】
本発明は、このような点に鑑みて創作されたものであり、その目的は、メモリチップを高密度実装でき、かつ実装作業およびリペア作業を簡単に行うことができるメモリシステムを提供することにある。
【０００８】
【課題を解決するための手段】
上述した課題を解決するために、本発明のメモリシステムは、半導体ウエハから切り出された複数のメモリチップがパッケージングされることなくベアチップの状態で実装された複数のメモリモジュールがプリント配線板に実装されている。このため、各メモリモジュールに複数のメモリチップを無理なく実装でき、メモリシステムのメモリ容量を増やすことができる。また、メモリチップを直接プリント配線板に実装する場合に比べて、接続端子数を大幅に減らすことができ、実装作業が楽になる。また、一部のメモリチップが不良になった場合には、メモリモジュールを単位としてリペア作業を行えるため、メモリシステム全体を不良として扱わなくて済み、製品の歩留まりが向上する。
【０００９】
特に、プリント配線板の両面に２個ずつメモリモジュールを実装することにより、合計４個のメモリモジュールを実装することができ、例えば各メモリモジュールに４個のメモリチップを実装する場合にはメモリシステム全体で１６個のメモリチップを実装することができるため、全体のメモリ容量を大容量化することができる。
【００１０】
また、上述したメモリモジュールを、プリント配線板を挟んで対向する位置ににそれぞれ実装することにより、両面実装が難しいＣＯＢ実装よりも、高密度実装が可能となる。
【００１１】
また、本発明のメモリシステムは、プリント配線板に実装されたメモリモジュールに対応させてノイズ除去用のコンデンサが実装されており、メモリモジュール内部のメモリチップに対するノイズ対策が可能となる。特に、メモリチップ２個に対して１個の割合でコンデンサを設けることにより、コンデンサの数を低減できる。
【００１２】
また、本発明のメモリシステムはメモリチップの動作チェックを行うためのコントローラをプリント配線板上に実装しており、メモリシステム全体の容量が増えた場合であっても動作チェックによってプロセッサ等の負担の増加がない。
【００１３】
また、本発明のメモリシステムは、メモリチップのそれぞれと信号のやり取りをするための外部接続端子を備えており、マザーボードやメモリ基板などに容易に装着することができる。
【００１４】
また、本発明のメモリシステムは、プリント配線板としてＳＯ−ＤＩＭＭの規格に沿った形状を有するものを考えた場合には、大容量のＳＯ−ＤＩＭＭを実現することができる。また、プリント配線板としてコンピュータ機器のマザーボードを考えた場合にはメモリモジュールをマザーボードに直接実装することができるため、専用のメモリ基板が不要となり、コストダウンが図れる。
【００１５】
また、上述したモジュール基板上に縦横２個ずつメモリチップを実装することによりメモリチップの４倍のメモリ容量を有するモジュール基板が得られ、上述したモジュール基板上に長方形形状のメモリチップ２個を長辺を隣接させてモジュール基板に実装することによりモジュール基板の外形寸法を小さくできる。このような状態でメモリチップをモジュール基板上に規則正しく配置することにより、各メモリモジュールの実装スペースの無駄を減らして実装密度を上げることができ、メモリシステム全体のメモリ容量を増加させることができる。
【００１６】
また、本発明のメモリシステムは、各メモリモジュールのモジュール基板上に少なくとも一列に複数の基板用パッドからなるパッド列を形成し、パッド列の両側にメモリチップを実装しており、メモリチップ間にモジュール基板上の基板用パッドを集中させることにより、メモリチップの両側に別々に基板用パッドを形成する場合に比べて、基板用パッドの全体が占める面積を小さくすることができる。
【００１７】
特に、メモリチップの長辺に沿って複数のチップ用パッドからなるパッド列を形成し、このパッド列がモジュール基板上の複数の基板用パッドからなるパッド列と平行になるように各メモリチップを配置することにより、接続するチップ用パッドと基板用パッドとの距離がほぼ一定になるため、ボンディングワイヤを用いた接続に適している。
【００１８】
【発明の実施の形態】
以下、本発明を適用したメモリシステムについて、図面を参照しながら具体的に説明する。
【００１９】
図１は本実施形態のメモリシステムの概略を示す図であり、図１（ａ）は基板の一方の面を、図１（ｂ）は他方の面をそれぞれ示している。図１のメモリシステムは、ＳＯ−ＤＩＭＭ（Small Outline Dual Inline Memory Module ）の規格に沿った外形寸法を有しており、ＳＯ−ＤＩＭＭ基板１１の両面に長方形形状のメモリモジュール１０が２個ずつ実装されている。上述したＳＯ−ＤＩＭＭ基板１１がプリント配線板に対応する。
【００２０】
図２はメモリモジュール１０を拡大して示した平面図、図３は図２のＡ−Ａ′線断面図、図４はメモリモジュール１０の斜視図である。図２に示すように、メモリモジュール１０は、半導体ウエハから個別に切り出された４個のメモリ用ベアチップ１をモジュール基板２上にワイヤボンディングによってＣＯＢ（Chip On Board ）実装したものである。各メモリ用ベアチップ１は、例えば４Ｍ×４ビット構成であって１６Ｍビットのメモリ容量を有するＤＲＡＭであり、いずれのメモリ用ベアチップ１も長方形形状をしており、その長辺に平行に中央一列に複数のパッド３が形成されている。
【００２１】
また、モジュール基板２は、ＳＯ−ＤＩＭＭ基板に実装可能な外形寸法を有しており、モジュール基板２の中央付近には長手方向に平行に一列に複数のパッド４が形成されている。これらのパッド４を挟んで両側に２個ずつメモリ用ベアチップ１が実装され、モジュール基板２のパッド４の並ぶ方向と各メモリ用ベアチップ１のパッド３の並ぶ方向はほぼ平行になっている。換言すれば、互いの長辺が隣接するように配置された２つのメモリ用ベアチップ１の間に、それぞれのパッド３と並行するように、モジュール基板２上に複数のパッド４が形成されている。上述したパッド３がチップ用パッドに、パッド４が基板用パッドにそれぞれ対応する。
【００２２】
モジュール基板２のパッド４とメモリ用ベアチップ１のパッド３は、それぞれボンディングワイヤ５により接続されている。ボンディングワイヤ５は、図２に示すように、パッド４の両側に位置するメモリ用ベアチップ１から交互に引き出され、各ボンディングワイヤ５の形状や長さはほぼ同じになっている。このように、互いの長辺が隣接するように配置された２個のメモリ用ベアチップ１の間にモジュール基板２上のパッド４が集中しているため、それぞれのメモリ用ベアチップ１の外側に別々にパッド４を形成する場合に比べて、パッド４の全体が占める面積を小さくでき、メモリモジュール１０の小型化および高密度実装化が可能となる。
【００２３】
また、モジュール基板２のパッド４を挟んで隣り合うように配置された２個のメモリ用ベアチップ１の向きをそろえた場合には、隣接する２個のメモリ用ベアチップ１の同一種類のパッド３に対応するモジュール基板２上の２個のパッド４を隣接位置に形成することができる。したがって、これら２個のパッド４同士を接続する場合には、モジュール基板２表面に配線パターンを追加するだけでよく、モジュール基板２内部の異なる配線層を用いて接続を行う必要がなく、モジュール基板２の配線を簡略化できる。
【００２４】
ボンディングワイヤ５を接続する際、ボンディングワイヤ５の高さが低すぎてその一部がメモリ用ベアチップ１の端部に接触すると、短絡や熱による断線等の原因となり、逆にボンディングワイヤ５とメモリ用ベアチップ１との距離を離しすぎるとメモリモジュール１０の高さが高くなりすぎるため、ボンディングワイヤ５がメモリ用ベアチップ１に接触しないぎりぎりの高さでワイヤボンディングを行うことが望ましい。
【００２５】
ところで、本実施形態のメモリモジュール１０は、図３に示すようにワイヤボンディングされたメモリ用ベアチップ１の上面を樹脂６で覆って断線等の防止を図っている。樹脂６を厚く形成すると、メモリモジュール１０の高さが高くなりすぎるため、モジュール基板２の外周近傍に所定高さの封止枠７を取り付け、この封止枠７の内部に樹脂６を流し込み、樹脂厚が封止枠７の高さに一致するようにしている。これにより、メモリモジュール１０の高さのばらつきを確実に抑えることができる。
【００２６】
また、上述したメモリモジュール１０は、いわゆるＬＣＣ（Leadless Chip Carrier ）方式によってＳＯ−ＤＩＭＭ基板１１に実装される。図４に示すように、モジュール基板２の外側面には、凹部形状に形成された外部接続端子８が設けられ、これらの外部接続端子８はモジュール基板２表面あるいは内側に形成された配線パターン９を介してモジュール基板２の表面のパッド４と電気的に接続されている。また、これらの外部接続端子８の凹部に半田を流し込むことにより、ＳＯ−ＤＩＭＭ基板等との間の電気的な接続と同時に、機械的な固定も行っている。
【００２７】
このように、メモリモジュール１０は、外側面の外部接続端子８に半田を流し込むことでＳＯ−ＤＩＭＭ基板１１への実装が行えるため、実装面積がほぼモジュールサイズに一致しており、しかも各モジュール基板２にはパッケージングされていないメモリ用ベアチップ１が４個実装されている。したがって、メモリモジュール１０を実装するＳＯ−ＤＩＭＭ基板１１からみると、最新のメモリ実装技術の一つであるＣＳＰ（Chip Size Package） 方式よりも一歩進んだＣＳＭ（Chip Size Module）方式による実装が可能となる。
【００２８】
また、メモリモジュール１０は、半導体ウエハ上に形成されたメモリ用ベアチップ１を切り出して、パッケージングすることなくモジュール基板２に実装するため、小さな面積のモジュール基板２に複数個（例えば４個）のメモリ用ベアチップ１を無理なく実装できる。
【００２９】
また、外部接続端子８の数は、従来のメモリＩＣの端子数とそれほど変わらないため、通常のメモリＩＣを個別にＳＯ−ＤＩＭＭ基板１１に実装する場合に比べて、はるかに配線数を少なくでき、製造工数と製造コストを大幅に低減できる。例えば、図２のようにモジュール基板２上に４Ｍ×４ビット構成の１６Ｍビットのメモリ用ベアチップ１を４個実装して４Ｍ×１６ビット構成のメモリモジュール１０を実現する場合を考えると、アドレス端子は４個のメモリ用ベアチップ１で共通に使用でき、ライトイネーブル端子やチップイネーブル端子などの制御端子も大半は共通に使用できる。一例として、ＣＡＳ端子を除いたライトイネーブル端子、アウトプットイネーブル端子およびＲＡＳ端子をすべてのメモリ用ベアチップ１で共用することが可能なため、メモリモジュール１０の外部接続端子８の数は各メモリ用ベアチップ１のパッド３の総数とあまり変わらなくなる。
【００３０】
図１（ａ）に示すように、ＳＯ−ＤＩＭＭ基板１１の一方の面には、メモリモジュール１０が２個実装されており、これらのメモリモジュール１０の間には、ノイズ除去用のコンデンサ（一般にはバイパスコンデンサと呼ばれ、以下パスコンと称する）１２とコントローラ１３が実装されている。パスコン１２は２個のメモリ用ベアチップ１に対して１個の割合で設けられ、コントローラ１３は各メモリ用ベアチップの動作チェックを行う。これらのパスコン１２とコントローラ１３はＳＭＴ（Surface Mount Technology）方式により実装される。
【００３１】
また、図１（ｂ）に示すように、ＳＯ−ＤＩＭＭ基板１１の他方の面には、メモリモジュール１０が２個実装されており、これらのメモリモジュール１０の間には２個のメモリ用ベアチップ１に対して１個の割合でパスコン１２が実装されている。
【００３２】
図５は、図１に示したメモリシステムの回路図である。この回路図では、簡略化のためにパスコン１２とコントローラ１３が省略されている。同図において、一点鎖線で囲まれた部分がそれぞれメモリモジュール１０に対応しており、各メモリモジュール１０の内部に含まれるメモリ用ベアチップ１はそれぞれ、アドレス端子Ａ０〜１０、データ入出力端子Ｉ／Ｏ０〜３、ライトイネーブル端子ＷＥ、アウトプットイネーブル端子ＯＥ、ＣＡＳ端子およびＲＡＳ端子を備えている。
【００３３】
また、このメモリシステムには、外部接続端子８として、アドレス端子ＡＤ０〜１０、データ入出力端子Ｄ０〜６３、ライトイネーブル端子ＷＴＥ、アウトプットイネーブル端子ＯＴＥ、リードイネーブル端子ＲＥ、チップイネーブル端子ＣＥ０〜７が設けられている。
【００３４】
各メモリ用ベアチップ１のアドレス端子Ａ０〜１０は、外部接続端子８のアドレス端子ＡＤ０〜１０とそれぞれ接続されている。同様に、各メモリ用ベアチップ１のライトイネーブル端子ＷＥ、アウトプットイネーブル端子ＯＥおよびＲＡＳ端子は、外部接続端子８のライトイネーブル端子ＷＴＥ、アウトプットイネーブル端子ＯＴＥおよびリードイネーブル端子ＲＥとそれぞれ接続されている。一方、外部接続端子８のデータ入出力端子Ｄ０〜６３はメモリ用ベアチップ１の対応するデータ入出力端子Ｉ／Ｏ０〜３とそれぞれ接続されている。また、外部接続端子８のチップイネーブル端子ＣＥ０〜７は、２個のメモリ用ベアチップ１に対して１個の割合で設けられ、それぞれ各メモリ用ベアチップ１のＣＡＳ端子と接続されている。
【００３５】
このように、各メモリ用ベアチップ１が有する各種の制御端子のうちＣＡＳ端子を除いたライトイネーブル端子ＷＥ、アウトプットイネーブル端子ＯＥ、ＲＡＳ端子やアドレス端子Ａ０〜１０は、すべてのメモリ用ベアチップ１で共通に接続されている。したがって、これらの端子については、メモリモジュール１０内で各メモリ用ベアチップ１同士を接続するとともに１つの外部接続端子８を対応させるだけでよいため、メモリモジュール１０の外部接続端子数を極力減らすことができる。このため、メモリ用ベアチップ１を個別にＳＯ−ＤＩＭＭ基板１１に実装する場合に比べて、接続すべき端子数を大幅に減らすことができ、製造工数の低減が図れる。また、ＳＯ−ＤＩＭＭ基板１１上のパターン数も少なくなり、高価な多層基板を用いる必要もなくなるため、部品コストを低減することができる。
【００３６】
また、ＳＯ−ＤＩＭＭ基板１１に実装されたメモリ用ベアチップ１の一部が不良の場合には、メモリモジュール１０を単位としてリペア作業を行えばよく、従来のようにメモリシステム全体を不良として扱わなくて済むため、製品の歩留まりが向上する。さらに、チップ単位で交換するよりもモジュール単位で交換した方が作業効率がよく、かつ故障発生率も低くなる。
【００３７】
図１および図５に示したＳＯ−ＤＩＭＭ基板１１は、片側８個、両面で計１６個のメモリＩＣを実装したことと同じとなり、例えば、メモリモジュール１０に含まれる各メモリ用ベアチップ１を４Ｍ×４ビット構成とすると、各メモリモジュール１０のメモリ容量は８Ｍバイトであって、ＳＯ−ＤＩＭＭ全体のメモリ容量は３２Ｍバイトになる。
【００３８】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態では、半導体ウエハ上に形成されたメモリ用ベアチップ１を１個単位で切り出す例を説明したが、切り出す単位は２個以上であってもよい。パッド３が２列以上に並ぶように複数個単位で切り出してメモリモジュール１０のモジュール基板２に実装すれば、さらに実装面積を小さくでき、メモリモジュール１０の外形寸法をさらに小さくできる。また、複数個組にして切り出すと、モジュール基板２に実装する際の位置決めが楽になり、半導体ウエハの切り出しの手間も省ける。
【００３９】
図６（ａ）、図６（ｂ）はいずれも２個のメモリ用ベアチップ１を単位として半導体ウエハから切り出す例を示しており、図６（ａ）は長方形形状のメモリ用ベアチップ１の長辺を介して隣接するように配置されている２個のメモリ用ベアチップ１を切り出しの単位とする例を、図６（ｂ）はメモリ用ベアチップ１の短辺を介して隣接するように配置されている２個のメモリ用ベアチップ１を切り出しの単位とする例を示している。図６（ｂ）のような切り出しを行った場合は図２と同様にモジュール基板２の中央付近にパッド４を形成すればよいが、図６（ａ）のような切り出しを行った場合はモジュール基板２の外側にパッド４を形成する必要がある。
【００４０】
また、図２では、一列に並んだ複数のパッド３を有するメモリ用ベアチップ１を実装する例を説明したが、複数列に並んだ複数のパッド３を有するメモリ用ベアチップを用いてメモリモジュールを構成してもよい。
【００４１】
図７は、中央近傍に二列に並んだ複数のパッド３を有するメモリ用ベアチップ１ａを用いて構成されたメモリモジュール１０ａの平面図である。同図に示すように、この場合には、図２に示したメモリモジュール１０とは異なり、モジュール基板２ａの外周側にもパッド４を形成することが望ましい。また、モジュール基板２ａの中央付近に形成されたパッド４に対しては、図２と同様に両側のメモリ用ベアチップから交互にボンディングワイヤ５を引き出すことにより高密度実装が可能となる。また、各メモリ用ベアチップ１ａの中央近傍に二列に複数のパッド３を形成するのではなく、図８に示すように、各メモリ用ベアチップの外縁付近に二列にパッド３を形成するようにしてもよい。
【００４２】
また、図７および図８では、長方形形状を有するメモリ用ベアチップの長辺に平行に二列に複数のパッド３を形成したが、図９に示すように、短辺に沿った外縁近傍に二列に複数のパッド３を形成するようにしてもよい。また、図１０に示すように、各メモリ用ベアチップの短辺に平行となるように中央近傍の二列に複数のパッド３を形成するようにしてもよい。この場合には、複数のパッド３が並ぶ方向と垂直方向にボンディングワイヤ５を引き出さずに、図１０に示すようにパッド３の近傍に向けてボンディングワイヤ５を引き出すことが望ましい。あるいは、メモリ用ベアチップの長辺の長さによっては、図１１に示すように、複数のパッド３が並ぶ方向と垂直方向にボンディングワイヤ５を引き出すようにしてもよい。
【００４３】
また、図２では、モジュール基板２のパッド４の両側に実装されたメモリ用ベアチップ１から交互にボンディングワイヤ５を引き出しているが、図１２に示すメモリモジュール１０ｂのように、複数本を単位として交互にボンディングワイヤ５を引き出してもよい。このようなワイヤボンディングを行えば、不良になったメモリ用ベアチップ１の交換作業が容易になる。
【００４４】
また、図２では、モジュール基板２上にパッド４を一列に形成した例を説明したが、パッド４を二列以上に形成してもよい。図１３はモジュール基板２上に二列にパッド４を形成し（以下、パッド列と呼ぶ）、これらのパッド列を挟んで両側にメモリ用ベアチップ１を実装した例を示している。各メモリ用ベアチップ１の各パッド３は、近接した距離にある列のパッド４を飛び越えて、距離的に離れた列のパッド４とそれぞれボンディングワイヤ５で接続されている。このようなワイヤボンディングにより、ボンディングワイヤ５の高さをより低く抑えることができ、ボンディング作業もやりやすくなる。また、ボンディングワイヤ５が交差している分だけ隣接するメモリ用ベアチップ１同士を接近させて配置することができるため、メモリ用ベアチップ１の高密度実装が可能となる。
【００４５】
また、図１４はモジュール基板上のパッド４を部分的に二列に形成するとともにそれ以外のパッド４を両側のメモリ用ベアチップで共用したメモリモジュールの構成を示す図である。同図に示すように、２個のメモリ用ベアチップ１で挟まれた領域に一列あるいは二列に並ぶように複数のパッド４が形成されており、一列に並んだパッド４には両側のメモリ用ベアチップ１から延びたボンディングワイヤ５が共通に接続されている。アドレス端子や各種の制御端子のように各メモリ用ベアチップ１で共通に接続される端子については、モジュール基板上のパッド４に２本のボンディングワイヤ５を接続することでパッド４の共用化を図っており、パッド４の総数を全メモリ用ベアチップ１のパッド３の総数よりも少なくすることができる。また、一部のパッド４に２本のボンディングワイヤ５を接続することにより、この共通のパッド４を介して２本のボンディングワイヤ５同士の接続も同時に行うことができるため、モジュール基板内の配線量を少なくすることができる。例えば、多層基板を用いてモジュール基板を構成する場合に比べて、モジュール基板の層数を少なくでき、メモリモジュールのコストを低減することができる。
【００４６】
また、図２では、ＳＯ−ＤＩＭＭ基板１１の両面にそれぞれ２個のメモリモジュール１０を実装する例を説明したが、ＳＯ−ＤＩＭＭ基板１１の片面に実装されるメモリモジュール１０の数は２個に限定されない。
【００４７】
また、図２では、４個のメモリ用ベアチップ１を含んでメモリモジュール１０を構成する例を説明したが、メモリモジュール１０に実装されるメモリ用ベアチップ１の数は４個に限定されるものではなく、２個以上であれば特に制限はない。ただし、あまりに多くのメモリ用ベアチップ１を実装すると、メモリモジュール１０の不良率が高くなるおそれがある。したがって、実装するメモリ用ベアチップ１のビット数やメモリ容量を考慮に入れ、また何ビット構成のメモリモジュール１０を製造するかによって実装するメモリ用ベアチップ１の数を決定するのが望ましい。通常のコンピュータ機器は、メモリ容量を４の倍数で管理することが多いため、モジュール基板に実装するメモリ用ベアチップ１の数も偶数個が望ましい。
【００４８】
図１５は、２個のメモリ用ベアチップを用いて構成したメモリモジュールの構成を示す図である。例えば、図２に示すモジュール基板２に６４Ｍビットの容量を有するメモリ用ベアチップを実装しようとした場合には４個を実装することは不可能であるため、あるいはメモリモジュール全体の容量がそれ程大きくなくてもよい場合には、図１５に示すように２個のメモリ用ベアチップ１を用いてメモリモジュールを構成すればよい。また、図１６に示すように、４個のメモリ用ベアチップを同一方向に一列に並べて配置してメモリモジュールを構成してもよい。
【００４９】
また、上述した実施形態では、完成したメモリモジュール１０をＬＣＣ方式によってＳＯ−ＤＩＭＭ等の他の基板に実装する例を説明したが、ＢＧＡ（Ball Grid Array ）方式による実装を行ってもよい。図１７は、ＢＧＡ方式の概略を説明する図である。同図に示すように、ＢＧＡ方式の場合、メモリモジュール１０ｃのチップ実装面に外部接続用の複数個のパッド２１を形成し、これらパッド２１にバンプ（突起）２２を取り付ける。そして、メモリモジュール１０ｃを裏返しにしてメモリモジュール１０ｃのパッド２１をバンプ２２を介してＳＯ−ＤＩＭＭ基板等２３のパッド２４と接合する。このように、ＢＧＡ方式の場合、バンプ２２を挟んで接合するため、メモリモジュール１０ｃの高さがＬＣＣ方式よりも高くなるという欠点はあるが、メモリモジュール１０ｃの外側面に外部接続端子８を形成する必要がないという長所を有し、またボンディングワイヤ５が不要で高密度実装が可能な点ではＬＣＣ方式と共通する。
【００５０】
また、上述した実施形態では、モジュール基板２に各種容量（１６Ｍビットや６４Ｍビット）のＤＲＡＭを実装する例を説明したが、シンクロナスＤＲＡＭやＳＲＡＭあるいはフラッシュＲＯＭ等の他の種類のメモリ用ベアチップ１を実装することも可能である。
【００５１】
また、図２ではモジュール基板２の外周近傍に封止枠７を設けて樹脂６を流し込む例を説明したが、モジュール基板２のチップ実装面を樹脂６で固める方法は図２の例に限定されず、例えば図１８（ａ）に示すように射出成形によってトランスファーモールドを形成する方法や、図１８（ｂ）に示すように封止枠７や金型等を用いずに単に樹脂６をチップ実装箇所に流し込む方法などがある。図１８（ａ）の方法は金型が必要となるが成形時間を短縮できることから大量生産に向き、図１８（ｂ）の方法は樹脂６の高さを一定に維持するのが難しいもののコスト的に有利である。
【００５２】
また、本実施形態のメモリモジュール１０は、図１９に示すように、メモリ用ベアチップ１の端部であってボンディングワイヤ５を引き出す側の辺に沿って、絶縁性突起３０を形成するようにしてもよい。この絶縁性突起３０を形成した後に、ボンディングワイヤ５の引き出しを行うことにより、確実にボンディングワイヤ５とメモリ用ベアチップ１との絶縁状態を確保することができる。
【００５３】
また、上述した実施形態では、メモリ用ベアチップをモジュール基板にワイヤボンディングによってＣＯＢ実装する例を説明したが、フリップチップ実装を行ってもよい。この場合には、さらに高密度実装が可能となるため、メモリモジュール１０の外形寸法をさらに小さくすることができる。図２０は、メモリ用ベアチップをフリップチップ実装する場合のモジュール基板を示す図であり、図２に示したメモリ用ベアチップ１をフリップチップ実装する場合のモジュール基板が示されている。同図に示すように、図２に示したメモリ用ベアチップ１のパッド３と同間隔でモジュール基板上にパッド４′を形成し、これらのパッド４′とメモリ用ベアチップ１のパッド３とが向かい合うように配置することにより、フリップチップ実装を行うことができる。
【００５４】
また、図７、図８、図９に示すメモリ用ベアチップは、隔たった位置に二列にパッド３が形成されているためフリップチップ実装に適している。一方、図１０に示すメモリチップは、中央の二列にパッド３が集中しているため、フリップチップ実装した場合にはその取り付け状態が不安定になるおそれがある。したがって、図２１（ａ）あるいは（ｂ）に示すように、メモリ用ベアチップの短辺に近い端部に数個のパッドを形成することが望ましい。
【００５５】
また、ＣＯＢ実装の代わりに、ガラス基板上にチップを実装するいわゆるＣＯＧ（Chip On Glass ）実装やＣＯＦ（Chip On Film）実装を行ってもよく、モジュール基板２の材質は適宜変更することができる。
【００５６】
上述した実施形態では、メモリモジュール１０をＳＯ−ＤＩＭＭ基板１１に実装する例を説明したが、メモリモジュール１０を実装する基板はＳＯ−ＤＩＭＭ基板１１に限定されず、ＳＩＭＭ基板などの他のメモリ基板、あるいはマザーボードやドーターボードなどでもよい。
【００５７】
【発明の効果】
以上詳細に説明したように、本発明によれば、複数のメモリ用ベアチップ１が実装されたモジュール基板２をＳＯ−ＤＩＭＭ基板１上に複数実装しており、メモリ用ベアチップ１を直接ＳＯ−ＤＩＭＭ基板１に実装する場合に比べて、接続端子数を大幅に減らすことができ、実装作業が容易となる。また、各モジュール基板２上には、半導体ウエハから切り出された複数のメモリ用ベアチップ１がベアの状態で実装されるため、高密度実装が可能であり、メモリシステムのメモリ容量を大幅に増やすことができる。また、一部のメモリ用ベアチップ１が不良になった場合には、モジュール基板２を単位としてリペア作業を行えるため、メモリシステム全体を不良として扱わなくて済み、製品の歩留まりが向上する。
【図面の簡単な説明】
【図１】本実施形態のメモリシステムの概略を示す平面図であり、同図（ａ）は一方の面の平面図、同図（ｂ）は他方の面の平面図である。
【図２】メモリモジュールを拡大して示した平面図である。
【図３】図２のＡ−Ａ′線断面図である。
【図４】図２に示したメモリモジュールの一部を示す斜視図である。
【図５】図１に示したメモリシステムの回路図である。
【図６】２個以上を単位として半導体ウエハからメモリ用ベアチップを切り出す例を示す図であり、同図（ａ）は長辺を境に隣接配置された２個のメモリ用ベアチップを切り出しの単位とする例を示す図、同図（ｂ）は短辺を境に隣接配置された２個のメモリ用ベアチップを切り出しの単位とする例を示す図である。
【図７】長辺に平行に二列に並んだパッドを有するメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図８】長辺に平行に二列に並んだパッドを有する他のメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図９】短辺に平行に二列に並んだパッドを有するメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図１０】短辺に平行に二列に並んだパッドを有する他のメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図１１】短辺に平行に二列に並んだパッドを有する他のメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図１２】複数本を単位として交互にボンディングワイヤの引き出しを行う例を示す図である。
【図１３】モジュール基板にパッドが二列に形成されている例を示す図である。
【図１４】部分的に二列に並んだパッドを有するメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図１５】２個のメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図１６】４個のメモリ用ベアチップを同一方向に一列に並べて配置して構成したメモリモジュールの平面図である。
【図１７】ＢＧＡ方式の概略を説明する図である。
【図１８】メモリモジュール上のメモリ用ベアチップを覆う樹脂の変形例を示す図であり、同図（ａ）はトランスファーモールド法による樹脂形成を説明する図、同図（ｂ）は金型等を用いない場合の樹脂形成を説明する図である。
【図１９】メモリ用ベアチップの端部に絶縁性突起が形成された例を示す図である。
【図２０】メモリ用ベアチップをフリップチップ実装する場合のモジュール基板を示す図である。
【図２１】メモリ用ベアチップの短辺に平行にパッドを形成する場合の変形例を示す図であり、同図（ａ）、（ｂ）はフリップチップ実装に適したメモリ用ベアチップのパッド形成面を示す図である。
【図２２】メモリＩＣを複数個重ねて実装した例を示す図である。
【符号の説明】
１ メモリ用ベアチップ
２ モジュール基板
３、４ パッド
５ ボンディングワイヤ
６ 樹脂
７ 封止枠
８ 外部接続端子
１０ メモリモジュール
【発明の属する技術分野】
本発明は、マザーボードやメモリ基板などのように、複数のメモリチップを実装するメモリシステムに関する。
【０００２】
【従来の技術】
最近のコンピュータ機器は、メモリを容易に増設できるように、メモリ基板を装着するためのスロットを機器内部に備えている。このスロットには、ＳＩＭＭ（Single Inline Memory Module） やＤＩＭＭ（Dual Inline Memory Module） などの規格化されたメモリ基板を装着するのが一般的である。
【０００３】
【発明が解決しようとする課題】
ところが、ＳＩＭＭやＤＩＭＭなどのメモリ基板は、互換性を確保するために外形寸法が予め規格によって定められており、この規格の範囲内でメモリＩＣを実装する必要がある。また、メモリＩＣのサイズはパッケージの種類によって大体決まっており、メモリ基板に実装可能なメモリＩＣの数を無制限に増やすことはできない。このため、メモリＩＣを両面実装したり、二段重ねに実装するなどしてメモリ容量を増やすのが一般的である。
【０００４】
例えば、図２２は、メモリ基板上にメモリＩＣを二段重ねに実装した例を示す図である。同図に示すようにメモリＩＣ１０１を二段重ねに実装すれば、二段重ねにしない場合に比べて二倍のメモリ容量が得られるが、構造が複雑になるため、製造に手間がかかり、不良の発生率も高くなる。
【０００５】
一方、最近では、ＣＰＵなどの各種ＬＳＩをパッケージングせずにベアの状態で実装する例が増えつつあり、この場合の実装方法としては、ＣＯＢ実装やフリップチップ実装などがよく用いられる。ベアチップは、パッケージングされたチップに比べてはるかに外形寸法が小さいため、高密度実装が可能となる。
【０００６】
ところが、ＣＯＢ実装は、チップ実装面の裏側にヒータを当てて暖めながら実装作業を行う必要があるため、両面実装を行うのが技術的に難しく、期待されるほどのメモリ容量は得られない。一方、各チップをベアの状態で実装するため、メモリ基板の不良率が高くなり、不良が発生した場合の交換作業（リペア作業）もチップが小さいだけに手間がかかってしまう。
【０００７】
本発明は、このような点に鑑みて創作されたものであり、その目的は、メモリチップを高密度実装でき、かつ実装作業およびリペア作業を簡単に行うことができるメモリシステムを提供することにある。
【０００８】
【課題を解決するための手段】
上述した課題を解決するために、本発明のメモリシステムは、半導体ウエハから切り出された複数のメモリチップがパッケージングされることなくベアチップの状態で実装された複数のメモリモジュールがプリント配線板に実装されている。このため、各メモリモジュールに複数のメモリチップを無理なく実装でき、メモリシステムのメモリ容量を増やすことができる。また、メモリチップを直接プリント配線板に実装する場合に比べて、接続端子数を大幅に減らすことができ、実装作業が楽になる。また、一部のメモリチップが不良になった場合には、メモリモジュールを単位としてリペア作業を行えるため、メモリシステム全体を不良として扱わなくて済み、製品の歩留まりが向上する。
【０００９】
特に、プリント配線板の両面に２個ずつメモリモジュールを実装することにより、合計４個のメモリモジュールを実装することができ、例えば各メモリモジュールに４個のメモリチップを実装する場合にはメモリシステム全体で１６個のメモリチップを実装することができるため、全体のメモリ容量を大容量化することができる。
【００１０】
また、上述したメモリモジュールを、プリント配線板を挟んで対向する位置ににそれぞれ実装することにより、両面実装が難しいＣＯＢ実装よりも、高密度実装が可能となる。
【００１１】
また、本発明のメモリシステムは、プリント配線板に実装されたメモリモジュールに対応させてノイズ除去用のコンデンサが実装されており、メモリモジュール内部のメモリチップに対するノイズ対策が可能となる。特に、メモリチップ２個に対して１個の割合でコンデンサを設けることにより、コンデンサの数を低減できる。
【００１２】
また、本発明のメモリシステムはメモリチップの動作チェックを行うためのコントローラをプリント配線板上に実装しており、メモリシステム全体の容量が増えた場合であっても動作チェックによってプロセッサ等の負担の増加がない。
【００１３】
また、本発明のメモリシステムは、メモリチップのそれぞれと信号のやり取りをするための外部接続端子を備えており、マザーボードやメモリ基板などに容易に装着することができる。
【００１４】
また、本発明のメモリシステムは、プリント配線板としてＳＯ−ＤＩＭＭの規格に沿った形状を有するものを考えた場合には、大容量のＳＯ−ＤＩＭＭを実現することができる。また、プリント配線板としてコンピュータ機器のマザーボードを考えた場合にはメモリモジュールをマザーボードに直接実装することができるため、専用のメモリ基板が不要となり、コストダウンが図れる。
【００１５】
また、上述したモジュール基板上に縦横２個ずつメモリチップを実装することによりメモリチップの４倍のメモリ容量を有するモジュール基板が得られ、上述したモジュール基板上に長方形形状のメモリチップ２個を長辺を隣接させてモジュール基板に実装することによりモジュール基板の外形寸法を小さくできる。このような状態でメモリチップをモジュール基板上に規則正しく配置することにより、各メモリモジュールの実装スペースの無駄を減らして実装密度を上げることができ、メモリシステム全体のメモリ容量を増加させることができる。
【００１６】
また、本発明のメモリシステムは、各メモリモジュールのモジュール基板上に少なくとも一列に複数の基板用パッドからなるパッド列を形成し、パッド列の両側にメモリチップを実装しており、メモリチップ間にモジュール基板上の基板用パッドを集中させることにより、メモリチップの両側に別々に基板用パッドを形成する場合に比べて、基板用パッドの全体が占める面積を小さくすることができる。
【００１７】
特に、メモリチップの長辺に沿って複数のチップ用パッドからなるパッド列を形成し、このパッド列がモジュール基板上の複数の基板用パッドからなるパッド列と平行になるように各メモリチップを配置することにより、接続するチップ用パッドと基板用パッドとの距離がほぼ一定になるため、ボンディングワイヤを用いた接続に適している。
【００１８】
【発明の実施の形態】
以下、本発明を適用したメモリシステムについて、図面を参照しながら具体的に説明する。
【００１９】
図１は本実施形態のメモリシステムの概略を示す図であり、図１（ａ）は基板の一方の面を、図１（ｂ）は他方の面をそれぞれ示している。図１のメモリシステムは、ＳＯ−ＤＩＭＭ（Small Outline Dual Inline Memory Module ）の規格に沿った外形寸法を有しており、ＳＯ−ＤＩＭＭ基板１１の両面に長方形形状のメモリモジュール１０が２個ずつ実装されている。上述したＳＯ−ＤＩＭＭ基板１１がプリント配線板に対応する。
【００２０】
図２はメモリモジュール１０を拡大して示した平面図、図３は図２のＡ−Ａ′線断面図、図４はメモリモジュール１０の斜視図である。図２に示すように、メモリモジュール１０は、半導体ウエハから個別に切り出された４個のメモリ用ベアチップ１をモジュール基板２上にワイヤボンディングによってＣＯＢ（Chip On Board ）実装したものである。各メモリ用ベアチップ１は、例えば４Ｍ×４ビット構成であって１６Ｍビットのメモリ容量を有するＤＲＡＭであり、いずれのメモリ用ベアチップ１も長方形形状をしており、その長辺に平行に中央一列に複数のパッド３が形成されている。
【００２１】
また、モジュール基板２は、ＳＯ−ＤＩＭＭ基板に実装可能な外形寸法を有しており、モジュール基板２の中央付近には長手方向に平行に一列に複数のパッド４が形成されている。これらのパッド４を挟んで両側に２個ずつメモリ用ベアチップ１が実装され、モジュール基板２のパッド４の並ぶ方向と各メモリ用ベアチップ１のパッド３の並ぶ方向はほぼ平行になっている。換言すれば、互いの長辺が隣接するように配置された２つのメモリ用ベアチップ１の間に、それぞれのパッド３と並行するように、モジュール基板２上に複数のパッド４が形成されている。上述したパッド３がチップ用パッドに、パッド４が基板用パッドにそれぞれ対応する。
【００２２】
モジュール基板２のパッド４とメモリ用ベアチップ１のパッド３は、それぞれボンディングワイヤ５により接続されている。ボンディングワイヤ５は、図２に示すように、パッド４の両側に位置するメモリ用ベアチップ１から交互に引き出され、各ボンディングワイヤ５の形状や長さはほぼ同じになっている。このように、互いの長辺が隣接するように配置された２個のメモリ用ベアチップ１の間にモジュール基板２上のパッド４が集中しているため、それぞれのメモリ用ベアチップ１の外側に別々にパッド４を形成する場合に比べて、パッド４の全体が占める面積を小さくでき、メモリモジュール１０の小型化および高密度実装化が可能となる。
【００２３】
また、モジュール基板２のパッド４を挟んで隣り合うように配置された２個のメモリ用ベアチップ１の向きをそろえた場合には、隣接する２個のメモリ用ベアチップ１の同一種類のパッド３に対応するモジュール基板２上の２個のパッド４を隣接位置に形成することができる。したがって、これら２個のパッド４同士を接続する場合には、モジュール基板２表面に配線パターンを追加するだけでよく、モジュール基板２内部の異なる配線層を用いて接続を行う必要がなく、モジュール基板２の配線を簡略化できる。
【００２４】
ボンディングワイヤ５を接続する際、ボンディングワイヤ５の高さが低すぎてその一部がメモリ用ベアチップ１の端部に接触すると、短絡や熱による断線等の原因となり、逆にボンディングワイヤ５とメモリ用ベアチップ１との距離を離しすぎるとメモリモジュール１０の高さが高くなりすぎるため、ボンディングワイヤ５がメモリ用ベアチップ１に接触しないぎりぎりの高さでワイヤボンディングを行うことが望ましい。
【００２５】
ところで、本実施形態のメモリモジュール１０は、図３に示すようにワイヤボンディングされたメモリ用ベアチップ１の上面を樹脂６で覆って断線等の防止を図っている。樹脂６を厚く形成すると、メモリモジュール１０の高さが高くなりすぎるため、モジュール基板２の外周近傍に所定高さの封止枠７を取り付け、この封止枠７の内部に樹脂６を流し込み、樹脂厚が封止枠７の高さに一致するようにしている。これにより、メモリモジュール１０の高さのばらつきを確実に抑えることができる。
【００２６】
また、上述したメモリモジュール１０は、いわゆるＬＣＣ（Leadless Chip Carrier ）方式によってＳＯ−ＤＩＭＭ基板１１に実装される。図４に示すように、モジュール基板２の外側面には、凹部形状に形成された外部接続端子８が設けられ、これらの外部接続端子８はモジュール基板２表面あるいは内側に形成された配線パターン９を介してモジュール基板２の表面のパッド４と電気的に接続されている。また、これらの外部接続端子８の凹部に半田を流し込むことにより、ＳＯ−ＤＩＭＭ基板等との間の電気的な接続と同時に、機械的な固定も行っている。
【００２７】
このように、メモリモジュール１０は、外側面の外部接続端子８に半田を流し込むことでＳＯ−ＤＩＭＭ基板１１への実装が行えるため、実装面積がほぼモジュールサイズに一致しており、しかも各モジュール基板２にはパッケージングされていないメモリ用ベアチップ１が４個実装されている。したがって、メモリモジュール１０を実装するＳＯ−ＤＩＭＭ基板１１からみると、最新のメモリ実装技術の一つであるＣＳＰ（Chip Size Package） 方式よりも一歩進んだＣＳＭ（Chip Size Module）方式による実装が可能となる。
【００２８】
また、メモリモジュール１０は、半導体ウエハ上に形成されたメモリ用ベアチップ１を切り出して、パッケージングすることなくモジュール基板２に実装するため、小さな面積のモジュール基板２に複数個（例えば４個）のメモリ用ベアチップ１を無理なく実装できる。
【００２９】
また、外部接続端子８の数は、従来のメモリＩＣの端子数とそれほど変わらないため、通常のメモリＩＣを個別にＳＯ−ＤＩＭＭ基板１１に実装する場合に比べて、はるかに配線数を少なくでき、製造工数と製造コストを大幅に低減できる。例えば、図２のようにモジュール基板２上に４Ｍ×４ビット構成の１６Ｍビットのメモリ用ベアチップ１を４個実装して４Ｍ×１６ビット構成のメモリモジュール１０を実現する場合を考えると、アドレス端子は４個のメモリ用ベアチップ１で共通に使用でき、ライトイネーブル端子やチップイネーブル端子などの制御端子も大半は共通に使用できる。一例として、ＣＡＳ端子を除いたライトイネーブル端子、アウトプットイネーブル端子およびＲＡＳ端子をすべてのメモリ用ベアチップ１で共用することが可能なため、メモリモジュール１０の外部接続端子８の数は各メモリ用ベアチップ１のパッド３の総数とあまり変わらなくなる。
【００３０】
図１（ａ）に示すように、ＳＯ−ＤＩＭＭ基板１１の一方の面には、メモリモジュール１０が２個実装されており、これらのメモリモジュール１０の間には、ノイズ除去用のコンデンサ（一般にはバイパスコンデンサと呼ばれ、以下パスコンと称する）１２とコントローラ１３が実装されている。パスコン１２は２個のメモリ用ベアチップ１に対して１個の割合で設けられ、コントローラ１３は各メモリ用ベアチップの動作チェックを行う。これらのパスコン１２とコントローラ１３はＳＭＴ（Surface Mount Technology）方式により実装される。
【００３１】
また、図１（ｂ）に示すように、ＳＯ−ＤＩＭＭ基板１１の他方の面には、メモリモジュール１０が２個実装されており、これらのメモリモジュール１０の間には２個のメモリ用ベアチップ１に対して１個の割合でパスコン１２が実装されている。
【００３２】
図５は、図１に示したメモリシステムの回路図である。この回路図では、簡略化のためにパスコン１２とコントローラ１３が省略されている。同図において、一点鎖線で囲まれた部分がそれぞれメモリモジュール１０に対応しており、各メモリモジュール１０の内部に含まれるメモリ用ベアチップ１はそれぞれ、アドレス端子Ａ０〜１０、データ入出力端子Ｉ／Ｏ０〜３、ライトイネーブル端子ＷＥ、アウトプットイネーブル端子ＯＥ、ＣＡＳ端子およびＲＡＳ端子を備えている。
【００３３】
また、このメモリシステムには、外部接続端子８として、アドレス端子ＡＤ０〜１０、データ入出力端子Ｄ０〜６３、ライトイネーブル端子ＷＴＥ、アウトプットイネーブル端子ＯＴＥ、リードイネーブル端子ＲＥ、チップイネーブル端子ＣＥ０〜７が設けられている。
【００３４】
各メモリ用ベアチップ１のアドレス端子Ａ０〜１０は、外部接続端子８のアドレス端子ＡＤ０〜１０とそれぞれ接続されている。同様に、各メモリ用ベアチップ１のライトイネーブル端子ＷＥ、アウトプットイネーブル端子ＯＥおよびＲＡＳ端子は、外部接続端子８のライトイネーブル端子ＷＴＥ、アウトプットイネーブル端子ＯＴＥおよびリードイネーブル端子ＲＥとそれぞれ接続されている。一方、外部接続端子８のデータ入出力端子Ｄ０〜６３はメモリ用ベアチップ１の対応するデータ入出力端子Ｉ／Ｏ０〜３とそれぞれ接続されている。また、外部接続端子８のチップイネーブル端子ＣＥ０〜７は、２個のメモリ用ベアチップ１に対して１個の割合で設けられ、それぞれ各メモリ用ベアチップ１のＣＡＳ端子と接続されている。
【００３５】
このように、各メモリ用ベアチップ１が有する各種の制御端子のうちＣＡＳ端子を除いたライトイネーブル端子ＷＥ、アウトプットイネーブル端子ＯＥ、ＲＡＳ端子やアドレス端子Ａ０〜１０は、すべてのメモリ用ベアチップ１で共通に接続されている。したがって、これらの端子については、メモリモジュール１０内で各メモリ用ベアチップ１同士を接続するとともに１つの外部接続端子８を対応させるだけでよいため、メモリモジュール１０の外部接続端子数を極力減らすことができる。このため、メモリ用ベアチップ１を個別にＳＯ−ＤＩＭＭ基板１１に実装する場合に比べて、接続すべき端子数を大幅に減らすことができ、製造工数の低減が図れる。また、ＳＯ−ＤＩＭＭ基板１１上のパターン数も少なくなり、高価な多層基板を用いる必要もなくなるため、部品コストを低減することができる。
【００３６】
また、ＳＯ−ＤＩＭＭ基板１１に実装されたメモリ用ベアチップ１の一部が不良の場合には、メモリモジュール１０を単位としてリペア作業を行えばよく、従来のようにメモリシステム全体を不良として扱わなくて済むため、製品の歩留まりが向上する。さらに、チップ単位で交換するよりもモジュール単位で交換した方が作業効率がよく、かつ故障発生率も低くなる。
【００３７】
図１および図５に示したＳＯ−ＤＩＭＭ基板１１は、片側８個、両面で計１６個のメモリＩＣを実装したことと同じとなり、例えば、メモリモジュール１０に含まれる各メモリ用ベアチップ１を４Ｍ×４ビット構成とすると、各メモリモジュール１０のメモリ容量は８Ｍバイトであって、ＳＯ−ＤＩＭＭ全体のメモリ容量は３２Ｍバイトになる。
【００３８】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態では、半導体ウエハ上に形成されたメモリ用ベアチップ１を１個単位で切り出す例を説明したが、切り出す単位は２個以上であってもよい。パッド３が２列以上に並ぶように複数個単位で切り出してメモリモジュール１０のモジュール基板２に実装すれば、さらに実装面積を小さくでき、メモリモジュール１０の外形寸法をさらに小さくできる。また、複数個組にして切り出すと、モジュール基板２に実装する際の位置決めが楽になり、半導体ウエハの切り出しの手間も省ける。
【００３９】
図６（ａ）、図６（ｂ）はいずれも２個のメモリ用ベアチップ１を単位として半導体ウエハから切り出す例を示しており、図６（ａ）は長方形形状のメモリ用ベアチップ１の長辺を介して隣接するように配置されている２個のメモリ用ベアチップ１を切り出しの単位とする例を、図６（ｂ）はメモリ用ベアチップ１の短辺を介して隣接するように配置されている２個のメモリ用ベアチップ１を切り出しの単位とする例を示している。図６（ｂ）のような切り出しを行った場合は図２と同様にモジュール基板２の中央付近にパッド４を形成すればよいが、図６（ａ）のような切り出しを行った場合はモジュール基板２の外側にパッド４を形成する必要がある。
【００４０】
また、図２では、一列に並んだ複数のパッド３を有するメモリ用ベアチップ１を実装する例を説明したが、複数列に並んだ複数のパッド３を有するメモリ用ベアチップを用いてメモリモジュールを構成してもよい。
【００４１】
図７は、中央近傍に二列に並んだ複数のパッド３を有するメモリ用ベアチップ１ａを用いて構成されたメモリモジュール１０ａの平面図である。同図に示すように、この場合には、図２に示したメモリモジュール１０とは異なり、モジュール基板２ａの外周側にもパッド４を形成することが望ましい。また、モジュール基板２ａの中央付近に形成されたパッド４に対しては、図２と同様に両側のメモリ用ベアチップから交互にボンディングワイヤ５を引き出すことにより高密度実装が可能となる。また、各メモリ用ベアチップ１ａの中央近傍に二列に複数のパッド３を形成するのではなく、図８に示すように、各メモリ用ベアチップの外縁付近に二列にパッド３を形成するようにしてもよい。
【００４２】
また、図７および図８では、長方形形状を有するメモリ用ベアチップの長辺に平行に二列に複数のパッド３を形成したが、図９に示すように、短辺に沿った外縁近傍に二列に複数のパッド３を形成するようにしてもよい。また、図１０に示すように、各メモリ用ベアチップの短辺に平行となるように中央近傍の二列に複数のパッド３を形成するようにしてもよい。この場合には、複数のパッド３が並ぶ方向と垂直方向にボンディングワイヤ５を引き出さずに、図１０に示すようにパッド３の近傍に向けてボンディングワイヤ５を引き出すことが望ましい。あるいは、メモリ用ベアチップの長辺の長さによっては、図１１に示すように、複数のパッド３が並ぶ方向と垂直方向にボンディングワイヤ５を引き出すようにしてもよい。
【００４３】
また、図２では、モジュール基板２のパッド４の両側に実装されたメモリ用ベアチップ１から交互にボンディングワイヤ５を引き出しているが、図１２に示すメモリモジュール１０ｂのように、複数本を単位として交互にボンディングワイヤ５を引き出してもよい。このようなワイヤボンディングを行えば、不良になったメモリ用ベアチップ１の交換作業が容易になる。
【００４４】
また、図２では、モジュール基板２上にパッド４を一列に形成した例を説明したが、パッド４を二列以上に形成してもよい。図１３はモジュール基板２上に二列にパッド４を形成し（以下、パッド列と呼ぶ）、これらのパッド列を挟んで両側にメモリ用ベアチップ１を実装した例を示している。各メモリ用ベアチップ１の各パッド３は、近接した距離にある列のパッド４を飛び越えて、距離的に離れた列のパッド４とそれぞれボンディングワイヤ５で接続されている。このようなワイヤボンディングにより、ボンディングワイヤ５の高さをより低く抑えることができ、ボンディング作業もやりやすくなる。また、ボンディングワイヤ５が交差している分だけ隣接するメモリ用ベアチップ１同士を接近させて配置することができるため、メモリ用ベアチップ１の高密度実装が可能となる。
【００４５】
また、図１４はモジュール基板上のパッド４を部分的に二列に形成するとともにそれ以外のパッド４を両側のメモリ用ベアチップで共用したメモリモジュールの構成を示す図である。同図に示すように、２個のメモリ用ベアチップ１で挟まれた領域に一列あるいは二列に並ぶように複数のパッド４が形成されており、一列に並んだパッド４には両側のメモリ用ベアチップ１から延びたボンディングワイヤ５が共通に接続されている。アドレス端子や各種の制御端子のように各メモリ用ベアチップ１で共通に接続される端子については、モジュール基板上のパッド４に２本のボンディングワイヤ５を接続することでパッド４の共用化を図っており、パッド４の総数を全メモリ用ベアチップ１のパッド３の総数よりも少なくすることができる。また、一部のパッド４に２本のボンディングワイヤ５を接続することにより、この共通のパッド４を介して２本のボンディングワイヤ５同士の接続も同時に行うことができるため、モジュール基板内の配線量を少なくすることができる。例えば、多層基板を用いてモジュール基板を構成する場合に比べて、モジュール基板の層数を少なくでき、メモリモジュールのコストを低減することができる。
【００４６】
また、図２では、ＳＯ−ＤＩＭＭ基板１１の両面にそれぞれ２個のメモリモジュール１０を実装する例を説明したが、ＳＯ−ＤＩＭＭ基板１１の片面に実装されるメモリモジュール１０の数は２個に限定されない。
【００４７】
また、図２では、４個のメモリ用ベアチップ１を含んでメモリモジュール１０を構成する例を説明したが、メモリモジュール１０に実装されるメモリ用ベアチップ１の数は４個に限定されるものではなく、２個以上であれば特に制限はない。ただし、あまりに多くのメモリ用ベアチップ１を実装すると、メモリモジュール１０の不良率が高くなるおそれがある。したがって、実装するメモリ用ベアチップ１のビット数やメモリ容量を考慮に入れ、また何ビット構成のメモリモジュール１０を製造するかによって実装するメモリ用ベアチップ１の数を決定するのが望ましい。通常のコンピュータ機器は、メモリ容量を４の倍数で管理することが多いため、モジュール基板に実装するメモリ用ベアチップ１の数も偶数個が望ましい。
【００４８】
図１５は、２個のメモリ用ベアチップを用いて構成したメモリモジュールの構成を示す図である。例えば、図２に示すモジュール基板２に６４Ｍビットの容量を有するメモリ用ベアチップを実装しようとした場合には４個を実装することは不可能であるため、あるいはメモリモジュール全体の容量がそれ程大きくなくてもよい場合には、図１５に示すように２個のメモリ用ベアチップ１を用いてメモリモジュールを構成すればよい。また、図１６に示すように、４個のメモリ用ベアチップを同一方向に一列に並べて配置してメモリモジュールを構成してもよい。
【００４９】
また、上述した実施形態では、完成したメモリモジュール１０をＬＣＣ方式によってＳＯ−ＤＩＭＭ等の他の基板に実装する例を説明したが、ＢＧＡ（Ball Grid Array ）方式による実装を行ってもよい。図１７は、ＢＧＡ方式の概略を説明する図である。同図に示すように、ＢＧＡ方式の場合、メモリモジュール１０ｃのチップ実装面に外部接続用の複数個のパッド２１を形成し、これらパッド２１にバンプ（突起）２２を取り付ける。そして、メモリモジュール１０ｃを裏返しにしてメモリモジュール１０ｃのパッド２１をバンプ２２を介してＳＯ−ＤＩＭＭ基板等２３のパッド２４と接合する。このように、ＢＧＡ方式の場合、バンプ２２を挟んで接合するため、メモリモジュール１０ｃの高さがＬＣＣ方式よりも高くなるという欠点はあるが、メモリモジュール１０ｃの外側面に外部接続端子８を形成する必要がないという長所を有し、またボンディングワイヤ５が不要で高密度実装が可能な点ではＬＣＣ方式と共通する。
【００５０】
また、上述した実施形態では、モジュール基板２に各種容量（１６Ｍビットや６４Ｍビット）のＤＲＡＭを実装する例を説明したが、シンクロナスＤＲＡＭやＳＲＡＭあるいはフラッシュＲＯＭ等の他の種類のメモリ用ベアチップ１を実装することも可能である。
【００５１】
また、図２ではモジュール基板２の外周近傍に封止枠７を設けて樹脂６を流し込む例を説明したが、モジュール基板２のチップ実装面を樹脂６で固める方法は図２の例に限定されず、例えば図１８（ａ）に示すように射出成形によってトランスファーモールドを形成する方法や、図１８（ｂ）に示すように封止枠７や金型等を用いずに単に樹脂６をチップ実装箇所に流し込む方法などがある。図１８（ａ）の方法は金型が必要となるが成形時間を短縮できることから大量生産に向き、図１８（ｂ）の方法は樹脂６の高さを一定に維持するのが難しいもののコスト的に有利である。
【００５２】
また、本実施形態のメモリモジュール１０は、図１９に示すように、メモリ用ベアチップ１の端部であってボンディングワイヤ５を引き出す側の辺に沿って、絶縁性突起３０を形成するようにしてもよい。この絶縁性突起３０を形成した後に、ボンディングワイヤ５の引き出しを行うことにより、確実にボンディングワイヤ５とメモリ用ベアチップ１との絶縁状態を確保することができる。
【００５３】
また、上述した実施形態では、メモリ用ベアチップをモジュール基板にワイヤボンディングによってＣＯＢ実装する例を説明したが、フリップチップ実装を行ってもよい。この場合には、さらに高密度実装が可能となるため、メモリモジュール１０の外形寸法をさらに小さくすることができる。図２０は、メモリ用ベアチップをフリップチップ実装する場合のモジュール基板を示す図であり、図２に示したメモリ用ベアチップ１をフリップチップ実装する場合のモジュール基板が示されている。同図に示すように、図２に示したメモリ用ベアチップ１のパッド３と同間隔でモジュール基板上にパッド４′を形成し、これらのパッド４′とメモリ用ベアチップ１のパッド３とが向かい合うように配置することにより、フリップチップ実装を行うことができる。
【００５４】
また、図７、図８、図９に示すメモリ用ベアチップは、隔たった位置に二列にパッド３が形成されているためフリップチップ実装に適している。一方、図１０に示すメモリチップは、中央の二列にパッド３が集中しているため、フリップチップ実装した場合にはその取り付け状態が不安定になるおそれがある。したがって、図２１（ａ）あるいは（ｂ）に示すように、メモリ用ベアチップの短辺に近い端部に数個のパッドを形成することが望ましい。
【００５５】
また、ＣＯＢ実装の代わりに、ガラス基板上にチップを実装するいわゆるＣＯＧ（Chip On Glass ）実装やＣＯＦ（Chip On Film）実装を行ってもよく、モジュール基板２の材質は適宜変更することができる。
【００５６】
上述した実施形態では、メモリモジュール１０をＳＯ−ＤＩＭＭ基板１１に実装する例を説明したが、メモリモジュール１０を実装する基板はＳＯ−ＤＩＭＭ基板１１に限定されず、ＳＩＭＭ基板などの他のメモリ基板、あるいはマザーボードやドーターボードなどでもよい。
【００５７】
【発明の効果】
以上詳細に説明したように、本発明によれば、複数のメモリ用ベアチップ１が実装されたモジュール基板２をＳＯ−ＤＩＭＭ基板１上に複数実装しており、メモリ用ベアチップ１を直接ＳＯ−ＤＩＭＭ基板１に実装する場合に比べて、接続端子数を大幅に減らすことができ、実装作業が容易となる。また、各モジュール基板２上には、半導体ウエハから切り出された複数のメモリ用ベアチップ１がベアの状態で実装されるため、高密度実装が可能であり、メモリシステムのメモリ容量を大幅に増やすことができる。また、一部のメモリ用ベアチップ１が不良になった場合には、モジュール基板２を単位としてリペア作業を行えるため、メモリシステム全体を不良として扱わなくて済み、製品の歩留まりが向上する。
【図面の簡単な説明】
【図１】本実施形態のメモリシステムの概略を示す平面図であり、同図（ａ）は一方の面の平面図、同図（ｂ）は他方の面の平面図である。
【図２】メモリモジュールを拡大して示した平面図である。
【図３】図２のＡ−Ａ′線断面図である。
【図４】図２に示したメモリモジュールの一部を示す斜視図である。
【図５】図１に示したメモリシステムの回路図である。
【図６】２個以上を単位として半導体ウエハからメモリ用ベアチップを切り出す例を示す図であり、同図（ａ）は長辺を境に隣接配置された２個のメモリ用ベアチップを切り出しの単位とする例を示す図、同図（ｂ）は短辺を境に隣接配置された２個のメモリ用ベアチップを切り出しの単位とする例を示す図である。
【図７】長辺に平行に二列に並んだパッドを有するメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図８】長辺に平行に二列に並んだパッドを有する他のメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図９】短辺に平行に二列に並んだパッドを有するメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図１０】短辺に平行に二列に並んだパッドを有する他のメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図１１】短辺に平行に二列に並んだパッドを有する他のメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図１２】複数本を単位として交互にボンディングワイヤの引き出しを行う例を示す図である。
【図１３】モジュール基板にパッドが二列に形成されている例を示す図である。
【図１４】部分的に二列に並んだパッドを有するメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図１５】２個のメモリ用ベアチップを用いて構成したメモリモジュールの平面図である。
【図１６】４個のメモリ用ベアチップを同一方向に一列に並べて配置して構成したメモリモジュールの平面図である。
【図１７】ＢＧＡ方式の概略を説明する図である。
【図１８】メモリモジュール上のメモリ用ベアチップを覆う樹脂の変形例を示す図であり、同図（ａ）はトランスファーモールド法による樹脂形成を説明する図、同図（ｂ）は金型等を用いない場合の樹脂形成を説明する図である。
【図１９】メモリ用ベアチップの端部に絶縁性突起が形成された例を示す図である。
【図２０】メモリ用ベアチップをフリップチップ実装する場合のモジュール基板を示す図である。
【図２１】メモリ用ベアチップの短辺に平行にパッドを形成する場合の変形例を示す図であり、同図（ａ）、（ｂ）はフリップチップ実装に適したメモリ用ベアチップのパッド形成面を示す図である。
【図２２】メモリＩＣを複数個重ねて実装した例を示す図である。
【符号の説明】
１ メモリ用ベアチップ
２ モジュール基板
３、４ パッド
５ ボンディングワイヤ
６ 樹脂
７ 封止枠
８ 外部接続端子
１０ メモリモジュール
Claims (13)
- 半導体ウエハから切り出された複数のメモリチップが実装されたメモリモジュールをプリント配線板上に複数実装したメモリシステムであって、
前記メモリチップのそれぞれは、前記メモリチップの長辺に沿って一列に形成された複数のチップ用パッドからなるパッド列を有し、
前記メモリモジュールは、少なくとも一列に形成された複数の基板用パッドからなるパッド列を有するモジュール基板を備え、
前記モジュール基板上の前記パッド列を挟んで両側に前記メモリチップを同数ずつ実装するとともに、前記メモリチップ上のパッド列と前記モジュール基板上のパッド列とがほぼ平行になるように前記メモリチップを前記モジュール基板上に実装したことを特徴とするメモリシステム。 - 請求項１において、
前記プリント配線板の両面にそれぞれ２個ずつ前記メモリモジュールを実装したことを特徴とするメモリシステム。 - 請求項２において、
前記メモリモジュールの実装位置を前記プリント配線板の各面で同じにしたことを特徴とするメモリシステム。 - 請求項２または３において、
前記プリント配線板の両面のそれぞれに、前記メモリモジュールに対応したノイズ除去用のコンデンサを実装したことを特徴とするメモリシステム。 - 請求項４において、
前記コンデンサは、前記メモリチップ２個に対して１個の割合で設けられることを特徴とするメモリシステム。 - 請求項２〜５のいずれかにおいて、
前記プリント配線板の一方の面に、前記メモリチップの動作チェックを行うコントローラを実装したことを特徴とするメモリシステム。 - 請求項１〜６のいずれかにおいて、
前記プリント配線板は、前記メモリチップのそれぞれと信号のやり取りをするための外部接続端子を備えることを特徴とするメモリシステム。 - 請求項１〜７のいずれかにおいて、
前記プリント配線板は、スモール・アウトライン・デュアル・インライン・メモリシステム用の基板であることを特徴とするメモリシステム。 - 請求項１〜７のいずれかにおいて、
前記プリント配線板は、コンピュータ機器のマザーボードであることを特徴とするメモリシステム。 - 請求項１〜９のいずれかにおいて、
前記メモリモジュールは、長方形形状の前記メモリチップが縦横方向に２個ずつ実装されたモジュール基板を有することを特徴とするメモリシステム。 - 請求項１〜１０のいずれかにおいて、
前記メモリモジュールは、長方形形状の２個の前記メモリチップをそれぞれの長辺を隣接させて実装したモジュール基板を有することを特徴とするメモリシステム。 - 請求項１〜１１のいずれかにおいて、
前記メモリチップ上に形成された前記チップ用パッドと前記モジュール基板上に形成された前記基板用パッドとをそれぞれボンディングワイヤで接続したことを特徴とするメモリシステム。 - 請求項１２において、
一部の前記基板用パッドには複数の前記ボンディングワイヤが接続され、これらのボンディングワイヤの他端を前記基板用パッドを挟んで配置された２つの異なる前記メモリチップ上に形成された前記チップ用パッドに接続することを特徴とするメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19937797A JP3904296B2 (ja) | 1996-11-12 | 1997-07-09 | メモリシステム |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31552796 | 1996-11-12 | ||
| JP9-137575 | 1997-05-13 | ||
| JP8-315527 | 1997-05-13 | ||
| JP13757597 | 1997-05-13 | ||
| JP19937797A JP3904296B2 (ja) | 1996-11-12 | 1997-07-09 | メモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1131779A JPH1131779A (ja) | 1999-02-02 |
| JP3904296B2 true JP3904296B2 (ja) | 2007-04-11 |
Family
ID=27317489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19937797A Expired - Fee Related JP3904296B2 (ja) | 1996-11-12 | 1997-07-09 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3904296B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326392B1 (ko) * | 1999-03-23 | 2002-03-12 | 최완균 | 칩 카드용 베이스 기판 및 그를 이용한 칩 카드 |
| US20050195629A1 (en) * | 2004-03-02 | 2005-09-08 | Leddige Michael W. | Interchangeable connection arrays for double-sided memory module placement |
-
1997
- 1997-07-09 JP JP19937797A patent/JP3904296B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1131779A (ja) | 1999-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1117099A (ja) | メモリモジュール | |
| US5444296A (en) | Ball grid array packages for high speed applications | |
| KR0147259B1 (ko) | 적층형 패키지 및 그 제조방법 | |
| JP3718039B2 (ja) | 半導体装置およびそれを用いた電子装置 | |
| JP3718008B2 (ja) | メモリモジュールおよびその製造方法 | |
| JP4707446B2 (ja) | 半導体装置 | |
| US6777798B2 (en) | Stacked semiconductor device structure | |
| JP2765823B2 (ja) | ３次元積層型パッケージ素子 | |
| JP2004282057A (ja) | 積層型半導体パッケージ | |
| US20080032446A1 (en) | combination heat dissipation device with termination and a method of making the same | |
| JPH01217996A (ja) | 電子装置 | |
| US6121681A (en) | Semiconductor device | |
| TWI636539B (zh) | 具有複製晶粒接合墊及相關聯裝置封裝件之半導體裝置及其製造方法 | |
| US6392896B1 (en) | Semiconductor package containing multiple memory units | |
| JP3904296B2 (ja) | メモリシステム | |
| US7227258B2 (en) | Mounting structure in integrated circuit module | |
| JP3638749B2 (ja) | メモリモジュール | |
| JPH10200062A (ja) | 半導体装置 | |
| JP4402806B2 (ja) | 半導体装置 | |
| JP4677152B2 (ja) | 半導体装置 | |
| JP2001044325A (ja) | 半導体装置及び半導体モジュール | |
| JP3670102B2 (ja) | 半導体装置およびその製造方法 | |
| WO1998035293A1 (fr) | Systeme de memoire | |
| JPH10116958A (ja) | メモリシステム | |
| JPH10284681A (ja) | メモリモジュール |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040625 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060824 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061106 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061219 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070109 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |