JPH10293323A

JPH10293323A - 液晶パネルおよび液晶パネル用基板および電子機器並びに投写型表示装置

Info

Publication number: JPH10293323A
Application number: JP10370997A
Authority: JP
Inventors: Yuji Kawachi; 裕二河内
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-04-21
Filing date: 1997-04-21
Publication date: 1998-11-04
Anticipated expiration: 2017-04-21
Also published as: JP3663825B2

Abstract

(57)【要約】【課題】アクティブマトリックス液晶パネルにおいて
は、各画素ごとに保持容量が形成され、この保持容量の
一方の電極を定電位に固定する容量線がデータ線とが交
差するためデータ線の寄生容量が増加するとともに、容
量線とデータ線との間のカップリング容量を介して保持
容量にノイズが入り電位が安定しなくなる。【解決手段】画素電極の下方の半導体基板の表面に画
素電極をスイッチングするＭＯＳＦＥＴのドレイン領域
となる比較的不純物濃度の高い半導体領域を拡張形成し
て保持容量の一方の電極となし、この半導体領域の上方
に絶縁膜を介して保持容量の他方の電極となる導電層を
形成し、この導電層は半導体基板の表面に形成されたこ
れと同一導電型の高濃度コンタクト領域を介して半導体
基板に電気的に接続させて保持容量の一方の電極に基板
電位を印加するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶パネルさらに
は反射型液晶パネルに関し、特に半導体基板上に形成さ
れた絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳ
ＦＥＴという）によって画素電極をスイッチングするア
クティブマトリックス型液晶パネルに利用して好適な技
術に関する。

【０００２】

【従来の技術】従来、投射型表示装置のライトバルブに
用いられる透過型アクティブマトリックス液晶パネルと
しては、ガラス基板上にアモルファスシリコン又はポリ
シリコンを用いたＴＦＴアレーを形成した構造の液晶パ
ネルが実用化されている。

【０００３】

【発明が解決しようとする課題】上記ＴＦＴを用いたア
クティブマトリックス液晶パネルはデバイスサイズが比
較的大きいため、例えばこれをライトバルブとして組み
込んだプロジェクタのような投写型表示装置にあって
は、装置全体が大型化してしまうという不具合がある。
また、透過型液晶パネルの場合は、各画素に設けられた
ＴＦＴの領域が光を透過させる画素の透過領域とならな
いため、パネルの解像度がＸＧＡ，ＳＸＧＡと上がるに
つれ、開口率が小さくなるという致命的な欠陥を有して
いる。

【０００４】そこで、透過型アクティブマトリックス液
晶パネルに比べてサイズが小さい液晶パネルとして、半
導体基板上に形成されたＭＯＳＦＥＴアレーで反射電極
となる画素電極をスイッチングするようにした反射型ア
クティブマトリックス液晶パネルが提案されている。

【０００５】しかしながら半導体を基板とする液晶パネ
ルにおいては、デバイスサイズの縮小と共にパネル解像
度の増加に応じて各画素のサイズも小さくなるため、画
素電極のみでは液晶の駆動に必要な電圧を保持するのに
充分な容量（１００ｆＦ程度が必要）が得られないとい
う欠点がある。そこで、本発明者は、ゲート絶縁膜を誘
電体とする保持容量を各画素に作り込む方法を検討し
た。

【０００６】しかし、保持容量の一方の電極は定電位に
固定されることが望ましいが、そのような定電位を各保
持容量に供給するための配線（以下、容量線と称する）
のレイアウトおよびコンタクトホールの形成位置の確保
が極めて困難であることを見い出した。

【０００７】図１０および図１１に、本発明に先立って
本発明者が検討した半導体を基板とする反射型液晶パネ
ルにおける保持容量の構造およびこの保持容量の一方の
電極に定電位を供給するための容量線のレイアウト方法
の例を示す。図１１は図１０におけるＡ−Ａ’，Ｂ−
Ｂ’の不連続断面を連続的に示した断面図である。図１
０において、４ａはスイッチング用ＭＯＳＦＥＴのゲー
ト電極、９はスイッチング用ＭＯＳＦＥＴに画素に印加
すべき信号を供給するデータ線、１２はアルミニウム等
からなる反射電極、６は保持容量の一方の電極となる導
電層である。

【０００８】図１０の例では、反射電極１２が接続され
るドレイン領域としての拡散層５ｂを広く形成して保持
容量の他方の電極となし、その上にゲート絶縁膜３を介
して保持容量の一方の電極としての導電層６を例えばゲ
ート電極と同一のポリシリコン層等によって形成する。
そして、上記保持容量の一方の電極としての導電層６に
定電位を与える方法として、図１１に示すように、上記
導電層６と同一のポリシリコン層からなる容量線１６で
隣接する画素の保持容量の電極としての導電層に接続
し、画素領域の外側において上記容量線１６を接地電位
のような定電位を供給する配線に接続するというもので
ある。

【０００９】しかしながら、図１０および図１１に示す
ような方式にあっては、各画素の保持容量電極としての
導電層の間に容量線が形成されるため、絶縁膜表面の凹
凸が大きくなり反射電極の平坦化が困難になるという不
都合がある。また、容量線１６とデータ線９とが交差す
るためデータ線の寄生容量が増加するとともに、容量線
１６とデータ線９との間のカップリング容量を介して保
持容量にノイズが入り電位が安定しなくなるという問題
点がある。

【００１０】この発明の目的は、半導体を基板とする反
射型液晶パネルにおいて、保持容量の一方の電極に定電
位を供給するための配線を不要にし歩留まりの向上を可
能にする技術を提供することにある。

【００１１】この発明の他の目的は、半導体を基板とす
る反射型液晶パネルにおいて、反射電極の平坦化を容易
にする技術を提供することにある。

【００１２】この発明の他の目的は、保持容量に印加さ
れる定電圧を安定化させることができる技術を提供する
ことにある。

【００１３】この発明の他の目的は、プロセスの工程数
を増加させることなく必要な保持容量が得られるように
した技術を提供することにある。

【００１４】

【課題を解決するための手段】この発明は、上記目的を
達成するため、反射電極となる画素電極の下方の半導体
基板表面に画素電極をスイッチングする素子（ＭＯＳＦ
ＥＴ）の活性領域（ドレイン領域）となる比較的不純物
濃度の高い半導体領域を拡張形成して保持容量の一方の
電極となし、この半導体領域の上方に絶縁膜を介して保
持容量の他方の電極となる導電層を形成し、前記導電層
は半導体基板の表面に形成されたこれと同一導電型の高
濃度半導体領域を介して半導体基板に電気的に接続させ
るとともに、上記半導体基板には画素領域の外側におい
て電位を与える給電層に電気的に接続するようにした。

【００１５】上記した手段によれば、保持容量の一方の
電極に基板電位が印加されることにより、保持容量の一
方の電極に電位を供給するための容量線が不要となり、
画素の構造が簡単になって歩留まりが向上するととも
に、絶縁膜表面の凹凸が小さくなり反射電極の平坦化が
容易となる。また、各画素電極に印加される信号を供給
するデータ線と交差する容量線を形成する必要がなくな
り、データ線の寄生容量を減らすことができるととも
に、保持容量へのノイズを低減して電位を安定化させる
ことができる。

【００１６】なお、上記保持容量の誘電体を構成する絶
縁膜はＭＯＳＦＥＴのゲート電極とチャネル領域との間
に設けられるゲート絶縁膜と同時に形成される絶縁膜
を、また上記保持容量の一方の電極を構成する導電層は
ＭＯＳＦＥＴのゲート電極と同時に形成される導電層
を、それぞれ用いるようにすると良い。

【００１７】さらに、上記スイッチング素子は、１つの
画素にＰチャネル型トランジスタとＮチャネル型トラン
ジスタとが形成されてなる相補型トランジスタとする良
い。

【００１８】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１９】図１および図２は、本発明を適用した反射
型液晶パネルの反射電極側基板の第１の実施例を示す。
なお、図１および図２にはマトリックス状に配置されて
いる画素のうち一画素部分の断面図と平面レイアウトを
示す。図１は図２におけるＩ−Ｉ線に沿った断面を示
す。

【００２０】図１において、１は単結晶シリコンのよう
なＰ型半導体基板（Ｐ型ウェルでもよい）、２はこの半
導体基板１の表面に形成された素子分離用のフィールド
酸化膜（いわゆるＬＯＣＯＳ）である。このフィールド
酸化膜２は、選択熱酸化によって５０００〜７０００オ
ングストロームのような厚さに形成される。

【００２１】上記フィールド酸化膜２には一画素ごとに
開口部が形成され、この開口部の内側の基板表面にゲー
ト酸化膜（絶縁膜）３が形成され、このゲート絶縁膜３
の上にポリシリコンあるいはメタルシリサイド等からな
るゲート電極４ａが形成され、このゲート電極４ａの両
側の基板表面には高不純物濃度のＮ型不純物導入層から
なるソース、ドレイン領域５ａ，５ｂが形成され、ＭＯ
ＳＦＥＴが構成されている。そして、この実施例では上
記ソース、ドレイン領域５ａ，５ｂのうちドレイン領域
５ｂが基板表面に沿って画素領域の内側に拡張され、こ
の拡張部５ｂ’の上方にゲート絶縁膜３と同時に形成さ
れた絶縁膜３’を介して、保持容量の一方の電極となる
導電層６が形成されている。

【００２２】この導電層６は、特に限定されるものでな
いが、上記ゲート電極４ａと同一のポリシリコンあるい
はメタルシリサイドから形成される。上記ゲート電極４
ａは、図２に示すように、基板の一方向（画素行方向）
に配設されている走査線４から突出するように形成され
ている。

【００２３】また、上記導電層６の一部に対応して基板
表面にはオーミック接触を図るための高濃度のＰ型不純
物導入層からなるコンタクト領域７が形成され、上記導
電層６の一端はこのコンタクト領域７に対応して上記絶
縁膜３’に形成された開口部３ａにてコンタクト領域７
に接続されている。上記半導体基板１上には、画素領域
の外側において定電位（Ｐ型基板／Ｐ型ウェルの場合は
接地電位）を与える給電層１９と該給電層１９が電気的
に接続される高不純物濃度のＰ型コンタクト領域１７と
が設けられ、ＰＮ接合に逆バイアスを与えるための定電
位が印加されており、上記導電層６には上記コンタクト
領域７を介して上記給電層１９から与えられた基板電位
が印加され、電位が固定されるように構成されている。
上記給電層１９は、上記データ線９と同一のアルミニウ
ム層等により形成される。

【００２４】上記絶縁膜３，３’は熱酸化によって上記
開口部の内側半導体基板表面に４００〜８００オングス
トロームのような厚さに形成される。上記ゲート電極４
ａおよび導電層６は、ポリシリコン層を１０００〜２０
００オングストロームのような厚さに形成しその上にＭ
ｏあるいはＷのような高融点金属のシリサイド層を１０
００〜３０００オングストロームのような厚さに形成し
た構造とされている。上記ソース領域５ａは、上記ゲー
ト電極４ａをマスクとして基板表面にＮ型不純物をイオ
ン打ち込みで注入することで自己整合的に形成される。

【００２５】また、上記Ｎ型ドレイン領域５ｂおよびＰ
型コンタクト領域７は、この実施例では、専用のイオン
打込みと熱処理によるドーピング処理で、それぞれゲー
ト電極を形成する前にイオン注入法で形成される。ソー
ス、ドレイン領域５ａ，５ｂの好ましい不純物濃度は１
×１０^２０／ｃｍ^３、Ｐ型コンタクト領域７の好ましい
不純物濃度は１×１０^１８〜１０^２０／ｃｍ^３であ
る。なお、上記Ｎ型ドレイン領域５ｂおよびＰ型コン
タクト領域７は、画素領域の外側に形成される後述の周
辺回路を構成するＭＯＳＦＥＴのソース、ドレイン領域
となる不純物導入層と同時に形成するようにしても良
い。

【００２６】上記ゲート電極４ａおよび導電層６からフ
ィールド酸化膜２上にかけては第１の層間絶縁膜８が形
成され、この絶縁膜８上にはアルミニウムを主体とする
メタル層からなるデータ線９が、図２に示すように、上
記走査線４と交差する方向に形成され、データ線９は絶
縁膜８に形成されたコンタクトホール１０にてソース領
域５ａに電気的に接続されている。

【００２７】上記絶縁膜８は、例えばＨＴＯ膜（高温Ｃ
ＶＤ法により形成される酸化シリコン膜）を１０００オ
ングストローム程度堆積した上に、ＢＰＳＧ膜（ボロン
およびリンを含むシリケートガラス膜）を８０００〜１
００００オングストロームのような厚さに堆積して形成
される。上記データ線９構成するメタル層は、例えば下
層からＴｉ／ＴｉＮ／Ａｌ／ＴｉＮの４層構造とされ
る。各層は、下層のＴｉが１００〜６００オングストロ
ーム、ＴｉＮが１０００オングストローム程度、Ａｌが
４０００〜１００００オングストローム、上層のＴｉＮ
が３００〜６００オングストロームのような厚さとされ
る。

【００２８】上記データ線７から層間絶縁膜８上にかけ
ては第２の層間絶縁膜１１が形成されている。この第２
層間絶縁膜１１は、例えばＴＥＯＳ（テトラエチルオル
ソシリケート）を材料としプラズマＣＶＤ法により形成
される酸化シリコン膜（以下、ＴＥＯＳ膜と称する）を
３０００〜６０００オングストローム程度堆積した上
に、ＳＯＧ膜（スピン・オン・ガラス膜）を堆積し、そ
れをエッチバックで削ってからさらにその上に第２のＴ
ＥＯＳ膜を２０００〜５０００オングストローム程度の
厚さに堆積して形成される。

【００２９】この実施例においては、上記第２層間絶縁
膜１１の上に図２に示されているように、ほぼ１画素に
対応した矩形状の反射電極としての画素電極１２が形成
されている。そして、上記第２層間絶縁膜１１、第１層
間絶縁膜８およびゲート絶縁膜２を貫通するコンタクト
ホール１３が設けられており、このコンタクトホール１
３にて上記画素電極１２が上記ドレイン領域５ｂに電気
的に接続されている。上記画素電極１２は、特に限定さ
れないが、例えば低温スパッタ法によりアルミニウム層
を３００〜５０００オングストロームのような厚さに形
成し、パターニングによって一辺が１５〜２０μｍ程度
の正方形のような形状とされる。また、上記画素電極１
２の上には、パシベーション膜が形成されその上に配向
膜が全面的に形成され、ラビング処理される。

【００３０】図２は図１に示されている反射側の液晶パ
ネル基板の平面レイアウトである。同図に示されている
ように、この実施例では、ゲート線４に沿ってその近傍
に保持容量の一方の電極となる導電層６が設けられてい
る。ただし、この導電層６およびこれに対向して基板表
面に設けられる保持容量の他方の電極としてのドレイン
拡張部５ｂ’は、ＭＯＳＦＥＴのゲート電極４ａとコン
タクトホール１０，１３の形成箇所を除く反射電極１２
の下方全体に形成することができる。

【００３１】この実施例においては、各画素の保持容量
の一方の電極となる導電層６間を接続する容量線を設け
る必要がないので、画素の構造が簡単となり歩留まりが
向上するとともに、絶縁膜１１の表面の凹凸が小さくな
り平坦な反射電極１２を形成し易くなる。また、データ
線と交差する容量線がないためデータ線に不要な寄生容
量が付いて、ドライバの負荷が増大したりカップリング
容量を介して保持容量にノイズが入ったりしにくくな
る。さらに、上記保持容量の誘電体を構成する絶縁膜
３’はＭＯＳＦＥＴのゲート電極とチャネル領域との間
に設けられるゲート絶縁膜３と同時に形成される絶縁膜
を、また上記保持容量の一方の電極を構成する導電層６
はＭＯＳＦＥＴのゲート電極４ａと同時に形成される導
電層を、それぞれ用いるようにしたので、プロセスの工
程数を増加させることなく保持容量を構成することがで
き、プロセスを簡略化することが可能となる。

【００３２】なお、上記コンタクトホール１３内にはタ
ングステン等の高融点金属からなる柱状の接続プラグを
充填し、この接続プラグを介して上記画素電極１２を上
記ドレイン領域５ｂに接続するようにしても良い。この
場合、上記画素電極１２は、特に限定されないが、接続
プラグを構成するタングステン等をＣＶＤ法により被着
した後、タングステンと第２層間絶縁膜１１をＣＭＰ
（化学的機械研磨）法で削って平坦化してから、アルミ
ニウム層を被着して形成しても良いし、ＣＭＰ法で第２
層間絶縁膜を平坦化してから、コンタクトホール１３を
開口し、その中にタングステンを充填した後、画素電極
１２を構成するアルミニウム層を形成するようにしても
良い。

【００３３】また、上記実施例では、画素スイッチング
用ＭＯＳＦＥＴをＮチャネル型とし、保持容量の一方の
電極となる半導体領域（５ｂ’）をＮ型不純物導入層と
した場合について説明したが、半導体基板１をＮ型基板
又はＮ型ウェルとし、画素スイッチング用ＭＯＳＦＥＴ
をＰチャネル型とし、保持容量の一方の電極となる半導
体領域（５ｂ’）をＰ型不純物導入層とすることも可能
である。この場合、コンタクト領域７はＮ型不純物導入
層となり、ここに供給される電位は高電源電位となる。

【００３４】また、上記実施例では、画素スイッチング
用ＭＯＳＦＥＴを半導体基板表面に形成したものについ
て説明したが、半導体基板の表面に基板と異なる導電型
のウェル領域を形成し、このウェル領域の表面に画素ス
イッチング用ＭＯＳＦＥＴを形成するようにしたものに
も適用することができる。その場合、画素領域のウェル
領域は、周辺回路を構成するＭＯＳＦＥＴのウェル領域
とは分離されたウェル領域とされるのが良い。

【００３５】さらに、画素スイッチング用のＭＯＳＦＥ
Ｔのゲート電極４ａには、１５Ｖのような大きな電圧が
印加されるのに対し、周辺回路は５Ｖのような小さな電
圧で駆動されるため、周辺回路を構成するＦＥＴのゲー
ト絶縁膜を画素スイッチング用ＦＥＴのゲート絶縁膜よ
りも薄く形成してＦＥＴの特性を向上させ周辺回路の動
作速度を高めるという技術が考えられる。このような技
術を適用した場合、ゲート絶縁膜の耐圧から、周辺回路
を構成するＦＥＴのゲート絶縁膜の厚みを画素スイッチ
ング用ＦＥＴのゲート絶縁膜の厚みの約３分の１〜５分
の１（例えば８０〜２００オングストローム）にするこ
とができる。

【００３６】ところで、第１の実施例においては、保持
容量の電極間に印加される電圧は、図７に示すように、
データ線に印加される画像信号電圧Ｖｄと画像信号の中
心電位Ｖｃとの差の約５Ｖ（図６の液晶パネルの対向基
板３８に設けられる共通電極３７に印加されるＬＣコモ
ン電位ＬＣ−ＣＯＭはＶｃよりΔＶだけシフトされてい
るが、実際に画素電極に印加される電圧もΔＶシフトし
たＶｄ−ΔＶとなる）にすぎない。そこで、第１の実施
例においては、保持容量の一方の電極６を構成するポリ
シリコンあるいはメタルシリサイド層直下の絶縁膜３
を、画素スイッチング用ＦＥＴのゲート絶縁膜でなく周
辺回路を構成するＦＥＴのゲート絶縁膜と同時に形成す
ることで、上記実施例に比べて保持容量の絶縁膜厚を３
分の１〜５分の１にすることができ、これによって容量
値を３〜５倍にすることもできる。なお、図７のＶGは
画素スイッチング用ＦＥＴのゲート電極４ａにゲート線
４を介して供給されるゲート信号である。

【００３７】また、上記保持容量の一方の電極となる導
電層６を、画素スイッチング用ＦＥＴのゲート電極を構
成するポリシリコンあるいはメタルシリサイド層でな
く、周辺回路を構成するＭＯＳＦＥＴのゲート電極を構
成するポリシリコンあるいはメタルシリサイド層で構成
するようにしても良い。

【００３８】図３および図４は、本発明を適用した反射
型液晶パネルの反射電極側基板の第２の実施例を示す。
図３は画素スイッチング用ＭＯＳＦＥＴの断面図であ
る。本実施例は第１の実施例におけるスイッチング用Ｍ
ＯＳＦＥＴをＣＭＯＳとしたものである。５ａ，５ｂは
ＮチャネルＭＯＳＦＥＴのソース、ドレイン領域、４ａ
はそのゲート電極である。これらは、半導体基板１に形
成されたＰウェル領域２１の表面に形成されている点を
除いて第１の実施例におけるスイッチング用ＭＯＳＦＥ
Ｔと同じ構成である。

【００３９】一方、この実施例では、上記ＮチャネルＭ
ＯＳＦＥＴと並行してその近傍に、ＰチャネルＭＯＳＦ
ＥＴのソース、ドレイン領域２５ａ，２５ｂと、そのゲ
ート電極２４ａが形成されている。ソース、ドレイン領
域２５ａ，２５ｂはＰ型不純物導入層であり、基板表面
に形成されたＮウェル領域２２上に形成されている。Ｐ
ウェル領域２１およびＮウェル領域２２は、各々画素行
方向（ゲート線方向）に隣接する画素と連続するように
形成されている。ＰチャネルＭＯＳＦＥＴのゲート電極
２４ａは、ＮチャネルＭＯＳＦＥＴ側の第１ゲート線４
と平行に配設された第２ゲート線２４から突出するよう
に形成され、第２ゲート線２４に第１ゲート線４に印加
される信号と逆相の信号が印加されることにより、Ｐチ
ャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとは同時
にオン、オフ制御される。

【００４０】上記ＰチャネルＭＯＳＦＥＴのソース、ド
レイン領域２５ａ，２５ｂは、ＮチャネルＭＯＳＦＥＴ
の上をレジスト等で覆った状態でゲート電極２４ａをマ
スクとしてＰ型不純物のイオン打込みを行なうことで自
己整合的に形成される。図の実施例では、ＮチャネルＭ
ＯＳＦＥＴのドレイン領域を構成する不純物導入層５ｂ
を拡張してその拡張部５ｂ’の上に絶縁膜３’を介して
導電層６を形成し、この導電層６をコンタクトホール３
ａおよび高不純物濃度のＰ型コンタクト領域７を介して
Ｐ型ウェル領域２１に接続することにより、その電位を
固定するように構成されている。ＰチャネルＭＯＳＦＥ
Ｔ側は、そのドレイン領域２５ｂが単にコンタクトホー
ル１３を介して反射電極１２に接続された構成とされて
いる。

【００４１】上記Ｐウェル領域２１およびＮウェル領域
２２は、各々上記ゲート線４，２４の配設方向（走査方
向）に沿って隣接する画素領域のウェル領域と連続する
ように形成され、画素領域の外側にて、Ｐウェル領域２
１は接地電位を供給するグランドラインに、またＮウェ
ル領域２２は高電源電圧Ｖｃｃを供給する電源ラインに
それぞれ接続される。なお、図３において、１４はチャ
ネルストッパ層である。

【００４２】また、特に限定されるものでないが、この
実施例の周辺回路を構成するＭＯＳＦＥＴのソース・ド
レイン領域は自己整合技術で形成しても良い。さらに、
いずれのＭＯＳＦＥＴのソース・ドレイン領域もＬＤＤ
（ライトリー・ドープト・ドレイン）構造とするように
しても良い。なお、画素スイッチング用ＦＥＴは大きな
電圧で駆動されること、リーク電流を防止しなければな
らないことを考慮して、オフセット（ゲート電極とソー
ス・ドレイン領域間に距離を持たせた構造）とするとよ
い。

【００４３】また、図３，図４では保持容量はＮ型不純
物導入層５ｂ’と導入層６により構成しているが、同様
にＰ型不純物導入層２５ｂを拡張して拡張部２５ｂ’を
形成し、絶縁膜３を介してＮウェル２２から電位を与え
られた導電層を形成するようにして、Ｐウェル及びＮウ
ェルの両方に容量を形成してもよい。

【００４４】図５は上記実施例を適用した液晶パネル用
基板（反射電極側基板）の全体の平面レイアウト構成を
示す。

【００４５】図５に示されているように、この実施例に
おいては、基板の周縁部に設けられている周辺回路に光
が入射するのを防止する遮光膜２６が設けられている。
周辺回路は、上記画素電極がマトリックス状に配置され
た画素領域２０の周辺に設けられ、上記データ線８に画
像データに応じた画像信号を供給するデータ線駆動回路
３１やゲート線４を順番に走査するゲート線駆動回路３
２、パッド領域３３を介して外部から入力される画像デ
ータを取り込む入力回路３４、これらの回路を制御する
タイミング制御回路３５等の回路であり、これらの回路
は画素電極スイッチング用ＭＯＳＦＥＴと同一工程で形
成されるＭＯＳＦＥＴを能動素子もしくはスイッチング
素子とし、これに抵抗や容量などの負荷素子を組み合わ
せることで構成される。

【００４６】この実施例においては、上記遮光膜２６
は、図１に示されている画素電極１２と同一工程で形成
されるアルミニウム層で構成され、電源電圧や画像信号
の中心電位あるいはＬＣコモン電位等の所定電位が印加
されるように構成されている。遮光膜２６に所定の電位
を印加することでフローティングや他の電位である場合
に比べて反射を少なくすることができる。

【００４７】図６は上記液晶パネル用基板を適用した反
射型液晶パネル３０の断面構成を示す。図６に示すよう
に、液晶パネル３０は、半導体基板１の裏面にガラスも
しくはセラミック等からなる支持基板３６が接着剤によ
り接着されている。これとともに、その表面側には、Ｌ
Ｃコモン電位が印加される透明導電膜（ＩＴＯ）からな
る対向電極３７を有する入射側のガラス基板３８が適当
な間隔をおいて配置され、周囲をシール材３９で封止さ
れた間隙内に周知のＴＮ（Twisted Nematic）型液晶ま
たはまたは電圧無印加状態で液晶分子がほぼ垂直配向さ
れたＳＨ（Super Homeotropic）型液晶４０などが充填
されて液晶パネルとして構成されている。なお、外部か
ら信号を入力したり、パッド領域３３は上記シール材３
９の外側に来るようにシール材を設ける位置が設定され
ている。

【００４８】周辺回路上の遮光膜２６は、液晶４０を介
在して対向電極３７と対向されるように構成されてい
る。そして、遮光膜２６にＬＣコモン電位を印加すれ
ば、対向電極３７にはＬＣコモン電位が印加されるの
で、その間に介在する液晶には直流電圧が印加されなく
なる。よってＴＮ型液晶であれば常に液晶分子がほぼ９
０°ねじれたままとなり、ＳＨ型液晶であれば常に垂直
配向された状態に液晶分子が保たれる。

【００４９】この実施例においては、半導体基板からな
る上記液晶パネル基板３０は、その裏面にガラスもしく
はセラミック等からなる支持基板３６が接着剤により接
合されているため、その強度が著しく高められる。その
結果、液晶パネル基板３０に支持基板３６を接合させて
から対向基板との貼り合わせを行なうようにすると、パ
ネル全体にわたってギャップが均一になるという利点が
ある。

【００５０】図８は、本発明の液晶パネルを用いた電子
機器の一例であり、本発明の反射型液晶パネルをライト
バルブとして用いたプロジェクタ（投射型表示装置）の
要部を平面的に見た概略構成図である。この図８は、光
学要素１３０の中心を通るＸＺ平面における断面図であ
る。本例のプロジェクタは、システム光軸Ｌに沿って配
置した光源部１１０、インテグレータレンズ１２０、偏
光変換素子１３０から概略構成される偏光照明装置１０
０、偏光照明装置１００から出射されたＳ偏光光束をＳ
偏光光束反射面２０１により反射させる偏光ビームスプ
リッタ２００、偏光ビームスプリッタ２００のＳ偏光反
射面２０１から反射された光のうち、青色光（Ｂ）の成
分を分離するダイクロイックミラー４１２、分離された
青色光（Ｂ）を青色光を変調する反射型液晶ライトバル
ブ３００Ｂ、青色光が分離された後の光束のうち赤色光
（Ｒ）の成分を反射させて分離するダイクロイックミラ
ー４１３、分離された赤色光（Ｒ）を変調する反射型液
晶ライトバルブ３００Ｒ、ダイクロイックミラー４１３
を透過する残りの緑色光（Ｇ）を変調する反射型液晶ラ
イトバルブ３００Ｇ、３つの反射型液晶ライトバルブ３
００Ｒ、３００Ｇ、３００Ｂにて変調された光をダイク
ロイックミラー４１２，４１３，偏光ビームスプリッタ
２００にて合成し、この合成光をスクリーン６００に投
射する投射レンズからなる投射光学系５００から構成さ
れている。上記３つの反射型液晶ライトバルブ３００
Ｒ、３００Ｇ、３００Ｂには、それぞれ前述の液晶パネ
ルが用いられている。

【００５１】光源部１１０から出射されたランダムな偏
光光束は、インテグレータレンズ１２０により複数の中
間光束に分割された後、第２のインテグレータレンズを
光入射側に有する偏光変換素子１３０により偏光方向が
ほぼ揃った一種類の偏光光束（Ｓ偏光光束）に変換され
てから偏光ビームスプリッタ２００に至るようになって
いる。偏光変換素子１３０から出射されたＳ偏光光束
は、偏光ビームスプリッタ２００のＳ偏光光束反射面２
０１によって反射され、反射された光束のうち、青色光
（Ｂ）の光束がダイクロイックミラー４１２の青色光反
射層にて反射され、反射型液晶ライトバルブ３００Ｂに
よって変調される。また、ダイクロイックミラー４１１
の青色光反射層を透過した光束のうち、赤色光（Ｒ）の
光束はダイクロイックミラー４１３の赤色光反射層にて
反射され、反射型液晶ライトバルブ３００Ｒによって変
調される。

【００５２】一方、ダイクロイックミラー４１３の赤色
光反射層を透過した緑色光（Ｇ）の光束は反射型液晶ラ
イトバルブ３００Ｇによって変調される。このようにし
て、それぞれの反射型液晶ライトバルブ３００Ｒ、３０
０Ｇ、３００Ｂによって変調反射型液晶ライトバルブ３
００Ｒ、３００Ｇ、３００Ｂとなる反射型液晶パネル
は、ＴＮ型液晶（液晶分子の長軸が電圧無印加時にパネ
ル基板に略並行に配向された液晶）またはＳＨ型液晶
（液晶分子の長軸が電圧無印加時にパネル基板に略垂直
に配向された液晶）を採用している。

【００５３】ＴＮ型液晶を採用した場合には、画素の反
射電極と、対向する基板の共通電極との間に挟持された
液晶層への印加電圧が液晶のしきい値電圧以下の画素
（ＯＦＦ画素）では、入射した色光は液晶層により楕円
偏光され、反射電極により反射され、液晶層を介して、
入射した色光の偏光軸とほぼ９０度ずれた偏光軸成分の
多い楕円偏光に近い状態の光として反射・出射される。
一方、液晶層に電圧印加された画素（ＯＮ画素）では、
入射した色光のまま反射電極に至り、反射されて、入射
時と同一の偏光軸のまま反射・出射される。反射電極に
印加された電圧に応じてＴＮ型液晶の液晶分子の配列角
度が変化するので、入射光に対する反射光の偏光軸の角
度は、画素のトランジスタを介して反射電極に印加する
電圧に応じて可変される。

【００５４】また、ＳＨ型液晶を採用した場合には、液
晶層の印加電圧が液晶のしきい値電圧以下の画素（ＯＦ
Ｆ画素）では、入射した色光のまま反射電極に至り、反
射されて、入射時と同一偏光軸のまま反射・出射され
る。一方、液晶層に電圧印加された画素（ＯＮ画素）で
は、入射した色光は液晶層にて楕円偏光され、反射電極
により反射され、液晶層を介して、入射光の偏光軸に対
して偏光軸がほぼ９０度ずれた偏光軸成分の多い楕円偏
光として反射・出射する。ＴＮ型液晶の場合と同様に、
反射電極に印加された電圧に応じてＴＮ型液晶の液晶分
子の配列角度が変化するので、入射光に対する反射光の
偏光軸の角度は、画素のトランジスタを介して反射電極
に印加する電圧に応じて可変される。

【００５５】これらの液晶パネルの画素から反射された
色光のうち、Ｓ偏光成分はＳ偏光を反射する偏光ビーム
スプリッタ２００を透過せず、一方、Ｐ偏光成分は透過
する。この偏光ビームスプリッタ２００を透過した光に
より画像が形成される。従って、投射される画像は、Ｔ
Ｎ型液晶を液晶パネルに用いた場合はＯＦＦ画素の反射
光が投射光学系５００に至りＯＮ画素の反射光はレンズ
に至らないのでノーマリーホワイト表示となり、ＳＨ液
晶を用いた場合はＯＦＦ画素の反射光は投射光学系に至
らずＯＮ画素の反射光が投射光学系５００に至るのでノ
ーマリーブラック表示となる。

【００５６】反射型液晶パネルは、ガラス基板にＴＦＴ
アレーを形成したアクティブマトリクス型液晶パネルに
比べ、半導体技術を利用して画素が形成されるので画素
数をより多く形成でき、且つパネルサイズも小さくでき
るので、高精細な画像を投射できると共に、プロジェク
タを小型化できる。

【００５７】図６にて説明したように、液晶パネルの周
辺回路部は遮光膜で覆われ、対向基板の対向する位置に
形成される対向電極と共に同じ電圧（例えばＬＣコモン
電位。同じ電位であればこれと異なる電位でも構わな
い。但し、画素部の対向電極と異なる電位となるので、
この場合画素部の対向電極とは分離された周辺対向電極
となる。）が印加されるので、両者間に介在する液晶に
はほぼ０Ｖが印加され、液晶はＯＦＦ状態と同じにな
る。従って、ＴＮ型液晶の液晶パネルでは、ノーマリホ
ワイト表示に合わせて画像領域の周辺が全て白表示にで
き、ＳＨ型液晶の液晶パネルでは、ノーマリブラック表
示に合わせて画像領域の周辺が全て黒表示にできる。

【００５８】上記実施例に従うと、反射型液晶パネル１
１１〜１１３の各画素電極に印加された電圧が充分に保
持されるとともに、画素電極の反射率が非常に高いため
鮮明な映像が得られる。

【００５９】図９は、それぞれ本発明の反射型液晶パネ
ルを使った電子機器の例を示す外観図である。

【００６０】図９（ａ）は携帯電話を示す斜視図であ
る。１０００は携帯電話本体を示し、そのうちの１００
１は本発明の反射型液晶パネルを用いた液晶表示部であ
る。

【００６１】図９（ｂ）は、腕時計型電子機器を示す図
である。１１００は時計本体を示す斜視図である。１１
０１は本発明の反射型液晶パネルを用いた液晶表示部で
ある。この液晶パネルは、従来の時計表示部に比べて高
精細の画素を有するので、テレビ画像表示も可能とする
ことができ、腕時計型テレビを実現できる。

【００６２】図９（ｃ）は、ワープロ、パソコン等の携
帯型情報処理装置を示す図である。１２００は情報処理
装置を示し、１２０２はキーボード等の入力部、１２０
６は本発明の反射型液晶パネルを用いた表示部、１２０
４は情報処理装置本体を示す。各々の電子機器は電池に
より駆動される電子機器であるので、光源ランプを持た
ない反射型液晶パネルを使えば、電池寿命を延ばすこと
が出来る。また、本発明のように、周辺回路をパネル基
板に内蔵できるので、部品点数が大幅に減り、より軽量
化・小型化できる。

【００６３】

【発明の効果】以上説明したように、この発明は、反射
電極となる画素電極の下方の半導体基板表面に画素電極
をスイッチングする素子（ＭＯＳＦＥＴ）の活性領域
（ドレイン領域）となる比較的不純物濃度の高い半導体
領域を拡張して形成し、この半導体領域の上方に絶縁膜
を介して保持容量の一方の電極となる導電層を各画素毎
に形成し、前記導電層は半導体基板の表面に形成された
これと同一導電型の高濃度半導体領域を介して半導体基
板に電気的に接続させるとともに、上記半導体基板には
画素領域の外側において定電位を与える給電層に電気的
に接続させて電位を固定するようにしたので、画素電極
下に保持容量を形成することにより、比較的小さな面積
で大きな容量を得ることができ、これによって、素子の
縮小化が可能となるとともに、保持容量の一方の電極に
基板電位が印加されることにより、保持容量の一方の電
極に電位を供給するための配線が不要となるので、画素
の構造が簡単となり歩留まりが向上するとともに、絶縁
膜表面の凹凸が小さくなり反射電極の平坦化が容易とな
るという効果がある。

【００６４】また、各画素電極に印加される信号を供給
するデータ線と交差する容量線がないため、データ線の
寄生容量を減らしてドライバの負荷を軽減することがで
きるとともに、保持容量にノイズが入りにくくなって保
持容量の電位が安定するという効果がある。

【００６５】さらに、上記保持容量の誘電体を構成する
絶縁膜はＭＯＳＦＥＴのゲート電極とチャネル領域との
間に設けられるゲート絶縁膜と同時に形成される絶縁膜
を、また上記保持容量の一方の電極を構成する導電層は
ＭＯＳＦＥＴのゲート電極と同時に形成される導電層
を、それぞれ用いるようにしたので、プロセスの工程数
を増加させることなく、上記構成の保持容量を有する液
晶パネル用基板を製造することができるという効果があ
る。

【００６６】また、上記スイッチング素子を、１つの画
素にＰチャネル型トランジスタとＮチャネル型トランジ
スタとが形成されてなる相補型トランジスタとすること
により、データ線から画素電極へ印加する信号のレベル
落ちが低減され、低いゲート電圧でスイッチング用トラ
ンジスタをオンさせることができるようになり、その分
トランジスタの耐圧を下げることができ低耐圧プロセス
により基板を製造することも可能になるという効果があ
る。

【図面の簡単な説明】

【図１】本発明を適用した反射型液晶パネルの反射電極
側基板の画素領域の第１の実施例を示す断面図。

【図２】本発明を適用した反射型液晶パネルの反射電極
側基板の画素領域の第１の実施例の平面レイアウト図。

【図３】本発明を適用した反射型液晶パネルの反射電極
側基板の画素領域の第２の実施例を示す断面図。

【図４】本発明を適用した反射型液晶パネルの反射電極
側基板の画素領域の第２の実施例の平面レイアウト図。

【図５】実施例の液晶パネルの反射電極側基板のレイア
ウト構成例を示す平面図。

【図６】実施例の液晶パネル用基板を適用した反射型液
晶パネルの一例を示す断面図。

【図７】本発明を適用した反射型液晶パネルの画素電極
スイッチング用ＦＥＴのゲート駆動波形およびデータ線
駆動波形例を示す波形図。

【図８】実施例の反射型液晶パネルをライトバルブとし
て応用した投射型表示装置の一例としてビデオプロジェ
クタの概略構成図である。

【図９】（ａ），（ｂ），（ｃ）は、それぞれ本発明の
反射型液晶パネルを使った電子機器の例を示す外観図で
ある。

【図１０】本発明に先立って検討した反射型液晶パネル
の反射電極側基板の画素領域の構成例を示す断面図。

【図１１】本発明に先立って検討した反射型液晶パネル
の反射電極側基板の画素領域の構成例の平面レイアウト
図。

【符号の説明】

１半導体基板２フィールド酸化膜３ゲート絶縁膜３’ 保持容量の誘電体となる絶縁膜４ゲート線４ａゲート電極５ａ，５ｂソース・ドレイン領域６保持容量の電極（導電層）７コンタクト領域８第１層間絶縁膜９データ線１０コンタクトホール１１第２層間絶縁膜１２反射電極（画素電極）１３コンタクトホール１７給電部コンタクト領域 A １９給電層２０画素領域２１Ｐ型ウェル領域２２Ｎ型ウェル領域２４第２ゲート線２５ａ，２５ｂＰチャネルＭＯＳＦＥＴのソース・ド
レイン領域２６遮光膜３０液晶パネル３１データ線駆動回路３２ゲート線駆動回路３３パッド領域３４入力回路３５タイミング制御回路３６支持基板３７対向電極３８入射側のガラス基板３９シール材４０液晶１１０光源部２００偏光ビームスプリッタ３００ライトバルブ（反射型液晶パネル）４１２，４１３ダイクロイックミラー５００投射光学系６００スクリーン

Claims

【特許請求の範囲】

【請求項１】半導体基板上に反射電極がマトリックス
状に形成されるとともに各反射電極に対応して各々スイ
ッチング素子が形成され、前記スイッチング素子を介し
て前記反射電極に電圧が印加されるように構成されると
ともに、上記スイッチング素子のオン時に電荷が蓄積さ
れる保持容量が各画素ごとに設けられてなる液晶パネル
用基板において、上記反射電極の下方の半導体基板表面に上記スイッチン
グ素子を構成する半導体領域と連続し保持容量の一方の
電極となる比較的不純物濃度の高い半導体領域が形成さ
れ、この半導体領域の上方に絶縁膜を介して上記保持容
量の他方の電極となる導電層が各画素毎に形成され、前
記導電層は上記半導体基板の表面に形成された高不純物
濃度のコンタクト領域に接続され、該コンタクト領域を
介して上記導電層に上記半導体基板と同一の電位が印加
されるように構成されていることを特徴とする液晶パネ
ル用基板。
【請求項２】上記スイッチング素子は絶縁ゲート型電
界効果トランジスタであり、上記保持容量の誘電体を構
成する絶縁膜は上記トランジスタのゲート電極とチャネ
ル領域との間に設けられるゲート絶縁膜と同時に形成さ
れる絶縁膜であることを特徴とする請求項１に記載の液
晶パネル用基板。
【請求項３】上記スイッチング素子は絶縁ゲート型電
界効果トランジスタであり、上記保持容量の他方の電極
を構成する導電層は、上記トランジスタのゲート電極と
同時に形成される導電層であることを特徴とする請求項
１または２に記載の液晶パネル用基板。
【請求項４】上記スイッチング素子は絶縁ゲート型電
界効果トランジスタであり、上記保持容量の一方の電極
を構成する半導体領域は、上記トランジスタのドレイン
もしくはソース領域となる不純物導入層と同時に形成さ
れる不純物導入層であることを特徴とする請求項１、２
または３に記載の液晶パネル用基板。
【請求項５】上記スイッチング素子は、１つの画素に
Ｐチャネル型トランジスタとＮチャネル型トランジスタ
とが形成されてなる相補型トランジスタであり、上記保
持容量の一方の電極を構成する半導体領域は、上記相補
型トランジスタのうちの一方のトランジスタのドレイン
もしくはソース領域となる不純物導入層と同時に形成さ
れる不純物導入層であることを特徴とする請求項１、
２、３または４に記載の液晶パネル用基板。
【請求項６】請求項１〜５のいすれかに記載の液晶パ
ネル用基板と、対向電極を有する入射側の透明基板とが
適当な間隔をおいて配置されるとともに、上記液晶パネ
ル用基板と上記透明基板との間隙内に液晶が封入されて
いることを特徴とする液晶パネル。
【請求項７】請求項６に記載の液晶パネルを表示部と
して備えていることを特徴とする電子機器。
【請求項８】光源と、前記光源からの光を変調する請
求項５に記載の構成の反射型液晶パネルと、該液晶パネ
ルにより変調された光を集光し投写する投写レンズとを
備えていることを特徴とする投写型表示装置。