JP2002196700A - 半導体装置とその製造方法、及びそれを用いた液晶表示装置、エレクトロルミネッセンス表示装置 - Google Patents
半導体装置とその製造方法、及びそれを用いた液晶表示装置、エレクトロルミネッセンス表示装置Info
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Abstract
(57)【要約】
【課題】 低コストで、電気特性が安定した半導体装
置、該半導体装置を用いた表示装置を提供する。 【解決手段】 半導体装置は、ガラス基板１と、該ガラ
ス基板１上に形成された薄膜トランジスタ２０と、前記
薄膜トランジスタ２０を覆うように前記ガラス基板１上
に形成された平坦化膜１４と、前記平坦化膜１４上に形
成された画素電極１８ｂと、を備え、前記平坦化膜１４
から前記薄膜トランジスタ２０を構成するゲート絶縁膜
６に渡って一括的にコンタクトホール１５が形成され、
該コンタクトホール１５を介して、前記画素電極１８ｂ
が前記ドレイン領域１０に直接接続されている。
置、該半導体装置を用いた表示装置を提供する。 【解決手段】 半導体装置は、ガラス基板１と、該ガラ
ス基板１上に形成された薄膜トランジスタ２０と、前記
薄膜トランジスタ２０を覆うように前記ガラス基板１上
に形成された平坦化膜１４と、前記平坦化膜１４上に形
成された画素電極１８ｂと、を備え、前記平坦化膜１４
から前記薄膜トランジスタ２０を構成するゲート絶縁膜
６に渡って一括的にコンタクトホール１５が形成され、
該コンタクトホール１５を介して、前記画素電極１８ｂ
が前記ドレイン領域１０に直接接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法、及びそれを用いた液晶表示装置、エレクトロ
ルミネッセンス表示装置に関する。
製造方法、及びそれを用いた液晶表示装置、エレクトロ
ルミネッセンス表示装置に関する。
【０００２】
【従来の技術】近年、モバイルＰＣや携帯電話等の携帯
端末の表示デバイスとして、液晶表示装置やエレクトロ
ルミネッセンス表示装置の開発が活発に行われており、
特に、液晶表示装置の実用化の急速な進展には驚くべき
ものがある。また、前記液晶表示装置の中でも、外部か
ら入射した光を反射して表示を行う反射型液晶表示装置
は、光源であるバックライトが不要であるため消費電力
が低く、また、薄型であり携帯機器等の軽量化が可能な
ため注目されている。
端末の表示デバイスとして、液晶表示装置やエレクトロ
ルミネッセンス表示装置の開発が活発に行われており、
特に、液晶表示装置の実用化の急速な進展には驚くべき
ものがある。また、前記液晶表示装置の中でも、外部か
ら入射した光を反射して表示を行う反射型液晶表示装置
は、光源であるバックライトが不要であるため消費電力
が低く、また、薄型であり携帯機器等の軽量化が可能な
ため注目されている。
【０００３】従来、液晶表示装置にはＴＮ（ツイステッ
ドネマティック）方式やＳＴＮ（スーパーツイステッド
ネマティック）方式が一般的に用いられている。これら
の液晶表示装置は、画素単位に形成された薄膜トランジ
スタ（Thin Film Transistor、以下「ＴＦＴ」と称す
る）を駆動させて液晶の屈折率を変化させることによ
り、偏光板を介して液晶層に入射される入射光量を変化
させて表示を行うように構成されている。
ドネマティック）方式やＳＴＮ（スーパーツイステッド
ネマティック）方式が一般的に用いられている。これら
の液晶表示装置は、画素単位に形成された薄膜トランジ
スタ（Thin Film Transistor、以下「ＴＦＴ」と称す
る）を駆動させて液晶の屈折率を変化させることによ
り、偏光板を介して液晶層に入射される入射光量を変化
させて表示を行うように構成されている。
【０００４】また、従来、液晶を駆動するスイッチング
素子であるＴＦＴの製造プロセスでは、アモルファスシ
リコンプロセスによるａ−ＳｉＴＦＴの実用化が図られ
ているが、近年、高価な石英基板を使用せず、画素ＴＦ
Ｔと同時に周辺ドライバ回路も同一基板に同時に形成で
き、液晶表示装置の小型軽量化が図ることが可能な低温
ポリシリコンプロセスによるＴＦＴの開発、実用化もな
されている。
素子であるＴＦＴの製造プロセスでは、アモルファスシ
リコンプロセスによるａ−ＳｉＴＦＴの実用化が図られ
ているが、近年、高価な石英基板を使用せず、画素ＴＦ
Ｔと同時に周辺ドライバ回路も同一基板に同時に形成で
き、液晶表示装置の小型軽量化が図ることが可能な低温
ポリシリコンプロセスによるＴＦＴの開発、実用化もな
されている。
【０００５】ここで、従来のＴＦＴの構造について図面
を用いて説明する。図１０は、従来の薄膜トランジスタ
の構造を示す概略断面図である。
を用いて説明する。図１０は、従来の薄膜トランジスタ
の構造を示す概略断面図である。
【０００６】図１０に示すように、絶縁性基板としての
ガラス基板１００上にＳｉＯ2膜からなるバッファ層１
０１が形成され、該バッファ層１０１上には島状にパタ
ーンニングされた多結晶シリコン半導体層１０３が形成
されている。前記多結晶シリコン層１０３は、ゲート電
極１０２の直下に位置するチャネル領域１１５と、ソー
ス領域（ｎ＋層）１１３と、ドレイン領域（ｎ＋層）１
１４と、前記チャネル領域１１５とソース領域１１３の
間、及び前記チャネル領域１１５とドレイン領域１１４
の間に形成された低濃度不純物領域（ＬＤＤ領域：ｎ−
層）１１１ａ・１１１ｂと、を備えている。
ガラス基板１００上にＳｉＯ2膜からなるバッファ層１
０１が形成され、該バッファ層１０１上には島状にパタ
ーンニングされた多結晶シリコン半導体層１０３が形成
されている。前記多結晶シリコン層１０３は、ゲート電
極１０２の直下に位置するチャネル領域１１５と、ソー
ス領域（ｎ＋層）１１３と、ドレイン領域（ｎ＋層）１
１４と、前記チャネル領域１１５とソース領域１１３の
間、及び前記チャネル領域１１５とドレイン領域１１４
の間に形成された低濃度不純物領域（ＬＤＤ領域：ｎ−
層）１１１ａ・１１１ｂと、を備えている。
【０００７】前記低濃度不純物領域１１１ａ・１１１ｂ
の形成方法にはいくつかあるが、一般的な形成方法とし
ては、ゲート電極１０２を形成した後、該ゲート電極１
０２をマスクとして多結晶シリコン半導体層１０３に低
濃度不純物による第１の不純物注入を行う。次に、前記
ゲート電極１０２上に該ゲート電極１０２より所定のは
み出しをもった状態のレジストパターン（図示せず）を
フォトリソグラフィーにより形成する。その後、第１の
不純物注入より不純物濃度が高い第２の不純物注入を行
う。そして、第２の不純物注入完了後、前記ゲート電極
１０２上のレジストパターンを除去することによりゲー
ト電極１０２よりはみ出したレジストパターン直下には
低濃度不純物領域１１１ａ・１１１ｂ（ＬＤＤ（Lightl
y DopedDrain)領域）が形成される。
の形成方法にはいくつかあるが、一般的な形成方法とし
ては、ゲート電極１０２を形成した後、該ゲート電極１
０２をマスクとして多結晶シリコン半導体層１０３に低
濃度不純物による第１の不純物注入を行う。次に、前記
ゲート電極１０２上に該ゲート電極１０２より所定のは
み出しをもった状態のレジストパターン（図示せず）を
フォトリソグラフィーにより形成する。その後、第１の
不純物注入より不純物濃度が高い第２の不純物注入を行
う。そして、第２の不純物注入完了後、前記ゲート電極
１０２上のレジストパターンを除去することによりゲー
ト電極１０２よりはみ出したレジストパターン直下には
低濃度不純物領域１１１ａ・１１１ｂ（ＬＤＤ（Lightl
y DopedDrain)領域）が形成される。
【０００８】また、前記多結晶シリコン半導体層１０３
上にはＳｉＯ2（酸化シリコン）からなるゲート絶縁膜
１０４が形成され、該ゲート絶縁膜１０４上にゲート電
極１０２及び層間絶縁膜１１６が形成されている。そし
て、前記ゲート絶縁膜１０４及び前記層間絶縁膜１１６
にコンタクトホールが形成され、該コンタクトホールを
介して、ソース領域１１３にソース電極１１７が、ま
た、ドレイン領域１１４にドレイン電極１１８が接続さ
れている。
上にはＳｉＯ2（酸化シリコン）からなるゲート絶縁膜
１０４が形成され、該ゲート絶縁膜１０４上にゲート電
極１０２及び層間絶縁膜１１６が形成されている。そし
て、前記ゲート絶縁膜１０４及び前記層間絶縁膜１１６
にコンタクトホールが形成され、該コンタクトホールを
介して、ソース領域１１３にソース電極１１７が、ま
た、ドレイン領域１１４にドレイン電極１１８が接続さ
れている。
【０００９】また、前記層間絶縁膜１１６上には窒化シ
リコン（ＳｉＮｘ）からなる保護膜１１２が形成されて
ＴＦＴ１２２が構成され、前記保護膜１１２上には、感
光特性を有するアクリル樹脂からなる平坦化膜１１９が
形成され、ＴＦＴ１２２表面が平坦化されている。そし
て、前記平坦化膜１１９及び保護膜１１２には、前記ド
レイン電極１１８に達するコンタクトホールが形成さ
れ、該コンタクトホールを介して、前記平坦化膜１１９
上に形成された反射電極１２１と前記ドレイン電極１１
８とが接続されている。
リコン（ＳｉＮｘ）からなる保護膜１１２が形成されて
ＴＦＴ１２２が構成され、前記保護膜１１２上には、感
光特性を有するアクリル樹脂からなる平坦化膜１１９が
形成され、ＴＦＴ１２２表面が平坦化されている。そし
て、前記平坦化膜１１９及び保護膜１１２には、前記ド
レイン電極１１８に達するコンタクトホールが形成さ
れ、該コンタクトホールを介して、前記平坦化膜１１９
上に形成された反射電極１２１と前記ドレイン電極１１
８とが接続されている。
【００１０】このようにして、ガラス基板１００上にＴ
ＦＴ１２２が形成され、該ガラス基板１００と、図示せ
ぬ透明電極を有する対向基板とを貼り合わせて液晶セル
を作製し、液晶セル内に液晶を封入して封止することに
より、液晶表示装置を得ているのであった。
ＦＴ１２２が形成され、該ガラス基板１００と、図示せ
ぬ透明電極を有する対向基板とを貼り合わせて液晶セル
を作製し、液晶セル内に液晶を封入して封止することに
より、液晶表示装置を得ているのであった。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
液晶表示装置には下記のような課題があった。
液晶表示装置には下記のような課題があった。
【００１２】（第１の課題）液晶表示装置のスイッチン
グ素子である画素ＴＦＴとしては、一般的にｎチャネル
型ＴＦＴが用いられるが、該ｎチャネル型ＴＦＴのスイ
ッチング速度は速い反面、ＯＦＦ電流が大きいという課
題がある。その課題を解決するために、従来の技術で述
べたように、ｎチャネル型ＴＦＴのソース領域またはド
レイン領域のうち少なくとも一方に低濃度不純物領域を
設けて、ＯＦＦ電流の低減を図ると同時にＯＮ電流の減
少を少なくするようにしている。
グ素子である画素ＴＦＴとしては、一般的にｎチャネル
型ＴＦＴが用いられるが、該ｎチャネル型ＴＦＴのスイ
ッチング速度は速い反面、ＯＦＦ電流が大きいという課
題がある。その課題を解決するために、従来の技術で述
べたように、ｎチャネル型ＴＦＴのソース領域またはド
レイン領域のうち少なくとも一方に低濃度不純物領域を
設けて、ＯＦＦ電流の低減を図ると同時にＯＮ電流の減
少を少なくするようにしている。
【００１３】このため、前記ソース領域及び前記ドレイ
ン領域の所定領域に低濃度不純物領域を設けるためにフ
ォトリソプロセスを行わなければならず、該フォトリソ
プロセスにおいてフォトマスクを必要とし、液晶表示装
置の製造タクトが低下し、製造コストが増大する。
ン領域の所定領域に低濃度不純物領域を設けるためにフ
ォトリソプロセスを行わなければならず、該フォトリソ
プロセスにおいてフォトマスクを必要とし、液晶表示装
置の製造タクトが低下し、製造コストが増大する。
【００１４】また、前記低濃度不純物領域の形成の際の
不純物注入量や、多結晶シリコン半導体層膜厚、ゲート
絶縁膜膜厚等の製膜のばらつきによって低濃度不純物領
域のシート抵抗値がばらつき、ＴＦＴの電気特性が不安
定となり、液晶表示装置の表示特性を著しく損なうこと
も有り得る。
不純物注入量や、多結晶シリコン半導体層膜厚、ゲート
絶縁膜膜厚等の製膜のばらつきによって低濃度不純物領
域のシート抵抗値がばらつき、ＴＦＴの電気特性が不安
定となり、液晶表示装置の表示特性を著しく損なうこと
も有り得る。
【００１５】（第２の課題）また、従来の液晶表示装置
の製造プロセスでは、ＴＦＴのゲート電極や多結晶シリ
コン半導体層のソース領域及びドレイン領域の電極形成
時、及び平坦化膜上に形成した画素電極とドレイン電極
を接続するための配線形成時の２回にわたってコンタク
トホール形成工程を必要とした。これにより、コンタク
トホール形成に伴う、フォトリソプロセス工程及びフォ
トマスクを必要とし、プロセス歩留まりの低下と液晶表
示装置の製造タクトが低下するため、製造コストが著し
く増大する。
の製造プロセスでは、ＴＦＴのゲート電極や多結晶シリ
コン半導体層のソース領域及びドレイン領域の電極形成
時、及び平坦化膜上に形成した画素電極とドレイン電極
を接続するための配線形成時の２回にわたってコンタク
トホール形成工程を必要とした。これにより、コンタク
トホール形成に伴う、フォトリソプロセス工程及びフォ
トマスクを必要とし、プロセス歩留まりの低下と液晶表
示装置の製造タクトが低下するため、製造コストが著し
く増大する。
【００１６】また、図１０に示すように、ドレイン電極
を介して画素電極をドレイン領域に接続する構成として
いるので、接続箇所が２箇所であり電気的な接続不良が
起こることもあり得るので、より信頼性を向上させる必
要がある。
を介して画素電極をドレイン領域に接続する構成として
いるので、接続箇所が２箇所であり電気的な接続不良が
起こることもあり得るので、より信頼性を向上させる必
要がある。
【００１７】そこで、本発明の目的は、フォトマスクの
使用を大幅に削減して製造プロセスの簡略化を図り、低
コストの半導体装置、該半導体装置を用いた表示装置を
提供するものである。また、接続不良が起こるようなこ
ともなく、電気特性が安定した半導体装置、該半導体装
置を用いた表示装置を提供することである。
使用を大幅に削減して製造プロセスの簡略化を図り、低
コストの半導体装置、該半導体装置を用いた表示装置を
提供するものである。また、接続不良が起こるようなこ
ともなく、電気特性が安定した半導体装置、該半導体装
置を用いた表示装置を提供することである。
【００１８】
【課題を解決するための手段】前記課題を解決するため
に、請求項１に記載の発明は、絶縁性基板と、前記絶縁
性基板上にマトリクス状に配置される薄膜トランジスタ
であり、チャネル領域と、該チャネル領域の両側にソー
ス領域及びドレイン領域と、が形成された多結晶シリコ
ン半導体層を有し、前記チャネル領域の上方には、ゲー
ト絶縁膜を介してゲート電極が形成され、該ゲート電極
を覆うように前記ゲート絶縁膜上には層間絶縁膜及び保
護膜が順に形成された薄膜トランジスタと、前記薄膜ト
ランジスタを覆うように前記絶縁性基板上に形成された
平坦化膜と、前記平坦化膜上に形成された画素電極と、
を備え、前記平坦化膜、前記保護膜、前記層間絶縁膜及
び前記ゲート絶縁膜に渡って一括的にコンタクトホール
が形成され、該コンタクトホールを介して、前記画素電
極が前記ソース領域または前記ドレイン領域に直接接続
された構成であることを特徴とする。
に、請求項１に記載の発明は、絶縁性基板と、前記絶縁
性基板上にマトリクス状に配置される薄膜トランジスタ
であり、チャネル領域と、該チャネル領域の両側にソー
ス領域及びドレイン領域と、が形成された多結晶シリコ
ン半導体層を有し、前記チャネル領域の上方には、ゲー
ト絶縁膜を介してゲート電極が形成され、該ゲート電極
を覆うように前記ゲート絶縁膜上には層間絶縁膜及び保
護膜が順に形成された薄膜トランジスタと、前記薄膜ト
ランジスタを覆うように前記絶縁性基板上に形成された
平坦化膜と、前記平坦化膜上に形成された画素電極と、
を備え、前記平坦化膜、前記保護膜、前記層間絶縁膜及
び前記ゲート絶縁膜に渡って一括的にコンタクトホール
が形成され、該コンタクトホールを介して、前記画素電
極が前記ソース領域または前記ドレイン領域に直接接続
された構成であることを特徴とする。
【００１９】前記構成のように、前記平坦化膜、前記保
護膜、前記層間絶縁膜及び前記ゲート絶縁膜に渡って一
括的にコンタクトホールが形成されているので、画素電
極と多結晶シリコン半導体層とをコンタクトホールを介
して直接接続した構成とすることができ、従来のよう
に、ドレイン電極を介して前記画素電極を多結晶シリコ
ン半導体層に接続するような構成とする必要はない。こ
のような構成においては、画素電極と多結晶シリコン半
導体層との接続箇所は１カ所であり、従来（接続箇所は
２カ所）と比較して、異種金属の接続箇所を減らすこと
ができるので、接続不良が起こる可能性が低くなり、信
頼性のある半導体装置を得ることが可能となる。
護膜、前記層間絶縁膜及び前記ゲート絶縁膜に渡って一
括的にコンタクトホールが形成されているので、画素電
極と多結晶シリコン半導体層とをコンタクトホールを介
して直接接続した構成とすることができ、従来のよう
に、ドレイン電極を介して前記画素電極を多結晶シリコ
ン半導体層に接続するような構成とする必要はない。こ
のような構成においては、画素電極と多結晶シリコン半
導体層との接続箇所は１カ所であり、従来（接続箇所は
２カ所）と比較して、異種金属の接続箇所を減らすこと
ができるので、接続不良が起こる可能性が低くなり、信
頼性のある半導体装置を得ることが可能となる。
【００２０】また、請求項２に記載の発明は、請求項１
記載の半導体装置であって、前記多結晶シリコン半導体
層がｐ型半導体層であることを特徴とする。
記載の半導体装置であって、前記多結晶シリコン半導体
層がｐ型半導体層であることを特徴とする。
【００２１】前記多結晶シリコン半導体層をｐ型とする
ことにより、多結晶シリコン半導体層を構成するチャネ
ル領域とドレイン領域との間での電界集中は小さくなる
ので、ｎ型多結晶シリコン半導体層のようにＬＤＤ領域
を設けなくても、ＯＦＦ電流の低減を図ることができ
る。
ことにより、多結晶シリコン半導体層を構成するチャネ
ル領域とドレイン領域との間での電界集中は小さくなる
ので、ｎ型多結晶シリコン半導体層のようにＬＤＤ領域
を設けなくても、ＯＦＦ電流の低減を図ることができ
る。
【００２２】また、請求項３に記載の発明は、請求項１
または請求項２記載の半導体装置であって、前記薄膜ト
ランジスタを複数個直列接続したマルチゲート構造であ
ることを特徴とする。
または請求項２記載の半導体装置であって、前記薄膜ト
ランジスタを複数個直列接続したマルチゲート構造であ
ることを特徴とする。
【００２３】前記マルチゲート構造とすることにより、
前記電界集中を分散させることができるので、更に、Ｏ
ＦＦ電流の低減を図ることができる。
前記電界集中を分散させることができるので、更に、Ｏ
ＦＦ電流の低減を図ることができる。
【００２４】また、請求項４に記載の発明は、薄膜トラ
ンジスタの製造方法であって、絶縁性基板上に、多結晶
シリコン半導体層をパターン状に形成する多結晶シリコ
ン半導体層形成工程と、前記多結晶シリコン半導体層を
覆うように絶縁性基板上にゲート絶縁膜を形成するゲー
ト絶縁膜形成工程と、前記ゲート絶縁膜上にゲート電極
をパターン状に形成するゲート電極形成工程と、前記多
結晶シリコン半導体層に前記ゲート電極をマスクとして
不純物を注入して、ソース領域、チャネル領域、ドレイ
ン領域を形成する不純物注入工程と、前記ゲート電極を
覆うようにゲート絶縁膜上に層間絶縁膜を形成する層間
絶縁膜形成工程と、前記層間絶縁膜上に保護膜を形成す
る保護膜形成工程と、前記保護膜上に平坦化膜をパター
ン状に形成する平坦化膜形成工程と、前記平坦化膜をマ
スクとして前記層間絶縁膜から前記ゲート絶縁膜に渡っ
て一括的にエッチングを行なってコンタクトホールを形
成するコンタクトホール形成工程と、前記平坦化膜上お
よび前記コンタクトホール内に導電膜材料からなる画素
電極をパターン状に形成して、該画素電極を前記コンタ
クトホールを介して前記ソース領域またはドレイン領域
に直接接続する画素電極形成工程と、を備えたことを特
徴とする。
ンジスタの製造方法であって、絶縁性基板上に、多結晶
シリコン半導体層をパターン状に形成する多結晶シリコ
ン半導体層形成工程と、前記多結晶シリコン半導体層を
覆うように絶縁性基板上にゲート絶縁膜を形成するゲー
ト絶縁膜形成工程と、前記ゲート絶縁膜上にゲート電極
をパターン状に形成するゲート電極形成工程と、前記多
結晶シリコン半導体層に前記ゲート電極をマスクとして
不純物を注入して、ソース領域、チャネル領域、ドレイ
ン領域を形成する不純物注入工程と、前記ゲート電極を
覆うようにゲート絶縁膜上に層間絶縁膜を形成する層間
絶縁膜形成工程と、前記層間絶縁膜上に保護膜を形成す
る保護膜形成工程と、前記保護膜上に平坦化膜をパター
ン状に形成する平坦化膜形成工程と、前記平坦化膜をマ
スクとして前記層間絶縁膜から前記ゲート絶縁膜に渡っ
て一括的にエッチングを行なってコンタクトホールを形
成するコンタクトホール形成工程と、前記平坦化膜上お
よび前記コンタクトホール内に導電膜材料からなる画素
電極をパターン状に形成して、該画素電極を前記コンタ
クトホールを介して前記ソース領域またはドレイン領域
に直接接続する画素電極形成工程と、を備えたことを特
徴とする。
【００２５】前記方法とすることにより、画素電極と多
結晶シリコン半導体層とをコンタクトホールを介して直
接接続することができるので、接続性の向上した半導体
装置を得ることができる。また、このような方法とする
ことにより、従来のようにコンタクトホールを２回形成
する必要がなく、コンタクトホールの形成を１回で済ま
せることができるので、フォトリソプロセス及びフォト
マスクを削減することができ、半導体装置の構成とその
製造方法とを簡略化することができる。
結晶シリコン半導体層とをコンタクトホールを介して直
接接続することができるので、接続性の向上した半導体
装置を得ることができる。また、このような方法とする
ことにより、従来のようにコンタクトホールを２回形成
する必要がなく、コンタクトホールの形成を１回で済ま
せることができるので、フォトリソプロセス及びフォト
マスクを削減することができ、半導体装置の構成とその
製造方法とを簡略化することができる。
【００２６】また、請求項５に記載の発明は、請求項４
記載の薄膜トランジスタの製造方法であって、前記不純
物注入工程において、前記多結晶シリコン半導体層に注
入する不純物がボロンであることを特徴とする。
記載の薄膜トランジスタの製造方法であって、前記不純
物注入工程において、前記多結晶シリコン半導体層に注
入する不純物がボロンであることを特徴とする。
【００２７】前記方法とすることにより、多結晶シリコ
ン半導体層をＰ型半導体層とすることができるので、Ｏ
ＦＦ電流低減のためのＬＤＤ領域が不要となり、該ＬＤ
Ｄ領域形成のためのフォトリソプロセス及びフォトマス
クをさらに削減でき、製造方法の簡略化を図ることがで
きる。
ン半導体層をＰ型半導体層とすることができるので、Ｏ
ＦＦ電流低減のためのＬＤＤ領域が不要となり、該ＬＤ
Ｄ領域形成のためのフォトリソプロセス及びフォトマス
クをさらに削減でき、製造方法の簡略化を図ることがで
きる。
【００２８】また、請求項６に記載の発明は、請求項４
記載の薄膜トランジスタの製造方法であって、前記平坦
化膜形成工程後に平坦化膜の熱処理を行なう熱処理工程
を備えたことを特徴とする。
記載の薄膜トランジスタの製造方法であって、前記平坦
化膜形成工程後に平坦化膜の熱処理を行なう熱処理工程
を備えたことを特徴とする。
【００２９】前記方法とすることにより、平坦化膜のパ
ターンニング断面に形成されるコンタクトホールのテー
パ角度を緩やかにすることができる。
ターンニング断面に形成されるコンタクトホールのテー
パ角度を緩やかにすることができる。
【００３０】また、請求項７に記載の発明は、液晶表示
装置であって、請求項１〜請求項３記載の半導体装置か
らなる第１の基板と、前記第１の基板に対向する対向電
極が配置された第２の基板と、前記第１の基板と前記第
２の基板との間に配置された液晶層と、を備えたことを
特徴とする。
装置であって、請求項１〜請求項３記載の半導体装置か
らなる第１の基板と、前記第１の基板に対向する対向電
極が配置された第２の基板と、前記第１の基板と前記第
２の基板との間に配置された液晶層と、を備えたことを
特徴とする。
【００３１】前記構成とすることにより、平坦化膜から
ゲート絶縁膜に渡って一括的にコンタクトホールが形成
された半導体装置を用いた液晶表示装置は、請求項１に
記載の半導体装置の特性、即ち、接続不良が起こる可能
性が低くなり、信頼性のある液晶表示装置とすることが
できる。
ゲート絶縁膜に渡って一括的にコンタクトホールが形成
された半導体装置を用いた液晶表示装置は、請求項１に
記載の半導体装置の特性、即ち、接続不良が起こる可能
性が低くなり、信頼性のある液晶表示装置とすることが
できる。
【００３２】また、請求項８に記載の発明は、請求項７
記載の液晶表示装置であって、前記画素電極が反射膜材
料であることを特徴とする。
記載の液晶表示装置であって、前記画素電極が反射膜材
料であることを特徴とする。
【００３３】前記構成とすることにより、反射膜材料か
らなる画素電極とドレイン領域とを直接接続することが
できるので、従来の液晶表示装置（ドレイン電極を介し
て画素電極とドレイン領域とを接続する構成）と比較し
て電気的な接続性が向上する。従って、信頼性が高く、
表示性能に優れた反射型の液晶表示装置とすることがで
きる。
らなる画素電極とドレイン領域とを直接接続することが
できるので、従来の液晶表示装置（ドレイン電極を介し
て画素電極とドレイン領域とを接続する構成）と比較し
て電気的な接続性が向上する。従って、信頼性が高く、
表示性能に優れた反射型の液晶表示装置とすることがで
きる。
【００３４】また、請求項９に記載の発明は、請求項７
記載の液晶表示装置であって、前記画素電極が透明導電
膜材料であることを特徴とする。
記載の液晶表示装置であって、前記画素電極が透明導電
膜材料であることを特徴とする。
【００３５】従来の透過型液晶表示装置では、ドレイン
電極を介して画素電極がドレイン領域に接続され、前記
ドレイン電極としてＡｌ等の金属を用いていたが、請求
項９に記載の発明のように、画素電極として透明導電材
料を用いることにより、コンタクトホール内に透明導電
膜が形成されることとなる。よって、従来のドレイン電
極に相当する位置が透明となるので画素の開口率が向上
し、明るい表示が可能な透過型液晶表示装置を得ること
ができる。また、透明導電膜材料からなる画素電極とド
レイン領域とを直接接続することができるので、請求項
８に記載の発明と同様に、電気的な接続性が良好とな
り、信頼性の高い液晶表示装置を得ることができる。
電極を介して画素電極がドレイン領域に接続され、前記
ドレイン電極としてＡｌ等の金属を用いていたが、請求
項９に記載の発明のように、画素電極として透明導電材
料を用いることにより、コンタクトホール内に透明導電
膜が形成されることとなる。よって、従来のドレイン電
極に相当する位置が透明となるので画素の開口率が向上
し、明るい表示が可能な透過型液晶表示装置を得ること
ができる。また、透明導電膜材料からなる画素電極とド
レイン領域とを直接接続することができるので、請求項
８に記載の発明と同様に、電気的な接続性が良好とな
り、信頼性の高い液晶表示装置を得ることができる。
【００３６】また、請求項１０に記載の発明は、エレク
トロルミネッセンス表示装置であって、請求項１〜請求
項３記載の半導体装置からなる基板と、前記基板上に配
置された発光層と、前記発光層上に形成された対向電極
と、を備えたことを特徴とする。
トロルミネッセンス表示装置であって、請求項１〜請求
項３記載の半導体装置からなる基板と、前記基板上に配
置された発光層と、前記発光層上に形成された対向電極
と、を備えたことを特徴とする。
【００３７】前記構成とすることにより、平坦化膜から
ゲート絶縁膜に渡って一括的にコンタクトホールが形成
された半導体装置を用いたエレクトロルミネッセンス表
示装置は、請求項１に記載の半導体装置の特性、即ち、
接続不良が起こる可能性が低くなり、信頼性のあるエレ
クトロルミネッセンス表示装置を得ることが可能とな
る。
ゲート絶縁膜に渡って一括的にコンタクトホールが形成
された半導体装置を用いたエレクトロルミネッセンス表
示装置は、請求項１に記載の半導体装置の特性、即ち、
接続不良が起こる可能性が低くなり、信頼性のあるエレ
クトロルミネッセンス表示装置を得ることが可能とな
る。
【００３８】
【発明の実施の形態】（実施の形態１）本発明の実施の
形態１に係る半導体装置について図面を用いて説明す
る。図１は、本発明の実施の形態１に係る半導体装置の
概略平面図、図２は、図１のＡ−Ａ線矢視断面図であ
る。
形態１に係る半導体装置について図面を用いて説明す
る。図１は、本発明の実施の形態１に係る半導体装置の
概略平面図、図２は、図１のＡ−Ａ線矢視断面図であ
る。
【００３９】図１、図２に示すように、本発明の半導体
装置は、絶縁性基板であるガラス基板１と、該ガラス基
板１上にマトリックス状に形成された薄膜トランジスタ
２０と、該薄膜トランジスタ２０を覆うようにガラス基
板１上に形成された平坦化膜１４と、前記平坦化膜１４
上に形成された画素電極１８ｂと、を備えている。
装置は、絶縁性基板であるガラス基板１と、該ガラス基
板１上にマトリックス状に形成された薄膜トランジスタ
２０と、該薄膜トランジスタ２０を覆うようにガラス基
板１上に形成された平坦化膜１４と、前記平坦化膜１４
上に形成された画素電極１８ｂと、を備えている。
【００４０】前記薄膜トランジスタ２０は、トップゲー
ト型薄膜トランジスタであり、ガラス基板１上に、バッ
ファ層２と、多結晶シリコン半導体層５と、ゲート絶縁
膜６と、ゲート電極７と、層間絶縁膜１１と、保護膜１
２とが順に積層されて構成されている。
ト型薄膜トランジスタであり、ガラス基板１上に、バッ
ファ層２と、多結晶シリコン半導体層５と、ゲート絶縁
膜６と、ゲート電極７と、層間絶縁膜１１と、保護膜１
２とが順に積層されて構成されている。
【００４１】また、前記薄膜トランジスタ２０上には平
坦化膜１４が形成されており、該平坦化膜１４上にはＩ
ＴＯ等からなる信号配線１８ａ及び画素電極１８ｂが形
成されている。
坦化膜１４が形成されており、該平坦化膜１４上にはＩ
ＴＯ等からなる信号配線１８ａ及び画素電極１８ｂが形
成されている。
【００４２】前記多結晶シリコン半導体層５は、チャネ
ル領域９とソース領域８とドレイン領域１０とを備え、
前記ソース領域８及びドレイン領域１０はチャネル領域
９の両側に位置し、ボロン等の不純物イオンがドーピン
グされてＰ型半導体層とされている。一方、前記チャネ
ル領域９はゲート電極７の下方に位置するように形成さ
れている。
ル領域９とソース領域８とドレイン領域１０とを備え、
前記ソース領域８及びドレイン領域１０はチャネル領域
９の両側に位置し、ボロン等の不純物イオンがドーピン
グされてＰ型半導体層とされている。一方、前記チャネ
ル領域９はゲート電極７の下方に位置するように形成さ
れている。
【００４３】前記ゲート絶縁膜６、前記層間絶縁膜１
１、前記保護膜１２及び前記平坦化膜１４には一括して
コンタクトホール１５・１５が形成され、該コンタクト
ホールは、前記多結晶シリコン半導体層５を構成するソ
ース領域８及びドレイン領域１０に達している。そし
て、前記コンタクトホール１５・１５を介して、信号配
線１８ａ及び画素電極１８ｂが、ソース領域８及びドレ
イン領域１０にそれぞれ、直接接続されている。
１、前記保護膜１２及び前記平坦化膜１４には一括して
コンタクトホール１５・１５が形成され、該コンタクト
ホールは、前記多結晶シリコン半導体層５を構成するソ
ース領域８及びドレイン領域１０に達している。そし
て、前記コンタクトホール１５・１５を介して、信号配
線１８ａ及び画素電極１８ｂが、ソース領域８及びドレ
イン領域１０にそれぞれ、直接接続されている。
【００４４】このように構成された半導体装置を透過型
液晶表示装置に適用した場合について説明する。このと
き、１画素の面積を６００μｍ2（２０×３０μｍ角）
とすると、従来のようにドレイン電極を介して画素電極
をドレイン領域に接続した場合には、該ドレイン電極に
Ａｌ等の金属を用いているために、ドレイン電極の面積
（１６９μｍ2（１３×１３μｍ角））部分が開口率に
寄与しない。それに対して、本発明の半導体装置を用い
た液晶表示装置では、ドレイン領域１０に、ＩＴＯ等か
らなる透明の画素電極１８ｂをコンタクトホール１５を
介して直接接続されることとなるので、従来のように、
ドレイン電極を設ける必要はなくなり、１画素全体で約
２８％開口率を向上した構成とすることができ、明るい
表示が可能な液晶表示装置を得ることができる。
液晶表示装置に適用した場合について説明する。このと
き、１画素の面積を６００μｍ2（２０×３０μｍ角）
とすると、従来のようにドレイン電極を介して画素電極
をドレイン領域に接続した場合には、該ドレイン電極に
Ａｌ等の金属を用いているために、ドレイン電極の面積
（１６９μｍ2（１３×１３μｍ角））部分が開口率に
寄与しない。それに対して、本発明の半導体装置を用い
た液晶表示装置では、ドレイン領域１０に、ＩＴＯ等か
らなる透明の画素電極１８ｂをコンタクトホール１５を
介して直接接続されることとなるので、従来のように、
ドレイン電極を設ける必要はなくなり、１画素全体で約
２８％開口率を向上した構成とすることができ、明るい
表示が可能な液晶表示装置を得ることができる。
【００４５】また、画素電極と多結晶シリコン半導体層
との接続箇所は１カ所であり、従来（接続箇所は２カ
所）と比較して接続箇所を減らすことができるようにな
る。従って、異種金属の接続箇所を減らすことができ電
気的な接続不良が起こる可能性が低くなり、信頼性の向
上した液晶表示装置を得ることが可能となり、ＴＦＴ特
性が安定し、液晶表示装置の表示特性を優れたものとす
ることができる。
との接続箇所は１カ所であり、従来（接続箇所は２カ
所）と比較して接続箇所を減らすことができるようにな
る。従って、異種金属の接続箇所を減らすことができ電
気的な接続不良が起こる可能性が低くなり、信頼性の向
上した液晶表示装置を得ることが可能となり、ＴＦＴ特
性が安定し、液晶表示装置の表示特性を優れたものとす
ることができる。
【００４６】さらに、多結晶シリコン半導体層はＰ型半
導体層（Ｐチャネル型）とされているので、チャネル領
域とドレイン領域との間での電界集中は小さくなるの
で、ＬＤＤ構造が必要なく、簡単な構成でありながらＯ
ＦＦ電流の低減を図ることができるようになる。
導体層（Ｐチャネル型）とされているので、チャネル領
域とドレイン領域との間での電界集中は小さくなるの
で、ＬＤＤ構造が必要なく、簡単な構成でありながらＯ
ＦＦ電流の低減を図ることができるようになる。
【００４７】次に、半導体装置の製造方法について、図
３、図４を用いて説明する。図３、図４は、本発明の実
施の形態１に係る半導体装置の製造工程を示す概略断面
図である。
３、図４を用いて説明する。図３、図４は、本発明の実
施の形態１に係る半導体装置の製造工程を示す概略断面
図である。
【００４８】まず、絶縁性基板であるガラス基板１上
に、ＰＥＣＶＤ法（Plasma-EnhancedChemical Vapor De
position：プラズマ化学的気相成長法）により、ガラス
基板１中の不純物の拡散を防ぐためＳｉＯ2(酸化シリコ
ン) からなるバッファ層２を成膜する。次に、前記バッ
ファ層２上に、ＰＥＣＶＤ法あるいは減圧ＣＶＤ法によ
り、膜厚が５００〜１０００Åのアモルファスシリコン
層３を形成する（図３（ａ））。尚、レーザーアニール
によるアモルファスシリコン層３の結晶化の際、アモル
ファスシリコン層３中の水素の離脱による該アモルファ
スシリコン層３のアブレーションを防止するための脱水
素処理処理（図示せず）を４００℃の温度で行う。
に、ＰＥＣＶＤ法（Plasma-EnhancedChemical Vapor De
position：プラズマ化学的気相成長法）により、ガラス
基板１中の不純物の拡散を防ぐためＳｉＯ2(酸化シリコ
ン) からなるバッファ層２を成膜する。次に、前記バッ
ファ層２上に、ＰＥＣＶＤ法あるいは減圧ＣＶＤ法によ
り、膜厚が５００〜１０００Åのアモルファスシリコン
層３を形成する（図３（ａ））。尚、レーザーアニール
によるアモルファスシリコン層３の結晶化の際、アモル
ファスシリコン層３中の水素の離脱による該アモルファ
スシリコン層３のアブレーションを防止するための脱水
素処理処理（図示せず）を４００℃の温度で行う。
【００４９】続いて、前記アモルファスシリコン層３
を、波長３０８ｎｍのエキシマレーザーを用いたレーザ
ーによるレーザーアニールによって、アモルファスシリ
コン層３を溶融再結晶化（多結晶化）を行ない、多結晶
シリコン半導体層５を形成する（図３（ｂ））。
を、波長３０８ｎｍのエキシマレーザーを用いたレーザ
ーによるレーザーアニールによって、アモルファスシリ
コン層３を溶融再結晶化（多結晶化）を行ない、多結晶
シリコン半導体層５を形成する（図３（ｂ））。
【００５０】次に、前記多結晶シリコン半導体層５をフ
ォトリソグラフィー及びエッチング技術により、所定の
形状（島状）となるようにパターニングして加工する
（図３（ｃ））。
ォトリソグラフィー及びエッチング技術により、所定の
形状（島状）となるようにパターニングして加工する
（図３（ｃ））。
【００５１】続いて、前記多結晶シリコン半導体層５を
覆うように、同じくＰＥＣＶＤ法などにより、厚さが１
０００ÅのＳｉＯ2(酸化シリコン)からなるゲート絶縁
膜６を形成する（図３（ｄ））。
覆うように、同じくＰＥＣＶＤ法などにより、厚さが１
０００ÅのＳｉＯ2(酸化シリコン)からなるゲート絶縁
膜６を形成する（図３（ｄ））。
【００５２】次に、前記ゲート絶縁膜６の全面に、Ｍ
ｏ、Ｔａ等の金属からなる金属薄膜をスパッタリング法
等により成膜し、更に、フォトリソグラフィー及びエッ
チング技術を用いて、所定の形状にパターニングして、
ゲート電極７を形成する（図３（ｅ））。
ｏ、Ｔａ等の金属からなる金属薄膜をスパッタリング法
等により成膜し、更に、フォトリソグラフィー及びエッ
チング技術を用いて、所定の形状にパターニングして、
ゲート電極７を形成する（図３（ｅ））。
【００５３】次に、イオン注入技術により、ゲート電極
７をマスクとして、自己整合的に、ドナーとなる不純物
イオンの不純物注入を行う。このときの不純物注入はイ
オンドーピング法によって行われ、不純物にはボロンイ
オンが用いられ、注入濃度は高濃度で注入される。これ
により、ゲート電極７の直下に位置するポリシリコン層
５のチャネル領域９はボロン不純物が注入されない領域
となる反面、ポリシリコン層５のチャネル領域９を除く
ソース領域８とドレイン領域１０とは第１の不純物注入
による高濃度不純物領域（ｐ+層）となる（図３
（ｆ））。
７をマスクとして、自己整合的に、ドナーとなる不純物
イオンの不純物注入を行う。このときの不純物注入はイ
オンドーピング法によって行われ、不純物にはボロンイ
オンが用いられ、注入濃度は高濃度で注入される。これ
により、ゲート電極７の直下に位置するポリシリコン層
５のチャネル領域９はボロン不純物が注入されない領域
となる反面、ポリシリコン層５のチャネル領域９を除く
ソース領域８とドレイン領域１０とは第１の不純物注入
による高濃度不純物領域（ｐ+層）となる（図３
（ｆ））。
【００５４】次に、前記ゲート絶縁膜６及びゲート電極
７上にシリコン窒化膜（ＳｉＯx 等）などからなる層間
絶縁膜１１を、同じくＰＥＣＶＤ法などにより形成する
（図３（ｇ））。
７上にシリコン窒化膜（ＳｉＯx 等）などからなる層間
絶縁膜１１を、同じくＰＥＣＶＤ法などにより形成する
（図３（ｇ））。
【００５５】次に、層間絶縁膜１１上に保護膜（ＳｉＮ
等）１２を形成する（図４（ｈ））。
等）１２を形成する（図４（ｈ））。
【００５６】次に、前記多結晶シリコン半導体層５中の
不純物の活性化とＴＦＴの信頼性を高めるため熱処理を
行う（図４（ｉ））。
不純物の活性化とＴＦＴの信頼性を高めるため熱処理を
行う（図４（ｉ））。
【００５７】次に、ＴＦＴ表面の平坦化を図るため、前
記保護膜１２上に、感光性を有するアクリル樹脂から成
る平坦化膜１４を形成する（図４（ｊ））。
記保護膜１２上に、感光性を有するアクリル樹脂から成
る平坦化膜１４を形成する（図４（ｊ））。
【００５８】次に、前記平坦化膜１４をフォトリソグラ
フィーによってパターニングを行ない開口部１６を形成
し、その後、熱処理（図示せず）によって平坦化膜１４
を軟化溶融させて、パターンニング断面のテーパ角度を
緩やかにする（図４（ｋ））。
フィーによってパターニングを行ない開口部１６を形成
し、その後、熱処理（図示せず）によって平坦化膜１４
を軟化溶融させて、パターンニング断面のテーパ角度を
緩やかにする（図４（ｋ））。
【００５９】次に、前記パターニング後の平坦化膜１４
をマスクにして、前記ゲート絶縁膜６、層間絶縁膜膜１
１及び保護膜１３に渡って一括にエッチングを行って、
ポリシリコン層５のソース領域８とドレイン領域１０に
それぞれ達するコンタクトホール１７・１７を開口する
（図４（ｌ））。
をマスクにして、前記ゲート絶縁膜６、層間絶縁膜膜１
１及び保護膜１３に渡って一括にエッチングを行って、
ポリシリコン層５のソース領域８とドレイン領域１０に
それぞれ達するコンタクトホール１７・１７を開口する
（図４（ｌ））。
【００６０】そして、図２に示すように、ＩＴＯからな
る金属薄膜を全面に形成し、再び、フォトリソグラフィ
とエッチング技術を用い、前記平坦化膜１５上およびコ
ンタクトホール１７．１７内に画素電極１８ｂ、信号配
線１８ａを同時に形成し、ポリシリコン層５を構成する
ソース領域８と前記信号配線１８ａを電気的に直接接続
し、ドレイン領域１０と前記画素電極１８ｂとを電気的
に直接接続する。
る金属薄膜を全面に形成し、再び、フォトリソグラフィ
とエッチング技術を用い、前記平坦化膜１５上およびコ
ンタクトホール１７．１７内に画素電極１８ｂ、信号配
線１８ａを同時に形成し、ポリシリコン層５を構成する
ソース領域８と前記信号配線１８ａを電気的に直接接続
し、ドレイン領域１０と前記画素電極１８ｂとを電気的
に直接接続する。
【００６１】以上のようにして、半導体装置が完成す
る。
る。
【００６２】ここで、従来の半導体装置の製造方法と本
発明の半導体装置の製造方法の相違点について、図５を
用いて説明する。図５は、従来の半導体装置の製造工程
と本発明の半導体装置の製造工程を比較するためのフロ
ーチャートである。
発明の半導体装置の製造方法の相違点について、図５を
用いて説明する。図５は、従来の半導体装置の製造工程
と本発明の半導体装置の製造工程を比較するためのフロ
ーチャートである。
【００６３】図５に示すように、従来の半導体装置の製
造方法では、（１）多結晶半導体層形成時、（２）ゲー
ト電極形成時、（３）ＬＤＤ領域形成のためのレジスト
膜形成時、（４）コンタクトホール形成時、（５）ドレ
イン電極形成時、（６）平坦化膜形成時、（７）画素電
極形成時において、フォトマスクを使用する必要があ
り、合計で７枚使用しなければならなかった。
造方法では、（１）多結晶半導体層形成時、（２）ゲー
ト電極形成時、（３）ＬＤＤ領域形成のためのレジスト
膜形成時、（４）コンタクトホール形成時、（５）ドレ
イン電極形成時、（６）平坦化膜形成時、（７）画素電
極形成時において、フォトマスクを使用する必要があ
り、合計で７枚使用しなければならなかった。
【００６４】それに対して、本発明の半導体装置の製造
方法では、多結晶シリコン半導体層をｐチャネル型とす
ることにより、チャネル領域とドレイン領域との間での
電界集中を緩和することができるのでＬＤＤ領域を形成
する必要がなくなり、（１）多結晶半導体層形成時、
（２）ゲート電極形成時、（３）平坦化膜形成時、
（４）画素電極形成時に使用すれば良く、フォトマスク
の使用を４枚とすることができる。このようにして、半
導体装置の工程プロセス及びフォトマスクを削減でき、
その結果、プロセス歩留まりが向上し、液晶表示装置の
製造コストを大幅に低減することが可能となる。
方法では、多結晶シリコン半導体層をｐチャネル型とす
ることにより、チャネル領域とドレイン領域との間での
電界集中を緩和することができるのでＬＤＤ領域を形成
する必要がなくなり、（１）多結晶半導体層形成時、
（２）ゲート電極形成時、（３）平坦化膜形成時、
（４）画素電極形成時に使用すれば良く、フォトマスク
の使用を４枚とすることができる。このようにして、半
導体装置の工程プロセス及びフォトマスクを削減でき、
その結果、プロセス歩留まりが向上し、液晶表示装置の
製造コストを大幅に低減することが可能となる。
【００６５】（実施の形態２）本発明の実施の形態２に
係る半導体装置について、図面を用いて説明する。図６
は、本発明の実施の形態２に係る半導体装置の概略平面
図、図７は、図６のＢ−Ｂ線矢視断面図である。
係る半導体装置について、図面を用いて説明する。図６
は、本発明の実施の形態２に係る半導体装置の概略平面
図、図７は、図６のＢ−Ｂ線矢視断面図である。
【００６６】本実施の形態では、前記薄膜トランジスタ
を複数個、より具体的には３つ直列接続し、該複数個の
薄膜トランジスタのゲート電極を共通接続したマルチゲ
ート構造であることを特徴とした半導体装置について説
明する。このような構成とすることにより、前記実施の
形態１に比べて、更にオフ特性を向上（リーク電流を抑
制）することが可能となる。以下に具体的な構成につい
て説明する。
を複数個、より具体的には３つ直列接続し、該複数個の
薄膜トランジスタのゲート電極を共通接続したマルチゲ
ート構造であることを特徴とした半導体装置について説
明する。このような構成とすることにより、前記実施の
形態１に比べて、更にオフ特性を向上（リーク電流を抑
制）することが可能となる。以下に具体的な構成につい
て説明する。
【００６７】図６、７に示すように、ガラス基板２１上
に、バッファ層２２が形成され、該バッファ層２２上に
ＴＦＴが形成されている。ＴＦＴは、多結晶シリコン半
導体層２５と、ゲート絶縁膜２６と、ゲート電極２７…
と、層間絶縁膜３１と、保護膜３２とが順に積層されて
構成されている。更に、前記保護膜３２上には平坦化膜
３４が形成されており、該平坦化膜３４上にはＩＴＯ等
からなる信号配線３８ａ及び画素電極３８ｂが設けられ
ている。
に、バッファ層２２が形成され、該バッファ層２２上に
ＴＦＴが形成されている。ＴＦＴは、多結晶シリコン半
導体層２５と、ゲート絶縁膜２６と、ゲート電極２７…
と、層間絶縁膜３１と、保護膜３２とが順に積層されて
構成されている。更に、前記保護膜３２上には平坦化膜
３４が形成されており、該平坦化膜３４上にはＩＴＯ等
からなる信号配線３８ａ及び画素電極３８ｂが設けられ
ている。
【００６８】前記多結晶シリコン半導体層２５には、３
つの互いに分離したチャネル領域２９・２９・２９が形
成されており、該チャネル領域２９・２９・２９は不純
物注入領域（ｐ＋領域）３３・３３により互いに接続さ
れている。また、前記チャネル領域の両側には、ソース
領域２８及びドレイン領域３０が形成され、ボロン等の
不純物イオンがドーピングされてＰ型半導体層とされて
いる。
つの互いに分離したチャネル領域２９・２９・２９が形
成されており、該チャネル領域２９・２９・２９は不純
物注入領域（ｐ＋領域）３３・３３により互いに接続さ
れている。また、前記チャネル領域の両側には、ソース
領域２８及びドレイン領域３０が形成され、ボロン等の
不純物イオンがドーピングされてＰ型半導体層とされて
いる。
【００６９】また、ゲート絶縁膜２６を介して所定の形
状にパターンニングされたゲート電極２７・２７・２７
が、前記チャネル領域２９・２９・２９の直上に位置す
るように設けられている。
状にパターンニングされたゲート電極２７・２７・２７
が、前記チャネル領域２９・２９・２９の直上に位置す
るように設けられている。
【００７０】また、ゲート絶縁膜２６、前記層間絶縁膜
３１、前記保護膜３２及び前記平坦化膜３４には一括し
てコンタクトホールが形成され、該コンタクトホール
は、前記多結晶シリコン半導体層２５を構成するソース
領域２８及びドレイン領域３０に達している。そして、
前記コンタクトホールを介して、信号配線３８ａ及び画
素電極３８ｂが、ソース領域２８及びドレイン領域３０
にそれぞれ、直接接続されている。
３１、前記保護膜３２及び前記平坦化膜３４には一括し
てコンタクトホールが形成され、該コンタクトホール
は、前記多結晶シリコン半導体層２５を構成するソース
領域２８及びドレイン領域３０に達している。そして、
前記コンタクトホールを介して、信号配線３８ａ及び画
素電極３８ｂが、ソース領域２８及びドレイン領域３０
にそれぞれ、直接接続されている。
【００７１】このようなマルチゲート構造の半導体装置
は、複数のチャネル領域が形成されているので、チャネ
ル領域とドレイン領域との間で発生する電界集中を分散
させて緩和することができ、ＬＤＤ構造を必要とするこ
となく、ＯＦＦ電流を抑制（オフ特性を向上）すること
ができる。そして、ＬＤＤ構造を備えた場合のようなイ
オン注入量や膜厚のばらつきによって電気特性が不安定
となるようなことはなく、このような半導体装置を液晶
表示装置に用いた場合には、電気特性が安定し、表示特
性が優れた表示装置とすることが可能となる。
は、複数のチャネル領域が形成されているので、チャネ
ル領域とドレイン領域との間で発生する電界集中を分散
させて緩和することができ、ＬＤＤ構造を必要とするこ
となく、ＯＦＦ電流を抑制（オフ特性を向上）すること
ができる。そして、ＬＤＤ構造を備えた場合のようなイ
オン注入量や膜厚のばらつきによって電気特性が不安定
となるようなことはなく、このような半導体装置を液晶
表示装置に用いた場合には、電気特性が安定し、表示特
性が優れた表示装置とすることが可能となる。
【００７２】（実施の形態３）本発明の実施の形態３に
係る半導体装置について、図面を用いて説明する。図８
は、本発明の実施の形態３に係る半導体装置の概略断面
図である。
係る半導体装置について、図面を用いて説明する。図８
は、本発明の実施の形態３に係る半導体装置の概略断面
図である。
【００７３】前記実施の形態２では、透過型液晶表示装
置に用いることのできる半導体装置、即ち、画素電極と
して透明導電膜材料を用いた半導体装置について説明し
たが、これに限るものではなく、本実施の形態では、図
８に示すように、平坦化膜３４上に形成される画素電極
３９ｂを、例えば、アルミニウム、ニッケル、クロム等
から成る比較的反射効率の高い金属材料の反射膜を用い
て形成することができる。このような半導体装置を液晶
表示装置に適用することにより、反射型液晶表示装置を
得ることができる。
置に用いることのできる半導体装置、即ち、画素電極と
して透明導電膜材料を用いた半導体装置について説明し
たが、これに限るものではなく、本実施の形態では、図
８に示すように、平坦化膜３４上に形成される画素電極
３９ｂを、例えば、アルミニウム、ニッケル、クロム等
から成る比較的反射効率の高い金属材料の反射膜を用い
て形成することができる。このような半導体装置を液晶
表示装置に適用することにより、反射型液晶表示装置を
得ることができる。
【００７４】（実施の形態４）本発明の実施の形態４に
係る半導体装置について図面を用いて説明する。図９
は、本発明の実施の形態４に係る半導体装置をエレクト
ロルミネッセンス表示装置に適用した場合の概略断面図
である。
係る半導体装置について図面を用いて説明する。図９
は、本発明の実施の形態４に係る半導体装置をエレクト
ロルミネッセンス表示装置に適用した場合の概略断面図
である。
【００７５】前記実施の形態１〜３では、本発明の半導
体装置を液晶表示装置に適用した例を示したが、図９に
示すように、エレクトロルミネッセンス表示装置に適用
することができる。以下に具体的な構成について説明す
る。
体装置を液晶表示装置に適用した例を示したが、図９に
示すように、エレクトロルミネッセンス表示装置に適用
することができる。以下に具体的な構成について説明す
る。
【００７６】図９に示すように、ガラス基板４１上に、
図示せぬバッファ層を形成、該バッファ層上に、ｐチャ
ネル型のＴＦＴ４８が形成されている。前記ＴＦＴ４８
上には平坦化膜４４が形成されている。そして、前記実
施の形態１〜３で説明したように、前記平坦化膜４４か
らＴＦＴ４８を構成する層間絶縁膜４３、ゲート絶縁膜
４２に渡って一括的にコンタクトホールが形成され、画
素電極４５がコンタクトホールを介して前記ＴＦＴ４８
を構成するドレイン電極４８ｃに直接接続されている。
また、前記画素電極４５上には発光層４６が形成され、
該発光層４６上には陰極４７が形成されている。このよ
うな構成とすることによって、前記実施の形態１の場合
と同様に、表示特性が優れたエレクトロルミネッセンス
表示装置とすることができ、また、エレクトロルミネッ
センス表示装置の製造コストを大幅に削減することがで
きる。
図示せぬバッファ層を形成、該バッファ層上に、ｐチャ
ネル型のＴＦＴ４８が形成されている。前記ＴＦＴ４８
上には平坦化膜４４が形成されている。そして、前記実
施の形態１〜３で説明したように、前記平坦化膜４４か
らＴＦＴ４８を構成する層間絶縁膜４３、ゲート絶縁膜
４２に渡って一括的にコンタクトホールが形成され、画
素電極４５がコンタクトホールを介して前記ＴＦＴ４８
を構成するドレイン電極４８ｃに直接接続されている。
また、前記画素電極４５上には発光層４６が形成され、
該発光層４６上には陰極４７が形成されている。このよ
うな構成とすることによって、前記実施の形態１の場合
と同様に、表示特性が優れたエレクトロルミネッセンス
表示装置とすることができ、また、エレクトロルミネッ
センス表示装置の製造コストを大幅に削減することがで
きる。
【００７７】尚、本実施の形態では、ＴＦＴ４８の構成
をシングルゲート型としているが、マルチゲート型構造
とすることもできるのは勿論である。
をシングルゲート型としているが、マルチゲート型構造
とすることもできるのは勿論である。
【００７８】
【発明の効果】以上のように、本発明によれば、半導体
装置の工程プロセス及びフォトマスクを削減でき、その
結果、プロセス歩留まりが向上し、液晶表示装置やエレ
クトロルミネッセンス表示装置等の表示装置の製造コス
トを大幅に低減することが可能となる。
装置の工程プロセス及びフォトマスクを削減でき、その
結果、プロセス歩留まりが向上し、液晶表示装置やエレ
クトロルミネッセンス表示装置等の表示装置の製造コス
トを大幅に低減することが可能となる。
【００７９】また、ＴＦＴをｐチャネル型とすることに
よりオフ特性を向上させることができ、ＴＦＴ特性が安
定する。また、ｐチャネル型ＴＦＴを用いた表示装置は
表示特性が優れたものである。
よりオフ特性を向上させることができ、ＴＦＴ特性が安
定する。また、ｐチャネル型ＴＦＴを用いた表示装置は
表示特性が優れたものである。
【図１】本発明の実施の形態１に係る半導体装置の概略
平面図である。
平面図である。
【図２】図１のＡ−Ａ線矢視断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造
工程を示す概略断面図である。
工程を示す概略断面図である。
【図５】従来の半導体装置の製造工程と本発明の半導体
装置の製造工程を比較するためのフローチャートであ
る。
装置の製造工程を比較するためのフローチャートであ
る。
【図６】本発明の実施の形態２に係る半導体装置の概略
平面図である。
平面図である。
【図７】図７は、図６のＢ−Ｂ線矢視断面図である。
【図８】本発明の実施の形態３に係る半導体装置の概略
断面図である。
断面図である。
【図９】本発明の実施の形態４に係る半導体装置をエレ
クトロルミネッセンス表示装置に適用した場合の概略断
面図である。
クトロルミネッセンス表示装置に適用した場合の概略断
面図である。
【図１０】従来のＴＦＴの構造を示す概略断面図であ
る。
る。
１ ガラス基板 ２ バッファ層 ３ アモルファスシリコン層 ５ 多結晶シリコン半導体層 ６ ゲート絶縁膜 ７ ゲート電極 ８ ソース領域 ９ チャネル領域 １０ ドレイン領域 １１ 層間絶縁膜 １２ 保護膜 １４ 平坦化膜 １５・１５ コンタクトホール １６ 開口部 １８ａ 信号配線 １８ｂ 画素電極 ２０ 薄膜トランジスタ ２１ ガラス基板 ２２ バッファ層 ２５ ポリシリコン層 ２６ ゲート絶縁膜 ２７ ゲート電極 ２８ ソース領域 ２９ チャネル領域 ３０ ドレイン領域 ３１ 層間絶縁膜 ３２ 保護膜 ３３ Ｐ＋領域 ３４ 平坦化膜 ３９ａ 信号配線 ３９ｂ 画素電極 ４１ ガラス基板 ４２ ゲート絶縁膜 ４３ 層間絶縁膜 ４４ 平坦化膜 ４５ 陽極 ４６ 発光層 ４７ 陰極 ４８ ＴＦＴ ４８ｃ ドレイン電極
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１７Ｎ (72)発明者 千田 耕司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H091 FA14Z FA44Z GA13 HA07 HA10 LA30 2H092 GA29 HA28 JA24 JA34 JA37 JA41 JA46 JB58 KA04 KB25 MA13 MA17 MA29 MA30 NA19 NA29 PA01 QA07 5C094 AA42 AA43 AA44 BA03 BA27 BA43 CA19 DA15 EA04 EA07 EB02 5F110 AA06 AA16 AA26 BB01 CC02 DD02 DD13 EE04 EE28 EE44 FF02 FF30 GG02 GG13 GG25 GG45 GG47 HJ01 HJ12 HJ18 HJ23 HL02 HL03 HL04 HL07 NN03 NN23 NN24 NN27 NN35 NN72 PP03 PP04 PP35 QQ11 QQ19
Claims (10)
- 【請求項１】 絶縁性基板と、 前記絶縁性基板上にマトリクス状に配置される薄膜トラ
ンジスタであり、チャネル領域と、該チャネル領域の両
側にソース領域及びドレイン領域と、が形成された多結
晶シリコン半導体層を有し、前記チャネル領域の上方に
は、ゲート絶縁膜を介してゲート電極が形成され、該ゲ
ート電極を覆うように前記ゲート絶縁膜上には層間絶縁
膜及び保護膜が順に形成された薄膜トランジスタと、 前記薄膜トランジスタを覆うように前記絶縁性基板上に
形成された平坦化膜と、 前記平坦化膜上に形成された画素電極と、を備え、 前記平坦化膜、前記保護膜、前記層間絶縁膜及び前記ゲ
ート絶縁膜に渡って一括的にコンタクトホールが形成さ
れ、 該コンタクトホールを介して、前記画素電極が前記ソー
ス領域または前記ドレイン領域に直接接続された構成で
あることを特徴とする半導体装置。 - 【請求項２】 前記多結晶シリコン半導体層がｐ型半導
体層であることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記薄膜トランジスタを複数個直列接続
したマルチゲート構造であることを特徴とする請求項１
または請求項２記載の半導体装置。 - 【請求項４】 絶縁性基板上に、多結晶シリコン半導体
層をパターン状に形成する多結晶シリコン半導体層形成
工程と、 前記多結晶シリコン半導体層を覆うように絶縁性基板上
にゲート絶縁膜を形成するゲート絶縁膜形成工程と、 前記ゲート絶縁膜上にゲート電極をパターン状に形成す
るゲート電極形成工程と、 前記多結晶シリコン半導体層に前記ゲート電極をマスク
として不純物を注入して、ソース領域、チャネル領域、
ドレイン領域を形成する不純物注入工程と、 前記ゲート電極を覆うようにゲート絶縁膜上に層間絶縁
膜を形成する層間絶縁膜形成工程と、 前記層間絶縁膜上に保護膜を形成する保護膜形成工程
と、 前記保護膜上に平坦化膜をパターン状に形成する平坦化
膜形成工程と、 前記平坦化膜をマスクとして前記層間絶縁膜から前記ゲ
ート絶縁膜に渡って一括的にエッチングを行なってコン
タクトホールを形成するコンタクトホール形成工程と、 前記平坦化膜上および前記コンタクトホール内に導電膜
材料からなる画素電極をパターン状に形成して、該画素
電極を前記コンタクトホールを介して前記ソース領域ま
たはドレイン領域に直接接続する画素電極形成工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 【請求項５】 前記不純物注入工程において、前記多結
晶シリコン半導体層に注入する不純物がボロンであるこ
とを特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記平坦化膜形成工程後に平坦化膜の熱
処理を行なう熱処理工程を備えたことを特徴とする請求
項４記載の半導体装置の製造方法。 - 【請求項７】 請求項１〜請求項３記載の半導体装置か
らなる第１の基板と、 前記第１の基板に対向する対向電極が配置された第２の
基板と、 前記第１の基板と前記第２の基板との間に配置された液
晶層と、を備えたことを特徴とする液晶表示装置。 - 【請求項８】 前記画素電極が反射膜材料であることを
特徴とする請求項７記載の液晶表示装置。 - 【請求項９】 前記画素電極が透明導電膜材料であるこ
とを特徴とする請求項７記載の液晶表示装置。 - 【請求項１０】 請求項１〜請求項３記載の半導体装置
からなる基板と、 前記基板上に配置された発光層と、 前記発光層上に形成された対向電極と、を備えたことを
特徴とするエレクトロルミネッセンス表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000390397A JP2002196700A (ja) | 2000-12-22 | 2000-12-22 | 半導体装置とその製造方法、及びそれを用いた液晶表示装置、エレクトロルミネッセンス表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000390397A JP2002196700A (ja) | 2000-12-22 | 2000-12-22 | 半導体装置とその製造方法、及びそれを用いた液晶表示装置、エレクトロルミネッセンス表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002196700A true JP2002196700A (ja) | 2002-07-12 |
Family
ID=18856774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000390397A Pending JP2002196700A (ja) | 2000-12-22 | 2000-12-22 | 半導体装置とその製造方法、及びそれを用いた液晶表示装置、エレクトロルミネッセンス表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002196700A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669316B1 (ko) * | 2003-11-28 | 2007-01-15 | 삼성에스디아이 주식회사 | 유기 전계 발광 표시 장치 |
| JP2009069735A (ja) * | 2007-09-18 | 2009-04-02 | Casio Comput Co Ltd | 表示装置及び表示装置の製造方法 |
| KR100926309B1 (ko) * | 2002-12-09 | 2009-11-12 | 삼성전자주식회사 | 액정표시장치 및 이의 제조 방법 |
| US7742118B2 (en) | 2003-01-17 | 2010-06-22 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| CN107644890A (zh) * | 2016-07-21 | 2018-01-30 | 三星显示有限公司 | 显示装置及其制造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160019A (ja) * | 1991-12-03 | 1993-06-25 | Toshiba Corp | 半導体装置の製造方法 |
| JPH06265940A (ja) * | 1992-09-25 | 1994-09-22 | Sony Corp | 液晶表示装置 |
| JPH0815731A (ja) * | 1994-06-24 | 1996-01-19 | Sony Corp | 表示用基板の製造方法 |
| JPH10293323A (ja) * | 1997-04-21 | 1998-11-04 | Seiko Epson Corp | 液晶パネルおよび液晶パネル用基板および電子機器並びに投写型表示装置 |
| JPH11233790A (ja) * | 1998-02-18 | 1999-08-27 | Sony Corp | 薄膜トランジスタの製造方法 |
| JP2000214800A (ja) * | 1999-01-20 | 2000-08-04 | Sanyo Electric Co Ltd | エレクトロルミネッセンス表示装置 |
-
2000
- 2000-12-22 JP JP2000390397A patent/JP2002196700A/ja active Pending
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| CN107644890A (zh) * | 2016-07-21 | 2018-01-30 | 三星显示有限公司 | 显示装置及其制造方法 |
| CN107644890B (zh) * | 2016-07-21 | 2024-01-02 | 三星显示有限公司 | 显示装置及其制造方法 |
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