JPH10289980A - 低コスト混合メモリ集積回路の新規な構造、新規なnvram構造ならびに混合メモリおよびnvramの構造を形成する方法 - Google Patents
低コスト混合メモリ集積回路の新規な構造、新規なnvram構造ならびに混合メモリおよびnvramの構造を形成する方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 93
- 230000015572 biosynthetic process Effects 0.000 title description 8
- 239000000758 substrate Substances 0.000 claims abstract description 72
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 65
- 229920005591 polysilicon Polymers 0.000 claims abstract description 64
- 239000003990 capacitor Substances 0.000 claims abstract description 39
- 238000002955 isolation Methods 0.000 claims abstract description 38
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 238000007667 floating Methods 0.000 claims description 69
- 239000004020 conductor Substances 0.000 claims description 31
- 238000001465 metallisation Methods 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 11
- 230000008878 coupling Effects 0.000 claims description 9
- 238000010168 coupling process Methods 0.000 claims description 9
- 238000005859 coupling reaction Methods 0.000 claims description 9
- 239000007943 implant Substances 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 239000010408 film Substances 0.000 claims description 7
- 239000010409 thin film Substances 0.000 claims description 6
- 238000012546 transfer Methods 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 2
- 239000011521 glass Substances 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 abstract description 42
- 238000013461 design Methods 0.000 abstract description 2
- 210000004027 cell Anatomy 0.000 description 158
- 230000008569 process Effects 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 238000007788 roughening Methods 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 210000000692 cap cell Anatomy 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000007664 blowing Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 241001448862 Croton Species 0.000 description 1
- 101000685982 Homo sapiens NAD(+) hydrolase SARM1 Proteins 0.000 description 1
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 1
- 102100034184 Macrophage scavenger receptor types I and II Human genes 0.000 description 1
- 101710134306 Macrophage scavenger receptor types I and II Proteins 0.000 description 1
- 102100023356 NAD(+) hydrolase SARM1 Human genes 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000000849 selective androgen receptor modulator Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
Abstract
よびSRAMセル構造を含んでいる半導体メモリデバイ
ス、NVRAMセル構造。 NVRAM、DRAM、も
しくはSRAMメモリ構造を一枚の基板上に含んでいる
メモリ構造を形成する方法、ならびに新規なNVRAM
セル構造を形成する方法の提供。 【解決手段】 NVRAMセル構造、DRAMセル構
造、およびSRAMセル構造は同一基板上にある。
Description
プに使用される新規なメモリ構造に関する。詳細にいう
と、本発明はNVRAM、DRAMもしくはSRAMメ
モリ構造を単一の基板上に含んでいるメモリ構造を提供
する。本発明は新規なNVRAMセル構造も含む。さら
に、本発明はNVRAM、DRAM、もしくはSRAM
メモリ構造を単一の基板上に含んでいるメモリ構造を形
成する方法、ならびに新規なNVRAMセル構造を形成
する方法に関する。
メモリ・チップの歩留まりを改善するに当たり重要な役
割を果たしている。しかしながら、このような技術に関
連した欠点がある。たとえば、この技術にしたがって生
産されたデバイスはチップ面積の点でかさばっており、
費用がかさむものである。この技術によるデバイスに生
じることのあるヒューズ・ブロー・プロセスがブローす
る。ヒューズ・ブロー・プロセスは時間がかかり、信頼
性に欠けるものであり、またヒューズはプログラムでき
ない。
OMのブロックをDRAMまたはSRAMなどの他のメ
モリ・アレイに組み込むことがしばしば必要となる。こ
のようなデバイスの例の一つに「スマート・カード」が
ある。スマート・カードにおいては、RAMがスクラッ
チ・パッドとして働き、ROMがプログラムを記憶し、
カードのオペレーティング・システムを実行し、EEP
ROMがユーザ・データを収容し、マイクロコントロー
ラがメモリを割り振り、暗号化プログラムを実行する。
スマート・カードの一例がJohn Gallantの
「SmartCards」、EDN、1995年11月
23日、第34−42ページに記載されている。この文
献は参照することにより、本明細書の一部となる。
イズが小さく、低コストのスマート・カード集積回路を
設計することが、大きい課題となっている。このような
デバイスには多くの固有の問題がある。たとえば、25
mm2を超えるチップ・サイズはカードを屈曲させたと
きに破損しやすい。
を作成する方法を提供することにより、上記の問題なら
びにその他の問題を解決しようとするものである。
Mセルすなわち不揮発性メモリと置き換えることが望ま
しいことを認識していた。しかしながら、本発明者らは
異なるタイプのメモリ・セルを同一の基板に形成するた
めの組合せ方法の問題点を認識していた。異なるタイプ
のメモリ・セルを組み合わせる周知の方法は、2つ以上
のタイプのメモリを単一のチップに製造するために多く
の複雑なプロセス・ステップ、多くの特別なマスキング
・レベルおよび材料総を含んでいる。このような方法は
時間がかかり、費用がかさむものである。他の手法はメ
モリ・セルを同一のチップではなく、システム・レベル
だけで集積していた。
さまざまなタイプのメモリ・セル構造を単一の基板上に
形成する方法を提供することにより、上記に対する解決
策を提供する。
する。
本発明はNVRAMセル構造、DRAMセル構造および
SRAMセル構造を含む半導体メモリ・デバイスを単一
の基板に設ける。
平坦化ゲートを含む新規なNVRAMセル構造を提供す
る。
RAMセル構造、DRAMセル構造、およびSRAMセ
ル構造を同一の基板上に含んでおり、かつポリシリコン
層を含む複数のゲート構造と関連付けられている半導体
メモリ・デバイスを形成する方法を提供する。この方法
は第2のポリシリコン層をゲート構造上に付着させるこ
とを含む。NVRAMセルのフローティング・ゲートは
ポリシリコンの第2の層をパターン化することにより、
前記基板上の前記ゲート構造の一つに接続され、基板内
の第1ドレン領域および第1のソース領域に関連付けら
れた少なくとも一つのスタッド相互接続上に形成され
る。DRAMセルまたはSRAMセルのコンデンサは基
板内に形成された少なくとも第2のドレン領域上のポリ
シリコンの第2の層をパターン化することによって形成
される。誘電体の薄い層がパターン化された第2のポリ
シリコンの露出表面に付着される。ポリシリコンの第3
の層がパターン化された第2のポリシリコン層上に付着
される。NVRAMセルの制御ゲートが第3のポリシリ
コン層をパターン化することによって、第2のポリシリ
コン層の対応するパターン化部分に付着された誘電体層
上に形成される。DRAMセルの接地プレートまたは薄
膜トランジスタ(TFT)SRAMセルの本体が、第3
のポリシリコン層をパターン化することによって、第2
のポリシリコン層の対応するパターン化部分に付着され
た誘電体層上に形成される。
法にしたがって形成された半導体メモリ・デバイスも含
む。
下の説明から当分野の技術者には直ちに明らかとなろ
う。本発明を実施するために考えられる最良の形態を示
す。本発明の好ましい実施の形態に関する詳細な説明を
図示説明する。当分野の技術者に認識されるように、本
発明はその他の異なる実施の形態を含むものである。本
発明の細部を本発明から逸脱することなく、さまざまな
点で改変することができる。したがって、図面および説
明は限定的なものではなく、本質的に例示を目的とする
ものとみなすべきである。
ック・ゲートNVRAMセル構造を示す。図1に示す構
造は基板4に形成されたソース領域1およびドレン領域
2を示す。浅いトレンチ分離領域6および8が基板内の
ソースおよびドレンそれぞれの領域の縁部に形成されて
いる。
およびドレン領域2の少なくとも一部の上の基板4上に
設けられている。図1に示すように、フローティング・
ゲート12は基板の最も近いところに形成される。制御
ゲート14はフローティング・ゲート12の上方に形成
される。
・ゲートと基板4の表面の間のフローティング・ゲート
12の下方におかれる。絶縁層16により、キャリアが
ドレン2または基板4の間のある電圧レベルでトンネル
することが可能となり、制御ゲート14がフローティン
グ・ゲート12をプログラムすることが可能となる。デ
バイスがプログラムされると、デバイスの閾値が変化す
る。閾値の変化は次いで、デバイスの「オン/オフ」状
態を決定することができる。
る。絶縁材料は二酸化シリコンであることが好ましい。
AMセル構造は、従来のDRAM、特に高密度トレンチ
・コンデンサDRAMと集積することが困難である。こ
れはDRAMのトレンチ・コンデンサをゲートより前に
形成しなければならないからである。ゲート・レベルに
おいてであっても、NVRAMに特別なポリシリコン層
が必要である。
形成と両立するプロセスを提供するために検討された解
決策として考えられるものの一つは、スタック・コンデ
ンサDRAMセル構造、またはTFT(薄膜トランジス
タ)SRAMセル構造をNVRAMの一部として使用す
ることである。コンデンサおよびTFTがゲート後に形
成されるものであるから、コンデンサの接地極板すなわ
ちTFTデバイスの本体の上部層をNVRAMの制御ゲ
ートと共用することができる。しかしながら、図1に示
し、上記で検討した従来のRAM構造を使用すること
は、この手法と使用するのには適していない。
ル構造と同じ基板上に形成する際の問題点を解消するも
のである。本発明はNVRAMセル構造、DRAMセル
構造、およびSRAMセル構造を単一の基板上に形成す
るのに矛盾のない方法を提供する。このような方法を提
供するに当たり、本発明はさまざまなタイプのメモリ・
セルを一つの基板上に形成する周知の方法に関連した、
時間とリソースを消費する方法を回避する。
成する方法を提供するものであるが、高電圧デバイスお
よび関連する方法を依然実施する必要がある。ただし、
NVRAM用の高電圧周辺デバイスを形成するのに必要
な特別な処理ステップを本明細書で説明する。
ンプおよびブーストW/Lドライバなどがある。これら
のデバイスは厚い酸化物層を必要とするため、酸化物の
信頼性を保存することができる。ブーストW/Lドライ
バの例については、参照することによりその開示全体が
本明細書の一部となる米国特許第5513142号を参
照されたい。また、I/O回路は「高電圧」を「調べ
る」ことができる。したがって、さまざまな酸化物厚さ
をこれらの用途に提供することができる。
ック・コンデンサDRAMのトポロジーおよび材料層を
利用する。本発明は二重ポリシリコン層を利用して、ス
タック・コンデンサを形成する。この手法はTFTデバ
イスの形成にも利用できる。このようにしてTFTデバ
イスを形成する場合、底部ポリシリコンをp−FETロ
ード・デバイスのゲートとして利用することができる。
上部ポリシリコン層をTFTの本体に利用することがで
きる。
RAMセル構造、DRAMセル構造、およびSRAMセ
ル構造の実施の形態を含む、メモリ・デバイスの実施の
形態の断面図である。図2に示すNVRAMセル構造の
実施の形態は基板24に形成されたソース領域20およ
びドレン領域22を含んでいる。この場合も、浅いトレ
ンチ分離領域26および28が基板内のソースおよびド
レンそれぞれの領域に隣接した基板に設けられている。
レン領域22両方の少なくとも一部の上方の基板上に形
成される。ゲート・レベルはゲート構造32を含んでい
る。ゲート構造32を絶縁材料34の薄層によって、基
板24ならびにソース20およびドレン22から分離さ
れる。ゲート構造32を領域36によって分離すること
もできる。
二酸化シリコンであることが好ましい。
ソース領域20、ドレン領域22、およびゲート構造3
2のそれぞれの上方に形成することができる。上記で検
討したように、スタッド相互接続を異なるタイプのメモ
リセル内の異なる位置に形成することができる。スタッ
ド相互接続は各種の導電材料で形成することもできる。
スタッド相互接続を形成する際に利用できる材料の例と
しては、タングステン、アルミニウム、チタンおよびタ
ンタルがある。
ド相互接続およびゲート構造は誘電体44の層によって
包囲されている。第1の誘電体層に利用できる誘電体の
例としては、CVD酸化物がある。
続38、40および42、ならびに誘電体平面44の一
部の上方に付着させることができる。NVRAMセル構
造は第1のレベルの金属皮膜にソース・ラインとビット
・ラインの両方を含んでいることができる。NVRAM
セル構造におけるソースおよびビット両方のラインは水
平方向に延びていることができる。金属皮膜は各種の導
電材料で形成することもできる。第1レベルの金属皮膜
を形成する際に利用できる材料の例としてはCVDまた
はスパッタ付着のアルミニウムまたは銅などがある。
ド相互接続38、40および42、ならびに第1のレベ
ルの金属皮膜46および48の上方に配置できる。図2
に示すように、バイア52を第2の誘電体層50に形成
することもできる。
バイアを包囲している第2の誘電体層50の表面上に、
NVRAMセル構造のフローティング・ゲート54が形
成される。フローティング・ゲートは任意的刹那材料で
形成することができる。たとえば、フローティング・ゲ
ートをCVDポリシリコン製とすることができる。ポリ
シリコンはその場で付着することができる。
構造54の表面を粗面化することができる。粗面化は高
い結合率をもたらすことができる。このような表面の粗
面化方法は、当分野で周知である。本明細書記載のフロ
ーティング・ゲートまたはその他の構造の表面の粗面化
に利用できる方法の例としては、非晶質シリコンの層を
付着させ、これをアニールして、多結晶シリコンに変換
することなどがある。このような方法は米国特許第47
57360号に記載されており、その開示全体は参照す
ることにより本明細書の一部となる。しかしながら、フ
ローティング・ゲート構造は粗面化しなくてもよい。本
発明による拡張フローティング・ゲートは、従来のゲー
トよりも大きい面積を含んでいる。
54上に設けることが好ましい。フローティング・ゲー
ト表面を粗面化した場合には、フローティング・ゲート
54の表面に隣接した制御ゲート60がフローティング
・ゲート54の表面の頂部におかれるものであるから、
対応して粗面化される。
致する表面の粗面化は、スタック・コンデンサのキャパ
シタンスを増加させる。粗面化された表面はコンデンサ
の有功面積を増加させる。粗面化表面は電界拡張トンネ
ル方法によるトンネル酸化物として働くことができる。
ただし、ゲート表面の粗面化は必要なものではない。
物として使用する実施の形態によれば、フローティング
・ゲートの表面面積を最小限として、結合率を改善する
こともできる。結合率を改善することにより、低い電圧
レベルでゲートをプログラムすることが可能となる。キ
ャリアを制御ゲートからフローティング・ゲートへ注入
することができる。
ート酸化物をNVRAMセル用のトンネル酸化物として
利用することもできる。大きいフローティング・ゲート
表面積は結合率を改善する。上述のように、フローティ
ング・ゲート表面の粗面化は、増大した表面積を達成す
るのに必要なものではない。
施の形態のプログラミング速度を、従来の方法にしたが
って行うこともできる。あるいは、プログラミング速度
はフローティング・ゲートからドレンまたは基板に対し
て、あるいはその逆に生じるものであってもよい。
たポリシリコンであることが好ましい。付着後に、ポリ
シリコンをパターン化して、これがNVRAMに対する
制御ゲートを形成するようにする。
DRAMの実施の形態を示す。図2に示すNVRAM構
造と同様に、DRAM構造はソース62、ドレン64お
よびトレンチ分離領域28を含んでいる。本発明による
DRAM構造は上述のNVRAMと同様なゲート構造6
8ならびにスタッド相互接続76および78を含んでい
ることができる。しかしながら、図3に示した実施の形
態からわかるように、スタッド相互接続は本発明による
DRAMセルのゲート構造68上にではなく、ソース領
域62およびドレン領域64上方だけに形成できる。
金属被覆を形成することができる。しかしながら、図3
に示すDRAMの実施の形態において、第1レベルの金
属被覆は図2に示したNVRAMの実施の形態における
ソースおよびドレンにではなく、ドレン80だけに接続
することができる。さらに、本発明によるDRAMの第
1レベルの金属被覆は水平方向にビット・ラインを、ま
た垂直方向にワード・ラインを有していることができ
る。
成することができる。たとえば、チタンをポリシリコン
の表面付着することができる。ある温度で、ある時間の
間アニールした後、チタンがポリシリコンと反応して、
ケイ化チタン(低抵抗率のTiSi)を形成することが
できる。
に、DRAM構造は第2の誘電体層82を含んでいるこ
とが好ましい。バイア84をNVRAM構造と同様に、
DRAM構造の第2の誘電体82に形成することができ
る。しかしながら、DRAM構造において、バイアはN
VRAMのゲート構造30にではなく、ソース64に接
続されたスタッド相互接続78で開いている。
サ、すなわちノード極板がバイア84、バイア上方の空
間、およびバイアを包囲する第2の誘電体層82の表面
に設けられる。DRAMセルのコンデンサはポリシリコ
ン製でよい。ポリシリコンはその場で付着することがで
きる。ドープ・ポリシリコンはこれを使用してNVRA
Mの制御ゲートおよびSRAMの本体を形成できるので
あるから、この構造にもっとも適切な材料である。
DRAMのコンデンサまたはノード極板の表面を粗面化
することができる。誘電体の薄層をノード極板のコンデ
ンサ表面に成長または付着させることができる。DRA
Mの接地極板は誘電体層の頂面、ならびにDRAMのコ
ンデンサまたはノード極板を包囲する第2の誘電体層8
2の包囲表面にある。コンデンサまたはノード極板の表
面が粗面化されている場合には、粗面を薄い誘電体層お
よび接地極板の下面に重複させるのが好ましい。
NVRAMないしDRAMセルと同じメモリ・デバイス
にSRAMセル構造に形成することができる。本発明に
よるSRAMの実施の形態を図4に示す。図4には1/
2ラッチ、1つのTFTデバイスおよび1つのプルダウ
ンnfetだけが示されている。もう一方の1/2ラッ
チは反対面で実質的に同じものである。したがって、こ
れは図4には示されていない。これに対し、図25およ
び図28は背面組合せSRAMラッチを示しており、こ
れは2つのプルアップnfet TFTおよび2つのプ
ルアップnfetデバイスを含んでいるが、2つのトラ
ンスファ・ゲートは示されていない。
MおよびDRAM構造と同様なソース領域94およびド
レン領域96を含んでいる。浅いトレンチ分離領域98
および100をソース領域94およびドレン96のそれ
ぞれに隣接して設けることもできる。
SRAMがゲート構造104および分離構造106を含
むゲート102を含んでいることが好ましい。この場合
も、上記のNVRAMおよびDRAMと同様、ゲート構
造を絶縁層107によって基板から分離することができ
る。絶縁層は酸化材料の層でよい。絶縁材料は二酸化シ
リコンの層であることが好ましい。
接続されたスタッド相互接続110を含んでいる。SR
AM構造はソース94、ドレン96、ならびに分離領域
98および100を含んでいる基板の頂面に第1の誘電
体層108も含んでいる。第1の誘電体層はゲート10
2の上を少なくとも部分的に延びていてもよい。上記で
検討した材料をSRAM構造のスタッド相互接続を形成
する際に使用することもできる。
よびDRAM構想とは異なり、図4に示すSRAM構造
は第1レベルの金属皮膜を含んでいない。ただし、第2
の層の誘電体112が第1の層の誘電体上方に設けられ
ている。さらに、バイア114が第2の誘電体層に設け
られている。
FTゲートがバイア、バイア上方の空間、およびバイア
を包囲する第2の誘電層82の表面に配置されている。
TFTゲートをP型ロード・トランジスタで形成するこ
とができる。ロード・トランジスタはプルダウンn−f
etトランジスタとともに、インバータを形成するため
に必要である。SRAM全体には、2つの背面組み合わ
せインバータがフルラッチを形成するために必要であ
る。この構造の略図を図25に示す。
記で検討したように、TFTゲートの表面を粗面化する
ことができる。DRAMおよびNVRAMセルそれぞれ
のノード極板およびフローティング・ゲートの表面を粗
面化するために上記で利用した方法を同時に使用して、
SRAMセルのTFTゲートの表面を粗面化することが
できる。誘電体122の薄層を、TFT本体が配置され
るTFTゲートの表面120の一部に成長または付着さ
せることができる。TFT本体126を図4に示す。T
FT本体の材料がTFTゲートの粗面化表面上に置かれ
るため、薄誘電体層122に隣接したTFT本体の表面
124を粗面化することができる。
実施の形態は、2つのプルアップTFTロードpfet
デバイスおよび2つのn−fetデバイスを含む2つの
背面組合せインバータを含んでいる。
ートを含むNVRAM構造の実施の形態を示す。小さい
表面積は結合率を改善し、低い電圧レベルを使用するこ
とを可能とする。キャリアを制御ゲートからフローティ
ング・ゲートへ、あるいはその逆に注入することができ
る。上述のように、フローティング・ゲートおよび制御
ゲートの表面は粗面化する必要がない。
ーティング・ゲートと制御ゲートの間に薄い誘電体層な
いしトンネル酸化物を含んでいる。このような実施の形
態は約80Åのトンネル酸化物を含んでいることができ
る。
対応した従来のNVRAMセル構造の実施の形態を示
す。
面積を有している本発明によるNVRAM構造の実施の
形態を示す。このようなフローティング・ゲートを含む
本発明によるNVRAM構造の実施の形態は粗さが少な
いすなわち滑らかな上面を含んでいることができる。全
体的な表面積が大きいフローティング・ゲートは粗面化
度が低いことによって生じる小さい表面積に適合する。
しかしながら、上述のように、制御ゲートおよびフロー
ティング・ゲートの表面は粗面化する必要がない。
約30−40Åのトンネル酸化物を含んでいることが好
ましい。
導体にNVRAMセル構造、DRAMセル構造、および
SRAMセル構造を形成する方法も含んでいる。図9−
図20は図24−図26および図27−図29に示す構
造を形成するための、本発明によるプロセスの各種の時
点の断面図を示す。図24−図26は本発明によるフラ
ッシュPROMセル、TFT SRAM、およびスタッ
ク・コンデンサDRAMセルそれぞれの実施の形態の断
面図を示す。図27−図29は図24−図26のそれぞ
れに示したメモリ・セルの上面図を示す。図21−図2
3はそれぞれ図24−図26に示したメモリ・セルの略
図である。
ルは図24および図27に示したフラッシュPROMセ
ルに対応している。図9−図20に示した中央メモリ・
セルは図25および図28に示したTFT SRAMセ
ルに対応している。さらに、図9−図20で形成される
図示の右側のメモリ・セルは、図26および図29に示
したスタック・コンデンサDRAMセルに対応してい
る。
の従来の方法にしたがって基板を設け、分離およびゲー
ト・レベルを形成することによって開始される。同じプ
ロセスを利用して、図2、図3および図4に示したソー
ス領域、ドレン領域、トレンチ分離領域、およびゲート
構造を形成することができる。別個なイオン注入マスキ
ング・ステップがDRAMおよびNVRAMデバイスの
Vtを最適化するのに必要なこともある。ソース、ドレ
ン、およびゲート構造をすべてケイ化物として、抵抗率
を下げることもできる。
セスは、図9に示した構造を形成することによって開始
される。図9はnウェル、pウェルなどのウェル・イン
プラントをすべて含んでいる半導体基板101を示す。
これらのインプラントは従来の方法にしたがって形成す
ることができる。浅い分離領域202も従来の方法にし
たがって形成することが好ましい。
03の層によって覆うことができる。パッドに利用でき
る材料の例としては、酸化物およびチッ化物がある。
の層を形成してもよい。ゲート酸化物を形成するために
利用できる材料の例としては、熱酸化物、CVD酸化物
またはCVDチッ化物などがある。ゲート酸化物の厚さ
は約6nmないし約12nmである。
に形成されている構造上に付着させることができる。ポ
リシリコンはCVDによって形成することができる。チ
ッ化物の薄い層205を次いで第1のポリシリコン層上
に付着することができる。チッ化物層もCVDによって
形成することができる。チッ化物層の形成後、構造は図
9に示すようになる。
頂部チッ化物層205の一部から、パッド材料203が
除去されている。この除去は反応性イオン・エッチング
・プロセスによって達成される。その後、パッド材料を
エッチングに利用し、次いで除去することができる。パ
ッド材料を除給するのに利用できるプロセスの例として
は、湿式ステップおよび湿式クリーニング・ステップな
どがある。
シリコン基板の露出表面に形成することができる。誘電
体は熱酸化物でよく、また露出表面に成長させることに
よって形成できる。誘電体層はトンネル酸化物とも呼ば
れ、約3nmないし約5nmの厚さを有していることが
できる。この層はきわめて薄く、図10において細い線
で表されている。この時点までに形成された構造を図1
0に示す。
の層207を図10に示すような構造全体の上に形成す
ることができる。第2のポリシリコン層207はCVD
によって付着させることができる。
・レジスト・パターン208を利用して、第1のポリシ
リコン層上におかれた第2のポリシリコン層の一部を除
去することができる。フォトリソグラフィ・レジスト・
パターンはその後剥離される。
RAMおよびDRAMのゲートを従来のエッチング・プ
ロセスで形成することができる。側壁スペーサ210は
誘電体の付着によって形成し、ブランケット・エッチン
グによって調整することができる。 得られる構造を図
13に示す。
ド相互接続212を従来の方法にしたがって形成するこ
とができる。上述したように、NVRAMセル内のスタ
ッド相互接続はソース、ドレン、およびゲートから延び
ているだけであるのに対し、DRAMセルにおいては、
スタッド相互接続はソースおよびドレンから延びている
だけである。図14は第1の誘電体面およびスタッド相
互接続の形成後のデバイスの断面図を示す。
1の誘電体層およびスタット相互接続の上に形成するこ
とができる。金属皮膜は周知の従来の手段によって画定
される。金属皮膜および全体的な構造を図15の断面図
で示す。図15からわかるように、本発明によるNVR
AM構造は水平方向に延びているソース・ライン228
およびビット・ライン203を含む金属皮膜を含んでい
る。一方、図15に示すDRAM構造は水平方向のビッ
ト・ライン215を含んでいる。DRAMはワード・ラ
イン216も含んでおり、これは垂直方向のポリシリコ
ン・ゲートである。
電体の第2の層217を基板の表面および第1レベルの
金属皮膜に付着させることができる。バイアを次いで、
第2の誘電体層に形成することができる。バイアの位置
は形成されるメモリ・セルのタイプによって左右され
る。たとえば、NVRAMセルにおいて、バイアはゲー
ト構造に接続されたスタッド相互接続上に形成される。
これは図16の左側に示されている。図16に示すよう
に、バイアは第2の誘電体層の表面、および第2のスタ
ッド相互接続の近傍の流域にも延びている。
はSRAMセル構造を形成するために利用している場合
には、バイアをドレン領域に接続されたスタッド相互接
続上に形成するのが好ましい。これをそれぞれ図16の
右側および中央部に示す。上記と同様に、バイアはドレ
ン領域に接続されたスタッド相互接続の近傍の第2の誘
電体層の表面領域の周りにも延びている。
にしたがって形成することができる。
タッド相互接続を第1および第2の誘電体層を通して、
基板内のソース領域またはドレン領域へ、あるいは基板
上に形成されたゲート構造へ形成することができる。こ
のようなスタッド接続は第2の誘電体層の頂面まで延び
ていることができる。
すように、その内部に付着させることが好ましい。
しくはNVRAMセル構造の機能部分を形成することを
含んでいる。メモリ・セルの機能部分の形成は第2の誘
電体層内に形成されたバイアおよびスタッド相互接続上
に、ならびにバイアおよびスタッド相互接続を包囲する
第2の誘電体層の表面上に材料層を形成することから開
始される。好ましい実施の形態によれば、材料はその場
でドープされたポリシリコンである。この場合、これは
第3のポリシリコン層とみなすことができる。この材料
を次いで、形成されるメモリ・セルにしたがってパター
ン化する。たとえば、この方法をNVRAMセルを形成
するのに利用している場合には、材料118をパターン
化して、バイアの上およびその周囲を覆うか、NVRA
Mセルのフローティング・ゲート部を形成する。材料2
18および219ならびに中間のスタッドはNVRAM
セルのフローティング・ゲート全体を形成することがで
きる。
電体層を通して形成されたスタッド相互接続を含んでい
る場合、材料をパターン化することによってメモリ構造
の機能部分を形成し、これがスタッド相互接続上に残
り、スタッド相互接続の近傍で第2の誘電体層の表面上
を延びるようにすることができる。
セルを形成するために利用することができる。この方法
をDRAMセルを形成するために利用している場合に
は、材料をパターン化し、構造220をもたらして、バ
イアまたはスタッド相互接続の上およびその周囲に残る
ようにし、かつ第2の誘電体層の周囲表面上に、DRA
Mセルのコンデンサまたはノード極板を形成する。
用している場合には、バイアまたはスタッド相互接続
を、NVRAMセルに関して上記で検討したようにゲー
トに接続されたスタッド相互接続上だけの第2の誘電体
層に形成することができる。バイア上またはその周囲
の、あるいはスタッド相互接続上またはその周囲のパタ
ーン化された材料221および222はSRAMセルの
薄膜トランジスタ・デバイスのゲートを形成するのに適
した材料である。このような材料の例としては、p型ド
ープ・ポリシリコンである。実際には、ゲート223が
接続されているゲート材料221および相互接続スタッ
ドによりゲート224が接続されたゲート222は上部
pfetデバイスおよび底部nfetデバイスの両方に
対するゲートである。
に粗面化プロセスが施される。このような粗面化プロセ
スの例は上記で説明した。
た材料の表面の粗面化後、誘電体の薄層を粗面化表面上
に付着される。 この誘電体はトンネル層として機能で
きる。図5および図7に示した実施の形態から理解でき
るように、パターン化した材料の表面を粗面化した場
合、粗面化表面はその上に付着された誘電体に再現され
る。材料が粗面化表面全体にほぼ均一に付着されている
場合、これは実際には比較的薄い層である。
れた表面に誘電体を付着した後、導電体の他の層を、パ
ターン化された材料および第2の誘電体層の露出表面上
に付着させる。この層は第3のポリシリコン層226で
よい。図18は第3のポリシリコン層の付着語の構造を
示す。
示すようのパターン化することができる。第3のポリシ
リコン層の機能は生産されるメモリ・セルのタイプに応
じて変動する。セルがNVRAMセルである場合、材料
はNVRAMセルの制御ゲートを形成するのに適したも
のでなければならない。セルがDRAMセルである場
合、材料はDRAMセルの接地極板を形成するのに適し
たものでなければならない。セルがSRAMセル構造で
ある場合、誘電体に付着される材料はSRAMのTFT
本体を形成するのに適したものでなければならない。パ
ターン化した材料は必要な機能に応じて他の処理を必要
とすることがある。図19はパターン化およびイオン注
入処理をSRAMセルに行って、頂部薄膜トランジスタ
・デバイスのソース/ドレンとして周辺に向かって形成
されるp+領域を形成することも示している。
ル酸化物層の表面を粗面化した場合には、この上に配置
された材料の表面は粗面化された下面を有することとな
る。
を実行して、メモリ・セル構造へのほかの機能的接続を
形成することができる。
のメモリ・セルに利用できる類似した構造を提供するも
のであるから、上記で検討した3種類のメモリ・セルが
同時に形成されることである。たとえば、NVRAMセ
ルのフローティング・ゲートをDRAMセルのスタック
・コンデンサのノード極板と同時に形成することができ
る。両方のフローティング・ゲート、すなわちTFTの
ゲートおよびノード極板も同時に粗面化される。 さら
に、TFT用のDRAMゲート酸化物のコンデンサのた
めに形成された薄い誘電体はNVRAMセルのトンネル
酸化物でもある。
されたポリシリコン表面による制御ゲートからのフロー
ティングをプログラムすることもできる。さらに、NV
RAMセルの制御ゲートをTFTの接地極板と同時に形
成することができる。
を実現するためには、3つの付加処理ステップが高電圧
動作を取り扱う高電圧周辺デバイスを形成するために必
要である。これらのステップは厚いゲート酸化物、特別
なLDD、および深い接合インプラントを含むことがで
きる。
と両立し、かつNVRAMセル構造を提供する。この構
造および形成方法は、最低限の費用で、高密度DRAM
およびSRAMメモリ・アーキテクチャへのNVRAM
の組込みを可能とする。NVRAMセルの利点の一つが
ヒューズよりも高い密度と融通性にあるため、また本発
明がNVRAMセル構造をDRAMおよびSRAMを含
むメモリ・デバイスに組み込むことを可能とするもので
あるから、本発明は形成および論理用途に大きい効果を
もたらすものである。こうするに当たり、本発明はシス
テム・レベルで集積された別々なメモリ・セルではな
く、単一のメモリ・チップを使用することを可能とす
る。さらに、本発明は単一のチップ上に複数のタイプの
メモリ・セルを製造する際の付加的で複雑な処理ステッ
プ、複数のマスク・レベルおよび材料層を回避した、ス
テップ数が比較的少なく、比較的単純な方法を提供す
る。
の事項を開示する。
ル構造と、SRAMセル構造とを備えており、前記NV
RAMセル構造、前記DRAMセル構造および前記SR
AMセル構造が同一基板上にある半導体メモリ・デバイ
ス。 (2)前記NVRAMセル構造が第1のフローティング
・ゲート、第2のフローティング・ゲート、第1のフロ
ーティング・ゲートと第2のフローティング・ゲートを
結合する相互接続、ならびに前記第2のフローティング
・ゲート上の制御ゲートを含んでいる、上記(1)に記
載の半導体メモリ・デバイス。 (3)前記SRAMセル構造がNFETドライバ・デバ
イス、PFETロード・デバイス、ドライバ・デバイス
のゲートとロード・デバイスを結合する相互接続、およ
びドライバ・デバイスの本体を含んでいる、上記(1)
に記載の半導体メモリ・デバイス。 (4)ロード・デバイスが薄膜トランジスタ・デバイス
である、上記(3)に記載の半導体メモリ・デバイス。 (5)前記制御ゲートとトンネル酸化物として働く前記
フローティング・ゲートの間に配置されたポリシリコン
酸化物をさらに備えている、上記(2)に記載の半導体
メモリ・デバイス。 (6)前記第2のフローティング・ゲートの表面が粗面
化されている、上記(2)に記載の半導体メモリ・デバ
イス。 (7)トンネル酸化物が前記第1のフローティング・ゲ
ートと前記基板の間に付着された薄いゲート酸化物によ
ってもたらされる、上記(2)に記載の半導体メモリ・
デバイス。 (8)前記DRAMセル構造がトランスファ・ゲート・
デバイス、スタック・コンデンサおよび接地極板を含ん
でいる、上記(1)に記載の半導体メモリ・デバイス。 (9)トランスファ・ゲートのスタック・コンデンサお
よびソースが相互接続スタッドによって結合されてい
る、上記(8)に記載の半導体メモリ・デバイス。 (10)DRAMセル構造、NVRAMセル構造、およ
びSRAMセル構造を形成する方法において、前記基板
にデバイス分離領域を形成するステップと、前記基板に
nウェル、pウェルおよび閾インプラント領域を形成す
るステップと、前記基板の露出領域上に第1の誘電体層
を形成するステップと、前記基板上にソースおよびドレ
ン領域と整合した導電体の第1の層を有する第1のゲー
ト構造を形成するステップと、前記第1のゲート構造上
に第1の分離領域を形成するステップと、前記基板内の
ソース、ドレンまたはゲート領域上に第1の相互接続を
形成するステップと、前記第1の相互接続の頂部に金属
皮膜を形成するステップと、第1の分離領域上に第2の
分離領域を形成するステップと、前記第1の相互接続、
前記第1のゲート構造、前記第1の金属皮膜、または前
記ソースまたは前記ドレン領域上に第2の相互接続を形
成するステップと、前記第2の相互接続の頂部に導電体
の第2の層を形成するステップと、前記第2の導電体層
の頂部に第2の誘電体層を形成するステップと、誘電体
の前記第2の層の頂部に導電体の第3の層を形成するス
テップとを備えている方法。 (11)前記第1の誘電体層が熱酸化によって形成され
たゲート酸化物、CVD酸化物またはCVDチッ化物で
ある、上記(10)に記載の方法。 (12)導電体の前記第1の層がDRAM、SRAMま
たはNVRAMセルのゲートを形成し、かつCVDポリ
シリコンの付着によって形成される、上記(10)に記
載の方法。 (13)前記第1の分離領域がCVD酸化物、CVD
TEOS、またはCVDガラスによって形成される、上
記(10)に記載の方法。 (14)前記第1の相互接続がCVDタングステンまた
はCVDドープ・ポリシリコンである、上記(10)に
記載の方法。 (15)前記第2の導電体層がドープCVDポリシリコ
ンであり、スタック・コンデンサDRAMセルのコンデ
ンサのノード極板を形成する、上記(10)に記載の方
法。 (16)第2の導電体層がドープCVDポリシリコンで
あり、前記SRAMセル構造のpfetデバイスを形成
し、NVRAMセル構造の上部フローティング・ゲート
を形成する、上記(10)に記載の方法。 (17)前記第2の誘電体層が約40Åないし約100
Åの厚さで形成される、上記(10)に記載の方法。 (18)前記第3の導電体層がドープCVDポリシリコ
ンであり、スタック・コンデンサDRAMセルのコンデ
ンサの接地極板を形成する、上記(10)に記載の方
法。 (19)前記第3の導電体層がドープCVDポリシリコ
ンであり、前記SRAMセル構造のロードpfetデバ
イスの本体を形成し、前記NVRAMセル構造の制御ゲ
ートを形成する、上記(10)に記載の方法。 (20)導電体の前記第2の層が粗面化されている、上
記(10)に記載の方法。 (21)NVRAMセル構造を形成する方法において、
基板にソース領域を形成するステップと、前記基板にド
レン領域を形成するステップと、前記ソース領域および
前記ドレン領域の各々に隣接して前記基板に分離領域を
形成するステップと、第1のフローティング・ゲート、
該フローティング・ゲートと前記ソース領域および前記
ドレン領域の間に形成された酸化物層を少なくとも含ん
でいる、前記ソース領域と前記ドレン領域に接続された
ゲート構造を形成するステップと、前記ゲート構造の周
囲に第1の分離領域を形成するステップと、前記ソース
領域、前記ドレン領域、および前記ゲート構造に接続さ
れたスタッド相互接続を形成するステップと、前記基板
の露出領域および前記ゲート構造上に第1の誘電体層を
形成するステップと、前記ソース領域および前記ドレン
領域に接続された前記スタッド相互接続に接続された第
1の金属皮膜層を形成するステップと、前記第1の金属
皮膜層上に分離層を形成するステップと、少なくとも前
記ゲート構造に接続された前記相互接続上にドープ・ポ
リシリコンを付着させ、パターン化することによって前
記NVRAMの第2のフローティング・ゲートを形成す
るステップと、前記ドープ・ポリシリコンの前記露出表
面上に誘電体の薄い層を付着させるステップと、前記誘
電体層上のドープ・ポリシリコンを付着させ、パターン
化することによって前記NVRAMセルの制御ゲートを
形成するステップとを備えている方法。 (22)第2のフローティング・ゲートの露出表面が粗
面化されている、上記(21)に記載の方法。 (23)前記方法がDRAMセル構造およびSRAMセ
ル構造を形成する方法と両立する、上記(21)に記載
のNVRAMセル構造の形成方法。 (24)前記基板にデバイス分離領域を形成するステッ
プと、前記基板にnウェル、pウェルおよび閾インプラ
ント領域を形成するステップと、前記基板の露出領域上
に第1の誘電体層を形成するステップと、前記基板上に
ソースおよびドレン領域と整合した導電体の第1の層を
有する第1のゲート構造を形成するステップと、前記第
1のゲート構造上に第1の分離領域を形成するステップ
と、前記基板内のソース、ドレンまたはゲート領域上に
第1の相互接続を形成するステップと、前記第1の相互
接続の頂部に金属皮膜を形成するステップと、第1の分
離領域上に第2の分離領域を形成するステップと、前記
第1の相互接続、前記第1のゲート構造、前記第1の金
属皮膜、または前記ソースまたは前記ドレン領域上に第
2の相互接続を形成するステップと、前記第2の相互接
続の頂部に導電体の第2の層を形成するステップと、前
記第2の導電体層の頂部に第2の誘電体層を形成するス
テップと、誘電体の前記第2の層の頂部に導電体の第3
の層を形成するステップととを備えている方法にしたが
って形成されたNVRAMセル構造、DRAMセル構
造、およびSRAMセル構造を含んでいる半導体メモリ
デバイス。
Mセル構造の断面図である。
RAMセル構造、およびTFTSRAMセル構造を含
む、本発明による混合メモリ・デバイスの実施の形態の
断面図である。
RAMセル構造、およびTFTSRAMセル構造を含
む、本発明による混合メモリ・デバイスの実施の形態の
断面図である。
RAMセル構造、およびTFTSRAMセル構造を含
む、本発明による混合メモリ・デバイスの実施の形態の
断面図である。
面化領域を含んでいる、本発明にしたがって形成された
NVRAMセル構造の実施の形態の一つの断面図であ
る。
グ・ゲートへ行われる、図5に示した新規の構造に対応
するNVRAMセルの従来の構造の図である。
い、フローティング・ゲートと制御ゲートの間の界面と
なる大きい領域を含んでいる、本発明によるNVRAM
セル構造の他の実施の形態の図である。
グ・ゲートへ行われる、図7に示した新規の構造に対応
するNVRAMセルの従来の構造の図である。
形態の、本発明による製造方法の実施の形態の各種の段
階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
T SRAMセル、およびDRAMセル・スタックキャ
ップ・セルの実施の形態の略図である。
T SRAMセル、およびDRAMセル・スタックキャ
ップ・セルの実施の形態の略図である。
T SRAMセル、およびDRAMセル・スタックキャ
ップ・セルの実施の形態の略図である。
面図である。
面図である。
面図である。
したメモリ・セルの断面図である。
たメモリ・セルの断面図である。
したメモリ・セルの断面図である。
Claims (24)
- 【請求項1】NVRAMセル構造と、 DRAMセル構造と、 SRAMセル構造とを備えており、 前記NVRAMセル構造、前記DRAMセル構造および
前記SRAMセル構造が同一基板上にある半導体メモリ
・デバイス。 - 【請求項2】前記NVRAMセル構造が第1のフローテ
ィング・ゲート、第2のフローティング・ゲート、第1
のフローティング・ゲートと第2のフローティング・ゲ
ートを結合する相互接続、ならびに前記第2のフローテ
ィング・ゲート上の制御ゲートを含んでいる、請求項1
に記載の半導体メモリ・デバイス。 - 【請求項3】前記SRAMセル構造がNFETドライバ
・デバイス、PFETロード・デバイス、ドライバ・デ
バイスのゲートとロード・デバイスを結合する相互接
続、およびドライバ・デバイスの本体を含んでいる、請
求項1に記載の半導体メモリ・デバイス。 - 【請求項4】ロード・デバイスが薄膜トランジスタ・デ
バイスである、請求項3に記載の半導体メモリ・デバイ
ス。 - 【請求項5】前記制御ゲートとトンネル酸化物として働
く前記フローティング・ゲートの間に配置されたポリシ
リコン酸化物をさらに備えている、請求項2に記載の半
導体メモリ・デバイス。 - 【請求項6】前記第2のフローティング・ゲートの表面
が粗面化されている、請求項2に記載の半導体メモリ・
デバイス。 - 【請求項7】トンネル酸化物が前記第1のフローティン
グ・ゲートと前記基板の間に付着された薄いゲート酸化
物によってもたらされる、請求項2に記載の半導体メモ
リ・デバイス。 - 【請求項8】前記DRAMセル構造がトランスファ・ゲ
ート・デバイス、スタック・コンデンサおよび接地極板
を含んでいる、請求項1に記載の半導体メモリ・デバイ
ス。 - 【請求項9】トランスファ・ゲートのスタック・コンデ
ンサおよびソースが相互接続スタッドによって結合され
ている、請求項8に記載の半導体メモリ・デバイス。 - 【請求項10】DRAMセル構造、NVRAMセル構
造、およびSRAMセル構造を形成する方法において、 前記基板にデバイス分離領域を形成するステップと、 前記基板にnウェル、pウェルおよび閾インプラント領
域を形成するステップと、 前記基板の露出領域上に第1の誘電体層を形成するステ
ップと、 前記基板上にソースおよびドレン領域と整合した導電体
の第1の層を有する第1のゲート構造を形成するステッ
プと、 前記第1のゲート構造上に第1の分離領域を形成するス
テップと、 前記基板内のソース、ドレンまたはゲート領域上に第1
の相互接続を形成するステップと、 前記第1の相互接続の頂部に金属皮膜を形成するステッ
プと、 第1の分離領域上に第2の分離領域を形成するステップ
と、 前記第1の相互接続、前記第1のゲート構造、前記第1
の金属皮膜、または前記ソースまたは前記ドレン領域上
に第2の相互接続を形成するステップと、 前記第2の相互接続の頂部に導電体の第2の層を形成す
るステップと、 前記第2の導電体層の頂部に第2の誘電体層を形成する
ステップと、 誘電体の前記第2の層の頂部に導電体の第3の層を形成
するステップとを備えている方法。 - 【請求項11】前記第1の誘電体層が熱酸化によって形
成されたゲート酸化物、CVD酸化物またはCVDチッ
化物である、請求項10に記載の方法。 - 【請求項12】導電体の前記第1の層がDRAM、SR
AMまたはNVRAMセルのゲートを形成し、かつCV
Dポリシリコンの付着によって形成される、請求項10
に記載の方法。 - 【請求項13】前記第1の分離領域がCVD酸化物、C
VD TEOS、またはCVDガラスによって形成され
る、請求項10に記載の方法。 - 【請求項14】前記第1の相互接続がCVDタングステ
ンまたはCVDドープ・ポリシリコンである、請求項1
0に記載の方法。 - 【請求項15】前記第2の導電体層がドープCVDポリ
シリコンであり、スタック・コンデンサDRAMセルの
コンデンサのノード極板を形成する、請求項10に記載
の方法。 - 【請求項16】第2の導電体層がドープCVDポリシリ
コンであり、前記SRAMセル構造のpfetデバイス
を形成し、NVRAMセル構造の上部フローティング・
ゲートを形成する、請求項10に記載の方法。 - 【請求項17】前記第2の誘電体層が約40Åないし約
100Åの厚さで形成される、請求項10に記載の方
法。 - 【請求項18】前記第3の導電体層がドープCVDポリ
シリコンであり、スタック・コンデンサDRAMセルの
コンデンサの接地極板を形成する、請求項10に記載の
方法。 - 【請求項19】前記第3の導電体層がドープCVDポリ
シリコンであり、前記SRAMセル構造のロードpfe
tデバイスの本体を形成し、前記NVRAMセル構造の
制御ゲートを形成する、請求項10に記載の方法。 - 【請求項20】導電体の前記第2の層が粗面化されてい
る、請求項10に記載の方法。 - 【請求項21】NVRAMセル構造を形成する方法にお
いて、 基板にソース領域を形成するステップと、 前記基板にドレン領域を形成するステップと、 前記ソース領域および前記ドレン領域の各々に隣接して
前記基板に分離領域を形成するステップと、 第1のフローティング・ゲート、該フローティング・ゲ
ートと前記ソース領域および前記ドレン領域の間に形成
された酸化物層を少なくとも含んでいる、前記ソース領
域と前記ドレン領域に接続されたゲート構造を形成する
ステップと、 前記ゲート構造の周囲に第1の分離領域を形成するステ
ップと、 前記ソース領域、前記ドレン領域、および前記ゲート構
造に接続されたスタッド相互接続を形成するステップ
と、 前記基板の露出領域および前記ゲート構造上に第1の誘
電体層を形成するステップと、 前記ソース領域および前記ドレン領域に接続された前記
スタッド相互接続に接続された第1の金属皮膜層を形成
するステップと、 前記第1の金属皮膜層上に分離層を形成するステップ
と、 少なくとも前記ゲート構造に接続された前記相互接続上
にドープ・ポリシリコンを付着させ、パターン化するこ
とによって前記NVRAMの第2のフローティング・ゲ
ートを形成するステップと、 前記ドープ・ポリシリコンの前記露出表面上に誘電体の
薄い層を付着させるステップと、 前記誘電体層上のドープ・ポリシリコンを付着させ、パ
ターン化することによって前記NVRAMセルの制御ゲ
ートを形成するステップとを備えている方法。 - 【請求項22】第2のフローティング・ゲートの露出表
面が粗面化されている、請求項21に記載の方法。 - 【請求項23】前記方法がDRAMセル構造およびSR
AMセル構造を形成する方法と両立する、請求項21に
記載のNVRAMセル構造の形成方法。 - 【請求項24】前記基板にデバイス分離領域を形成する
ステップと、 前記基板にnウェル、pウェルおよび閾インプラント領
域を形成するステップと、 前記基板の露出領域上に第1の誘電体層を形成するステ
ップと、 前記基板上にソースおよびドレン領域と整合した導電体
の第1の層を有する第1のゲート構造を形成するステッ
プと、 前記第1のゲート構造上に第1の分離領域を形成するス
テップと、 前記基板内のソース、ドレンまたはゲート領域上に第1
の相互接続を形成するステップと、 前記第1の相互接続の頂部に金属皮膜を形成するステッ
プと、 第1の分離領域上に第2の分離領域を形成するステップ
と、 前記第1の相互接続、前記第1のゲート構造、前記第1
の金属皮膜、または前記ソースまたは前記ドレン領域上
に第2の相互接続を形成するステップと、 前記第2の相互接続の頂部に導電体の第2の層を形成す
るステップと、 前記第2の導電体層の頂部に第2の誘電体層を形成する
ステップと、 誘電体の前記第2の層の頂部に導電体の第3の層を形成
するステップととを備えている方法にしたがって形成さ
れたNVRAMセル構造、DRAMセル構造、およびS
RAMセル構造を含んでいる半導体メモリデバイス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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US08/824,702 US5880991A (en) | 1997-04-14 | 1997-04-14 | Structure for low cost mixed memory integration, new NVRAM structure, and process for forming the mixed memory and NVRAM structure |
US08/824702 | 1997-04-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10289980A true JPH10289980A (ja) | 1998-10-27 |
JP2989579B2 JP2989579B2 (ja) | 1999-12-13 |
Family
ID=25242116
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10099200A Expired - Lifetime JP2989579B2 (ja) | 1997-04-14 | 1998-04-10 | Dramセル構造、およびnvramセル構造を単一の基板に形成する方法およびこれら構造を単一の基板に含む半導体メモリ・デバイス |
Country Status (4)
Country | Link |
---|---|
US (3) | US5880991A (ja) |
JP (1) | JP2989579B2 (ja) |
KR (1) | KR100297077B1 (ja) |
TW (1) | TW386288B (ja) |
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