JPH07321232A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH07321232A JPH07321232A JP6138158A JP13815894A JPH07321232A JP H07321232 A JPH07321232 A JP H07321232A JP 6138158 A JP6138158 A JP 6138158A JP 13815894 A JP13815894 A JP 13815894A JP H07321232 A JPH07321232 A JP H07321232A
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- capacitor
- forming
- memory cell
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Abstract
(57)【要約】
【目的】 DRAMメモリセルのキャパシタ誘電体膜に
高誘電率を有する材料を用いる。 【構成】 MOSトランジスタ5、12上の全面に形成
したBPSG膜10にコンタクト孔10a、10bを夫
々開口した後、コンタクト孔10aに二酸化ルテニウム
等からなるキャパシタ6の下部電極7及びチタン酸鉛等
からなる誘電体膜8を夫々形成し、その上に、キャパシ
タ6の上部電極9と配線11とが一体となった二酸化ル
テニウム等の導電膜を形成する。 【効果】 絶縁膜のリフロー処理やコンタクトインプラ
の活性化処理のような高温熱処理をメモリセルのキャパ
シタ形成前に行うことができるので、キャパシタでの相
互拡散の問題が生じない。
高誘電率を有する材料を用いる。 【構成】 MOSトランジスタ5、12上の全面に形成
したBPSG膜10にコンタクト孔10a、10bを夫
々開口した後、コンタクト孔10aに二酸化ルテニウム
等からなるキャパシタ6の下部電極7及びチタン酸鉛等
からなる誘電体膜8を夫々形成し、その上に、キャパシ
タ6の上部電極9と配線11とが一体となった二酸化ル
テニウム等の導電膜を形成する。 【効果】 絶縁膜のリフロー処理やコンタクトインプラ
の活性化処理のような高温熱処理をメモリセルのキャパ
シタ形成前に行うことができるので、キャパシタでの相
互拡散の問題が生じない。
Description
【0001】
【産業上の利用分野】本発明は、DRAM(Dynamic Ra
ndom Access Memory)等の半導体記憶装置及びその製造
方法に関する。
ndom Access Memory)等の半導体記憶装置及びその製造
方法に関する。
【0002】
【従来の技術】DRAMでは、1つのMOSトランジス
タと1つのキャパシタとから構成されたメモリセルを有
するものが主流である。この1トランジスタ−1キャパ
シタ型のDRAMにおいて、近年の高集積化及び微細化
の要請に従いメモリセル面積を縮小した時のキャパシタ
容量確保のために、従来のプレーナ型に代わりスタック
型のキャパシタが用いられるようになってきている。図
5は、このスタック型キャパシタを有する従来のDRA
Mメモリセルを示す部分的な断面図である。図5におい
て、左側にDRAMメモリセル、右側にメモリセルのア
ドレス指定用(行選択用)トランジスタを夫々示す。
タと1つのキャパシタとから構成されたメモリセルを有
するものが主流である。この1トランジスタ−1キャパ
シタ型のDRAMにおいて、近年の高集積化及び微細化
の要請に従いメモリセル面積を縮小した時のキャパシタ
容量確保のために、従来のプレーナ型に代わりスタック
型のキャパシタが用いられるようになってきている。図
5は、このスタック型キャパシタを有する従来のDRA
Mメモリセルを示す部分的な断面図である。図5におい
て、左側にDRAMメモリセル、右側にメモリセルのア
ドレス指定用(行選択用)トランジスタを夫々示す。
【0003】図5の左図に示すように、P型シリコン基
板101上に、図示省略したゲート酸化膜を介してゲー
ト電極104が形成され、このゲート電極104の両側
の基板101内に例えばリン等のN型不純物が導入され
て、ソース/ドレイン領域となる一対の不純物拡散層1
02、103が夫々形成されている。これにより、MO
Sトランジスタ105が構成されている。
板101上に、図示省略したゲート酸化膜を介してゲー
ト電極104が形成され、このゲート電極104の両側
の基板101内に例えばリン等のN型不純物が導入され
て、ソース/ドレイン領域となる一対の不純物拡散層1
02、103が夫々形成されている。これにより、MO
Sトランジスタ105が構成されている。
【0004】MOSトランジスタ105とともにDRA
Mメモリセルを構成するスタック型のキャパシタ106
は、MOSトランジスタ105の一方の不純物拡散層1
02に接続された多結晶シリコン膜からなる下部電極1
07と、シリコン酸化膜からなる誘電体膜108と、こ
の誘電体膜108を介して下部電極107に対向する多
結晶シリコン膜からなる上部電極109とから構成され
ている。
Mメモリセルを構成するスタック型のキャパシタ106
は、MOSトランジスタ105の一方の不純物拡散層1
02に接続された多結晶シリコン膜からなる下部電極1
07と、シリコン酸化膜からなる誘電体膜108と、こ
の誘電体膜108を介して下部電極107に対向する多
結晶シリコン膜からなる上部電極109とから構成され
ている。
【0005】MOSトランジスタ105及びキャパシタ
106は、BPSG膜等の絶縁膜110により覆われて
いる。そして、キャパシタ106の上部電極109の電
位を固定するための配線111は、絶縁膜110に形成
されたコンタクト孔110aにおいてキャパシタ106
の上部電極109に接続されている。この配線111
は、第5図の右図に示すように、絶縁膜110に形成さ
れたコンタクト孔110bにおいて、MOS構造を有す
るメモリセルの行選択用トランジスタ112の一方の不
純物拡散層113に接続される。さらに、配線111上
には、層間絶縁膜114、ゲート配線115、絶縁膜1
16及び保護膜117等が順次形成される。
106は、BPSG膜等の絶縁膜110により覆われて
いる。そして、キャパシタ106の上部電極109の電
位を固定するための配線111は、絶縁膜110に形成
されたコンタクト孔110aにおいてキャパシタ106
の上部電極109に接続されている。この配線111
は、第5図の右図に示すように、絶縁膜110に形成さ
れたコンタクト孔110bにおいて、MOS構造を有す
るメモリセルの行選択用トランジスタ112の一方の不
純物拡散層113に接続される。さらに、配線111上
には、層間絶縁膜114、ゲート配線115、絶縁膜1
16及び保護膜117等が順次形成される。
【0006】
【発明が解決しようとする課題】しかし、上述のような
構成のDRAMにおいては、キャパシタ106上の絶縁
膜110に形成したコンタクト孔110aにおいて配線
111と上部電極109とを接続しているため、行選択
用トランジスタ112の一方の不純物拡散層113と配
線111とを接続するためのコンタクト孔110bのア
スペクト比が大きくなっていた。従って、コンタクト孔
110bの底部において配線111のカバレージが悪
く、高い信頼性で配線111を形成することができない
という問題があった。
構成のDRAMにおいては、キャパシタ106上の絶縁
膜110に形成したコンタクト孔110aにおいて配線
111と上部電極109とを接続しているため、行選択
用トランジスタ112の一方の不純物拡散層113と配
線111とを接続するためのコンタクト孔110bのア
スペクト比が大きくなっていた。従って、コンタクト孔
110bの底部において配線111のカバレージが悪
く、高い信頼性で配線111を形成することができない
という問題があった。
【0007】一方、DRAMメモリセルのキャパシタ誘
電体膜に、誘電率の高い材料を用いてキャパシタ容量を
稼ぐことが近年検討されている。しかしながら、それら
の材料は一般にシリコンとは異種の材質であり、例えば
700℃以上の温度でシリコンと相互拡散して素子特性
を低下させるという問題があった。即ち、上述したよう
な従来のDRAM製造プロセスにおいては、キャパシタ
誘電体膜108を形成した後に、BPSG膜110のリ
フロー処理や、コンタクト孔110bのコンタクトイン
プラ後の活性化処理といった700℃以上での熱処理が
行われる。従って、従来は、キャパシタ誘電体膜に高誘
電率材料を用いることが困難であった。
電体膜に、誘電率の高い材料を用いてキャパシタ容量を
稼ぐことが近年検討されている。しかしながら、それら
の材料は一般にシリコンとは異種の材質であり、例えば
700℃以上の温度でシリコンと相互拡散して素子特性
を低下させるという問題があった。即ち、上述したよう
な従来のDRAM製造プロセスにおいては、キャパシタ
誘電体膜108を形成した後に、BPSG膜110のリ
フロー処理や、コンタクト孔110bのコンタクトイン
プラ後の活性化処理といった700℃以上での熱処理が
行われる。従って、従来は、キャパシタ誘電体膜に高誘
電率材料を用いることが困難であった。
【0008】また、高誘電率材料を用いたキャパシタ誘
電体膜とキャパシタの上部電極及び下部電極との相互拡
散を防止するために、それらの電極材料に二酸化ルテニ
ウム等の導電性酸化物を用いることも考えられている。
しかし、その場合には、上述のような熱処理時に、今度
は、二酸化ルテニウム等の導電性酸化物とシリコン基板
101との間で相互拡散が生じるという問題があった。
電体膜とキャパシタの上部電極及び下部電極との相互拡
散を防止するために、それらの電極材料に二酸化ルテニ
ウム等の導電性酸化物を用いることも考えられている。
しかし、その場合には、上述のような熱処理時に、今度
は、二酸化ルテニウム等の導電性酸化物とシリコン基板
101との間で相互拡散が生じるという問題があった。
【0009】そこで、本発明の目的は、スタック型のキ
ャパシタを有するDRAM等の半導体記憶装置におい
て、メモリセルのアドレス指定用トランジスタの一方の
不純物拡散層と配線とを接続するコンタクト孔における
カバレージを改善し、信頼性の高い配線を形成すること
である。
ャパシタを有するDRAM等の半導体記憶装置におい
て、メモリセルのアドレス指定用トランジスタの一方の
不純物拡散層と配線とを接続するコンタクト孔における
カバレージを改善し、信頼性の高い配線を形成すること
である。
【0010】また、本発明の別の目的は、スタック型の
キャパシタを有するDRAM等の半導体記憶装置におい
て、高誘電率を有する材料からなる膜をキャパシタ誘電
体膜として用いることを可能ならしめることである。
キャパシタを有するDRAM等の半導体記憶装置におい
て、高誘電率を有する材料からなる膜をキャパシタ誘電
体膜として用いることを可能ならしめることである。
【0011】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、各メモリセルが、トランスファゲート
である電界効果型トランジスタと上記電界効果型トラン
ジスタの一方の拡散層に接続されたキャパシタ下部電極
及び誘電体膜を介して上記キャパシタ下部電極に対向す
るキャパシタ上部電極とを備えており、メモリセルアレ
イの各行を構成する上記メモリセルの上記電界効果型ト
ランジスタの他方の拡散層が、第1の行選択用トランジ
スタを介してVcc電圧源に接続された第1の行選択線に
接続され、上記メモリセルの上記キャパシタ上部電極
が、第2の行選択用トランジスタを介して上記Vcc電圧
源に接続された第2の行選択線に接続されている半導体
記憶装置において、上記キャパシタ上部電極と上記第2
の行選択線とが同一の導電膜で一体に構成されている。
に、本発明では、各メモリセルが、トランスファゲート
である電界効果型トランジスタと上記電界効果型トラン
ジスタの一方の拡散層に接続されたキャパシタ下部電極
及び誘電体膜を介して上記キャパシタ下部電極に対向す
るキャパシタ上部電極とを備えており、メモリセルアレ
イの各行を構成する上記メモリセルの上記電界効果型ト
ランジスタの他方の拡散層が、第1の行選択用トランジ
スタを介してVcc電圧源に接続された第1の行選択線に
接続され、上記メモリセルの上記キャパシタ上部電極
が、第2の行選択用トランジスタを介して上記Vcc電圧
源に接続された第2の行選択線に接続されている半導体
記憶装置において、上記キャパシタ上部電極と上記第2
の行選択線とが同一の導電膜で一体に構成されている。
【0012】本発明の一態様においては、上記誘電体膜
が、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸
鉛・ジルコニウム・ランタン、チタン酸ストロンチウ
ム、チタン酸ストロンチウム・バリウム、酸化タンタ
ル、酸化ビスマス、酸化イットリウム、酸化ジルコニウ
ム及びタングステンブロンズからなる群より選ばれた少
なくとも1種から構成されている。
が、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸
鉛・ジルコニウム・ランタン、チタン酸ストロンチウ
ム、チタン酸ストロンチウム・バリウム、酸化タンタ
ル、酸化ビスマス、酸化イットリウム、酸化ジルコニウ
ム及びタングステンブロンズからなる群より選ばれた少
なくとも1種から構成されている。
【0013】本発明の一態様においては、上記キャパシ
タ上部電極及び上記第2の行選択線並びに上記キャパシ
タ下部電極の少なくとも一方が、二酸化ルテニウム、酸
化バナジウム及び酸化インジウムからなる群より選ばれ
た少なくとも1種から構成されている。
タ上部電極及び上記第2の行選択線並びに上記キャパシ
タ下部電極の少なくとも一方が、二酸化ルテニウム、酸
化バナジウム及び酸化インジウムからなる群より選ばれ
た少なくとも1種から構成されている。
【0014】本発明の半導体記憶装置の製造方法は、半
導体基板に、各メモリセルのトランスファゲートとなる
第1のMOSトランジスタとメモリセルアレイの行選択
用トランジスタとなる第2のMOSトランジスタのゲー
ト絶縁膜及びゲート電極並びにソース及びドレインとな
る不純物拡散層を夫々形成する工程と、上記半導体基板
上の全面に第1の絶縁膜を形成する工程と、上記第1の
絶縁膜に、上記第1のMOSトランジスタの上記不純物
拡散層の一方に達する第1のコンタクト孔を形成すると
ともに、上記第2のMOSトランジスタの上記不純物拡
散層の一方に達する第2のコンタクト孔を形成する工程
と、しかる後、上記第1のコンタクト孔において上記第
1のMOSトランジスタの上記不純物拡散層の上記一方
と接続するキャパシタ下部電極となる第1の導電膜をパ
ターン形成する工程と、上記第1の導電膜の上に高誘電
体膜を形成する工程と、上記高誘電体膜を介して上記第
1の導電膜に対向するとともに、上記第2のコンタクト
孔において上記第2のMOSトランジスタの上記不純物
拡散層の上記一方に接続される第2の導電膜をパターン
形成する工程とを有する。
導体基板に、各メモリセルのトランスファゲートとなる
第1のMOSトランジスタとメモリセルアレイの行選択
用トランジスタとなる第2のMOSトランジスタのゲー
ト絶縁膜及びゲート電極並びにソース及びドレインとな
る不純物拡散層を夫々形成する工程と、上記半導体基板
上の全面に第1の絶縁膜を形成する工程と、上記第1の
絶縁膜に、上記第1のMOSトランジスタの上記不純物
拡散層の一方に達する第1のコンタクト孔を形成すると
ともに、上記第2のMOSトランジスタの上記不純物拡
散層の一方に達する第2のコンタクト孔を形成する工程
と、しかる後、上記第1のコンタクト孔において上記第
1のMOSトランジスタの上記不純物拡散層の上記一方
と接続するキャパシタ下部電極となる第1の導電膜をパ
ターン形成する工程と、上記第1の導電膜の上に高誘電
体膜を形成する工程と、上記高誘電体膜を介して上記第
1の導電膜に対向するとともに、上記第2のコンタクト
孔において上記第2のMOSトランジスタの上記不純物
拡散層の上記一方に接続される第2の導電膜をパターン
形成する工程とを有する。
【0015】本発明の一態様においては、上記第1の絶
縁膜を形成した後、この第1の絶縁膜をリフローする工
程を更に有する。
縁膜を形成した後、この第1の絶縁膜をリフローする工
程を更に有する。
【0016】本発明の一態様においては、上記第1及び
第2のコンタクト孔を形成した後、これらのコンタクト
孔を通じて上記半導体基板内にイオン注入を行う工程
と、その工程により注入されたイオンを活性化するため
の熱処理工程とを更に有する。
第2のコンタクト孔を形成した後、これらのコンタクト
孔を通じて上記半導体基板内にイオン注入を行う工程
と、その工程により注入されたイオンを活性化するため
の熱処理工程とを更に有する。
【0017】本発明の一態様においては、上記高誘電体
膜として、チタン酸鉛、チタン酸鉛・ジルコニウム、チ
タン酸鉛・ジルコニウム・ランタン、チタン酸ストロン
チウム、チタン酸ストロンチウム・バリウム、酸化タン
タル、酸化ビスマス、酸化イットリウム、酸化ジルコニ
ウム及びタングステンブロンズからなる群より選ばれた
少なくとも1種から構成された膜を用いる。
膜として、チタン酸鉛、チタン酸鉛・ジルコニウム、チ
タン酸鉛・ジルコニウム・ランタン、チタン酸ストロン
チウム、チタン酸ストロンチウム・バリウム、酸化タン
タル、酸化ビスマス、酸化イットリウム、酸化ジルコニ
ウム及びタングステンブロンズからなる群より選ばれた
少なくとも1種から構成された膜を用いる。
【0018】本発明の一態様においては、上記第1の導
電膜及び上記第2の導電膜の少なくとも一方の導電膜と
して、二酸化ルテニウム、酸化バナジウム及び酸化イン
ジウムからなる群より選ばれた少なくとも1種から構成
された膜を用いる。
電膜及び上記第2の導電膜の少なくとも一方の導電膜と
して、二酸化ルテニウム、酸化バナジウム及び酸化イン
ジウムからなる群より選ばれた少なくとも1種から構成
された膜を用いる。
【0019】
【作用】本発明においては、メモリセルのキャパシタ上
部電極と配線とを一体構造としてそれらの間のコンタク
ト構造をなくすことにより、その配線を比較的低い位置
に形成することができるため、その配線と行選択用トラ
ンジスタの不純物拡散層の一方とを接続するコンタクト
孔のアスペクト比を小さくすることができる。
部電極と配線とを一体構造としてそれらの間のコンタク
ト構造をなくすことにより、その配線を比較的低い位置
に形成することができるため、その配線と行選択用トラ
ンジスタの不純物拡散層の一方とを接続するコンタクト
孔のアスペクト比を小さくすることができる。
【0020】また、本発明においては、例えばBPSG
膜のような絶縁膜を形成し、それにコンタクト孔を形成
した後、各メモリセルのキャパシタ構造を形成するの
で、例えば、その絶縁膜のリフロー処理やコンタクトイ
ンプラの活性化処理後にキャパシタを形成することがで
きる。このため、キャパシタ誘電体膜としてチタン酸鉛
等の高誘電率を有する材料を用い、また、キャパシタの
電極材料として二酸化ルテニウム等の導電性酸化物を用
いた場合でも、キャパシタ誘電体膜とシリコン又は導電
性酸化物とシリコン基板との間で相互拡散を生じること
がない。
膜のような絶縁膜を形成し、それにコンタクト孔を形成
した後、各メモリセルのキャパシタ構造を形成するの
で、例えば、その絶縁膜のリフロー処理やコンタクトイ
ンプラの活性化処理後にキャパシタを形成することがで
きる。このため、キャパシタ誘電体膜としてチタン酸鉛
等の高誘電率を有する材料を用い、また、キャパシタの
電極材料として二酸化ルテニウム等の導電性酸化物を用
いた場合でも、キャパシタ誘電体膜とシリコン又は導電
性酸化物とシリコン基板との間で相互拡散を生じること
がない。
【0021】
【実施例】以下、本発明の実施例を図1〜図4を参照し
て説明する。
て説明する。
【0022】図1は、本発明の第1実施例のDRAMの
部分断面図である。図1において、左側にDRAMのメ
モリセル部分、右側にメモリセルのアドレス指定用(行
選択用)トランジスタの部分を夫々示す。
部分断面図である。図1において、左側にDRAMのメ
モリセル部分、右側にメモリセルのアドレス指定用(行
選択用)トランジスタの部分を夫々示す。
【0023】図1の左図に示すように、P型シリコン基
板1上に、図示省略したゲート酸化膜を介してゲート電
極4が形成され、このゲート電極4の両側の基板1内に
例えばリン等のN型不純物が導入されて、ソース/ドレ
イン領域となる一対の不純物拡散層2、3が夫々形成さ
れている。これにより、MOSトランジスタ5が構成さ
れている。
板1上に、図示省略したゲート酸化膜を介してゲート電
極4が形成され、このゲート電極4の両側の基板1内に
例えばリン等のN型不純物が導入されて、ソース/ドレ
イン領域となる一対の不純物拡散層2、3が夫々形成さ
れている。これにより、MOSトランジスタ5が構成さ
れている。
【0024】MOSトランジスタ5とともにDRAMメ
モリセルを構成するスタック型のキャパシタ6は、MO
Sトランジスタ5の一方の不純物拡散層2に接続された
下部電極7と誘電体膜8とこの誘電体膜8を介して下部
電極7に対向する上部電極9とから構成されている。図
示の如く、キャパシタ6の下部電極7は、BPSG膜、
PSG膜等からなる絶縁膜10に形成されたコンタクト
孔10aにおいてMOSトランジスタ5の一方の不純物
拡散層2に接続している。また、本実施例においては、
キャパシタ6の上部電極9もコンタクト孔10aの中に
入り込んで形成されることにより、キャパシタの実効面
積を増大させて、キャパシタ容量を増大させている。さ
らに、本実施例では、キャパシタ6の上部電極9が配線
11と一体に同一の膜で形成されている。
モリセルを構成するスタック型のキャパシタ6は、MO
Sトランジスタ5の一方の不純物拡散層2に接続された
下部電極7と誘電体膜8とこの誘電体膜8を介して下部
電極7に対向する上部電極9とから構成されている。図
示の如く、キャパシタ6の下部電極7は、BPSG膜、
PSG膜等からなる絶縁膜10に形成されたコンタクト
孔10aにおいてMOSトランジスタ5の一方の不純物
拡散層2に接続している。また、本実施例においては、
キャパシタ6の上部電極9もコンタクト孔10aの中に
入り込んで形成されることにより、キャパシタの実効面
積を増大させて、キャパシタ容量を増大させている。さ
らに、本実施例では、キャパシタ6の上部電極9が配線
11と一体に同一の膜で形成されている。
【0025】本実施例において、誘電体膜8は、比誘電
率が50以上のチタン酸鉛からなる膜である。なお、こ
の誘電体膜8は、チタン酸鉛、チタン酸鉛・ジルコニウ
ム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ス
トロンチウム、チタン酸ストロンチウム・バリウム、酸
化タンタル、酸化ビスマス、酸化イットリウム、酸化ジ
ルコニウム若しくはタングステンブロンズ、又は、それ
らの混合物で構成することができる。
率が50以上のチタン酸鉛からなる膜である。なお、こ
の誘電体膜8は、チタン酸鉛、チタン酸鉛・ジルコニウ
ム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ス
トロンチウム、チタン酸ストロンチウム・バリウム、酸
化タンタル、酸化ビスマス、酸化イットリウム、酸化ジ
ルコニウム若しくはタングステンブロンズ、又は、それ
らの混合物で構成することができる。
【0026】また、本実施例において、配線11、上部
電極9及び下部電極7の材料は、いずれも二酸化ルテニ
ウム(RuO2 )である。なお、配線11、上部電極9
及び下部電極7は、いずれも、二酸化ルテニウム、酸化
バナジウム若しくは酸化インジウム、又は、それらの混
合物で構成することができる。さらに、配線11及び上
部電極9と下部電極7との一方又は両方とも多結晶シリ
コンで構成されてもよい。
電極9及び下部電極7の材料は、いずれも二酸化ルテニ
ウム(RuO2 )である。なお、配線11、上部電極9
及び下部電極7は、いずれも、二酸化ルテニウム、酸化
バナジウム若しくは酸化インジウム、又は、それらの混
合物で構成することができる。さらに、配線11及び上
部電極9と下部電極7との一方又は両方とも多結晶シリ
コンで構成されてもよい。
【0027】図1の右図に示すように、配線11は、絶
縁膜10に形成されたコンタクト孔10bにおいて、M
OS構造を有する行選択用トランジスタ12の一方の不
純物拡散層13と接続されている。また、配線11及び
上部電極9の上には、層間絶縁膜14、ゲート配線1
5、絶縁膜16及び保護膜17等が順次形成されてい
る。
縁膜10に形成されたコンタクト孔10bにおいて、M
OS構造を有する行選択用トランジスタ12の一方の不
純物拡散層13と接続されている。また、配線11及び
上部電極9の上には、層間絶縁膜14、ゲート配線1
5、絶縁膜16及び保護膜17等が順次形成されてい
る。
【0028】次に、本実施例のDRAMの製造方法につ
いて、図2を参照して説明する。
いて、図2を参照して説明する。
【0029】まず、図2(a)に示すように、シリコン
基板1上において、左側には不純物拡散層2、3及びゲ
ート電極4を有するDRAMメモリセル用のMOSトラ
ンジスタ5、右側にはMOS構造を有する行選択用トラ
ンジスタ12を形成する。
基板1上において、左側には不純物拡散層2、3及びゲ
ート電極4を有するDRAMメモリセル用のMOSトラ
ンジスタ5、右側にはMOS構造を有する行選択用トラ
ンジスタ12を形成する。
【0030】次に、図2(b)に示すように、全面にB
PSG膜10を形成する。そして、平坦化のための70
0℃以上でのBPSG膜10のリフロー処理を行った
後、MOSトランジスタ5の不純物拡散層2及び行選択
用トランジスタ12の不純物拡散層13に夫々達するコ
ンタクト孔10a、10bをBPSG膜10に開口す
る。そして、これらのコンタクト孔10a、10bを通
じてリン等のN型不純物をシリコン基板1内にイオン注
入した後、例えば800〜900℃の温度で熱処理を行
い、不純物を活性化する。なお、BPSG膜10の孔開
けは、ウェットエッチングによる等方性エッチングをま
ず行い、次いで、ドライエッチングによる異方性エッチ
ングを行う。
PSG膜10を形成する。そして、平坦化のための70
0℃以上でのBPSG膜10のリフロー処理を行った
後、MOSトランジスタ5の不純物拡散層2及び行選択
用トランジスタ12の不純物拡散層13に夫々達するコ
ンタクト孔10a、10bをBPSG膜10に開口す
る。そして、これらのコンタクト孔10a、10bを通
じてリン等のN型不純物をシリコン基板1内にイオン注
入した後、例えば800〜900℃の温度で熱処理を行
い、不純物を活性化する。なお、BPSG膜10の孔開
けは、ウェットエッチングによる等方性エッチングをま
ず行い、次いで、ドライエッチングによる異方性エッチ
ングを行う。
【0031】次に、図2(c)に示すように、右側の行
選択用トランジスタ12の部分を適当なマスク(図示せ
ず)で覆った状態でスパッタ法により二酸化ルテニウム
からなる膜を全面に形成し、フォトレジストを用いた微
細加工によりこの二酸化ルテニウムの膜を選択的にエッ
チングして、コンタクト孔10aにおいて不純物拡散層
2と接続するキャパシタ6の下部電極7を形成する。こ
のとき、下部電極7がコンタクト孔10aの内面に沿っ
てコンタクト孔10aと実質的に同一形状となるように
形成する。
選択用トランジスタ12の部分を適当なマスク(図示せ
ず)で覆った状態でスパッタ法により二酸化ルテニウム
からなる膜を全面に形成し、フォトレジストを用いた微
細加工によりこの二酸化ルテニウムの膜を選択的にエッ
チングして、コンタクト孔10aにおいて不純物拡散層
2と接続するキャパシタ6の下部電極7を形成する。こ
のとき、下部電極7がコンタクト孔10aの内面に沿っ
てコンタクト孔10aと実質的に同一形状となるように
形成する。
【0032】次に、図2(d)に示すように、下部電極
7の表面にチタン酸鉛からなる誘電体膜8をスパッタ法
により形成する。このとき、誘電体膜8がコンタクト孔
10aに沿って且つコンタクト孔10aと実質的に同一
形状となるように形成する。
7の表面にチタン酸鉛からなる誘電体膜8をスパッタ法
により形成する。このとき、誘電体膜8がコンタクト孔
10aに沿って且つコンタクト孔10aと実質的に同一
形状となるように形成する。
【0033】次に、図2(e)に示すように、右側の行
選択用トランジスタ12の部分を含む全面にスパッタ法
により二酸化ルテニウムからなる膜を形成し、これを微
細加工技術によりパターニングして、誘電体膜8を介し
て下部電極7に対向する上部電極9の部分と、コンタク
ト孔10bにおいてトランジスタ12の不純物拡散層1
3と接続された配線11の部分とを有する導電膜を形成
する。これによって、キャパシタ6の上部電極9と配線
11が同時に形成される。
選択用トランジスタ12の部分を含む全面にスパッタ法
により二酸化ルテニウムからなる膜を形成し、これを微
細加工技術によりパターニングして、誘電体膜8を介し
て下部電極7に対向する上部電極9の部分と、コンタク
ト孔10bにおいてトランジスタ12の不純物拡散層1
3と接続された配線11の部分とを有する導電膜を形成
する。これによって、キャパシタ6の上部電極9と配線
11が同時に形成される。
【0034】次に、図2(f)に示すように、BPSG
膜、PSG膜等からなる層間絶縁膜14を全面に形成す
る。しかる後、ゲート配線15、絶縁膜16及び保護膜
17等を順次形成し、図1に示したDRAMメモリセル
が形成される。
膜、PSG膜等からなる層間絶縁膜14を全面に形成す
る。しかる後、ゲート配線15、絶縁膜16及び保護膜
17等を順次形成し、図1に示したDRAMメモリセル
が形成される。
【0035】図3は、本発明の第1実施例のDRAMの
等価回路図である。メモリセルアレイの各行を構成する
各メモリセルのキャパシタ6の上部電極9は、行選択用
トランジスタ12を介してVcc電圧源30(Vcc=電源
電圧)に接続された行選択線である配線11に接続され
ている。Vcc電圧源30には、行選択用トランジスタ1
2と対をなす行選択用トランジスタ35を介して配線1
1と対をなす行選択線であるビット線32が接続されて
おり、ビット線32は、その行を構成する各メモリセル
のトランスファゲートであるMOSトランジスタ5の他
方の不純物拡散層3に接続されている。この構成によ
り、配線11を通じて、各メモリセルのキャパシタ6の
上部電極9には、1/2Vccの電圧が供給され得るよう
になっている。また、各メモリセルのゲート電極4は、
メモリセルアレイの列選択線であるワード線33に接続
され、各ワード線33は列選択用トランジスタ34に接
続されている。
等価回路図である。メモリセルアレイの各行を構成する
各メモリセルのキャパシタ6の上部電極9は、行選択用
トランジスタ12を介してVcc電圧源30(Vcc=電源
電圧)に接続された行選択線である配線11に接続され
ている。Vcc電圧源30には、行選択用トランジスタ1
2と対をなす行選択用トランジスタ35を介して配線1
1と対をなす行選択線であるビット線32が接続されて
おり、ビット線32は、その行を構成する各メモリセル
のトランスファゲートであるMOSトランジスタ5の他
方の不純物拡散層3に接続されている。この構成によ
り、配線11を通じて、各メモリセルのキャパシタ6の
上部電極9には、1/2Vccの電圧が供給され得るよう
になっている。また、各メモリセルのゲート電極4は、
メモリセルアレイの列選択線であるワード線33に接続
され、各ワード線33は列選択用トランジスタ34に接
続されている。
【0036】次に、本発明の第2実施例を図4を参照し
て説明する。尚、図4において、図1と対応する部材に
は、図1で用いたものと同一の符号を付して説明する。
て説明する。尚、図4において、図1と対応する部材に
は、図1で用いたものと同一の符号を付して説明する。
【0037】図4は、本発明の第2実施例によるDRA
Mの部分断面図である。図4において、左側にDRAM
のメモリセル部分、右側にメモリセルのアドレス指定用
(行選択用)トランジスタの部分を夫々示す。
Mの部分断面図である。図4において、左側にDRAM
のメモリセル部分、右側にメモリセルのアドレス指定用
(行選択用)トランジスタの部分を夫々示す。
【0038】図4の左図に示すように、P型シリコン基
板1上に、図示省略したゲート酸化膜を介してゲート電
極4が形成され、このゲート電極4の両側の基板1内に
例えばリン等のN型不純物が導入されて、ソース/ドレ
イン領域となる一対の不純物拡散層2、3が夫々形成さ
れている。これにより、MOSトランジスタ5が構成さ
れている。
板1上に、図示省略したゲート酸化膜を介してゲート電
極4が形成され、このゲート電極4の両側の基板1内に
例えばリン等のN型不純物が導入されて、ソース/ドレ
イン領域となる一対の不純物拡散層2、3が夫々形成さ
れている。これにより、MOSトランジスタ5が構成さ
れている。
【0039】MOSトランジスタ5とともにDRAMメ
モリセルを構成するスタック型のキャパシタ6は、MO
Sトランジスタ5の一方の不純物拡散層2に接続された
下部電極7と誘電体膜8とこの誘電体膜8を介して下部
電極7に対向する上部電極9とから構成されている。図
示の如く、キャパシタ6の下部電極7は、BPSG膜、
PSG膜等からなる絶縁膜10に形成されたコンタクト
孔10aにおいてMOSトランジスタ5の一方の不純物
拡散層2に接続している。そして、本実施例において
は、キャパシタ6の下部電極7がコンタクト孔10aを
ほぼ完全に埋め込むように形成されており、誘電体膜8
及び上部電極9が夫々実質的に平坦に形成されている。
そして、これにより、上部電極9及びこの上部電極9と
同一の膜で一体に形成された配線11の段切れ等をほぼ
完全に防止することができ、配線の信頼性が向上する。
モリセルを構成するスタック型のキャパシタ6は、MO
Sトランジスタ5の一方の不純物拡散層2に接続された
下部電極7と誘電体膜8とこの誘電体膜8を介して下部
電極7に対向する上部電極9とから構成されている。図
示の如く、キャパシタ6の下部電極7は、BPSG膜、
PSG膜等からなる絶縁膜10に形成されたコンタクト
孔10aにおいてMOSトランジスタ5の一方の不純物
拡散層2に接続している。そして、本実施例において
は、キャパシタ6の下部電極7がコンタクト孔10aを
ほぼ完全に埋め込むように形成されており、誘電体膜8
及び上部電極9が夫々実質的に平坦に形成されている。
そして、これにより、上部電極9及びこの上部電極9と
同一の膜で一体に形成された配線11の段切れ等をほぼ
完全に防止することができ、配線の信頼性が向上する。
【0040】図4の右図に示すように、配線11は、絶
縁膜10に形成されたコンタクト孔10bにおいて、行
選択用トランジスタ12の一方の不純物拡散層13と接
続している。また、配線11及び上部電極9上には、層
間絶縁膜14、ゲート配線15、絶縁膜16及び保護膜
17等が順次形成されている。
縁膜10に形成されたコンタクト孔10bにおいて、行
選択用トランジスタ12の一方の不純物拡散層13と接
続している。また、配線11及び上部電極9上には、層
間絶縁膜14、ゲート配線15、絶縁膜16及び保護膜
17等が順次形成されている。
【0041】本実施例において、誘電体膜8、配線1
1、上部電極9及び下部電極7の材料に関しては、第1
実施例と全く同様である。また、製造方法も第1実施例
とほぼ同様でよい。
1、上部電極9及び下部電極7の材料に関しては、第1
実施例と全く同様である。また、製造方法も第1実施例
とほぼ同様でよい。
【0042】以上説明した本発明の第1及び第2実施例
においては、行選択用トランジスタ12の不純物拡散層
13に接続された配線11と各メモリセルのキャパシタ
6の上部電極9とが同一の導電膜で互いに一体に形成さ
れているので、それらの間をコンタクト構造で接続する
必要がない。従って、そのコンタクト構造の分だけ絶縁
膜10の膜厚を従来よりも小さくでき、配線11を従来
よりも低い位置に形成することができる。この結果、行
選択用トランジスタ12の不純物拡散層13と配線11
とを接続するコンタクト孔10bのアスペクト比を小さ
くすることができるので、コンタクト孔10bにおける
配線11のカバレージが向上し、配線接続の信頼性を高
めることができる。
においては、行選択用トランジスタ12の不純物拡散層
13に接続された配線11と各メモリセルのキャパシタ
6の上部電極9とが同一の導電膜で互いに一体に形成さ
れているので、それらの間をコンタクト構造で接続する
必要がない。従って、そのコンタクト構造の分だけ絶縁
膜10の膜厚を従来よりも小さくでき、配線11を従来
よりも低い位置に形成することができる。この結果、行
選択用トランジスタ12の不純物拡散層13と配線11
とを接続するコンタクト孔10bのアスペクト比を小さ
くすることができるので、コンタクト孔10bにおける
配線11のカバレージが向上し、配線接続の信頼性を高
めることができる。
【0043】また、BPSG膜等の絶縁膜10のリフロ
ー処理及びコンタクト孔10a、10bを通したコンタ
クトインプラの活性化処理のような700℃以上の高温
での熱処理を、キャパシタ6を形成する前に行うことが
できるので、キャパシタ6の誘電体膜8としてチタン酸
塩等の誘電率50以上の高誘電体材料を用い、また、キ
ャパシタ6の電極材料として二酸化ルテニウム等の導電
性酸化物を用いても、誘電体膜8と上部電極9及び下部
電極7との間若しくは上部電極9及び下部電極7とシリ
コン基板1との間で相互拡散を生じることがなくなる。
従って、これらの材料を用いることにより、キャパシタ
6の容量を増大させることが可能となり、キャパシタ容
量を確保した上で、従来よりも一層微細化されたDRA
Mメモリセルを形成することが可能となる。
ー処理及びコンタクト孔10a、10bを通したコンタ
クトインプラの活性化処理のような700℃以上の高温
での熱処理を、キャパシタ6を形成する前に行うことが
できるので、キャパシタ6の誘電体膜8としてチタン酸
塩等の誘電率50以上の高誘電体材料を用い、また、キ
ャパシタ6の電極材料として二酸化ルテニウム等の導電
性酸化物を用いても、誘電体膜8と上部電極9及び下部
電極7との間若しくは上部電極9及び下部電極7とシリ
コン基板1との間で相互拡散を生じることがなくなる。
従って、これらの材料を用いることにより、キャパシタ
6の容量を増大させることが可能となり、キャパシタ容
量を確保した上で、従来よりも一層微細化されたDRA
Mメモリセルを形成することが可能となる。
【0044】
【発明の効果】本発明においては、メモリセルアレイの
行選択用トランジスタの不純物拡散層の一方に接続され
た配線とメモリセルのキャパシタ上部電極とを同一の導
電膜で一体に形成することにより、行選択用トランジス
タの不純物拡散層の一方と配線とを接続するコンタクト
孔のアスペクト比を小さくすることができて、コンタク
ト孔における配線のカバレージが向上し、配線接続の信
頼性を高めることができる。また、CVD法によらず、
スパッタ法によって配線を形成することが可能となるの
で、より安価に半導体記憶装置を製造することができる
ようになる。
行選択用トランジスタの不純物拡散層の一方に接続され
た配線とメモリセルのキャパシタ上部電極とを同一の導
電膜で一体に形成することにより、行選択用トランジス
タの不純物拡散層の一方と配線とを接続するコンタクト
孔のアスペクト比を小さくすることができて、コンタク
ト孔における配線のカバレージが向上し、配線接続の信
頼性を高めることができる。また、CVD法によらず、
スパッタ法によって配線を形成することが可能となるの
で、より安価に半導体記憶装置を製造することができる
ようになる。
【0045】また、本発明によると、絶縁膜のリフロー
処理や不純物の活性化処理等の高温の熱処理を、各メモ
リセルのキャパシタを形成する前に行うことができるの
で、キャパシタの誘電体膜として高誘電率を有する材料
を用いることが可能となり、その結果、メモリセルのキ
ャパシタ容量を大きくすることができるので、相対的に
メモリセル面積を小さくでき、半導体記憶装置の微細化
及び高集積化が達成できる。
処理や不純物の活性化処理等の高温の熱処理を、各メモ
リセルのキャパシタを形成する前に行うことができるの
で、キャパシタの誘電体膜として高誘電率を有する材料
を用いることが可能となり、その結果、メモリセルのキ
ャパシタ容量を大きくすることができるので、相対的に
メモリセル面積を小さくでき、半導体記憶装置の微細化
及び高集積化が達成できる。
【0046】また、本発明によると、キャパシタの上部
電極と配線と同時に形成することができるので、製造工
程を簡略化することができる。
電極と配線と同時に形成することができるので、製造工
程を簡略化することができる。
【図1】本発明の第1実施例のDRAMの部分断面図で
ある。
ある。
【図2】図1に示すDRAMの製造方法を工程順に示す
断面図である。
断面図である。
【図3】本発明の第1実施例のDRAMの部分的な等価
回路図である。
回路図である。
【図4】本発明の第2実施例のDRAMの部分断面図で
ある。
ある。
【図5】従来のDRAMの部分断面図である。
1 シリコン基板 2、3 不純物拡散層 4 ゲート電極 5 MOSトランジスタ 6 キャパシタ 7 下部電極 8 誘電体膜 9 上部電極 10 絶縁膜 10a、10b コンタクト孔 11 配線 12 行選択用トランジスタ 13 不純物拡散層 14 層間絶縁膜 15 ゲート配線 16 絶縁膜 17 保護膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/822
Claims (8)
- 【請求項1】 各メモリセルが、トランスファゲートで
ある電界効果型トランジスタと上記電界効果型トランジ
スタの一方の拡散層に接続されたキャパシタ下部電極及
び誘電体膜を介して上記キャパシタ下部電極に対向する
キャパシタ上部電極とを備えており、メモリセルアレイ
の各行を構成する上記メモリセルの上記電界効果型トラ
ンジスタの他方の拡散層が、第1の行選択用トランジス
タを介してVcc電圧源に接続された第1の行選択線に接
続され、上記メモリセルの上記キャパシタ上部電極が、
第2の行選択用トランジスタを介して上記Vcc電圧源に
接続された第2の行選択線に接続されている半導体記憶
装置において、 上記キャパシタ上部電極と上記第2の行選択線とが同一
の導電膜で一体に構成されていることを特徴とする半導
体記憶装置。 - 【請求項2】 上記誘電体膜が、チタン酸鉛、チタン酸
鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタ
ン、チタン酸ストロンチウム、チタン酸ストロンチウム
・バリウム、酸化タンタル、酸化ビスマス、酸化イット
リウム、酸化ジルコニウム及びタングステンブロンズか
らなる群より選ばれた少なくとも1種から構成されてい
ることを特徴とする請求項1に記載の半導体記憶装置。 - 【請求項3】 上記キャパシタ上部電極及び上記第2の
行選択線並びに上記キャパシタ下部電極の少なくとも一
方が、二酸化ルテニウム、酸化バナジウム及び酸化イン
ジウムからなる群より選ばれた少なくとも1種から構成
されていることを特徴とする請求項1又は2に記載の半
導体記憶装置。 - 【請求項4】 半導体基板に、各メモリセルのトランス
ファゲートとなる第1のMOSトランジスタとメモリセ
ルアレイの行選択用トランジスタとなる第2のMOSト
ランジスタのゲート絶縁膜及びゲート電極並びにソース
及びドレインとなる不純物拡散層を夫々形成する工程
と、 上記半導体基板上の全面に第1の絶縁膜を形成する工程
と、 上記第1の絶縁膜に、上記第1のMOSトランジスタの
上記不純物拡散層の一方に達する第1のコンタクト孔を
形成するとともに、上記第2のMOSトランジスタの上
記不純物拡散層の一方に達する第2のコンタクト孔を形
成する工程と、 しかる後、上記第1のコンタクト孔において上記第1の
MOSトランジスタの上記不純物拡散層の上記一方と接
続するキャパシタ下部電極となる第1の導電膜をパター
ン形成する工程と、 上記第1の導電膜の上に高誘電体膜を形成する工程と、 上記高誘電体膜を介して上記第1の導電膜に対向すると
ともに、上記第2のコンタクト孔において上記第2のM
OSトランジスタの上記不純物拡散層の上記一方に接続
される第2の導電膜をパターン形成する工程とを有する
ことを特徴とする半導体記憶装置の製造方法。 - 【請求項5】 上記第1の絶縁膜を形成した後、この第
1の絶縁膜をリフローする工程を更に有することを特徴
とする請求項4に記載の半導体記憶装置の製造方法。 - 【請求項6】 上記第1及び第2のコンタクト孔を形成
した後、これらのコンタクト孔を通じて上記半導体基板
内にイオン注入を行う工程と、その工程により注入され
たイオンを活性化するための熱処理工程とを更に有する
ことを特徴とする請求項4又は5に記載の半導体記憶装
置の製造方法。 - 【請求項7】 上記高誘電体膜として、チタン酸鉛、チ
タン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・
ランタン、チタン酸ストロンチウム、チタン酸ストロン
チウム・バリウム、酸化タンタル、酸化ビスマス、酸化
イットリウム、酸化ジルコニウム及びタングステンブロ
ンズからなる群より選ばれた少なくとも1種から構成さ
れた膜を用いることを特徴とする請求項4〜6のいずれ
か1項に記載の半導体記憶装置の製造方法。 - 【請求項8】 上記第1の導電膜及び上記第2の導電膜
の少なくとも一方の導電膜として、二酸化ルテニウム、
酸化バナジウム及び酸化インジウムからなる群より選ば
れた少なくとも1種から構成された膜を用いることを特
徴とする請求項4〜7のいずれか1項に記載の半導体記
憶装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13815894A JP3366440B2 (ja) | 1994-05-27 | 1994-05-27 | 半導体記憶装置及びその製造方法 |
US08/453,975 US5644151A (en) | 1994-05-27 | 1995-05-30 | Semiconductor memory device and method for fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13815894A JP3366440B2 (ja) | 1994-05-27 | 1994-05-27 | 半導体記憶装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07321232A true JPH07321232A (ja) | 1995-12-08 |
JP3366440B2 JP3366440B2 (ja) | 2003-01-14 |
Family
ID=15215381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13815894A Expired - Fee Related JP3366440B2 (ja) | 1994-05-27 | 1994-05-27 | 半導体記憶装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3366440B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19633689A1 (de) * | 1995-08-21 | 1997-02-27 | Hyundai Electronics Ind | Verfahren zum Herstellen einer Halbleitervorrichtung |
KR100327687B1 (ko) * | 1996-06-28 | 2002-09-04 | 미쓰비시덴키 가부시키가이샤 | 반도체장치및그제조방법 |
DE19640238B4 (de) * | 1996-09-30 | 2005-04-14 | Infineon Technologies Ag | Speicheranordnung mit Ferroelektrikum oder Paraelektrikum mit Dielektrizitätskonstante größer 10 als Speicherdielektrikum |
JP2006270116A (ja) * | 2000-10-17 | 2006-10-05 | Matsushita Electric Ind Co Ltd | 強誘電体メモリ及びその製造方法 |
US7189612B2 (en) | 2000-10-17 | 2007-03-13 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric memory and method for manufacturing the same |
-
1994
- 1994-05-27 JP JP13815894A patent/JP3366440B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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DE19633689A1 (de) * | 1995-08-21 | 1997-02-27 | Hyundai Electronics Ind | Verfahren zum Herstellen einer Halbleitervorrichtung |
DE19633689B4 (de) * | 1995-08-21 | 2008-05-29 | Hyundai Electronics Industries Co., Ltd., Ichon | Verfahren zum Herstellen von Kondensatoren für Halbleitervorrichtungen |
KR100327687B1 (ko) * | 1996-06-28 | 2002-09-04 | 미쓰비시덴키 가부시키가이샤 | 반도체장치및그제조방법 |
DE19640238B4 (de) * | 1996-09-30 | 2005-04-14 | Infineon Technologies Ag | Speicheranordnung mit Ferroelektrikum oder Paraelektrikum mit Dielektrizitätskonstante größer 10 als Speicherdielektrikum |
JP2006270116A (ja) * | 2000-10-17 | 2006-10-05 | Matsushita Electric Ind Co Ltd | 強誘電体メモリ及びその製造方法 |
US7189612B2 (en) | 2000-10-17 | 2007-03-13 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric memory and method for manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
JP3366440B2 (ja) | 2003-01-14 |
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