JP2989579B2 - Ｄｒａｍセル構造、およびｎｖｒａｍセル構造を単一の基板に形成する方法およびこれら構造を単一の基板に含む半導体メモリ・デバイス - Google Patents
Ｄｒａｍセル構造、およびｎｖｒａｍセル構造を単一の基板に形成する方法およびこれら構造を単一の基板に含む半導体メモリ・デバイスInfo
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- 238000000034 method Methods 0.000 title claims description 61
- 239000000758 substrate Substances 0.000 title claims description 45
- 239000004065 semiconductor Substances 0.000 title claims description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 52
- 229920005591 polysilicon Polymers 0.000 claims description 51
- 238000002955 isolation Methods 0.000 claims description 29
- 239000003990 capacitor Substances 0.000 claims description 27
- 239000004020 conductor Substances 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 33
- 239000011229 interlayer Substances 0.000 claims 11
- 239000011521 glass Substances 0.000 claims 2
- 230000003647 oxidation Effects 0.000 claims 2
- 238000007254 oxidation reaction Methods 0.000 claims 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- 210000004027 cell Anatomy 0.000 description 131
- 239000000463 material Substances 0.000 description 41
- 238000007667 floating Methods 0.000 description 40
- 230000008569 process Effects 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 13
- 238000001465 metallisation Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000007788 roughening Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 210000000692 cap cell Anatomy 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000007664 blowing Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 241001448862 Croton Species 0.000 description 1
- 101000685982 Homo sapiens NAD(+) hydrolase SARM1 Proteins 0.000 description 1
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 1
- 102100023356 NAD(+) hydrolase SARM1 Human genes 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000000849 selective androgen receptor modulator Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Description
【０００１】
【発明の属する技術分野】本発明は高密度メモリ・チッ
プに使用される新規なメモリ構造に関する。詳細にいう
と、本発明はＮＶＲＡＭ、ＤＲＡＭもしくはＳＲＡＭメ
モリ構造を単一の基板上に含んでいるメモリ構造を提供
する。本発明は新規なＮＶＲＡＭセル構造も含む。さら
に、本発明はＮＶＲＡＭ、ＤＲＡＭ、もしくはＳＲＡＭ
メモリ構造を単一の基板上に含んでいるメモリ構造を形
成する方法、ならびに新規なＮＶＲＡＭセル構造を形成
する方法に関する。
プに使用される新規なメモリ構造に関する。詳細にいう
と、本発明はＮＶＲＡＭ、ＤＲＡＭもしくはＳＲＡＭメ
モリ構造を単一の基板上に含んでいるメモリ構造を提供
する。本発明は新規なＮＶＲＡＭセル構造も含む。さら
に、本発明はＮＶＲＡＭ、ＤＲＡＭ、もしくはＳＲＡＭ
メモリ構造を単一の基板上に含んでいるメモリ構造を形
成する方法、ならびに新規なＮＶＲＡＭセル構造を形成
する方法に関する。
【０００２】
【従来の技術】レーザ融着可能冗長技術は今日の高密度
メモリ・チップの歩留まりを改善するに当たり重要な役
割を果たしている。しかしながら、このような技術に関
連した欠点がある。たとえば、この技術にしたがって生
産されたデバイスはチップ面積の点でかさばっており、
費用がかさむものである。この技術によるデバイスに生
じることのあるヒューズ・ブロー・プロセスがブローす
る。ヒューズ・ブロー・プロセスは時間がかかり、信頼
性に欠けるものであり、またヒューズはプログラムでき
ない。
メモリ・チップの歩留まりを改善するに当たり重要な役
割を果たしている。しかしながら、このような技術に関
連した欠点がある。たとえば、この技術にしたがって生
産されたデバイスはチップ面積の点でかさばっており、
費用がかさむものである。この技術によるデバイスに生
じることのあるヒューズ・ブロー・プロセスがブローす
る。ヒューズ・ブロー・プロセスは時間がかかり、信頼
性に欠けるものであり、またヒューズはプログラムでき
ない。
【０００３】メモリ回路が複雑になるに従い、ＥＥＰＲ
ＯＭのブロックをＤＲＡＭまたはＳＲＡＭなどの他のメ
モリ・アレイに組み込むことがしばしば必要となる。こ
のようなデバイスの例の一つに「スマート・カード」が
ある。スマート・カードにおいては、ＲＡＭがスクラッ
チ・パッドとして働き、ＲＯＭがプログラムを記憶し、
カードのオペレーティング・システムを実行し、ＥＥＰ
ＲＯＭがユーザ・データを収容し、マイクロコントロー
ラがメモリを割り振り、暗号化プログラムを実行する。
スマート・カードの一例がＪｏｈｎ Ｇａｌｌａｎｔの
「ＳｍａｒｔＣａｒｄｓ」、ＥＤＮ、１９９５年１１月
２３日、第３４−４２ページに記載されている。この文
献は参照することにより、本明細書の一部となる。
ＯＭのブロックをＤＲＡＭまたはＳＲＡＭなどの他のメ
モリ・アレイに組み込むことがしばしば必要となる。こ
のようなデバイスの例の一つに「スマート・カード」が
ある。スマート・カードにおいては、ＲＡＭがスクラッ
チ・パッドとして働き、ＲＯＭがプログラムを記憶し、
カードのオペレーティング・システムを実行し、ＥＥＰ
ＲＯＭがユーザ・データを収容し、マイクロコントロー
ラがメモリを割り振り、暗号化プログラムを実行する。
スマート・カードの一例がＪｏｈｎ Ｇａｌｌａｎｔの
「ＳｍａｒｔＣａｒｄｓ」、ＥＤＮ、１９９５年１１月
２３日、第３４−４２ページに記載されている。この文
献は参照することにより、本明細書の一部となる。
【０００４】
【発明が解決しようとする課題】高密度で、チップ・サ
イズが小さく、低コストのスマート・カード集積回路を
設計することが、大きい課題となっている。このような
デバイスには多くの固有の問題がある。たとえば、２５
ｍｍ2を超えるチップ・サイズはカードを屈曲させたと
きに破損しやすい。
イズが小さく、低コストのスマート・カード集積回路を
設計することが、大きい課題となっている。このような
デバイスには多くの固有の問題がある。たとえば、２５
ｍｍ2を超えるチップ・サイズはカードを屈曲させたと
きに破損しやすい。
【０００５】本発明は新規なメモリ構造およびこの構造
を作成する方法を提供することにより、上記の問題なら
びにその他の問題を解決しようとするものである。
を作成する方法を提供することにより、上記の問題なら
びにその他の問題を解決しようとするものである。
【０００６】本発明者らは上述のヒューズをＥＥＰＲＯ
Ｍセルすなわち不揮発性メモリと置き換えることが望ま
しいことを認識していた。しかしながら、本発明者らは
異なるタイプのメモリ・セルを同一の基板に形成するた
めの組合せ方法の問題点を認識していた。異なるタイプ
のメモリ・セルを組み合わせる周知の方法は、２つ以上
のタイプのメモリを単一のチップに製造するために多く
の複雑なプロセス・ステップ、多くの特別なマスキング
・レベルおよび材料層を含んでいる。このような方法は
時間がかかり、費用がかさむものである。他の手法はメ
モリ・セルを同一のチップではなく、システム・レベル
だけで集積していた。
Ｍセルすなわち不揮発性メモリと置き換えることが望ま
しいことを認識していた。しかしながら、本発明者らは
異なるタイプのメモリ・セルを同一の基板に形成するた
めの組合せ方法の問題点を認識していた。異なるタイプ
のメモリ・セルを組み合わせる周知の方法は、２つ以上
のタイプのメモリを単一のチップに製造するために多く
の複雑なプロセス・ステップ、多くの特別なマスキング
・レベルおよび材料層を含んでいる。このような方法は
時間がかかり、費用がかさむものである。他の手法はメ
モリ・セルを同一のチップではなく、システム・レベル
だけで集積していた。
【０００７】本発明は両立性のあるメモリ構造、および
さまざまなタイプのメモリ・セル構造を単一の基板上に
形成する方法を提供することにより、上記に対する解決
策を提供する。
さまざまなタイプのメモリ・セル構造を単一の基板上に
形成する方法を提供することにより、上記に対する解決
策を提供する。
【０００８】本発明は新規なＮＶＲＡＭセル構造も提供
する。
する。
【０００９】
【課題を解決するための手段】好ましい態様によれば、
本発明はＮＶＲＡＭセル構造、ＤＲＡＭセル構造および
ＳＲＡＭセル構造を含む半導体メモリ・デバイスを単一
の基板に設ける。
本発明はＮＶＲＡＭセル構造、ＤＲＡＭセル構造および
ＳＲＡＭセル構造を含む半導体メモリ・デバイスを単一
の基板に設ける。
【００１０】他の好ましい態様によれば、本発明は拡張
平坦化ゲートを含む新規なＮＶＲＡＭセル構造を提供す
る。
平坦化ゲートを含む新規なＮＶＲＡＭセル構造を提供す
る。
【００１１】他の好ましい態様によれば、本発明はＮＶ
ＲＡＭセル構造、ＤＲＡＭセル構造、およびＳＲＡＭセ
ル構造を同一の基板上に含んでおり、かつポリシリコン
層を含む複数のゲート構造と関連付けられている半導体
メモリ・デバイスを形成する方法を提供する。この方法
は第２のポリシリコン層をゲート構造上に付着させるこ
とを含む。ＮＶＲＡＭセルのフローティング・ゲートは
ポリシリコンの第２の層をパターン化することにより、
前記基板上の前記ゲート構造の一つに接続され、基板内
の第１ドレン領域および第１のソース領域に関連付けら
れた少なくとも一つのスタッド相互接続上に形成され
る。ＤＲＡＭセルまたはＳＲＡＭセルのコンデンサは基
板内に形成された少なくとも第２のドレン領域上のポリ
シリコンの第２の層をパターン化することによって形成
される。誘電体の薄い層がパターン化された第２のポリ
シリコンの露出表面に付着される。ポリシリコンの第３
の層がパターン化された第２のポリシリコン層上に付着
される。ＮＶＲＡＭセルの制御ゲートが第３のポリシリ
コン層をパターン化することによって、第２のポリシリ
コン層の対応するパターン化部分に付着された誘電体層
上に形成される。ＤＲＡＭセルの接地プレートまたは薄
膜トランジスタ（ＴＦＴ）ＳＲＡＭセルの本体が、第３
のポリシリコン層をパターン化することによって、第２
のポリシリコン層の対応するパターン化部分に付着され
た誘電体層上に形成される。
ＲＡＭセル構造、ＤＲＡＭセル構造、およびＳＲＡＭセ
ル構造を同一の基板上に含んでおり、かつポリシリコン
層を含む複数のゲート構造と関連付けられている半導体
メモリ・デバイスを形成する方法を提供する。この方法
は第２のポリシリコン層をゲート構造上に付着させるこ
とを含む。ＮＶＲＡＭセルのフローティング・ゲートは
ポリシリコンの第２の層をパターン化することにより、
前記基板上の前記ゲート構造の一つに接続され、基板内
の第１ドレン領域および第１のソース領域に関連付けら
れた少なくとも一つのスタッド相互接続上に形成され
る。ＤＲＡＭセルまたはＳＲＡＭセルのコンデンサは基
板内に形成された少なくとも第２のドレン領域上のポリ
シリコンの第２の層をパターン化することによって形成
される。誘電体の薄い層がパターン化された第２のポリ
シリコンの露出表面に付着される。ポリシリコンの第３
の層がパターン化された第２のポリシリコン層上に付着
される。ＮＶＲＡＭセルの制御ゲートが第３のポリシリ
コン層をパターン化することによって、第２のポリシリ
コン層の対応するパターン化部分に付着された誘電体層
上に形成される。ＤＲＡＭセルの接地プレートまたは薄
膜トランジスタ（ＴＦＴ）ＳＲＡＭセルの本体が、第３
のポリシリコン層をパターン化することによって、第２
のポリシリコン層の対応するパターン化部分に付着され
た誘電体層上に形成される。
【００１２】さらに、本発明の好ましい態様は上記の方
法にしたがって形成された半導体メモリ・デバイスも含
む。
法にしたがって形成された半導体メモリ・デバイスも含
む。
【００１３】本発明のさらに他の目的および利点は、以
下の説明から当分野の技術者には直ちに明らかとなろ
う。本発明を実施するために考えられる最良の形態を示
す。本発明の好ましい実施の形態に関する詳細な説明を
図示説明する。当分野の技術者に認識されるように、本
発明はその他の異なる実施の形態を含むものである。本
発明の細部を本発明から逸脱することなく、さまざまな
点で改変することができる。したがって、図面および説
明は限定的なものではなく、本質的に例示を目的とする
ものとみなすべきである。
下の説明から当分野の技術者には直ちに明らかとなろ
う。本発明を実施するために考えられる最良の形態を示
す。本発明の好ましい実施の形態に関する詳細な説明を
図示説明する。当分野の技術者に認識されるように、本
発明はその他の異なる実施の形態を含むものである。本
発明の細部を本発明から逸脱することなく、さまざまな
点で改変することができる。したがって、図面および説
明は限定的なものではなく、本質的に例示を目的とする
ものとみなすべきである。
【００１４】
【発明の実施の形態】図１は典型的な周知の従来のスタ
ック・ゲートＮＶＲＡＭセル構造を示す。図１に示す構
造は基板４に形成されたソース領域１およびドレン領域
２を示す。浅いトレンチ分離領域６および８が基板内の
ソースおよびドレンそれぞれの領域の縁部に形成されて
いる。
ック・ゲートＮＶＲＡＭセル構造を示す。図１に示す構
造は基板４に形成されたソース領域１およびドレン領域
２を示す。浅いトレンチ分離領域６および８が基板内の
ソースおよびドレンそれぞれの領域の縁部に形成されて
いる。
【００１５】スタック・ゲート構造１０はソース領域１
およびドレン領域２の少なくとも一部の上の基板４上に
設けられている。図１に示すように、フローティング・
ゲート１２は基板の最も近いところに形成される。制御
ゲート１４はフローティング・ゲート１２の上方に形成
される。
およびドレン領域２の少なくとも一部の上の基板４上に
設けられている。図１に示すように、フローティング・
ゲート１２は基板の最も近いところに形成される。制御
ゲート１４はフローティング・ゲート１２の上方に形成
される。
【００１６】きわめて薄い絶縁層１６がフローティング
・ゲートと基板４の表面の間のフローティング・ゲート
１２の下方におかれる。絶縁層１６により、キャリアが
ドレン２または基板４の間のある電圧レベルでトンネル
することが可能となり、制御ゲート１４がフローティン
グ・ゲート１２をプログラムすることが可能となる。デ
バイスがプログラムされると、デバイスの閾値が変化す
る。閾値の変化は次いで、デバイスの「オン／オフ」状
態を決定することができる。
・ゲートと基板４の表面の間のフローティング・ゲート
１２の下方におかれる。絶縁層１６により、キャリアが
ドレン２または基板４の間のある電圧レベルでトンネル
することが可能となり、制御ゲート１４がフローティン
グ・ゲート１２をプログラムすることが可能となる。デ
バイスがプログラムされると、デバイスの閾値が変化す
る。閾値の変化は次いで、デバイスの「オン／オフ」状
態を決定することができる。
【００１７】絶縁層は酸化材料で作製することができ
る。絶縁材料は二酸化シリコンであることが好ましい。
る。絶縁材料は二酸化シリコンであることが好ましい。
【００１８】図１に示す従来のスタック・ゲートＮＶＲ
ＡＭセル構造は、従来のＤＲＡＭ、特に高密度トレンチ
・コンデンサＤＲＡＭと集積することが困難である。こ
れはＤＲＡＭのトレンチ・コンデンサをゲートより前に
形成しなければならないからである。ゲート・レベルに
おいてであっても、ＮＶＲＡＭに特別なポリシリコン層
が必要である。
ＡＭセル構造は、従来のＤＲＡＭ、特に高密度トレンチ
・コンデンサＤＲＡＭと集積することが困難である。こ
れはＤＲＡＭのトレンチ・コンデンサをゲートより前に
形成しなければならないからである。ゲート・レベルに
おいてであっても、ＮＶＲＡＭに特別なポリシリコン層
が必要である。
【００１９】ＮＶＲＡＭ、ＤＲＡＭ、およびＳＲＡＭの
形成と両立するプロセスを提供するために検討された解
決策として考えられるものの一つは、スタック・コンデ
ンサＤＲＡＭセル構造、またはＴＦＴ（薄膜トランジス
タ）ＳＲＡＭセル構造をＮＶＲＡＭの一部として使用す
ることである。コンデンサおよびＴＦＴがゲート後に形
成されるものであるから、コンデンサの接地極板すなわ
ちＴＦＴデバイスの本体の上部層をＮＶＲＡＭの制御ゲ
ートと共用することができる。しかしながら、図１に示
し、上記で検討した従来のＲＡＭ構造を使用すること
は、この手法と使用するのには適していない。
形成と両立するプロセスを提供するために検討された解
決策として考えられるものの一つは、スタック・コンデ
ンサＤＲＡＭセル構造、またはＴＦＴ（薄膜トランジス
タ）ＳＲＡＭセル構造をＮＶＲＡＭの一部として使用す
ることである。コンデンサおよびＴＦＴがゲート後に形
成されるものであるから、コンデンサの接地極板すなわ
ちＴＦＴデバイスの本体の上部層をＮＶＲＡＭの制御ゲ
ートと共用することができる。しかしながら、図１に示
し、上記で検討した従来のＲＡＭ構造を使用すること
は、この手法と使用するのには適していない。
【００２０】本発明はＮＶＲＡＭ構造を他のメモリ・セ
ル構造と同じ基板上に形成する際の問題点を解消するも
のである。本発明はＮＶＲＡＭセル構造、ＤＲＡＭセル
構造、およびＳＲＡＭセル構造を単一の基板上に形成す
るのに矛盾のない方法を提供する。このような方法を提
供するに当たり、本発明はさまざまなタイプのメモリ・
セルを一つの基板上に形成する周知の方法に関連した、
時間とリソースを消費する方法を回避する。
ル構造と同じ基板上に形成する際の問題点を解消するも
のである。本発明はＮＶＲＡＭセル構造、ＤＲＡＭセル
構造、およびＳＲＡＭセル構造を単一の基板上に形成す
るのに矛盾のない方法を提供する。このような方法を提
供するに当たり、本発明はさまざまなタイプのメモリ・
セルを一つの基板上に形成する周知の方法に関連した、
時間とリソースを消費する方法を回避する。
【００２１】本発明はさまざまなメモリ・セル構造を形
成する方法を提供するものであるが、高電圧デバイスお
よび関連する方法を依然実施する必要がある。ただし、
ＮＶＲＡＭ用の高電圧周辺デバイスを形成するのに必要
な特別な処理ステップを本明細書で説明する。
成する方法を提供するものであるが、高電圧デバイスお
よび関連する方法を依然実施する必要がある。ただし、
ＮＶＲＡＭ用の高電圧周辺デバイスを形成するのに必要
な特別な処理ステップを本明細書で説明する。
【００２２】高電圧周辺デバイスの例としては、電荷ポ
ンプおよびブーストＷ／Ｌドライバなどがある。これら
のデバイスは厚い酸化物層を必要とするため、酸化物の
信頼性を保存することができる。ブーストＷ／Ｌドライ
バの例については、参照することによりその開示全体が
本明細書の一部となる米国特許第５５１３１４２号を参
照されたい。また、Ｉ／Ｏ回路は「高電圧」を「調べ
る」ことができる。したがって、さまざまな酸化物厚さ
をこれらの用途に提供することができる。
ンプおよびブーストＷ／Ｌドライバなどがある。これら
のデバイスは厚い酸化物層を必要とするため、酸化物の
信頼性を保存することができる。ブーストＷ／Ｌドライ
バの例については、参照することによりその開示全体が
本明細書の一部となる米国特許第５５１３１４２号を参
照されたい。また、Ｉ／Ｏ回路は「高電圧」を「調べ
る」ことができる。したがって、さまざまな酸化物厚さ
をこれらの用途に提供することができる。
【００２３】本発明の新規なＮＶＲＡＭセル構造はスタ
ック・コンデンサＤＲＡＭのトポロジーおよび材料層を
利用する。本発明は二重ポリシリコン層を利用して、ス
タック・コンデンサを形成する。この手法はＴＦＴデバ
イスの形成にも利用できる。このようにしてＴＦＴデバ
イスを形成する場合、底部ポリシリコンをｐ−ＦＥＴロ
ード・デバイスのゲートとして利用することができる。
上部ポリシリコン層をＴＦＴの本体に利用することがで
きる。
ック・コンデンサＤＲＡＭのトポロジーおよび材料層を
利用する。本発明は二重ポリシリコン層を利用して、ス
タック・コンデンサを形成する。この手法はＴＦＴデバ
イスの形成にも利用できる。このようにしてＴＦＴデバ
イスを形成する場合、底部ポリシリコンをｐ−ＦＥＴロ
ード・デバイスのゲートとして利用することができる。
上部ポリシリコン層をＴＦＴの本体に利用することがで
きる。
【００２４】図２、図３および図４は本発明によるＮＶ
ＲＡＭセル構造、ＤＲＡＭセル構造、およびＳＲＡＭセ
ル構造の実施の形態を含む、メモリ・デバイスの実施の
形態の断面図である。図２に示すＮＶＲＡＭセル構造の
実施の形態は基板２４に形成されたソース領域２０およ
びドレン領域２２を含んでいる。この場合も、浅いトレ
ンチ分離領域２６および２８が基板内のソースおよびド
レンそれぞれの領域に隣接した基板に設けられている。
ＲＡＭセル構造、ＤＲＡＭセル構造、およびＳＲＡＭセ
ル構造の実施の形態を含む、メモリ・デバイスの実施の
形態の断面図である。図２に示すＮＶＲＡＭセル構造の
実施の形態は基板２４に形成されたソース領域２０およ
びドレン領域２２を含んでいる。この場合も、浅いトレ
ンチ分離領域２６および２８が基板内のソースおよびド
レンそれぞれの領域に隣接した基板に設けられている。
【００２５】ゲート・レベルがソース領域２０およびド
レン領域２２両方の少なくとも一部の上方の基板上に形
成される。ゲート・レベルはゲート構造３２を含んでい
る。ゲート構造３２を絶縁材料３４の薄層によって、基
板２４ならびにソース２０およびドレン２２から分離さ
れる。ゲート構造３２を領域３６によって分離すること
もできる。
レン領域２２両方の少なくとも一部の上方の基板上に形
成される。ゲート・レベルはゲート構造３２を含んでい
る。ゲート構造３２を絶縁材料３４の薄層によって、基
板２４ならびにソース２０およびドレン２２から分離さ
れる。ゲート構造３２を領域３６によって分離すること
もできる。
【００２６】絶縁材料は酸化物材料でよい。絶縁材料は
二酸化シリコンであることが好ましい。
二酸化シリコンであることが好ましい。
【００２７】スタッド相互接続３８、４０および４２を
ソース領域２０、ドレン領域２２、およびゲート構造３
２のそれぞれの上方に形成することができる。上記で検
討したように、スタッド相互接続を異なるタイプのメモ
リセル内の異なる位置に形成することができる。スタッ
ド相互接続は各種の導電材料で形成することもできる。
スタッド相互接続を形成する際に利用できる材料の例と
しては、タングステン、アルミニウム、チタンおよびタ
ンタルがある。
ソース領域２０、ドレン領域２２、およびゲート構造３
２のそれぞれの上方に形成することができる。上記で検
討したように、スタッド相互接続を異なるタイプのメモ
リセル内の異なる位置に形成することができる。スタッ
ド相互接続は各種の導電材料で形成することもできる。
スタッド相互接続を形成する際に利用できる材料の例と
しては、タングステン、アルミニウム、チタンおよびタ
ンタルがある。
【００２８】図２に示した実施の形態において、スタッ
ド相互接続およびゲート構造は誘電体４４の層によって
包囲されている。第１の誘電体層に利用できる誘電体の
例としては、ＣＶＤ酸化物がある。
ド相互接続およびゲート構造は誘電体４４の層によって
包囲されている。第１の誘電体層に利用できる誘電体の
例としては、ＣＶＤ酸化物がある。
【００２９】第１のレベルの金属皮膜をスタッド相互接
続３８、４０および４２、ならびに誘電体平面４４の一
部の上方に付着させることができる。ＮＶＲＡＭセル構
造は第１のレベルの金属皮膜にソース・ラインとビット
・ラインの両方を含んでいることができる。ＮＶＲＡＭ
セル構造におけるソースおよびビット両方のラインは水
平方向に延びていることができる。金属皮膜は各種の導
電材料で形成することもできる。第１レベルの金属皮膜
を形成する際に利用できる材料の例としてはＣＶＤまた
はスパッタ付着のアルミニウムまたは銅などがある。
続３８、４０および４２、ならびに誘電体平面４４の一
部の上方に付着させることができる。ＮＶＲＡＭセル構
造は第１のレベルの金属皮膜にソース・ラインとビット
・ラインの両方を含んでいることができる。ＮＶＲＡＭ
セル構造におけるソースおよびビット両方のラインは水
平方向に延びていることができる。金属皮膜は各種の導
電材料で形成することもできる。第１レベルの金属皮膜
を形成する際に利用できる材料の例としてはＣＶＤまた
はスパッタ付着のアルミニウムまたは銅などがある。
【００３０】第２の誘電体層を第１の誘電体層、スタッ
ド相互接続３８、４０および４２、ならびに第１のレベ
ルの金属皮膜４６および４８の上方に配置できる。図２
に示すように、バイア５２を第２の誘電体層５０に形成
することもできる。
ド相互接続３８、４０および４２、ならびに第１のレベ
ルの金属皮膜４６および４８の上方に配置できる。図２
に示すように、バイア５２を第２の誘電体層５０に形成
することもできる。
【００３１】バイア５２において、バイア上方で、また
バイアを包囲している第２の誘電体層５０の表面上に、
ＮＶＲＡＭセル構造のフローティング・ゲート５４が形
成される。フローティング・ゲートは任意適切な材料で
形成することができる。たとえば、フローティング・ゲ
ートをＣＶＤポリシリコン製とすることができる。ポリ
シリコンはその場で付着することができる。
バイアを包囲している第２の誘電体層５０の表面上に、
ＮＶＲＡＭセル構造のフローティング・ゲート５４が形
成される。フローティング・ゲートは任意適切な材料で
形成することができる。たとえば、フローティング・ゲ
ートをＣＶＤポリシリコン製とすることができる。ポリ
シリコンはその場で付着することができる。
【００３２】本発明によれば、フローティング・ゲート
構造５４の表面を粗面化することができる。粗面化は高
い結合率をもたらすことができる。このような表面の粗
面化方法は、当分野で周知である。本明細書記載のフロ
ーティング・ゲートまたはその他の構造の表面の粗面化
に利用できる方法の例としては、非晶質シリコンの層を
付着させ、これをアニールして、多結晶シリコンに変換
することなどがある。このような方法は米国特許第４７
５７３６０号に記載されており、その開示全体は参照す
ることにより本明細書の一部となる。しかしながら、フ
ローティング・ゲート構造は粗面化しなくてもよい。本
発明による拡張フローティング・ゲートは、従来のゲー
トよりも大きい面積を含んでいる。
構造５４の表面を粗面化することができる。粗面化は高
い結合率をもたらすことができる。このような表面の粗
面化方法は、当分野で周知である。本明細書記載のフロ
ーティング・ゲートまたはその他の構造の表面の粗面化
に利用できる方法の例としては、非晶質シリコンの層を
付着させ、これをアニールして、多結晶シリコンに変換
することなどがある。このような方法は米国特許第４７
５７３６０号に記載されており、その開示全体は参照す
ることにより本明細書の一部となる。しかしながら、フ
ローティング・ゲート構造は粗面化しなくてもよい。本
発明による拡張フローティング・ゲートは、従来のゲー
トよりも大きい面積を含んでいる。
【００３３】制御ゲート６０をフローティング・ゲート
５４上に設けることが好ましい。フローティング・ゲー
ト表面を粗面化した場合には、フローティング・ゲート
５４の表面に隣接した制御ゲート６０がフローティング
・ゲート５４の表面の頂部におかれるものであるから、
対応して粗面化される。
５４上に設けることが好ましい。フローティング・ゲー
ト表面を粗面化した場合には、フローティング・ゲート
５４の表面に隣接した制御ゲート６０がフローティング
・ゲート５４の表面の頂部におかれるものであるから、
対応して粗面化される。
【００３４】フローティング・ゲートと制御ゲートが合
致する表面の粗面化は、スタック・コンデンサのキャパ
シタンスを増加させる。粗面化された表面はコンデンサ
の有功面積を増加させる。粗面化表面は電界拡張トンネ
ル方法によるトンネル酸化物として働くことができる。
ただし、ゲート表面の粗面化は必要なものではない。
致する表面の粗面化は、スタック・コンデンサのキャパ
シタンスを増加させる。粗面化された表面はコンデンサ
の有功面積を増加させる。粗面化表面は電界拡張トンネ
ル方法によるトンネル酸化物として働くことができる。
ただし、ゲート表面の粗面化は必要なものではない。
【００３５】粗面化ポリシリコン酸化物をトンネル酸化
物として使用する実施の形態によれば、フローティング
・ゲートの表面面積を最小限として、結合率を改善する
こともできる。結合率を改善することにより、低い電圧
レベルでゲートをプログラムすることが可能となる。キ
ャリアを制御ゲートからフローティング・ゲートへ注入
することができる。
物として使用する実施の形態によれば、フローティング
・ゲートの表面面積を最小限として、結合率を改善する
こともできる。結合率を改善することにより、低い電圧
レベルでゲートをプログラムすることが可能となる。キ
ャリアを制御ゲートからフローティング・ゲートへ注入
することができる。
【００３６】他の実施の形態によれば、規則的な薄いゲ
ート酸化物をＮＶＲＡＭセル用のトンネル酸化物として
利用することもできる。大きいフローティング・ゲート
表面積は結合率を改善する。上述のように、フローティ
ング・ゲート表面の粗面化は、増大した表面積を達成す
るのに必要なものではない。
ート酸化物をＮＶＲＡＭセル用のトンネル酸化物として
利用することもできる。大きいフローティング・ゲート
表面積は結合率を改善する。上述のように、フローティ
ング・ゲート表面の粗面化は、増大した表面積を達成す
るのに必要なものではない。
【００３７】本発明によるＮＶＲＡＭセルのこれらの実
施の形態のプログラミング速度を、従来の方法にしたが
って行うこともできる。あるいは、プログラミング速度
はフローティング・ゲートからドレンまたは基板に対し
て、あるいはその逆に生じるものであってもよい。
施の形態のプログラミング速度を、従来の方法にしたが
って行うこともできる。あるいは、プログラミング速度
はフローティング・ゲートからドレンまたは基板に対し
て、あるいはその逆に生じるものであってもよい。
【００３８】ＮＶＲＡＭセルの制御ゲートはドープされ
たポリシリコンであることが好ましい。付着後に、ポリ
シリコンをパターン化して、これがＮＶＲＡＭに対する
制御ゲートを形成するようにする。
たポリシリコンであることが好ましい。付着後に、ポリ
シリコンをパターン化して、これがＮＶＲＡＭに対する
制御ゲートを形成するようにする。
【００３９】図３は本発明によるスタック・コンデンサ
ＤＲＡＭの実施の形態を示す。図２に示すＮＶＲＡＭ構
造と同様に、ＤＲＡＭ構造はソース６２、ドレン６４お
よびトレンチ分離領域２８を含んでいる。本発明による
ＤＲＡＭ構造は上述のＮＶＲＡＭと同様なゲート構造７
４ならびにスタッド相互接続７６および７８を含んでい
ることができる。しかしながら、図３に示した実施の形
態からわかるように、スタッド相互接続は本発明による
ＤＲＡＭセルのゲート構造７４上にではなく、ソース領
域６２およびドレン領域６４上方だけに形成できる。
ＤＲＡＭの実施の形態を示す。図２に示すＮＶＲＡＭ構
造と同様に、ＤＲＡＭ構造はソース６２、ドレン６４お
よびトレンチ分離領域２８を含んでいる。本発明による
ＤＲＡＭ構造は上述のＮＶＲＡＭと同様なゲート構造７
４ならびにスタッド相互接続７６および７８を含んでい
ることができる。しかしながら、図３に示した実施の形
態からわかるように、スタッド相互接続は本発明による
ＤＲＡＭセルのゲート構造７４上にではなく、ソース領
域６２およびドレン領域６４上方だけに形成できる。
【００４０】スタッド相互接続の形成後、第１レベルの
金属被覆８０を形成することができる。しかしながら、
図３に示すＤＲＡＭの実施の形態において、第１レベル
の金属被覆は図２に示したＮＶＲＡＭの実施の形態にお
けるソースおよびドレンにではなく、ドレン６２だけに
接続することができる。さらに、本発明によるＤＲＡＭ
の第１レベルの金属被覆は水平方向にビット・ライン
を、また垂直方向にワード・ラインを有していることが
できる。
金属被覆８０を形成することができる。しかしながら、
図３に示すＤＲＡＭの実施の形態において、第１レベル
の金属被覆は図２に示したＮＶＲＡＭの実施の形態にお
けるソースおよびドレンにではなく、ドレン６２だけに
接続することができる。さらに、本発明によるＤＲＡＭ
の第１レベルの金属被覆は水平方向にビット・ライン
を、また垂直方向にワード・ラインを有していることが
できる。
【００４１】ワード・ラインはケイ化ポリシリコンで形
成することができる。たとえば、チタンをポリシリコン
の表面付着することができる。ある温度で、ある時間の
間アニールした後、チタンがポリシリコンと反応して、
ケイ化チタン（低抵抗率のＴｉＳｉ）を形成することが
できる。
成することができる。たとえば、チタンをポリシリコン
の表面付着することができる。ある温度で、ある時間の
間アニールした後、チタンがポリシリコンと反応して、
ケイ化チタン（低抵抗率のＴｉＳｉ）を形成することが
できる。
【００４２】図３に示した実施の形態からわかるよう
に、ＤＲＡＭ構造は第２の誘電体層８２を含んでいるこ
とが好ましい。バイア８４をＮＶＲＡＭ構造と同様に、
ＤＲＡＭ構造の第２の誘電体８２に形成することができ
る。しかしながら、ＤＲＡＭ構造において、バイアはＮ
ＶＲＡＭのゲート構造３０にではなく、ソース６４に接
続されたスタッド相互接続７８で開いている。
に、ＤＲＡＭ構造は第２の誘電体層８２を含んでいるこ
とが好ましい。バイア８４をＮＶＲＡＭ構造と同様に、
ＤＲＡＭ構造の第２の誘電体８２に形成することができ
る。しかしながら、ＤＲＡＭ構造において、バイアはＮ
ＶＲＡＭのゲート構造３０にではなく、ソース６４に接
続されたスタッド相互接続７８で開いている。
【００４３】本発明によれば、ＤＲＡＭセルのコンデン
サ、すなわちノード極板がバイア８４、バイア上方の空
間、およびバイアを包囲する第２の誘電体層８２の表面
に設けられる。ＤＲＡＭセルのコンデンサはポリシリコ
ン製でよい。ポリシリコンはその場で付着することがで
きる。ドープ・ポリシリコンはこれを使用してＮＶＲＡ
Ｍの制御ゲートおよびＳＲＡＭの本体を形成できるので
あるから、この構造にもっとも適切な材料である。
サ、すなわちノード極板がバイア８４、バイア上方の空
間、およびバイアを包囲する第２の誘電体層８２の表面
に設けられる。ＤＲＡＭセルのコンデンサはポリシリコ
ン製でよい。ポリシリコンはその場で付着することがで
きる。ドープ・ポリシリコンはこれを使用してＮＶＲＡ
Ｍの制御ゲートおよびＳＲＡＭの本体を形成できるので
あるから、この構造にもっとも適切な材料である。
【００４４】ＮＶＲＡＭセルに関して上述したように、
ＤＲＡＭのコンデンサまたはノード極板の表面を粗面化
することができる。誘電体の薄層をノード極板のコンデ
ンサ表面に成長または付着させることができる。ＤＲＡ
Ｍの接地極板９２は誘電体層の頂面、ならびにＤＲＡＭ
のコンデンサまたはノード極板を包囲する第２の誘電体
層８９の包囲表面にある。コンデンサまたはノード極板
の表面が粗面化（８８）されている場合には、粗面を薄
い誘電体層および接地極板の下面に重複させるのが好ま
しい。
ＤＲＡＭのコンデンサまたはノード極板の表面を粗面化
することができる。誘電体の薄層をノード極板のコンデ
ンサ表面に成長または付着させることができる。ＤＲＡ
Ｍの接地極板９２は誘電体層の頂面、ならびにＤＲＡＭ
のコンデンサまたはノード極板を包囲する第２の誘電体
層８９の包囲表面にある。コンデンサまたはノード極板
の表面が粗面化（８８）されている場合には、粗面を薄
い誘電体層および接地極板の下面に重複させるのが好ま
しい。
【００４５】上述のように、本発明を利用して、上記の
ＮＶＲＡＭないしＤＲＡＭセルと同じメモリ・デバイス
にＳＲＡＭセル構造に形成することができる。本発明に
よるＳＲＡＭの実施の形態を図４に示す。図４には１／
２ラッチ、１つのＴＦＴデバイスおよび１つのプルダウ
ンｎｆｅｔだけが示されている。もう一方の１／２ラッ
チは反対面で実質的に同じものである。したがって、こ
れは図４には示されていない。これに対し、図２５およ
び図２８は背面組合せＳＲＡＭラッチを示しており、こ
れは２つのプルアップｎｆｅｔ ＴＦＴおよび２つのプ
ルアップｎｆｅｔデバイスを含んでいるが、２つのトラ
ンスファ・ゲートは示されていない。
ＮＶＲＡＭないしＤＲＡＭセルと同じメモリ・デバイス
にＳＲＡＭセル構造に形成することができる。本発明に
よるＳＲＡＭの実施の形態を図４に示す。図４には１／
２ラッチ、１つのＴＦＴデバイスおよび１つのプルダウ
ンｎｆｅｔだけが示されている。もう一方の１／２ラッ
チは反対面で実質的に同じものである。したがって、こ
れは図４には示されていない。これに対し、図２５およ
び図２８は背面組合せＳＲＡＭラッチを示しており、こ
れは２つのプルアップｎｆｅｔ ＴＦＴおよび２つのプ
ルアップｎｆｅｔデバイスを含んでいるが、２つのトラ
ンスファ・ゲートは示されていない。
【００４６】図４に示すＳＲＡＭ構造は上述のＮＶＲＡ
ＭおよびＤＲＡＭ構造と同様なソース領域９４およびド
レン領域９６を含んでいる。浅いトレンチ分離領域９８
および１００をソース領域９４およびドレン９６のそれ
ぞれに隣接して設けることもできる。
ＭおよびＤＲＡＭ構造と同様なソース領域９４およびド
レン領域９６を含んでいる。浅いトレンチ分離領域９８
および１００をソース領域９４およびドレン９６のそれ
ぞれに隣接して設けることもできる。
【００４７】上記のＮＶＲＡＭおよびＤＲＡＭと同様、
ＳＲＡＭがゲート構造１０４および分離構造１０６を含
むゲート１０２を含んでいることが好ましい。この場合
も、上記のＮＶＲＡＭおよびＤＲＡＭと同様、ゲート構
造を絶縁層１０７によって基板から分離することができ
る。絶縁層は酸化材料の層でよい。絶縁材料は二酸化シ
リコンの層であることが好ましい。
ＳＲＡＭがゲート構造１０４および分離構造１０６を含
むゲート１０２を含んでいることが好ましい。この場合
も、上記のＮＶＲＡＭおよびＤＲＡＭと同様、ゲート構
造を絶縁層１０７によって基板から分離することができ
る。絶縁層は酸化材料の層でよい。絶縁材料は二酸化シ
リコンの層であることが好ましい。
【００４８】図４に示すＳＡＲＭ構造はゲート１０２に
接続されたスタッド相互接続１１０を含んでいる。ＳＲ
ＡＭ構造はソース９４、ドレン９６、ならびに分離領域
９８および１００を含んでいる基板の頂面に第１の誘電
体層１０８も含んでいる。第１の誘電体層はゲート１０
２の上を少なくとも部分的に延びていてもよい。上記で
検討した材料をＳＲＡＭ構造のスタッド相互接続を形成
する際に使用することもできる。
接続されたスタッド相互接続１１０を含んでいる。ＳＲ
ＡＭ構造はソース９４、ドレン９６、ならびに分離領域
９８および１００を含んでいる基板の頂面に第１の誘電
体層１０８も含んでいる。第１の誘電体層はゲート１０
２の上を少なくとも部分的に延びていてもよい。上記で
検討した材料をＳＲＡＭ構造のスタッド相互接続を形成
する際に使用することもできる。
【００４９】図２および図３に示したＮＶＲＡＭ構造お
よびＤＲＡＭ構想とは異なり、図４に示すＳＲＡＭ構造
は第１レベルの金属皮膜を含んでいない。ただし、第２
の層の誘電体１１２が第１の層の誘電体上方に設けられ
ている。さらに、バイア１１４が第２の誘電体層に設け
られている。
よびＤＲＡＭ構想とは異なり、図４に示すＳＲＡＭ構造
は第１レベルの金属皮膜を含んでいない。ただし、第２
の層の誘電体１１２が第１の層の誘電体上方に設けられ
ている。さらに、バイア１１４が第２の誘電体層に設け
られている。
【００５０】本発明によるＳＲＡＭ構造においては、Ｔ
ＦＴゲートがバイア、バイア上方の空間、およびバイア
を包囲する第２の誘電層８２の表面に配置されている。
ＴＦＴゲートをＰ型ロード・トランジスタで形成するこ
とができる。ロード・トランジスタはプルダウンｎ−ｆ
ｅｔトランジスタとともに、インバータを形成するため
に必要である。ＳＲＡＭ全体には、２つの背面組み合わ
せインバータがフルラッチを形成するために必要であ
る。この構造の略図を図２５に示す。
ＦＴゲートがバイア、バイア上方の空間、およびバイア
を包囲する第２の誘電層８２の表面に配置されている。
ＴＦＴゲートをＰ型ロード・トランジスタで形成するこ
とができる。ロード・トランジスタはプルダウンｎ−ｆ
ｅｔトランジスタとともに、インバータを形成するため
に必要である。ＳＲＡＭ全体には、２つの背面組み合わ
せインバータがフルラッチを形成するために必要であ
る。この構造の略図を図２５に示す。
【００５１】ＮＶＲＡＭおよびＤＲＡＭセルに関して上
記で検討したように、ＴＦＴゲートの表面を粗面化する
ことができる。ＤＲＡＭおよびＮＶＲＡＭセルそれぞれ
のノード極板およびフローティング・ゲートの表面を粗
面化するために上記で利用した方法を同時に使用して、
ＳＲＡＭセルのＴＦＴゲートの表面を粗面化することが
できる。誘電体１２２の薄層を、ＴＦＴ本体が配置され
るＴＦＴゲートの表面１２０の一部に成長または付着さ
せることができる。ＴＦＴ本体１２６を図４に示す。Ｔ
ＦＴ本体の材料がＴＦＴゲートの粗面化表面上に置かれ
るため、薄誘電体層１２２に隣接したＴＦＴ本体の表面
１２４を粗面化することができる。
記で検討したように、ＴＦＴゲートの表面を粗面化する
ことができる。ＤＲＡＭおよびＮＶＲＡＭセルそれぞれ
のノード極板およびフローティング・ゲートの表面を粗
面化するために上記で利用した方法を同時に使用して、
ＳＲＡＭセルのＴＦＴゲートの表面を粗面化することが
できる。誘電体１２２の薄層を、ＴＦＴ本体が配置され
るＴＦＴゲートの表面１２０の一部に成長または付着さ
せることができる。ＴＦＴ本体１２６を図４に示す。Ｔ
ＦＴ本体の材料がＴＦＴゲートの粗面化表面上に置かれ
るため、薄誘電体層１２２に隣接したＴＦＴ本体の表面
１２４を粗面化することができる。
【００５２】図２５および図２８に示すＳＲＡＭセルの
実施の形態は、２つのプルアップＴＦＴロードｐｆｅｔ
デバイスおよび２つのｎ−ｆｅｔデバイスを含む２つの
背面組合せインバータを含んでいる。
実施の形態は、２つのプルアップＴＦＴロードｐｆｅｔ
デバイスおよび２つのｎ−ｆｅｔデバイスを含む２つの
背面組合せインバータを含んでいる。
【００５３】図５は上面積が小さいフローティング・ゲ
ートを含むＮＶＲＡＭ構造の実施の形態を示す。小さい
表面積は結合率を改善し、低い電圧レベルを使用するこ
とを可能とする。キャリアを制御ゲートからフローティ
ング・ゲートへ、あるいはその逆に注入することができ
る。上述のように、フローティング・ゲートおよび制御
ゲートの表面は粗面化する必要がない。
ートを含むＮＶＲＡＭ構造の実施の形態を示す。小さい
表面積は結合率を改善し、低い電圧レベルを使用するこ
とを可能とする。キャリアを制御ゲートからフローティ
ング・ゲートへ、あるいはその逆に注入することができ
る。上述のように、フローティング・ゲートおよび制御
ゲートの表面は粗面化する必要がない。
【００５４】図５に示すＮＶＲＡＭの実施の形態はフロ
ーティング・ゲートと制御ゲートの間に薄い誘電体層な
いしトンネル酸化物を含んでいる。このような実施の形
態は約８０Åのトンネル酸化物を含んでいることができ
る。
ーティング・ゲートと制御ゲートの間に薄い誘電体層な
いしトンネル酸化物を含んでいる。このような実施の形
態は約８０Åのトンネル酸化物を含んでいることができ
る。
【００５５】図６は図５に示した本発明の実施の形態に
対応した従来のＮＶＲＡＭセル構造の実施の形態を示
す。
対応した従来のＮＶＲＡＭセル構造の実施の形態を示
す。
【００５６】図７はフローティング・ゲートが大きい上
面積を有している本発明によるＮＶＲＡＭ構造の実施の
形態を示す。このようなフローティング・ゲートを含む
本発明によるＮＶＲＡＭ構造の実施の形態は粗さが少な
いすなわち滑らかな上面を含んでいることができる。全
体的な表面積が大きいフローティング・ゲートは粗面化
度が低いことによって生じる小さい表面積に適合する。
しかしながら、上述のように、制御ゲートおよびフロー
ティング・ゲートの表面は粗面化する必要がない。
面積を有している本発明によるＮＶＲＡＭ構造の実施の
形態を示す。このようなフローティング・ゲートを含む
本発明によるＮＶＲＡＭ構造の実施の形態は粗さが少な
いすなわち滑らかな上面を含んでいることができる。全
体的な表面積が大きいフローティング・ゲートは粗面化
度が低いことによって生じる小さい表面積に適合する。
しかしながら、上述のように、制御ゲートおよびフロー
ティング・ゲートの表面は粗面化する必要がない。
【００５７】図７に示すＮＶＲＡＭ構造の実施の形態は
約３０−４０Åのトンネル酸化物を含んでいることが好
ましい。
約３０−４０Åのトンネル酸化物を含んでいることが好
ましい。
【００５８】上記で検討したように、本発明は同一の半
導体にＮＶＲＡＭセル構造、ＤＲＡＭセル構造、および
ＳＲＡＭセル構造を形成する方法も含んでいる。図９−
図２０は図２４−図２６および図２７−図２９に示す構
造を形成するための、本発明によるプロセスの各種の時
点の断面図を示す。図２４−図２６は本発明によるフラ
ッシュＰＲＯＭセル、ＴＦＴ ＳＲＡＭ、およびスタッ
ク・コンデンサＤＲＡＭセルそれぞれの実施の形態の断
面図を示す。図２７−図２９は図２４−図２６のそれぞ
れに示したメモリ・セルの上面図を示す。図２１−図２
３はそれぞれ図２４−図２６に示したメモリ・セルの略
図である。
導体にＮＶＲＡＭセル構造、ＤＲＡＭセル構造、および
ＳＲＡＭセル構造を形成する方法も含んでいる。図９−
図２０は図２４−図２６および図２７−図２９に示す構
造を形成するための、本発明によるプロセスの各種の時
点の断面図を示す。図２４−図２６は本発明によるフラ
ッシュＰＲＯＭセル、ＴＦＴ ＳＲＡＭ、およびスタッ
ク・コンデンサＤＲＡＭセルそれぞれの実施の形態の断
面図を示す。図２７−図２９は図２４−図２６のそれぞ
れに示したメモリ・セルの上面図を示す。図２１−図２
３はそれぞれ図２４−図２６に示したメモリ・セルの略
図である。
【００５９】図９−図２０において、左側のメモリ・セ
ルは図２４および図２７に示したフラッシュＰＲＯＭセ
ルに対応している。図９−図２０に示した中央メモリ・
セルは図２５および図２８に示したＴＦＴ ＳＲＡＭセ
ルに対応している。さらに、図９−図２０で形成される
図示の右側のメモリ・セルは、図２６および図２９に示
したスタック・コンデンサＤＲＡＭセルに対応してい
る。
ルは図２４および図２７に示したフラッシュＰＲＯＭセ
ルに対応している。図９−図２０に示した中央メモリ・
セルは図２５および図２８に示したＴＦＴ ＳＲＡＭセ
ルに対応している。さらに、図９−図２０で形成される
図示の右側のメモリ・セルは、図２６および図２９に示
したスタック・コンデンサＤＲＡＭセルに対応してい
る。
【００６０】これらのプロセスはすべて、当分野で周知
の従来の方法にしたがって基板を設け、分離およびゲー
ト・レベルを形成することによって開始される。同じプ
ロセスを利用して、図２、図３および図４に示したソー
ス領域、ドレン領域、トレンチ分離領域、およびゲート
構造を形成することができる。別個なイオン注入マスキ
ング・ステップがＤＲＡＭおよびＮＶＲＡＭデバイスの
Ｖｔを最適化するのに必要なこともある。ソース、ドレ
ン、およびゲート構造をすべてケイ化物として、抵抗率
を下げることもできる。
の従来の方法にしたがって基板を設け、分離およびゲー
ト・レベルを形成することによって開始される。同じプ
ロセスを利用して、図２、図３および図４に示したソー
ス領域、ドレン領域、トレンチ分離領域、およびゲート
構造を形成することができる。別個なイオン注入マスキ
ング・ステップがＤＲＡＭおよびＮＶＲＡＭデバイスの
Ｖｔを最適化するのに必要なこともある。ソース、ドレ
ン、およびゲート構造をすべてケイ化物として、抵抗率
を下げることもできる。
【００６１】したがって、メモリ・セルを形成するプロ
セスは、図９に示した構造を形成することによって開始
される。図９はｎウェル、ｐウェルなどのウェル・イン
プラントをすべて含んでいる半導体基板２０１を示す。
これらのインプラントは従来の方法にしたがって形成す
ることができる。浅い分離領域２０２も従来の方法にし
たがって形成することが好ましい。
セスは、図９に示した構造を形成することによって開始
される。図９はｎウェル、ｐウェルなどのウェル・イン
プラントをすべて含んでいる半導体基板２０１を示す。
これらのインプラントは従来の方法にしたがって形成す
ることができる。浅い分離領域２０２も従来の方法にし
たがって形成することが好ましい。
【００６２】基板の少なくとも一部をパッド絶縁材料２
０３の層によって覆うことができる。パッドに利用でき
る材料の例としては、酸化物およびチッ化物がある。
０３の層によって覆うことができる。パッドに利用でき
る材料の例としては、酸化物およびチッ化物がある。
【００６３】基板表面の残余部分にゲート酸化物２０６
の層を形成してもよい。ゲート酸化物を形成するために
利用できる材料の例としては、熱酸化物、ＣＶＤ酸化物
またはＣＶＤチッ化物などがある。ゲート酸化物の厚さ
は約６ｎｍないし約１２ｎｍである。
の層を形成してもよい。ゲート酸化物を形成するために
利用できる材料の例としては、熱酸化物、ＣＶＤ酸化物
またはＣＶＤチッ化物などがある。ゲート酸化物の厚さ
は約６ｎｍないし約１２ｎｍである。
【００６４】ポリシリコンの第１の層２０４をこれまで
に形成されている構造上に付着させることができる。ポ
リシリコンはＣＶＤによって形成することができる。チ
ッ化物の薄い層２０５を次いで第１のポリシリコン層上
に付着することができる。チッ化物層もＣＶＤによって
形成することができる。チッ化物層の形成後、構造は図
９に示すようになる。
に形成されている構造上に付着させることができる。ポ
リシリコンはＣＶＤによって形成することができる。チ
ッ化物の薄い層２０５を次いで第１のポリシリコン層上
に付着することができる。チッ化物層もＣＶＤによって
形成することができる。チッ化物層の形成後、構造は図
９に示すようになる。
【００６５】図１０において、ポリシリコン層２０４の
頂部チッ化物層２０５の一部から、パッド材料２０３が
除去されている。この除去は反応性イオン・エッチング
・プロセスによって達成される。その後、パッド材料を
エッチングに利用し、次いで除去することができる。パ
ッド材料を除給するのに利用できるプロセスの例として
は、湿式ステップおよび湿式クリーニング・ステップな
どがある。
頂部チッ化物層２０５の一部から、パッド材料２０３が
除去されている。この除去は反応性イオン・エッチング
・プロセスによって達成される。その後、パッド材料を
エッチングに利用し、次いで除去することができる。パ
ッド材料を除給するのに利用できるプロセスの例として
は、湿式ステップおよび湿式クリーニング・ステップな
どがある。
【００６６】誘電体のきわめて薄い層２０６は次いで、
シリコン基板の露出表面に形成することができる。誘電
体は熱酸化物でよく、また露出表面に成長させることに
よって形成できる。誘電体層はトンネル酸化物とも呼ば
れ、約３ｎｍないし約５ｎｍの厚さを有していることが
できる。この層はきわめて薄く、図１０において細い線
で表されている。この時点までに形成された構造を図１
０に示す。
シリコン基板の露出表面に形成することができる。誘電
体は熱酸化物でよく、また露出表面に成長させることに
よって形成できる。誘電体層はトンネル酸化物とも呼ば
れ、約３ｎｍないし約５ｎｍの厚さを有していることが
できる。この層はきわめて薄く、図１０において細い線
で表されている。この時点までに形成された構造を図１
０に示す。
【００６７】図１１に示すように、ポリシリコンの第２
の層２０７を図１０に示すような構造全体の上に形成す
ることができる。第２のポリシリコン層２０７はＣＶＤ
によって付着させることができる。
の層２０７を図１０に示すような構造全体の上に形成す
ることができる。第２のポリシリコン層２０７はＣＶＤ
によって付着させることができる。
【００６８】図１２に示すように、フォトリソグラフィ
・レジスト・パターン２０８を利用して、第１のポリシ
リコン層上におかれた第２のポリシリコン層の一部を除
去することができる。フォトリソグラフィ・レジスト・
パターンはその後剥離される。
・レジスト・パターン２０８を利用して、第１のポリシ
リコン層上におかれた第２のポリシリコン層の一部を除
去することができる。フォトリソグラフィ・レジスト・
パターンはその後剥離される。
【００６９】３つのデバイス、すなわちＮＶＲＡＭ、Ｓ
ＲＡＭおよびＤＲＡＭのゲートを従来のエッチング・プ
ロセスで形成することができる。側壁スペーサ２１０は
誘電体の付着によって形成し、ブランケット・エッチン
グによって調整することができる。 得られる構造を図
１３に示す。
ＲＡＭおよびＤＲＡＭのゲートを従来のエッチング・プ
ロセスで形成することができる。側壁スペーサ２１０は
誘電体の付着によって形成し、ブランケット・エッチン
グによって調整することができる。 得られる構造を図
１３に示す。
【００７０】次に、第１の誘電体面２１１およびスタッ
ド相互接続２１２を従来の方法にしたがって形成するこ
とができる。上述したように、ＮＶＲＡＭセル内のスタ
ッド相互接続はソース、ドレン、およびゲートから延び
ているだけであるのに対し、ＤＲＡＭセルにおいては、
スタッド相互接続はソースおよびドレンから延びている
だけである。図１４は第１の誘電体面およびスタッド相
互接続の形成後のデバイスの断面図を示す。
ド相互接続２１２を従来の方法にしたがって形成するこ
とができる。上述したように、ＮＶＲＡＭセル内のスタ
ッド相互接続はソース、ドレン、およびゲートから延び
ているだけであるのに対し、ＤＲＡＭセルにおいては、
スタッド相互接続はソースおよびドレンから延びている
だけである。図１４は第１の誘電体面およびスタッド相
互接続の形成後のデバイスの断面図を示す。
【００７１】第１レベルの金属皮膜２１３を次いで、第
１の誘電体層およびスタット相互接続の上に形成するこ
とができる。金属皮膜は周知の従来の手段によって画定
される。金属皮膜および全体的な構造を図１５の断面図
で示す。図１５からわかるように、本発明によるＮＶＲ
ＡＭ構造は水平方向に延びているソース・ライン２２８
およびビット・ライン２０３を含む金属皮膜を含んでい
る。一方、図１５に示すＤＲＡＭ構造は水平方向のビッ
ト・ライン２１５を含んでいる。ＤＲＡＭはワード・ラ
イン２１６も含んでおり、これは垂直方向のポリシリコ
ン・ゲートである。
１の誘電体層およびスタット相互接続の上に形成するこ
とができる。金属皮膜は周知の従来の手段によって画定
される。金属皮膜および全体的な構造を図１５の断面図
で示す。図１５からわかるように、本発明によるＮＶＲ
ＡＭ構造は水平方向に延びているソース・ライン２２８
およびビット・ライン２０３を含む金属皮膜を含んでい
る。一方、図１５に示すＤＲＡＭ構造は水平方向のビッ
ト・ライン２１５を含んでいる。ＤＲＡＭはワード・ラ
イン２１６も含んでおり、これは垂直方向のポリシリコ
ン・ゲートである。
【００７２】第１レベルの金属皮膜が配置された後、誘
電体の第２の層２１７を基板の表面および第１レベルの
金属皮膜に付着させることができる。バイアを次いで、
第２の誘電体層に形成することができる。バイアの位置
は形成されるメモリ・セルのタイプによって左右され
る。たとえば、ＮＶＲＡＭセルにおいて、バイアはゲー
ト構造に接続されたスタッド相互接続上に形成される。
これは図１６の左側に示されている。図１６に示すよう
に、バイアは第２の誘電体層の表面、および第２のスタ
ッド相互接続の近傍の流域にも延びている。
電体の第２の層２１７を基板の表面および第１レベルの
金属皮膜に付着させることができる。バイアを次いで、
第２の誘電体層に形成することができる。バイアの位置
は形成されるメモリ・セルのタイプによって左右され
る。たとえば、ＮＶＲＡＭセルにおいて、バイアはゲー
ト構造に接続されたスタッド相互接続上に形成される。
これは図１６の左側に示されている。図１６に示すよう
に、バイアは第２の誘電体層の表面、および第２のスタ
ッド相互接続の近傍の流域にも延びている。
【００７３】一方、本発明方法をＤＲＡＭセル構造また
はＳＲＡＭセル構造を形成するために利用している場合
には、バイアをドレン領域に接続されたスタッド相互接
続上に形成するのが好ましい。これをそれぞれ図１６の
右側および中央部に示す。上記と同様に、バイアはドレ
ン領域に接続されたスタッド相互接続の近傍の第２の誘
電体層の表面領域の周りにも延びている。
はＳＲＡＭセル構造を形成するために利用している場合
には、バイアをドレン領域に接続されたスタッド相互接
続上に形成するのが好ましい。これをそれぞれ図１６の
右側および中央部に示す。上記と同様に、バイアはドレ
ン領域に接続されたスタッド相互接続の近傍の第２の誘
電体層の表面領域の周りにも延びている。
【００７４】第２の誘電体層およびバイアは従来の方法
にしたがって形成することができる。
にしたがって形成することができる。
【００７５】図１６に示すように、場合によっては、ス
タッド相互接続を第１および第２の誘電体層を通して、
基板内のソース領域またはドレン領域へ、あるいは基板
上に形成されたゲート構造へ形成することができる。こ
のようなスタッド接続は第２の誘電体層の頂面まで延び
ていることができる。
タッド相互接続を第１および第２の誘電体層を通して、
基板内のソース領域またはドレン領域へ、あるいは基板
上に形成されたゲート構造へ形成することができる。こ
のようなスタッド接続は第２の誘電体層の頂面まで延び
ていることができる。
【００７６】バイアが形成されたら、材料を図１６に示
すように、その内部に付着させることが好ましい。
すように、その内部に付着させることが好ましい。
【００７７】次に、この方法はＤＲＡＭ、ＳＲＡＭ、も
しくはＮＶＲＡＭセル構造の機能部分を形成することを
含んでいる。メモリ・セルの機能部分の形成は第２の誘
電体層内に形成されたバイアおよびスタッド相互接続上
に、ならびにバイアおよびスタッド相互接続を包囲する
第２の誘電体層の表面上に材料層を形成することから開
始される。好ましい実施の形態によれば、材料はその場
でドープされたポリシリコンである。この場合、これは
第３のポリシリコン層とみなすことができる。この材料
を次いで、形成されるメモリ・セルにしたがってパター
ン化する。たとえば、この方法をＮＶＲＡＭセルを形成
するのに利用している場合には、材料２１８をパターン
化して、バイアの上およびその周囲を覆うか、ＮＶＲＡ
Ｍセルのフローティング・ゲート部を形成する。材料２
１８，２２０，２２１，２２２および中間のスタッドは
ＮＶＲＡＭセルのフローティング・ゲート全体を形成す
ることができる。
しくはＮＶＲＡＭセル構造の機能部分を形成することを
含んでいる。メモリ・セルの機能部分の形成は第２の誘
電体層内に形成されたバイアおよびスタッド相互接続上
に、ならびにバイアおよびスタッド相互接続を包囲する
第２の誘電体層の表面上に材料層を形成することから開
始される。好ましい実施の形態によれば、材料はその場
でドープされたポリシリコンである。この場合、これは
第３のポリシリコン層とみなすことができる。この材料
を次いで、形成されるメモリ・セルにしたがってパター
ン化する。たとえば、この方法をＮＶＲＡＭセルを形成
するのに利用している場合には、材料２１８をパターン
化して、バイアの上およびその周囲を覆うか、ＮＶＲＡ
Ｍセルのフローティング・ゲート部を形成する。材料２
１８，２２０，２２１，２２２および中間のスタッドは
ＮＶＲＡＭセルのフローティング・ゲート全体を形成す
ることができる。
【００７８】あるいは、本発明の実施の形態が第２の誘
電体層を通して形成されたスタッド相互接続を含んでい
る場合、材料をパターン化することによってメモリ構造
の機能部分を形成し、これがスタッド相互接続上に残
り、スタッド相互接続の近傍で第２の誘電体層の表面上
を延びるようにすることができる。
電体層を通して形成されたスタッド相互接続を含んでい
る場合、材料をパターン化することによってメモリ構造
の機能部分を形成し、これがスタッド相互接続上に残
り、スタッド相互接続の近傍で第２の誘電体層の表面上
を延びるようにすることができる。
【００７９】上記で検討したように、本発明をＤＲＡＭ
セルを形成するために利用することができる。この方法
をＤＲＡＭセルを形成するために利用している場合に
は、材料をパターン化し、構造２２０をもたらして、バ
イアまたはスタッド相互接続の上およびその周囲に残る
ようにし、かつ第２の誘電体層の周囲表面上に、ＤＲＡ
Ｍセルのコンデンサまたはノード極板を形成する。
セルを形成するために利用することができる。この方法
をＤＲＡＭセルを形成するために利用している場合に
は、材料をパターン化し、構造２２０をもたらして、バ
イアまたはスタッド相互接続の上およびその周囲に残る
ようにし、かつ第２の誘電体層の周囲表面上に、ＤＲＡ
Ｍセルのコンデンサまたはノード極板を形成する。
【００８０】本発明をＳＲＡＭセルを形成するために利
用している場合には、バイアまたはスタッド相互接続
を、ＮＶＲＡＭセルに関して上記で検討したようにゲー
トに接続されたスタッド相互接続上だけの第２の誘電体
層に形成することができる。バイア上またはその周囲
の、あるいはスタッド相互接続上またはその周囲のパタ
ーン化された材料２２１および２２２はＳＲＡＭセルの
薄膜トランジスタ・デバイスのゲートを形成するのに適
した材料である。このような材料の例としては、ｐ型ド
ープ・ポリシリコンである。実際には、ゲート２２３が
接続されているゲート材料２２１および相互接続スタッ
ドによりゲート２２４が接続されたゲート２２２は上部
ｐｆｅｔデバイスおよび底部ｎｆｅｔデバイスの両方に
対するゲートである。
用している場合には、バイアまたはスタッド相互接続
を、ＮＶＲＡＭセルに関して上記で検討したようにゲー
トに接続されたスタッド相互接続上だけの第２の誘電体
層に形成することができる。バイア上またはその周囲
の、あるいはスタッド相互接続上またはその周囲のパタ
ーン化された材料２２１および２２２はＳＲＡＭセルの
薄膜トランジスタ・デバイスのゲートを形成するのに適
した材料である。このような材料の例としては、ｐ型ド
ープ・ポリシリコンである。実際には、ゲート２２３が
接続されているゲート材料２２１および相互接続スタッ
ドによりゲート２２４が接続されたゲート２２２は上部
ｐｆｅｔデバイスおよび底部ｎｆｅｔデバイスの両方に
対するゲートである。
【００８１】材料がパターン化されると、材料の露出面
に粗面化プロセスが施される。このような粗面化プロセ
スの例は上記で説明した。
に粗面化プロセスが施される。このような粗面化プロセ
スの例は上記で説明した。
【００８２】材料のパターン化あるいはパターン化され
た材料の表面の粗面化後、誘電体の薄層を粗面化表面上
に付着される。 この誘電体はトンネル層として機能で
きる。図５および図７に示した実施の形態から理解でき
るように、パターン化した材料の表面を粗面化した場
合、粗面化表面はその上に付着された誘電体に再現され
る。材料が粗面化表面全体にほぼ均一に付着されている
場合、これは実際には比較的薄い層である。
た材料の表面の粗面化後、誘電体の薄層を粗面化表面上
に付着される。 この誘電体はトンネル層として機能で
きる。図５および図７に示した実施の形態から理解でき
るように、パターン化した材料の表面を粗面化した場
合、粗面化表面はその上に付着された誘電体に再現され
る。材料が粗面化表面全体にほぼ均一に付着されている
場合、これは実際には比較的薄い層である。
【００８３】パターン化され、場合によっては粗面化さ
れた表面に誘電体を付着した後、導電体の他の層を、パ
ターン化された材料および第２の誘電体層の露出表面上
に付着させる。この層は第３のポリシリコン層２２６で
よい。図１８は第３のポリシリコン層の付着語の構造を
示す。
れた表面に誘電体を付着した後、導電体の他の層を、パ
ターン化された材料および第２の誘電体層の露出表面上
に付着させる。この層は第３のポリシリコン層２２６で
よい。図１８は第３のポリシリコン層の付着語の構造を
示す。
【００８４】第３のポリシリコン層を次いで、図１９に
示すようのパターン化することができる。第３のポリシ
リコン層の機能は生産されるメモリ・セルのタイプに応
じて変動する。セルがＮＶＲＡＭセルである場合、材料
はＮＶＲＡＭセルの制御ゲートを形成するのに適したも
のでなければならない。セルがＤＲＡＭセルである場
合、材料はＤＲＡＭセルの接地極板を形成するのに適し
たものでなければならない。セルがＳＲＡＭセル構造で
ある場合、誘電体に付着される材料はＳＲＡＭのＴＦＴ
本体を形成するのに適したものでなければならない。パ
ターン化した材料は必要な機能に応じて他の処理を必要
とすることがある。図１９はパターン化およびイオン注
入処理をＳＲＡＭセルに行って、頂部薄膜トランジスタ
・デバイスのソース／ドレンとして周辺に向かって形成
されるｐ＋領域を形成することも示している。
示すようのパターン化することができる。第３のポリシ
リコン層の機能は生産されるメモリ・セルのタイプに応
じて変動する。セルがＮＶＲＡＭセルである場合、材料
はＮＶＲＡＭセルの制御ゲートを形成するのに適したも
のでなければならない。セルがＤＲＡＭセルである場
合、材料はＤＲＡＭセルの接地極板を形成するのに適し
たものでなければならない。セルがＳＲＡＭセル構造で
ある場合、誘電体に付着される材料はＳＲＡＭのＴＦＴ
本体を形成するのに適したものでなければならない。パ
ターン化した材料は必要な機能に応じて他の処理を必要
とすることがある。図１９はパターン化およびイオン注
入処理をＳＲＡＭセルに行って、頂部薄膜トランジスタ
・デバイスのソース／ドレンとして周辺に向かって形成
されるｐ＋領域を形成することも示している。
【００８５】これから理解できるように、誘電体トンネ
ル酸化物層の表面を粗面化した場合には、この上に配置
された材料の表面は粗面化された下面を有することとな
る。
ル酸化物層の表面を粗面化した場合には、この上に配置
された材料の表面は粗面化された下面を有することとな
る。
【００８６】メモリ・セルが完成したら、他のプロセス
を実行して、メモリ・セル構造へのほかの機能的接続を
形成することができる。
を実行して、メモリ・セル構造へのほかの機能的接続を
形成することができる。
【００８７】本発明の重要な利点は、本発明が各タイプ
のメモリ・セルに利用できる類似した構造を提供するも
のであるから、上記で検討した３種類のメモリ・セルが
同時に形成されることである。たとえば、ＮＶＲＡＭセ
ルのフローティング・ゲートをＤＲＡＭセルのスタック
・コンデンサのノード極板と同時に形成することができ
る。両方のフローティング・ゲート、すなわちＴＦＴの
ゲートおよびノード極板も同時に粗面化される。 さら
に、ＴＦＴ用のＤＲＡＭゲート酸化物のコンデンサのた
めに形成された薄い誘電体はＮＶＲＡＭセルのトンネル
酸化物でもある。
のメモリ・セルに利用できる類似した構造を提供するも
のであるから、上記で検討した３種類のメモリ・セルが
同時に形成されることである。たとえば、ＮＶＲＡＭセ
ルのフローティング・ゲートをＤＲＡＭセルのスタック
・コンデンサのノード極板と同時に形成することができ
る。両方のフローティング・ゲート、すなわちＴＦＴの
ゲートおよびノード極板も同時に粗面化される。 さら
に、ＴＦＴ用のＤＲＡＭゲート酸化物のコンデンサのた
めに形成された薄い誘電体はＮＶＲＡＭセルのトンネル
酸化物でもある。
【００８８】電界強化トンネル機構を使用して、粗面化
されたポリシリコン表面による制御ゲートからのフロー
ティングをプログラムすることもできる。さらに、ＮＶ
ＲＡＭセルの制御ゲートをＴＦＴの接地極板と同時に形
成することができる。
されたポリシリコン表面による制御ゲートからのフロー
ティングをプログラムすることもできる。さらに、ＮＶ
ＲＡＭセルの制御ゲートをＴＦＴの接地極板と同時に形
成することができる。
【００８９】ＮＶＲＡＭ、ＤＲＡＭまたはＳＲＡＭ回路
を実現するためには、３つの付加処理ステップが高電圧
動作を取り扱う高電圧周辺デバイスを形成するために必
要である。これらのステップは厚いゲート酸化物、特別
なＬＤＤ、および深い接合インプラントを含むことがで
きる。
を実現するためには、３つの付加処理ステップが高電圧
動作を取り扱う高電圧周辺デバイスを形成するために必
要である。これらのステップは厚いゲート酸化物、特別
なＬＤＤ、および深い接合インプラントを含むことがで
きる。
【００９０】本発明はＤＲＡＭおよびＳＲＡＭプロセス
と両立し、かつＮＶＲＡＭセル構造を提供する。この構
造および形成方法は、最低限の費用で、高密度ＤＲＡＭ
およびＳＲＡＭメモリ・アーキテクチャへのＮＶＲＡＭ
の組込みを可能とする。ＮＶＲＡＭセルの利点の一つが
ヒューズよりも高い密度と融通性にあるため、また本発
明がＮＶＲＡＭセル構造をＤＲＡＭおよびＳＲＡＭを含
むメモリ・デバイスに組み込むことを可能とするもので
あるから、本発明は形成および論理用途に大きい効果を
もたらすものである。こうするに当たり、本発明はシス
テム・レベルで集積された別々なメモリ・セルではな
く、単一のメモリ・チップを使用することを可能とす
る。さらに、本発明は単一のチップ上に複数のタイプの
メモリ・セルを製造する際の付加的で複雑な処理ステッ
プ、複数のマスク・レベルおよび材料層を回避した、ス
テップ数が比較的少なく、比較的単純な方法を提供す
る。
と両立し、かつＮＶＲＡＭセル構造を提供する。この構
造および形成方法は、最低限の費用で、高密度ＤＲＡＭ
およびＳＲＡＭメモリ・アーキテクチャへのＮＶＲＡＭ
の組込みを可能とする。ＮＶＲＡＭセルの利点の一つが
ヒューズよりも高い密度と融通性にあるため、また本発
明がＮＶＲＡＭセル構造をＤＲＡＭおよびＳＲＡＭを含
むメモリ・デバイスに組み込むことを可能とするもので
あるから、本発明は形成および論理用途に大きい効果を
もたらすものである。こうするに当たり、本発明はシス
テム・レベルで集積された別々なメモリ・セルではな
く、単一のメモリ・チップを使用することを可能とす
る。さらに、本発明は単一のチップ上に複数のタイプの
メモリ・セルを製造する際の付加的で複雑な処理ステッ
プ、複数のマスク・レベルおよび材料層を回避した、ス
テップ数が比較的少なく、比較的単純な方法を提供す
る。
【００９１】
【００９２】
【図１】従来の技術の周知のスタック・ゲートＮＶＲＡ
Ｍセル構造の断面図である。
Ｍセル構造の断面図である。
【図２】ＮＶＲＡＭセル構造、スタック・コンデンサＤ
ＲＡＭセル構造、およびＴＦＴＳＲＡＭセル構造を含
む、本発明による混合メモリ・デバイスの実施の形態の
断面図である。
ＲＡＭセル構造、およびＴＦＴＳＲＡＭセル構造を含
む、本発明による混合メモリ・デバイスの実施の形態の
断面図である。
【図３】ＮＶＲＡＭセル構造、スタック・コンデンサＤ
ＲＡＭセル構造、およびＴＦＴＳＲＡＭセル構造を含
む、本発明による混合メモリ・デバイスの実施の形態の
断面図である。
ＲＡＭセル構造、およびＴＦＴＳＲＡＭセル構造を含
む、本発明による混合メモリ・デバイスの実施の形態の
断面図である。
【図４】ＮＶＲＡＭセル構造、スタック・コンデンサＤ
ＲＡＭセル構造、およびＴＦＴＳＲＡＭセル構造を含
む、本発明による混合メモリ・デバイスの実施の形態の
断面図である。
ＲＡＭセル構造、およびＴＦＴＳＲＡＭセル構造を含
む、本発明による混合メモリ・デバイスの実施の形態の
断面図である。
【図５】フローティング・ゲートおよび制御ゲートに粗
面化領域を含んでいる、本発明にしたがって形成された
ＮＶＲＡＭセル構造の実施の形態の一つの断面図であ
る。
面化領域を含んでいる、本発明にしたがって形成された
ＮＶＲＡＭセル構造の実施の形態の一つの断面図であ
る。
【図６】プログラミングが制御ゲートからフローティン
グ・ゲートへ行われる、図５に示した新規の構造に対応
するＮＶＲＡＭセルの従来の構造の図である。
グ・ゲートへ行われる、図５に示した新規の構造に対応
するＮＶＲＡＭセルの従来の構造の図である。
【図７】界面が図５に示した実施の形態よりも粗くな
い、フローティング・ゲートと制御ゲートの間の界面と
なる大きい領域を含んでいる、本発明によるＮＶＲＡＭ
セル構造の他の実施の形態の図である。
い、フローティング・ゲートと制御ゲートの間の界面と
なる大きい領域を含んでいる、本発明によるＮＶＲＡＭ
セル構造の他の実施の形態の図である。
【図８】プログラミングが制御ゲートからフローティン
グ・ゲートへ行われる、図７に示した新規の構造に対応
するＮＶＲＡＭセルの従来の構造の図である。
グ・ゲートへ行われる、図７に示した新規の構造に対応
するＮＶＲＡＭセルの従来の構造の図である。
【図９】本発明による半導体メモリ・デバイスの実施の
形態の、本発明による製造方法の実施の形態の各種の段
階における断面図である。
形態の、本発明による製造方法の実施の形態の各種の段
階における断面図である。
【図１０】本発明による半導体メモリ・デバイスの実施
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
【図１１】本発明による半導体メモリ・デバイスの実施
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
【図１２】本発明による半導体メモリ・デバイスの実施
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
【図１３】本発明による半導体メモリ・デバイスの実施
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
【図１４】本発明による半導体メモリ・デバイスの実施
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
【図１５】本発明による半導体メモリ・デバイスの実施
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
【図１６】本発明による半導体メモリ・デバイスの実施
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
【図１７】本発明による半導体メモリ・デバイスの実施
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
【図１８】本発明による半導体メモリ・デバイスの実施
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
【図１９】本発明による半導体メモリ・デバイスの実施
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
【図２０】本発明による半導体メモリ・デバイスの実施
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
の形態の、本発明による製造方法の実施の形態の各種の
段階における断面図である。
【図２１】本発明によるフラッシュＰＲＯＭセル、ＴＦ
Ｔ ＳＲＡＭセル、およびＤＲＡＭセル・スタックキャ
ップ・セルの実施の形態の略図である。
Ｔ ＳＲＡＭセル、およびＤＲＡＭセル・スタックキャ
ップ・セルの実施の形態の略図である。
【図２２】本発明によるフラッシュＰＲＯＭセル、ＴＦ
Ｔ ＳＲＡＭセル、およびＤＲＡＭセル・スタックキャ
ップ・セルの実施の形態の略図である。
Ｔ ＳＲＡＭセル、およびＤＲＡＭセル・スタックキャ
ップ・セルの実施の形態の略図である。
【図２３】本発明によるフラッシュＰＲＯＭセル、ＴＦ
Ｔ ＳＲＡＭセル、およびＤＲＡＭセル・スタックキャ
ップ・セルの実施の形態の略図である。
Ｔ ＳＲＡＭセル、およびＤＲＡＭセル・スタックキャ
ップ・セルの実施の形態の略図である。
【図２４】図２１−図２３に略示したメモリ・セルの断
面図である。
面図である。
【図２５】図２１−図２３に略示したメモリ・セルの断
面図である。
面図である。
【図２６】図２１−図２３に略示したメモリ・セルの断
面図である。
面図である。
【図２７】図２１−図２３および図２４−図２６に略示
したメモリ・セルの断面図である。
したメモリ・セルの断面図である。
【図２８】図２１−図２３および２４−図２６に略示し
たメモリ・セルの断面図である。
たメモリ・セルの断面図である。
【図２９】図２１−図２３および図２４−図２６に略示
したメモリ・セルの断面図である。
したメモリ・セルの断面図である。
２０ ソース領域 ２２ ドレン領域 ２４ 基板 ２６ トレンチ分離領域 ２８ トレンチ分離領域 ３２ ゲート構造 ３４ 絶縁材料 ３８ スタッド相互接続 ４０ スタッド相互接続 ４２ スタッド相互接続 ４４ 誘電体層 ４６ 金属皮膜 ４８ 金属皮膜 ５０ 誘電体層 ５２ バイア ５４ フローティング・ゲート ６０ 制御ゲート
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/11 27/115 29/788 29/792 (72)発明者 ジャック・アラン・マンデルマン アメリカ合衆国12582 ニューヨーク州 ストームヴィル ジェイミー・レーン ５ (72)発明者 ファリボルツ・アッサデラヒ アメリカ合衆国10541 ニューヨーク州 マホパック クロトン・フォールス・ロ ード 250 (56)参考文献 特開 平１−293569（ＪＰ，Ａ) 特開 平８−153811（ＪＰ，Ａ) 特開 平５−110026（ＪＰ，Ａ) 特開 平10−113900（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/10 461 H01L 21/8242 H01L 21/8244 H01L 21/8247 H01L 27/108 H01L 27/11 H01L 27/115 H01L 29/788 H01L 29/792
Claims (18)
- 【請求項１】ＤＲＡＭセル構造、およびＮＶＲＡＭセル
構造を単一の基板に形成する方法において、 前記基板にｎウェルおよびｐウェル領域を形成するステ
ップと、 前記ｎウェルおよびｐウェル領域にデバイス分離領域を
形成するステップと、 前記デバイス分離領域で分離されたデバイス領域内にソ
ースおよびドレン領域を形成するステップと、 前記基板の露出領域上に第１の誘電体層を形成するステ
ップと、 前記第１の誘電体層上にソースおよびドレン領域と整合
した第１の導電体層を有する第１のゲート構造を形成す
るステップと、 前記第１のゲート構造上に第１の層間分離領域を形成す
るステップと、 前記第１の層間分離領域中に前記基板内のソース、ドレ
ンおよびゲート領域に接続する第１の相互接続を形成す
るステップと、 前記第１の層間分離領域における前記第１の相互接続の
頂部に金属皮膜を形成するステップと、 第１の層間分離領域上に第２の層間分離領域を形成する
ステップと、 前記第２の層間分離領域を通して前記第１の相互接続、
前記第１のゲート構造、前記金属皮膜、および前記ソー
スまたは前記ドレン領域に接続する第２の相互接続を形
成するステップと、 前記第２の相互接続の頂部に第２の導電体層を形成する
ステップと、 前記第２の導電体層の頂部に第２の誘電体層を形成する
ステップと、 前記デバイス分離領域で分離された領域における前記第
２の導電体層の頂部に接続する第３の導電体層を形成す
るステップと、 を含み、 前記ソースまたは前記ドレン領域に接続する前記第３の
導電体層の少なくとも１つがスタック・コンデンサＤＲ
ＡＭセル構造のノード極板として、かつ前記第１のゲー
ト構造に接続する前記第３の導電体層の少なくとも他の
１つがＮＶＲＡＭセル構造のゲート電極としてその後の
ステップで処理されることを特徴とする方法。 - 【請求項２】前記第１の誘電体層が熱酸化によって形成
されたゲート酸化物、ＣＶＤ酸化物またはＣＶＤチッ化
物である、請求項１に記載の方法。 - 【請求項３】前記第１の導電体層がＣＶＤポリシリコン
の付着によって形成される、請求項１に記載の方法。 - 【請求項４】前記第１の分離領域がＣＶＤ酸化物、ＣＶ
Ｄ ＴＥＯＳ、またはＣＶＤガラスによって形成され
る、請求項１に記載の方法。 - 【請求項５】前記第１の相互接続がＣＶＤタングステン
またはＣＶＤドープ・ポリシリコンである、請求項１に
記載の方法。 - 【請求項６】前記第２の導電体層がドープＣＶＤポリシ
リコンである請求項１に記載の方法。 - 【請求項７】前記第２の誘電体層が約４０Åないし約１
００Åの厚さで形成される、請求項１に記載の方法。 - 【請求項８】前記第３の導電体層がドープＣＶＤポリシ
リコンである請求項１に記載の方法。 - 【請求項９】前記第１のゲート構造に接続する前記第３
の導電体層の少なくとも更に他の１つがＳＲＡＭセル構
造のロードＰチャネルＦＥＴの本体としてその後のステ
ップで処理されることを特徴とする請求項１に記載の方
法。 - 【請求項１０】ＤＲＡＭセル構造、およびＮＶＲＡＭセ
ル構造を単一の基板に含む半導体メモリ・デバイスにお
いて、 前記基板に形成されたｎウェルおよびｐウェル領域と、 前記ｎウェルおよびｐウェル領域に形成されたデバイス
分離領域と、 前記デバイス分離領域で分離されたデバイス領域内に形
成されたソースおよびドレン領域と、 前記基板の露出領域上に形成された第１の誘電体層と、 前記第１の誘電体層上に形成され、ソースおよびドレン
領域と整合した第１の導電体層を有する第１のゲート構
造と、 前記第１のゲート構造上に形成された第１の層間分離領
域と、 前記第１の層間分離領域中に形成され、前記基板内のソ
ース、ドレンおよびゲート領域に接続する第１の相互接
続と、 前記第１の層間分離領域における前記第１の相互接続の
頂部に形成された金属皮膜と、 第１の層間分離領域上に形成された第２の層間分離領域
と、 前記第２の層間分離領域を通して前記第１の相互接続、
前記第１のゲート構造、前記金属皮膜、および前記ソー
スまたは前記ドレン領域に接続する第２の相互接続と、 前記第２の相互接続の頂部に形成された第２の導電体層
と、 前記第２の導電体層の頂部に形成された第２の誘電体層
と、 前記デバイス分離領域で分離された領域に形成され、前
記第２の導電体層の頂部に接続する第３の導電体層と、 を含み、 前記ソースまたは前記ドレン領域に接続する前記第３の
導電体層の少なくとも１つがスタック・コンデンサＤＲ
ＡＭセル構造のノード極板であり、かつ前記第１のゲー
ト構造に接続する前記第３の導電体層の少なくとも他の
１つがＮＶＲＡＭセル構造のゲート電極であることを特
徴とする半導体メモリ・デバイス。 - 【請求項１１】前記第１の誘電体層が熱酸化によって形
成されたゲート酸化物、ＣＶＤ酸化物またはＣＶＤチッ
化物である、請求項１０に記載の半導体メモリ・デバイ
ス。 - 【請求項１２】前記第１の導電体層がＣＶＤポリシリコ
ンの付着によって形成される、請求項１０に記載の半導
体メモリ・デバイス。 - 【請求項１３】前記第１の分離領域がＣＶＤ酸化物、Ｃ
ＶＤ ＴＥＯＳ、またはＣＶＤガラスによって形成され
る、請求項１０に記載の半導体メモリ・デバイス。 - 【請求項１４】前記第１の相互接続がＣＶＤタングステ
ンまたはＣＶＤドープ・ポリシリコンである、請求項１
０に記載の半導体メモリ・デバイス。 - 【請求項１５】前記第２の導電体層がドープＣＶＤポリ
シリコンである請求項１０に記載の半導体メモリ・デバ
イス。 - 【請求項１６】前記第２の誘電体層が約４０Åないし約
１００Åの厚さで形成される、請求項１０に記載の半導
体メモリ・デバイス。 - 【請求項１７】前記第３の導電体層がドープＣＶＤポリ
シリコンである請求項１０に記載の半導体メモリ・デバ
イス。 - 【請求項１８】前記第１のゲート構造に接続する前記第
３の導電体層の少なくとも更に他の１つがＳＲＡＭセル
構造のロードＰチャネルＦＥＴの本体となることを特徴
とする請求項１０に記載の半導体メモリ・デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/824,702 US5880991A (en) | 1997-04-14 | 1997-04-14 | Structure for low cost mixed memory integration, new NVRAM structure, and process for forming the mixed memory and NVRAM structure |
| US08/824702 | 1997-04-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10289980A JPH10289980A (ja) | 1998-10-27 |
| JP2989579B2 true JP2989579B2 (ja) | 1999-12-13 |
Family
ID=25242116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10099200A Expired - Lifetime JP2989579B2 (ja) | 1997-04-14 | 1998-04-10 | Ｄｒａｍセル構造、およびｎｖｒａｍセル構造を単一の基板に形成する方法およびこれら構造を単一の基板に含む半導体メモリ・デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5880991A (ja) |
| JP (1) | JP2989579B2 (ja) |
| KR (1) | KR100297077B1 (ja) |
| TW (1) | TW386288B (ja) |
Families Citing this family (89)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5880991A (en) * | 1997-04-14 | 1999-03-09 | International Business Machines Corporation | Structure for low cost mixed memory integration, new NVRAM structure, and process for forming the mixed memory and NVRAM structure |
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- 1999-11-23 US US09/447,629 patent/US6141242A/en not_active Expired - Lifetime
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| TW386288B (en) | 2000-04-01 |
| US5880991A (en) | 1999-03-09 |
| KR100297077B1 (ko) | 2001-08-07 |
| JPH10289980A (ja) | 1998-10-27 |
| US6141242A (en) | 2000-10-31 |
| KR19980079703A (ko) | 1998-11-25 |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 10 |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| S531 | Written request for registration of change of domicile |
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|
| S633 | Written request for registration of reclamation of name |
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|
| R350 | Written notification of registration of transfer |
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|
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